KR100431993B1 - 반도체 소자의 텅스텐 게이트의 형성 방법 - Google Patents

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Abstract

본 발명은 게이트 식각 공정에서 Cl2:HBr의 유량비를 동일하게 유지하여 언더컷 및 과도한 슬로우프 현상을 억제하여 공정의 용이성과 패턴 프로파일의 정확도를 높인 반도체 소자의 텅스텐 게이트의 형성 방법에 관한 것으로, 반도체 기판에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 폴리 실리콘과 텅스텐 실리사이드를 포함하는 게이트 형성용 물질층을 형성하는 단계;상기 게이트 형성용 물질층상에 하드 마스크, 표면 반사 방지층을 형성하는 단계;포토리소그래피 공정으로 상기 하드 마스크를 선택적으로 식각하여 게이트 식각 마스크층을 형성하는 단계;상기 게이트 식각 마스크층을 이용하여 Cl2, HBr, O2를 사용한 플라즈마 식각 공정을 Cl2:HBr의 비율을 동일하게 유지하여 진행하여 게이트 라인을 형성하는 단계를 포함한다.

Description

반도체 소자의 텅스텐 게이트의 형성 방법{Method for tungsten gate of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 게이트 식각 공정에서 Cl2:HBr의 유량비를 동일하게 유지하여 언더컷 및 과도한 슬로우프 현상을 억제하여 공정의 용이성과 패턴 프로파일의 정확도를 높인 반도체 소자의 텅스텐 게이트의 형성 방법에 관한 것이다.
소자가 고집적됨에 따라서 게이트라인의 회로 선폭 및 라인 스페이스가 0.15㎛이하로 작아지면서 게이트 에치시 게이트 산화막에 대한 높은 선택비, 셀 영역과 격리 영역 패턴에 대한 적정한 CD, 수직한 프로파일의 확보 등은 디바이스의 개발 및 수율 확보 측면에서 매우 중요한 팩터로 인식되고 있다.
그러나 현행 게이트 에치에서 사용되고 있는 Cl2, O2플라즈마 식각 공정에서는 텅스텐 실리사이드 언더컷과 텅스텐 실리사이드에 대한 과다한 슬로우프 문제를 모두 해결하지 못하고 있다.
이하에서 종래 기술의 게이트 패터닝 공정에 관하여 설명한다.
도 1a와 도 1b는 종래 기술의 하드 마스크를 사용한 게이트 패터닝후의 단면 사진이고,도 2a와 도 2b는 종래 기술의 HBr을 과량 첨가한 패터닝후의 게이트 단면 사진이다.
도 1a와 도 1b는 반도체 기판위에 게이트 산화막/도우프드 폴리실리콘/텅스텐 실리사이드/하드마스크 나이트라이드/SiON(ARC)을 적층시킨 다음 PR 마스크후 SiON/나이트라이드 에치 및 텅스텐 실리사이드/폴리 게이트 에치까지 진행된 WF에 대하여 X-SEM을 이용하여 촬영한 것이다.
종래 기술의 경우 패턴이 조밀해지고 나이트라이드 하드마스크를 사용하는 원인등으로 인하여 도 1a의 SEM사진에서 보이는 것처럼 텅스텐 실리사이드 박막 측벽이 과도하게 식각되는 언더컷(undercut)이 나타나고 있다.
이러한 언더컷은 심할 경우 후속의 폴리 패드 형성시 브릿지를 유발하여 디바이스가 오동작하는 원인이 될 수 있다.
또한, 이러한 언더컷을 방지할 목적으로 게이트 에치시 과도한 패시베이션(passivation)을 적용하는 경우에는 도 1b에서와 같이, 페리 지역의 CD(Critical Dimension)가 비정상적으로 커지는 현상이 생긴다.
이러한 CD gain은 페리 지역 트랜지스터 특성을 변화시켜 이 또한 디바이스 동작에 문제를 일으키기도 한다.
종래 기술에서 사용되고 있는 Cl2, O2케미컬의 경우 Cl2가 갖는 Si에 대한 빠른 식각 특성에 O2를 첨가함으로써 게이트 산화막(SiO2)에 대한 높은 선택비를 확보할 수 있으므로 이전의 폴리 게이트 및 텅스텐 실리사이드, 폴리 게이트 에치시 널리 사용되어 왔다.
실제로 Cl2, O2플라즈마를 이용한 드라이 에치에서 가스 조합에 따라 선택비(폴리 식각율/산화막 식가율)를 100:1이상 확보할 수 있다.
그러나 디바이스가 고집적화되고 나이트라이드 하드 마스크를 사용함에 따라서 도 1a에서 보이는 것처럼 텅스텐 실리사이드 박막 측벽에 언더이을 발생되고 있음을 알 수 있다.
이러한 단점을 보완하기 위하여 HBr을 과량(Cl2 유량의 2배이상) 첨가여 게이트 패터닝 공정을 진행한 결과가 도 2a와 도 2b이다.
도면에서 알 수 있듯이, 텅스텐 실리사이드에 대한 언더컷은 보이지 않지만반대로 폴리 측벽에서 언더컷이 발생하고 있음을 알 수 있다.
그러나 이와 같은 종래 기술의 반도체 소자의 게이트 전극 패터닝 공정은 다음과 같은 문제가 있다.
종래 기술에서는 텅스텐 실리사이드 에치시에 Cl2, O2를 이용하는데, 하단의 폴리는 깨끗하게 에치가 되지만, 상단의 텅스텐 실리사이드 측벽에 언더컷 현상이 발생한다.
이의 발생 원인은 게이트 라인 사이의 스페이스가 0.15㎛이하로 줄어들고 나이트라이드 하드 마스크를 사용하면서 폴리 에치시 비등방성의 식각 특성이 강해지면서 발생하는 문제이다.
반대로 이러한 단점을 보완하기 위하여 HBr을 과량(Cl2 유량의 2배이상) 첨가여 게이트 패터닝 공정을 진행하는 경우에는 텅스텐 실리사이드에 대한 언더컷은 보이지 않지만 반대로 폴리 측벽에서 언더컷이 발생한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 패터닝 공정의 문제를 해결하기 위한 것으로, 게이트 식각 공정에서 Cl2:HBr의 유량비를 동일하게 유지하여 언더컷 및 과도한 슬로우프 현상을 억제하여 공정의 용이성과 패턴 프로파일의 정확도를 높인 반도체 소자의 텅스텐 게이트의 형성 방법을 제공하기 위한 것이다.
도 1a와 도 1b는 종래 기술의 하드 마스크를 사용한 게이트 패터닝후의 단면 사진
도 2a와 도 2b는 종래 기술의 HBr을 과량 첨가한 패터닝후의 게이트 단면 사진
도 3a와 도 3b는 본 발명에 따른 게이트 패터닝후의 단면 사진
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 텅스텐 게이트의 형성 방법은 반도체 기판에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 폴리 실리콘과 텅스텐 실리사이드를 포함하는 게이트 형성용 물질층을 형성하는 단계;상기 게이트 형성용 물질층상에 하드 마스크, 표면 반사 방지층을 형성하는 단계;포토리소그래피 공정으로 상기 하드 마스크를 선택적으로 식각하여 게이트 식각 마스크층을 형성하는 단계;상기 게이트 식각 마스크층을 이용하여 Cl2및 HBr 및 O2를 포함하는 식각가스를 사용한 플라즈마 식각 공정을 Cl2:HBr의 비율을 동일하게 유지하여 진행하여 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서 본 발명에 따른 반도체 소자의 텅스텐 게이트의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a와 도 3b는 본 발명에 따른 게이트 패터닝후의 단면 사진이다.
본 발명은 Cl2, O2대신 HBr, O2를 사용하는 경우에 HBr은 다량의 폴리머를 발생시키는 특성이 있고, HBr, O2로는 식가율이 너무 느린 단점이 있어 레지듀 발생 가능성이 있어, Cl2, HBr, O의 가스 조합으로 텅스텐 게이트 패터닝 방법을 제안한다.
즉, 텅스텐 실리사이드 식각시에는 텅스텐 실리사이드에 대한 식각율이 매우 낮은 HBr을 혼합함으로써 텅스텐 실리사이드의 언더컷없이 선택적으로 폴리를 깨끗하게 제거할 수 있도록한 것이다.
이후, 전체적인 가스의 유량을 줄이고 Cl2:HBr의 비율을 동일하게 유지하여 식각 공정을 진행한다.
이때의 식각후의 프로파일이 도 3a와 도 3b로써 언더컷 없이 수직한 프로파일을 확보할 수 있고 페리 지역의 CD도 20~30nm 정도 줄일 수 있음을 알 수 있다.
본 발명의 공정 진행의 일예를 설명하면 다음과 같다,
먼저, 반도체 기판에 STI(Shallow Trench Isolation) 공정을 거쳐서 이온 주입 공정으로 웰 영역을 형성한다.
그리고 게이트 산화막을 증착한 후 폴리 실리콘과 텅스텐 실리사이드를 적층 형성한다.
여기서, 게이트 형성용 물질층으로 상기한 폴리 실리콘과 텅스텐 실리사이드의 적층 구조 이외에 텅스텐 및 폴리 실리콘 그리고 텅스텐 화합물의 적층 또는 단일층으로 사용하는 것도 가능하다.
이어, 소정 두께의 하드 마스크 나이트라이드 및 SION(ARC)를 증착하고 PR 마스크를 이용하여 하드 마스크를 건식 식각 공정으로 패터닝한다.
여기서, 하드 마스크를 나이드라이드(SiN), 산화나이트라이드(SiON),산화막(SiO2)의 단일층 또는 그들의 조합으로 형성한다.
그리고 상기 패터닝된 하드 마스크를 이용하여 폴리사이드 게이트 라인을 형성한다.
게이트 라인 형성시에 플라즈마 소오스에 따라 플래너 타입, RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced RIE), 스플릿 파워 방식, TCP(Transfor Coupled Plasma), ICP(Inductively Coupled Plasma)등을 이용한 장비에서 진행한다.
그리고 공정 가스는 Cl2, HBr, O2가 사용되고 여기에 N2, Ar, He, CF4, CHF3, C2F6, CO 등의 가스를 한 종류 이상 혼합하여 사용할 수 있다.
여기서, 가장 중요한 것은 Cl2:HBr의 비율을 동일하게 유지하여 식각 공정을 진행하는 것이다.
반도체 소자의 제조 공정중 반도체 소자의 게이트 라인 배선 형성에 관한 것으로 DRAM, SRAM 등의 메모리 칩 제조를 포함하여 로직 디바이스에도 적용이 가능하다.
이와 같은 본 발명에 따른 반도체 소자의 텅스텐 게이트의 형성 방법은 다음과 같은 효과가 있다.
본 발명은 HBr를 첨가한 Cl2, HBr, O2플라즈마에 의한 텅스텐실리사이드, 폴리 게이트 식각 공정시에 언더컷 및 과도한 스로우프 문제를 해결할 수 있다.
본 발명을 차세대 반도체소자에 적용함으로써 기술적으로는 0.15㎛이하 게이트라인 패턴닝 기술에 적용할 수 있는 효과가 있다.
또한, 추가적인 차세대 장비에 대한 투자를 최소화함으로써 생산원가를 줄일 수 있고 향후 양산 적용시 수율을 향상시킴으로써 매출 및 순익 확대에 기여할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막상에 폴리 실리콘과 텅스텐 실리사이드를 포함하는 게이트 형성용 물질층을 형성하는 단계;
    상기 게이트 형성용 물질층상에 하드 마스크, 표면 반사 방지층을 형성하는 단계;
    포토리소그래피 공정으로 상기 하드 마스크를 선택적으로 식각하여 게이트 식각 마스크층을 형성하는 단계;
    상기 게이트 식각 마스크층을 이용하여 Cl2및 HBr 및 O2를 포함하는 식각가스를 사용한 플라즈마 식각 공정을 Cl2:HBr의 비율을 동일하게 유지하여 진행하여 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 게이트의 형성 방법.
  2. 제 1 항에 있어서, 하드 마스크를 나이드라이드(SiN), 산화나이트라이드(SiON), 산화막(SiO2)의 단일층 또는 그들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 게이트의 형성 방법.
  3. 제 1 항에 있어서, 게이트 라인 형성시에 플라즈마 소오스에 따라 플래너 타입, RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced RIE), 스플릿 파워 방식, TCP(Transfor Coupled Plasma), ICP(Inductively Coupled Plasma)의 어느 하나를 이용한 장비에서 진행하는 것을 특징으로 하는 반도체 소자의 텅스텐 게이트의 형성 방법.
  4. 제 1 항에 있어서, 공정 가스에 N2, Ar, He, CF4, CHF3, C2F6, CO의 가스를 최소한 한 종류 이상 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 텅스텐 게이트의 형성 방법.
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