KR100950576B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판을 소정 깊이 식각하여 활성 영역을 한정하는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치의 일부를 매립하는 제1 절연막을 형성하는 단계; 상기 제1 절연막에 의하여 드러나는 상기 활성 영역의 측면에 이온주입 공정을 수행하는 단계; 상기 소자분리 트렌치의 나머지를 매립하는 제2 절연막을 형성하는 단계; 및 결과물 상에 게이트를 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 반도체 기판 활성 영역의 측면에 이온주입 영역을 형성하여 패싱 게이트의 영향을 차폐함으로써 트랜지스터의 특성을 향상시킬 수 있다.
트랜지스터, 패싱 게이트, 리세스 게이트, 소자분리막, 이온주입 영역

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
도1a는 종래 기술에 따른 셀 트랜지스터 구조를 설명하기 위한 평면도이고, 도1b는 도1a의 A-A´ 단면도이다.
도1a 및 도1b에 도시된 바와 같이, 반도체 기판(10)의 소자 분리 영역에 소자 분리막(11)이 형성되어 장축과 단축을 갖는 복수개의 활성 영역(10a)이 한정된다.
반도체 기판(10) 상에는 활성 영역(10a)을 가로지르면서 활성 영역(10a)의 단축 방향으로 연장되는 복수개의 게이트(12)가 구비된다. 이때, 게이트(12)는 활성 영역(10a)이 소정 깊이 식각되어 형성되는 리세스(recess, R) 상에 형성될 수 있다.
게이트(12) 양측의 활성 영역(10a)에는 소스/드레인 영역(S/D)이 구비된다.
이와 같은 종래의 셀 트랜지스터 구조에서, 설명의 편의상 A-A´ 단면도를 기준으로 활성 영역(10a)의 리세스 상에 형성되는 게이트를 리세스 게이트(RG)라 하고, 소자 분리막(11) 상의 게이트를 패싱 게이트(passing gate, PG)라 할 때, 다음과 같은 문제점이 발생한다.
최근 반도체 소자의 집적도가 증가함에 따라 게이트 사이의 간격이 감소하면서 패싱 게이트의 영향이 증가하여 문턱 전압(threshold voltage)의 강하(drop)를 초래하고 있다. 이러한 문제를 해결하기 위하여 문턱 전압을 높게 유지하고 있으나 그에 따라 문턱 전압이 변동하고 리프레시 특성이 저하되는 등 오히려 트랜지스터의 특성이 저하되는 문제가 있다. 특히, 이러한 패싱 게이트의 영향은 리세스 게이트 형성 과정에서 소자 분리막이 손실되면서 더욱 증가하고 있다.
따라서, 셀 트랜지스터 형성에 있어서 패싱 게이트의 영향을 최소화할 수 있는 기술의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판 활성 영역의 측면에 이온주입 영역을 형성하여 패싱 게이트의 영향을 차폐함으로써 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판을 소정 깊이 식각하여 활성 영역을 한정하는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치의 일부를 매립하는 제1 절연막을 형성하는 단계; 상기 제1 절연막에 의하여 드러나는 상기 활성 영역의 측면에 이온주입 공정을 수행하는 단계; 상기 소자분리 트렌치의 나머지를 매립하는 제2 절연막을 형성하는 단계; 및 결과물 상에 게이트를 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터는, 활성 영역을 한정하는 소자 분리막을 구비하는 반도체 기판; 상기 반도체 기판 상에서 상기 활성 영역 및 상기 소자 분리막을 가로지르는 게이트; 및 상기 소자 분리막에 접하는 상기 활성 영역의 측면 일부에 형성되어 상기 소자 분리막 상의 상기 게이트의 영향을 차폐하는 이온주입 영역을 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 반도체 기판 활성 영역의 측면에 이온주입 영역을 형성하여 패싱 게이트의 영향을 차폐함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다. 본 공정 단면도는 도1a의 A-A´ 단면을 기준으로 도시된 것이다. 또한, 본 발명은 셀 트랜지스터에 관한 것으로서 본 발명의 일실시예에 따른 트랜지스터는 NMOS 트랜지스터이다.
도2a에 도시된 바와 같이, 반도체 기판(20)의 소자 분리 영역을 소정 깊이 식각하여 반도체 기판(20)의 활성 영역(20a)을 한정하기 위한 소자분리 트렌치(t)를 형성한다. 이때, 소자분리 트렌치(t)의 깊이는 후속 리세스의 깊이를 고려하여 결정되며, 예를 들어, 후속 리세스의 깊이가 1200~1500Å 정도일 때 소자분리 트렌치(t)의 깊이는 2500ű500Å 정도가 되는 것이 바람직하다.
도2b에 도시된 바와 같이, 소자분리 트렌치(t)를 포함하는 결과물의 전체 구조 상에 소자분리 트렌치(t)를 충분히 매립하는 두께(예를 들어, 6000Å 정도)로 제1 산화막(21)을 형성한 후, 활성 영역(20a)의 표면 높이보다 낮아지도록 제1 산화막(21)을 소정 깊이 식각하여 제거한다. 이와 같은 제1 산화막(21)으로는 갭필(gap-fill) 특성이 우수한 SOD(Spin on Dielectric)막을 이용하는 것이 바람직하며, 제1 산화막(21)의 식각은 습식 식각으로 수행되는 것이 바람직하다.
본 도면의 공정 결과, 활성 영역(20a)의 측면 일부가 드러나게 된다.
이어서, 본 명세서에서는 도시되지 않았으나, 드러난 활성 영역(20a) 표면에 후속 이온주입 공정시 격자 충돌에 의한 표면 손상(damage)를 방지하기 위하여 버퍼층(미도시됨)을 더 증착할 수도 있다. 이러한 버퍼층은 산화막 및 질화막의 적층막으로 이루어지는 것이 바람직하다.
도2c에 도시된 바와 같이, 드러난 활성 영역(20a)의 측면에 이온주입 공정을 수행하여 후속 패싱 게이트의 영향을 차폐하기 위한 이온주입 영역(22)을 형성한다. 이때, 이온주입 공정은 활성 영역(20a)의 측면에만 이온주입이 수행되도록 경사 이온주입으로 수행되며, 이온주입되는 불순물은 N형 불순물이 된다. 이러한 경사 이온주입시 그 경사각은 20~45° 인 것이 바람직하다. 또한, 상기 N형 불순물로는 인(P) 이온을 이용하는 것이 바람직하며, 이온주입 에너지는 50KeV±20KeV 정도가 되고 이온주입 도즈량은 1E14~1E15atoms/㎠ 정도가 됨이 바람직하다.
본 도면의 공정 결과 형성되는 이온주입 영역(22)은 후속 패싱 게이트의 영향을 차폐하여 트랜지스터의 문턱 전압 특성 및 리프레시 특성 등을 향상시킬 수 있다. 아울러 후속 소스 영역에 이러한 이온주입 영역(22)이 기형성되기 때문에 후속 소스 영역의 저항을 감소시킬 수 있고, 그에 따라 후속 소스/드레인 영역 형성 을 위한 이온주입의 깊이를 감소시킬 수 있어 트랜지스터의 유효 채널 길이(effective channel length) 확보에도 유리하다.
도2d에 도시된 바와 같이, 이온주입 영역(22)을 포함하는 결과물의 전체 구조 상에 소자 분리막으로 작용하는 제2 산화막(23)을 형성한 후, 활성 영역(20a)과 평탄화된 표면을 갖도록 제2 산화막(23)을 식각하여 소자분리 트렌치(t) 내부에 매립시킨다. 그에 따라, 소자분리 트렌치(t) 내부에 매립된 제1 산화막(21) 및 제2 산화막(23)으로 이루어지는 소자 분리막(200)이 형성된다. 이때, 제2 산화막(23)은 후속 리세스 형성시 소자 분리막(200)의 손실을 최소화하기 위하여 HDP(high density plasma)막으로 이루어지는 것이 바람직하다.
도2e에 도시된 바와 같이, 소자 분리막(200)을 포함하는 반도체 기판(20) 상에 게이트 예정 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 드러나는 반도체 기판(20)의 활성 영역(20a)을 소정 깊이 식각하여 리세스(R)를 형성한다. 이와 같은 리세스(R) 형성 과정에서 마스크 패턴에 의하여 드러나는 소자 분리막(200)이 소정 정도 손실될 수 있으나(점선 부분 참조), 전술한 바와 같이 소자 분리막(200) 상부에 HDP 산화막을 이용하는 경우 그 손실이 어느 정도 감소될 수 있다.
도2f에 도시된 바와 같이, 리세스(R)를 포함하는 결과물의 전체 구조 상에 게이트 전극용 폴리실리콘막(24), 게이트 전극용 텅스텐막(25) 및 게이트 하드마스크용 질화막(26)을 순차적으로 형성한 후, 마스크 및 식각 공정으로 이를 패터닝하여 게이트 패턴(210)을 형성한다.
이어서, 소스/드레인 이온주입을 수행하여 게이트 패턴(210) 사이의 활성 영역(20a) 내에 소스/드레인 영역(S/D)을 형성한다.
본 도면의 공정 결과 형성되는 소자 분리 영역의 게이트 패턴(210) 즉, 패싱 게이트의 영향은 이온주입 영역(22)에 의하여 차폐된다. 또한, 소스 영역(S)의 저항은 이온주입 영역(22)에 의하여 더욱 감소될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a는 종래 기술에 따른 셀 트랜지스터 구조를 설명하기 위한 평면도이고, 도1b는 도1a의 A-A´ 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 제1 산화막
22 : 이온주입 영역 23 : 제2 산화막
200 : 소자 분리막 210 : 게이트 패턴
t : 소자분리 트렌치 R : 리세스
S/D : 소스/드레인 영역

Claims (19)

  1. 반도체 기판을 소정 깊이 식각하여 활성 영역을 한정하는 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치의 일부를 매립하는 제1 절연막을 형성하는 단계;
    상기 제1 절연막에 의하여 드러나는 상기 활성 영역의 측면에 이온주입 공정을 수행하는 단계;
    상기 소자분리 트렌치의 나머지를 매립하는 제2 절연막을 형성하는 단계;
    상기 반도체 기판의 활성 영역을 선택적으로 식각하여 리세스를 형성하는 단계; 및
    상기 리세스 상에 게이트를 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 이온주입 공정은, 경사 이온주입으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  3. 제2항에 있어서,
    상기 경사 이온주입시의 경사각은 20~45°인
    반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터이고,
    상기 이온주입 공정시 이온주입되는 불순물은 N형 불순물인
    반도체 소자의 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 N형 불순물로 인(P)이 이용되는
    반도체 소자의 트랜지스터 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 이온주입 공정시 이온주입 에너지는 50KeV±20KeV의 범위를 갖는
    반도체 소자의 트랜지스터 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 이온주입 공정시 이온주입 도즈량은 1E14~1E15atoms/㎠인
    반도체 소자의 트랜지스터 제조 방법.
  8. 제1항에 있어서,
    상기 이온주입 공정 수행 단계 전에,
    상기 제1 절연막에 의하여 드러나는 상기 활성 영역의 측면에 상기 이온주입 공정시 표면 손상을 방지하기 위한 버퍼층을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 버퍼층은, 산화막 및 질화막의 적층막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  10. 제1항에 있어서,
    상기 제1 절연막은 SOD 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  11. 제1항 또는 제10항에 있어서,
    상기 제2 절연막은 HDP 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  12. 제1항에 있어서,
    상기 게이트 형성 단계는,
    상기 리세스를 포함하는 결과물 상에 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 형성하는 단계; 및
    상기 게이트 하드마스크용 절연막 및 상기 게이트 전극용 도전막을 패터닝하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  13. 제1항에 있어서,
    상기 게이트 형성 단계 후에,
    상기 게이트 사이의 상기 활성 영역 내에 소스/드레인 이온주입에 의한 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  14. 장축 및 단축을 갖는 복수개의 활성 영역을 한정하는 소자 분리막을 구비하는 반도체 기판;
    상기 반도체 기판의 활성 영역이 선택적으로 식각되어 형성된 리세스 상에 형성되며, 상기 활성 영역의 단축 방향으로 연장되는 복수개의 게이트; 및
    상기 소자 분리막에 접하는 상기 활성 영역의 측면 일부에 형성된 이온주입 영역
    을 포함하는 반도체 소자의 트랜지스터.
  15. 제14항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터이고,
    상기 이온주입 영역은, N형 불순물이 이온주입되어 형성되는
    반도체 소자의 트랜지스터.
  16. 제15항에 있어서,
    상기 N형 불순물은 인(P)인
    반도체 소자의 트랜지스터.
  17. 제14항에 있어서,
    상기 소자 분리막은 SOD 산화막 및 HDP 산화막이 적층된 구조를 갖는
    반도체 소자의 트랜지스터.
  18. 제14항에 있어서,
    상기 이온주입영역은,
    소자분리영역의 패싱게이트와 활성영역의 리세스게이트 사이에 형성되는
    반도체 소자의 트랜지스터.
  19. 제14항에 있어서,
    상기 게이트 사이의 상기 활성 영역 내에 형성된 소스/드레인 영역
    을 더 포함하며,
    상기 이온주입 영역은 상기 소스 영역과 일부 중첩되는
    반도체 소자의 트랜지스터.
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