KR20130128503A - 다중 채널을 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 다중 채널을 갖는 반도체 장치의 제조 방법을 개시한다.
본 발명의 일 실시 예에 따른 제조 방법은 게이트 영역의 액티브 영역과 소자분리막을 식각하여 게이트 리세스를 형성하는 단계, 상기 게이트 리세스 하부에 매립되는 제 1 게이트를 형성하는 단계, 상기 제 1 게이트의 상부에 상기 제 1 게이트 양측의 액티브 영역을 연결하는 액티브 브릿지를 형성하는 단계 및 상기 제 1 게이트 상부 및 상기 액티브 브릿지 상부에 제 2 게이트를 형성하는 단계를 포함하며, 이를 통해 보다 용이하게 다중 채널 영역을 형성할 수 있다.
본 발명의 일 실시 예에 따른 제조 방법은 게이트 영역의 액티브 영역과 소자분리막을 식각하여 게이트 리세스를 형성하는 단계, 상기 게이트 리세스 하부에 매립되는 제 1 게이트를 형성하는 단계, 상기 제 1 게이트의 상부에 상기 제 1 게이트 양측의 액티브 영역을 연결하는 액티브 브릿지를 형성하는 단계 및 상기 제 1 게이트 상부 및 상기 액티브 브릿지 상부에 제 2 게이트를 형성하는 단계를 포함하며, 이를 통해 보다 용이하게 다중 채널 영역을 형성할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 다중 채널을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자형성영역(액티브 영역)의 크기가 감소하게 되었으며, 이에 따라 액티브 영역에 형성되는 트랜지스터의 채널 길이도 줄어들게 되었다.
트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는 쇼트-채널 효과(short channel effect)가 나타난다. 또한, 액티브 영역의 축소에 따라 셀 트랜지스터의 외부저항 및 채널저항이 증가하여 셀 트랜지스터의 동작 속도가 느려지고, 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 감소하는 문제도 발생하게 된다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조의 반도체 장치가 있다.
핀 구조의 반도체 장치는 리세스 채널과 핀 채널을 통하여 전류가 흐르도록 함으로써 전류 구동 능력을 증가시키게 된다.
그런데, 반도체 기술이 30 nm 이하로 미세화되면서 종래의 핀 구조에서도 채널저항이 커지게 되어 전류 구동능력이 떨어지는 문제가 발생하고 있다.
본 발명은 게이트의 하부에 핀 구조의 채널 영역을 형성할 뿐 아니라 게이트 내에 매립되는 채널 영역을 추가로 형성하여 반도체 장치가 다중(multi) 채널 영역을 갖도록 함으로써 전류의 구동능력을 극대화시키고자 한다.
더욱이, 본 발명은 다중 채널 영역이 형성되는 액티브 브리지를 형성시 실리콘 기판을 식각하지 않고 실리콘을 증착 또는 성장시켜 생성함으로써 다중 채널을 갖는 반도체 장치를 보다 용이하게 제조할 수 있는 방법을 제공하고자 한다.
본 발명의 일 실시 예에 따른 다중 채널을 갖는 반도체 장치의 제조 방법은 게이트 영역의 액티브 영역과 소자분리막을 식각하여 게이트 리세스를 형성하는 단계, 상기 게이트 리세스 하부에 매립되는 제 1 게이트를 형성하는 단계, 상기 제 1 게이트의 상부에 상기 제 1 게이트 양측의 액티브 영역을 연결하는 액티브 브릿지를 형성하는 단계 및 상기 제 1 게이트 상부 및 상기 액티브 브릿지 상부에 제 2 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트 리세스를 형성하는 단계는 상기 액티브 영역 보다 상기 소자분리막이 깊게 식각되어 식각된 액티브 영역이 식각된 소자분리막 보다 돌출되도록 할 수 있다.
바람직하게는, 상기 제 1 게이트를 형성하기 전에 상기 게이트 리세스에 의해 노출된 액티브 영역 표면에 제 1 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 게이트를 형성한 후 상기 액티브 브릿지를 형성하기 전에 상기 제 1 게이트와 상기 액티브 브릿지 사이에 제 2 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 2 게이트 절연막을 형성하는 단계는 상기 제 1 게이트 중 액티브 영역과 중첩되는 영역의 상부면에 게이트 절연막 물질을 주입할 수 있다.
바람직하게는, 상기 게이트 절연막 물질을 주입하는 것은 실리콘 산화막 물질을 주입하는 것일 수 있다.
바람직하게는, 상기 액티브 브릿지를 형성하는 단계는 상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 실리콘을 주입하는 것일 수 있다.
바람직하게는, 상기 액티브 브릿지를 형성하는 단계는 상기 액티브 영역을 시드로 하여 실리콘을 성장시키는 것일 수 있다.
바람직하게는, 상기 제 2 게이트를 형성하기 전에 상기 액티브 브릿지의 상부면에 제 3 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 액티브 브릿지에 문턱전압 조절용 불순물을 주입하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 문턱전압 조절용 불순물을 주입하는 단계는 보론 또는 BF2 이온을 주입하는 것일 수 있다.
본 발명의 일 실시 예에 따른 다중 채널을 갖는 반도체 장치의 제조 방법은 게이트 영역의 액티브 영역을 제 1 깊이로 식각하고 상기 게이트 영역의 소자분리막을 제 2 깊이로 식각하여 게이트 리세스를 형성하는 단계, 상기 게이트 리세스 하부에 제 1 게이트를 형성하는 단계, 상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 액티브 브릿지를 형성하는 단계 및 상기 액티브 브릿지를 덮도록 상기 제 1 게이트 상부에 제 2 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 게이트를 형성하기 전에 상기 게이트 리세스에 의해 노출된 액티브 영역 표면에 제 1 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 1 게이트를 형성한 후 상기 액티브 브릿지를 형성하기 전에 상기 제 1 게이트와 상기 액티브 브릿지 사이에 제 2 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 액티브 브릿지를 형성하는 단계는 상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 실리콘을 주입하는 것일 수 있다.
바람직하게는, 상기 액티브 브릿지를 형성하는 단계는 상기 액티브 영역을 시드로 하여 실리콘을 성장시키는 것일 수 있다.
바람직하게는, 상기 제 2 게이트를 형성하기 전에 상기 액티브 브릿지의 상부면에 제 3 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명은 게이트의 하부에 핀 구조의 채널 영역을 형성할 뿐 아니라 게이트 내에 매립되는 채널 영역을 추가로 형성하여 반도체 장치가 다중(multi) 채널 영역을 갖도록 함으로써 전류의 구동능력을 극대화시킬 수 있다.
더욱이, 본 발명은 다중 채널 영역이 형성되는 액티브 브리지를 형성시 실리콘 기판을 식각하지 않고 실리콘을 증착 또는 성장시켜 생성함으로써 다중 채널을 갖는 반도체 장치를 보다 용이하게 제조할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치가 적용된 6F2 구조의 레이아웃을 나타내는 도면.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 3 내지 도 10은 도 2의 반도체 장치를 제조하는 과정을 설명하기 위한 공정 순서도.
도 11은 게이트 절연막 물질 또는 실리콘을 주입하기 위한 마스크의 형태를 보여주는 도면.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 3 내지 도 10은 도 2의 반도체 장치를 제조하는 과정을 설명하기 위한 공정 순서도.
도 11은 게이트 절연막 물질 또는 실리콘을 주입하기 위한 마스크의 형태를 보여주는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치가 적용된 6F2 구조의 레이아웃을 나타내는 도면이며, 도 2는 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 나타내는 단면도이다. 도 2에서 (a) 도면은 도 1에서 A-A'에 따른 단면을 나타내며, (b) 도면은 도 1에서 B-B'에 따른 단면을 나타낸다.
도 1 및 도 2를 참조하면, 소자분리막(14)에 의해 정의된 액티브 영역(12)은 게이트(16)와 비스듬히 교차되도록 사선방향으로 배치된다. 이때, 게이트(16)는 액티브 영역(12)에 매립되는 매립 게이트이다.
액티브 영역(12)에서 게이트(16)가 형성되는 영역은 액티브 영역이 일정 깊이로 식각된 게이트 리세스가 형성되며, 게이트 리세스의 하부에는 게이트가 진행하는 방향으로 액티브 영역(12)이 관통된 게이트 터널이 형성된다. 즉, 게이트 리세스와 게이트 터널 사이에는 매립 게이트(16)에 의해 둘러싸여 다중 채널 영역을 형성하는 액티브 브릿지(18)가 형성된다. 이때, 액티브 브릿지(18)는 하부 매립 게이트(16a) 상부에 실리콘이 주입되어 형성되거나 액티브 영역의 실리콘 기판을 성장시킨 성장층으로 형성될 수 있다.
매립 게이트(16)는 게이트 터널을 매립하도록 액티브 브릿지(18)의 하부에 형성되는 하부 매립 게이트(16a) 및 액티브 브릿지(18)를 덮도록 하부 매립 게이트(16a) 상부에 형성되는 상부 매립 게이트(16b)를 포함한다. 즉, 액티브 브릿지(18)는 하부 매립 게이트(16a)와 상부 매립 게이트(16b)에 의해 둘러싸인다.
또한, 게이트 터널의 하부는 액티브 영역(12)이 소자분리막(14) 보다 일정 높이(H) 만큼 돌출된 핀 구조로 형성된다. 즉, 하부 매립 게이트(16a)는 핀 게이트 구조를 갖는다.
매립 게이트(16)와 액티브 영역(12) 사이에는 게이트 절연막(20)이 형성되며, 매립 게이트(16) 상부에는 절연막(22)이 형성된다. 이때, 게이트 절연막(20)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
도 3 내지 도 9는 도 2의 반도체 장치를 제조하는 과정을 설명하기 위한 공정 순서도이다.
도 3을 참조하면, STI(Shallow Trench Isolation) 공정을 이용하여 소자분리영역의 반도체 기판(100)을 일정 깊이 식각하여 트렌치(미도시)를 형성한 후 트렌치가 매립되도록 절연막(SOD:Spin On Dielectric)을 형성함으로써 액티브 영역(102)을 정의하는 소자분리막(104)을 형성한다.
다음에, 액티브 영역(102) 및 소자분리막(104) 상에 하드마스크층(미도시)을 형성한 후 통상의 사진 식각 공정을 통해 하드마스크층 상에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이때, 하드마스크층은 산화막으로 형성될 수 있다.
이어서, 감광막 패턴을 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴(미도시)을 형성한 후 하드마스크패턴을 식각 마스크로 액티브 영역(102) 및 소자분리막(104)을 식각하여 게이트 리세스(106)를 형성한다. 이때, 게이트 리세스(106)는 액티브 영역(102)과 소자분리막(104)의 식각선택비를 이용하여 소자분리막(104)의 게이트 리세스가 액티브 영역(102)의 게이트 리세스 보다 깊게 형성됨으로써 리세스된 액티브 영역(102)이 핀 형태로 돌출되도록 형성된다.
다음에 도 4를 참조하면, 게이트 리세스(106)에 의해 노출된 액티브 영역(102)의 표면에 게이트 절연막(108a)을 형성한다. 이때, 게이트 절연막(108a)은 실리콘 산화막(SiO2)을 포함한다. 게이트 절연막(108a)은 노출된 액티브 영역에 실리콘 산화막을 증착하거나 액티브 영역 및 액티브 브릿지(112a)에 대해 어닐(anneal) 공정을 수행함으로써 액티브 영역(102)의 표면에 산화막을 형성할 수 있다.
다음에, 게이트 리세스(106)가 매립되도록 게이트용 도전 물질(미도시)을 형성한다. 이때, 게이트용 도전 물질은 텅스텐(W)과 같은 금속을 포함하며, 텅스텐(W)을 매립하기 전에 Ti/TiN과 같은 배리어 메탈을 먼저 형성할 수도 있다.
이어서, 도전 물질에 대한 에치백(Etchback)을 수행하여 게이트 리세스(106)의 하부에 매립되는 하부 매립 게이트(110a)를 형성한다. 이러한 하부 매립 게이트(110a)는 게이트 리세스에 의해 식각된 액티브 영역(102)이 소자분리막(104) 보다 돌출된 핀 형태로 형성되어 있기 때문에 돌출된 액티브 영역(102)을 감싸는 핀 게이트 구조가 된다.
에치백 공정시, 하부 매립 게이트(110a) 상부의 게이트 리세스 측벽에는 게이트 절연막이 남아 있지 않도록 완전히 제거되도록 한다.
다음에 도 5를 참조하면, 액티브 영역(102)과 중첩되는 하부 매립 게이트(110a) 상에 게이트 절연막 물질 예컨대 실리콘 산화막 물질을 주입하여 후속 공정에서 액티브 브릿지가 형성될 하부 매립 게이트(11a) 영역 상에 선택적으로 게이트 절연막(108b)을 형성한다.
이때, 실리콘 산화막 물질의 주입은 도 11a 내지 도 11c에 도시된 마스크를 이용하여 하부 매립 게이트(110a) 영역 상에 선택적으로 게이트 절연막(108b)을 형성할 수 있다. 즉, 도 11a에 같이 하부 매립 게이트(110a) 영역 중 액티브 영역(102)과 중첩되는 영역(MK1)을 박스 타입으로 정의하는 마스크를 이용하거나, 도 11b와 같이 각각의 액티브 영역(102)에 해당하는 영역(MK2)을 정의하는 마스크를 이용하거나, 도 11c와 같이 액티브 영역(102)의 장축방향으로 연장되는 라인 타입의 영역(MK3)을 정의하는 마스크를 이용하여 하부 매립 게이트(110a) 영역 상에 선택적으로 게이트 절연막(108b)을 형성할 수 있다. 도 5에서는 도 11a와 같은 마스크를 이용하여 게이트 절연막(108b)을 형성하는 경우를 나타내고 있다.
다음에 도 6을 참조하면, 도 11a 내지 도 11c의 마스크를 이용하여 게이트 절연막(108b) 상에 실리콘을 주입하여 하부 매립 게이트(110a) 양측의 액티브 영역(102)을 연결하는 액티브 브릿지(112a)를 형성한다. 또는 도 7과 같이 노출된 액티브 영역(102)을 시드(seed)로 하여 실리콘을 성장시킴으로써 게이트 절연막(108b) 상에 액티브 브릿지(112b)를 형성할 수도 있다.
도 6 또는 도 7에서와 같이 액티브 브릿지(112a, 112b)를 형성한 후 그 후속 공정은 동일하므로, 이하에서는 설명의 편의를 위해 도 6과 같이 마스크를 이용하여 액티브 브릿지를 형성한 경우를 예시로 설명한다.
다음에 도 8을 참조하면, 도 11a 내지 도 11c의 마스크를 이용하여 액티브 브릿지(112a)에 보론(Boron) 또는 BF2 이온을 주입한다. 이처럼 액티브 브릿지(112a)에 보론(Boron) 또는 BF2 이온을 주입하는 이유는 액티브 브릿지(112a)에 형성될 채널 영역의 문턱전압을 조절하기 위함이다.
다음에 도 9를 참조하면, 액티브 영역(102) 및 액티브 브릿지(112a) 상에 게이트 절연막(108c)을 형성한다. 이때, 게이트 절연막(108c)의 형성 방법은 노출된 액티브 영역 및 액티브 브릿지(112a) 표면에 산화막을 증착하거나 액티브 영역 및 액티브 브릿지(112a)에 대해 어닐(anneal) 공정을 수행함으로써 액티브 영역(102) 및 액티브 브릿지(112a)의 표면에 산화막을 형성할 수 있다.
다음에, 게이트 리세스가 매립되도록 게이트 절연막(108c) 및 하부 매립 게이트(110a) 상부에 게이트용 도전 물질을 형성한다. 이어서, 게이트용 도전 물질을 에치백하여 액티브 브릿지(112a)를 덮으면서 하부 매립 게이트(110a) 상부를 덮는 상부 매립 게이트(110b)가 형성된다. 이에 따라, 액티브 브릿지(112a)는 하부 매립 게이트(110a)와 상부 매립 게이트(110b)에 의해 둘러싸이게 된다. 즉, 액티브 브릿지(112a)는 하부 매립 게이트(110a) 및 상부 매립 게이트(110b)에 의해 각각 채널이 형성되는 이중 채널 영역이 된다. 또한, 하부 매립 게이트(110a) 하부의 액티브 영역에는 하부 매립 게이트(110a)에 의해 채널이 형성되는 채널 영역이 된다.
이때, 하부 매립 게이트(110a)와 상부 매립 게이트(110b)는 동일한 도전 물질 또는 서로 다른 도전 물질로 이루어질 수 있다.
다음에 도 10을 참조하면, 게이트 리세스가 매립되도록 상부 매립 게이트(110b) 상부에 절연막(114)을 형성한다. 이때, 절연막(114)은 질화막으로 형성될 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
12, 102 : 액티브 영역 14, 104 : 소자분리막
16 : 매립 게이트 16a, 110a : 하부 매립 게이트
16b, 110b : 상부 매립 게이트 18, 112a, 112b : 액티브 브릿지
20, 108a, 108b, 108c : 게이트 절연막 22, 114 : 절연막
100 : 반도체 기판 106 : 게이트 리세스
16 : 매립 게이트 16a, 110a : 하부 매립 게이트
16b, 110b : 상부 매립 게이트 18, 112a, 112b : 액티브 브릿지
20, 108a, 108b, 108c : 게이트 절연막 22, 114 : 절연막
100 : 반도체 기판 106 : 게이트 리세스
Claims (17)
- 게이트 영역의 액티브 영역과 소자분리막을 식각하여 게이트 리세스를 형성하는 단계;
상기 게이트 리세스 하부에 매립되는 제 1 게이트를 형성하는 단계;
상기 제 1 게이트의 상부에 상기 제 1 게이트 양측의 액티브 영역을 연결하는 액티브 브릿지를 형성하는 단계; 및
상기 제 1 게이트 상부 및 상기 액티브 브릿지 상부에 제 2 게이트를 형성하는 단계를 포함하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 게이트 리세스를 형성하는 단계는
상기 액티브 영역 보다 상기 소자분리막이 깊게 식각되어 식각된 액티브 영역이 식각된 소자분리막 보다 돌출되도록 하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제 1 게이트를 형성하기 전에 상기 게이트 리세스에 의해 노출된 액티브 영역 표면에 제 1 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제 1 게이트를 형성한 후 상기 액티브 브릿지를 형성하기 전에 상기 제 1 게이트와 상기 액티브 브릿지 사이에 제 2 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 4항에 있어서, 상기 제 2 게이트 절연막을 형성하는 단계는
상기 제 1 게이트 중 액티브 영역과 중첩되는 영역의 상부면에 게이트 절연막 물질을 주입하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 5항에 있어서, 상기 게이트 절연막 물질을 주입하는 것은
실리콘 산화막 물질을 주입하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 액티브 브릿지를 형성하는 단계는
상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 실리콘을 주입하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 1항에 있어서, 상기 액티브 브릿지를 형성하는 단계는
상기 액티브 영역을 시드로 하여 실리콘을 성장시키는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 7항 또는 제 8항에 있어서,
상기 제 2 게이트를 형성하기 전에 상기 액티브 브릿지의 상부면에 제 3 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 7항 또는 제 8항에 있어서,
상기 액티브 브릿지에 문턱전압 조절용 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 10항에 있어서, 상기 문턱전압 조절용 불순물을 주입하는 단계는
보론 또는 BF2 이온을 주입하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 게이트 영역의 액티브 영역을 제 1 깊이로 식각하고 상기 게이트 영역의 소자분리막을 제 2 깊이로 식각하여 게이트 리세스를 형성하는 단계;
상기 게이트 리세스 하부에 제 1 게이트를 형성하는 단계;
상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 액티브 브릿지를 형성하는 단계; 및
상기 액티브 브릿지를 덮도록 상기 제 1 게이트 상부에 제 2 게이트를 형성하는 단계를 포함하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제 1 게이트를 형성하기 전에 상기 게이트 리세스에 의해 노출된 액티브 영역 표면에 제 1 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제 1 게이트를 형성한 후 상기 액티브 브릿지를 형성하기 전에 상기 제 1 게이트와 상기 액티브 브릿지 사이에 제 2 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 12항에 있어서, 상기 액티브 브릿지를 형성하는 단계는
상기 제 1 게이트 중 상기 액티브 영역과 중첩되는 영역의 상부에 실리콘을 주입하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 12항에 있어서, 상기 액티브 브릿지를 형성하는 단계는
상기 액티브 영역을 시드로 하여 실리콘을 성장시키는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법. - 제 15항 또는 제 16항에 있어서,
상기 제 2 게이트를 형성하기 전에 상기 액티브 브릿지의 상부면에 제 3 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중 채널을 갖는 반도체 장치의 제조 방법.
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|---|---|---|---|
| KR1020120052244A KR20130128503A (ko) | 2012-05-17 | 2012-05-17 | 다중 채널을 갖는 반도체 장치의 제조 방법 |
| US13/722,852 US8853018B2 (en) | 2012-05-17 | 2012-12-20 | Method of manufacturing semiconductor device having multi-channels |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120052244A KR20130128503A (ko) | 2012-05-17 | 2012-05-17 | 다중 채널을 갖는 반도체 장치의 제조 방법 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905659B2 (en) | 2015-02-12 | 2018-02-27 | Samsung Electronics Co., Ltd. | Semiconductor device having buried gate structure and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0139573B1 (ko) | 1994-12-26 | 1998-06-15 | 김주용 | 이중 채널 박막트랜지스터 및 그 제조방법 |
-
2012
- 2012-05-17 KR KR1020120052244A patent/KR20130128503A/ko active IP Right Grant
- 2012-12-20 US US13/722,852 patent/US8853018B2/en not_active Expired - Fee Related
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