KR100586077B1 - 3차원 고전압 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 트랜지스터의 제조 방법에 관한 것으로서, 더욱 자세하게는 평면상의 트랜지스터 형성 면적을 줄이면서 채널의 길이 및 폭을 늘릴 수 있고, 기생 캐패시턴스와 래치 업 현상 및 필드 트랜지스터 형성을 억제하면서 소자간의 격리를 완벽하게 할 수 있는 3차원 고전압 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 3차원 고전압 트랜지스터는 SOI 기판의 소정 영역 상에 기둥모양으로 형성되는 고전압 트랜지스터의 액티브 영역과, 상기 고전압 트랜지스터의 액티브 영역 내에 깊이 방향으로 형성되는 소스/드레인과, 상기 소스/드레인 사이에 깊이 방향으로 형성되는 채널 영역과, 상기 채널 영역의 일측으로 SOI 기판 상에 형성되는 기둥모양의 게이트를 포함하여 이루어지는 것을 특징으로 한다.
래터럴, 채널, SOI 기판, 고전압, 트랜지스터

Description

3차원 고전압 트랜지스터 및 그 제조 방법{HIGH VOLTAGE TRANSISTOR BY THREE DIMENSIONAL AND FORMING METHOD THEREOF}
도 1은 종래 기술의 고전압 트랜지스터를 나타낸 단면도.
도 2는 본 발명에 의한 3차원 고전압 트랜지스터를 나타낸 도면.
도 3a 내지 도 3f는 본 발명의 일실시예에 의한 3차원 고전압 트랜지스터의 제조 방법을 나타낸 공정도들.
도 4는 본 발명에 따른 3차원 고전압 트랜지스터의 점유면적을 설명하기 위한 도면.
- 도면의 주요 부분에 대한 설명 -
10 : SOI 기판 20 : 단결정 실리콘층
30 : 포토래지스트 20' : 고전압 트랜지스터의 액티브 영역
40 : 옥사이드 40' : 트랜지스터 게이트 영역
50 : 고전압 게이트 산화막 60 : 게이트 물질
S : 소스 D : 드레인 G : 게이트
A : 고전압 트랜지스터의 액티브 영역 C : 채널 영역
본 발명은 고전압 트랜지스터의 제조 방법에 관한 것으로서, 더욱 자세하게는 평면상의 트랜지스터 형성 면적을 줄이면서 채널의 길이 및 폭을 늘릴 수 있고, 기생 캐패시턴스와 래치 업 현상 및 필드 트랜지스터 형성을 억제하면서 소자간의 격리를 완벽하게 할 수 있는 3차원 고전압 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 고전압 트랜지스터는 사용되는 고전압을 견뎌야 하므로 트랜지스터 사이즈가 커지게 된다. 이러한 이유는 정션의 깊이, 채널의 길이, 게이트 산화막의 두께 등 모든 항목이 다 큰 사이즈를 요구하기 때문이다.
따라서, 상기 고전압 트랜지스터를 형성하기 위하여 채널 폭×(길이+콘택 형성을 위한 액티브 길이)×웰 영역의 깊이가 필요하다.
상기 고전압 트랜지스터에 필요한 면적은 요구되는 BV와 전류에 따라 달라지지만 약 10V의 BV가 요구되는 경우, 도 1에서 보는 바와 같이 채널 폭(width)×{길이(length)+콘택 형성을 위한 액티브 길이(active for contact)}×웰 영역의 깊이=20㎛×(1.5~2㎛+1.1×2)×1~2㎛=74~84㎛3를 점유하여 큰 면적을 차지하게 된다.
이 때, 콘택 형성을 위한 액티브 길이는 0.4㎛(contact)+0.35×2(side overlap)으로 1.1㎛가 된다.
이 때, 요구되는 BV가 높아지면 래치 업, 기생 캐패시턴스 특성, 필드 트랜지스터 턴온 등의 문제점을 가져오므로 확장 드레인과 깊은 정션의 방법을 사용하여 채널 및 정션을 강화하는 방법을 모색하였으나, 이에 따르면 요구되는 BV가 높아질수록 차지하는 면적 또한 비례하여 넓어지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 평면상의 트랜지스터 형성 면적을 줄이면서 채널의 길이 및 폭을 늘릴 수 있고, 기생 캐패시턴스와 래치 업 현상 및 필드 트랜지스터 형성을 억제하면서 소자간의 격리를 완벽하게 할 수 있는 3차원 고전압 트랜지스터의 제조 방법을 제공한다는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 SOI 기판의 소정 영역 상에 기둥모양으로 형성되는 고전압 트랜지스터의 액티브 영역과, 상기 고전압 트랜지스터의 액티브 영역 내에 깊이 방향으로 형성되는 소스/드레인과, 상기 소스/드레인 사이에 깊이 방향으로 형성되는 채널 영역과, 상기 채널 영역의 일측으로 SOI 기판 상에 형성되는 기둥모양의 게이트를 포함하여 이루어지는 것을 특징으로 하는 3차원 고전압 트랜지스터를 제공한다.
본 발명의 3차원 고전압 트랜지스터에 있어서, 상기 게이트는 고전압 트랜지스터의 액티브 영역 양측으로 형성할 수 있는 것을 특징으로 한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명은 SOI 기판 상의 단결정 실리콘층에 트렌치를 형성하여 고전압 트랜지스터의 액티브 영역을 정의하는 단계와, 상기 트렌치에 옥사이드를 매립 증착하는 단계와, 상기 고전압 트랜지스터의 액티브 영역 소정 부위에 소스/드레인을 형성하는 단계와, 상기 고전압 트랜지스터의 액티브 영역 일측에 게이트를 형성하는 단계를 포함하여 이루어지는 3차원 고전압 트랜지스터의 제조 방법을 제공한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 트렌치는 상기 SOI 기판을 식각 정지막으로 하여 건식식각을 진행하여 형성하는 것을 특징으로 한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 고전압 트랜지스터의 액티브 영역은 상기 트렌치 형성 후 남은 단결정 실리콘층 구조물인 것을 특징으로 한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 소스/드레인은 깊이 방향으로 균일한 도즈를 갖도록 멀티 에너지로 불순물을 주입하여 형성하는 것을 특징으로 한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 게이트는 고전압 트랜지스터의 액티브 영역 양측으로 형성할 수 있는 것을 특징으로 한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 게이트는 상기 트랜지스터 액티브 영역 측벽에 존재하는 옥사이드의 소정 영역을 건식식각하여 제거하는 단계와, 상기 결과물을 게이트 산화하여 상기 옥사이드가 제거된 소정 영역에 일정 두께의 게이트 산화막을 형성하는 단계와, 상기 소정 영역에 게이트 물질을 매립 증착한 후 평탄화 하는 단계를 포함하여 형성하는 것을 특징으로 한다.
본 발명의 3차원 고전압 트랜지스터의 제조 방법에 있어서, 상기 게이트 물질은 폴리 실리콘 또는 텅스텐 등의 메탈 소재로 하는 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 평면상 트랜지스터의 형성 면적을 줄이면서 채널의 길이 및 폭을 넓힐 수 있는 이점이 있고, 깊이가 균일한 채널 폭을 형성할 수 있고 기생 캐패시턴스 및 웰 사이의 래치 업 현상을 억제할 수 있을 뿐만 아니라 평면 구조의 트랜지스터에서 존재하는 필드 트랜지스터의 형성을 방지할 수 있는 효과가 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 3차원 고전압 트랜지스터를 나타낸 도면이다.
본 발명에 따른 3차원 고전압 트랜지스터는 SOI 기판(SOI:Silocon On Insulator)의 소정 영역 상에 기둥모양으로 형성되는 고전압 트랜지스터의 액티브 영역(A)과, 상기 고전압 트랜지스터의 액티브 영역(A) 내에 깊이 방향으로 형성되는 소스(S)/드레인(D)과, 상기 소스(S)/드레인(D) 사이에 깊이 방향으로 형성되는 채널 영역(C)과, 상기 채널 영역(C)의 일측으로 SOI 기판 상에 형성되는 기둥모양 의 게이트(G)를 포함하여 이루어지는 것을 특징으로 한다.
도 3a 내지 도 3f는 본 발명의 일실시예에 의한 3차원 고전압 트랜지스터의 제조 방법을 나타낸 공정도들이다.
먼저, 도 3a에 도시된 바와 같이, SOI 기판(10) 상의 단결정 실리콘층(20) 상에 고전압 트랜지스터의 액티브 영역(20')이 형성될 부위에 포토래지스트(30)를 도포한다.
그리고 도 3b에 도시된 바와 같이, 상기 포토래지스트(30)를 통한 건식식각 공정을 진행하여 상기 단결정 실리콘층(20)의 고전압 트랜지스터의 액티브 형성 영역(20')을 제외한 부분에 트렌치를 형성함으로써 상기 고전압 트랜지스터의 액티브 영역(20')을 형성한다.
이 때, 상기 건식식각은 상기 SOI 기판(10)을 식각 정지막으로 하여 진행하는 것을 특징으로 한다.
이어서 도 3c에 도시된 바와 같이, 상기 고전압 트랜지스터의 액티브 영역(20')을 제외한 트렌치에 옥사이드(40)를 매립하여 증착함으로써 상기 고전압 트랜지스터의 소자분리가 완벽하게 이루어질 수 있도록 소자분리영역을 형성한다.
그 다음 도 3d에 도시된 바와 같이, 상기 고전압 트랜지스터의 액티브 영역(20') 중 소스/드레인이 형성될 영역을 오픈한 포토래지스트를 도포 한 후 이를 통해 이온 주입 공정을 진행함으로써 소스/드레인(S/D)을 형성한다.
이 때, 상기 이온 주입 공정은 깊이 방향으로 도즈 분포가 균일하게 이루어 질 수 있도록 에너지를 가변하면서 진행한다.
그리고 도 3e에 도시된 바와 같이, 상기 고전압 트랜지스터의 액티브 영역(20')의 일측에 존재하는 상기 소자분리용 옥사이드(40)의 소정영역을 건식식각하여 제거함으로써 게이트 형성 영역(40')을 정의한다.
이어서, 도 3f에 도시된 바와 같이, 상기 결과물을 게이트 산화하여 상기 소정영역에 일정 두께로 게이트 산화막(50)을 형성한다.
그리고, 상기 게이트 산화막(50)이 형성된 소정 영역에 게이트 물질(60)을 갭필하여 증착하여 상기 고전압 트랜지스터의 게이트를 형성한다.
이 때, 상기 게이트 물질은 폴리 실리콘 뿐만 아니라 텅스텐(W)과 같은 메탈 소재를 사용한다.
그 다음, 상기 게이트 물질(60)을 CMP 평탄화하여 3차원 고전압 트랜지스터를 완성한다.
또한 본 발명의 대안적인 실시예로는, 상기 고전압 트랜지스터의 게이트를 상기 고전압 트랜지스터의 액티브 영역 양측으로 형성함으로써 전류 특성 및 응답 특성을 더욱 개선할 수 있는 이점이 있다.
이하, 도 4는 본 발명에 따른 3차원 고전압 트랜지스터가 차지하는 점유 면적을 설명하기 위한 도면이다.
도 3에서 보는 바와 같이, A=게이트 길이(GATE LENGTH)+콘택 형성을 위한 액티브 영역+소자분리영역, B=채널 두께+게이트 높이+소자분리영역, C=채널 폭을 말한다.
예를 들어 고전압 트랜지스터간의 소자분리를 위한 거리가 2㎛라고 가정하면, 종래의 고전압 트랜지스터 작동에 필요한 트랜지스터의 점유면적은 채널 폭(width)×{길이(length)+콘택 형성을 위한 액티브 길이(active for contact)}×웰 영역의 깊이=20㎛×(1.5~2㎛+1.1×2)×1~2㎛=74~84㎛3를 차지하게 된다.
이에 반하여, 본 발명의 3차원 고전압 트랜지스터의 제조 방법에 따른 점유면적은 {길이(length)+콘택 형성을 위한 액티브 길이(active for contact)}×웰 영역의 깊이(본 발명에서는 채널 두께+양측 소자분리영역)= (1.5~2㎛+1.1㎛×2)×(2+2㎛)= 14.7~15.2㎛3 로서 종래 기술에 비하여 1/5이하 수준의 점유부피를 차지한다.
이 때, 면적비는 요구되는 BV가 커질수록 더 작아진다.
상기와 같은 본 발명의 3차원 고전압 트랜지스터 및 그 제조 방법에 따르면, SOI 기판을 사용함으로써 깊이 방향으로 채널 폭이 균일한 트랜지스터를 형성할 수 있고, 기판과의 기생 캐패시턴스 및 웰 사이의 래치-업 등의 기생 디바이스 효과를 완전히 제거할 수 있다.
또한, 상기와 같은 본 발명에 따르면, 바닥면이 이미 절연막으로 격리되어 있는 SOI 기판을 사용하고, 트랜지스터 형성 영역을 제외한 나머지 영역을 모두 옥사이드로 채워 넣음으로써 소자간 격리가 완벽하게 이루어질 수 있고, 2차원적인 평면구조의 트랜지스터에서 존재하는 필드 트랜지스터의 형성을 막을 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 3차원 래터럴 채널 트랜지스터를 형성함으로써 평면상 트랜지스터의 형성 면적을 줄이면서 채널의 길이 및 폭을 넓힐 수 있는 이점이 있다.
또한, 본 발명은 고전압 트랜지스터의 액티브 영역 형성시 식각 정지막으로 SOI 기판을 사용함으로써 깊이가 균일한 채널 폭을 형성할 수 있고 기생 캐패시턴스 및 웰 사이의 래치 업 현상을 억제할 수 있는 효과가 있다.
더불어, 본 발명은 SOI 기판을 사용하면서 래터럴 채널 트랜지스터를 형성함으로써 평면 구조의 트랜지스터에서 존재하는 필드 트랜지스터의 형성을 방지할 수 있는 효과가 있다.

Claims (9)

  1. SOI 기판의 소정 영역 상에 기둥모양으로 형성되는 고전압 트랜지스터의 액티브 영역과, 상기 고전압 트랜지스터의 액티브 영역 내에 깊이 방향으로 형성되는 소스/드레인과, 상기 소스/드레인 사이에 깊이 방향으로 형성되는 채널 영역과, 상기 채널 영역의 일측으로 SOI 기판 상에 형성되는 기둥모양의 게이트를 포함하여 이루어지는 것을 특징으로 하는 3차원 고전압 트랜지스터.
  2. 제 1항에 있어서, 상기 게이트는 고전압 트랜지스터의 액티브 영역 양측으로 형성하는 것을 특징으로 하는 3차원 고전압 트랜지스터.
  3. SOI 기판 상의 단결정 실리콘층에 트렌치를 형성하여 고전압 트랜지스터의 액티브 영역을 정의하는 단계와,
    상기 트렌치에 옥사이드를 매립 증착하는 단계와,
    상기 고전압 트랜지스터의 액티브 영역 소정 부위에 소스/드레인을 형성하는 단계와,
    상기 고전압 트랜지스터의 액티브 영역 일측에 게이트를 형성하는 단계
    를 포함하여 이루어지는 3차원 고전압 트랜지스터의 제조 방법.
  4. 제 3항에 있어서, 상기 트렌치는 상기 SOI 기판을 식각 정지막으로 하여 건식식각을 진행하여 형성하는 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
  5. 제 3항에 있어서, 상기 고전압 트랜지스터의 액티브 영역은 상기 트렌치 형성 후 남은 단결정 실리콘층 구조물인 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
  6. 제 3항에 있어서, 상기 소스/드레인은 깊이 방향으로 균일한 도즈를 갖도록 멀티 에너지로 불순물을 주입하여 형성하는 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
  7. 제 3항에 있어서, 상기 게이트는 고전압 트랜지스터의 액티브 영역 양측으로 형성하는 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
  8. 제 3항에 있어서, 상기 게이트는
    상기 트랜지스터 액티브 영역 측벽에 존재하는 옥사이드의 소정 영역을 건식식각하여 제거하는 단계와,
    상기 결과물을 게이트 산화하여 상기 옥사이드가 제거된 소정 영역에 일정 두께의 게이트 산화막을 형성하는 단계와,
    상기 소정 영역에 게이트 물질을 매립 증착한 후 평탄화 하는 단계
    를 포함하여 형성하는 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
  9. 제 8항에 있어서, 상기 게이트 물질은 폴리 실리콘 또는 텅스텐 등의 메탈 소재로 하는 것을 특징으로 하는 3차원 고전압 트랜지스터의 제조 방법.
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