KR20060102672A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 통상적인 단결정 실리콘 기판을 이용하여 SOI 기판을 이용하여 형성한 트랜지스터와 동일한 구조의 트랜지스터를 형성함으로써 리프레시 특성과 단채널 효과가 개선하고 제조 비용을 감소시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 반도체 소자는 활성 영역과 교차하며 측벽 스페이서를 구비한 워드 라인과, 상기 워드라인 하부에 구비된 게이트 산화막과, 저장 전극 콘택 영역 및 비트라인 콘택 영역의 활성 영역에 구비된 LDD 영역과, 상기 측벽 스페이서 사이의 LDD 영역 내에 구비된 소스/드레인 영역과, 상기 비트라인 콘택 영역의 LDD 영역과 접속되도록 상기 비트라인 콘택 영역의 LDD 영역 하부에 구비된 비트라인 콘택 영역 하부의 깊은 LDD 영역과, 상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 하부의 반도체 기판에 상기 깊은 LDD 영역과 접속되도록 구비된 매립 N 영역과, 상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 양측에 구비되며 상기 저장 전극 콘택 예정 영역의 LDD 영역 하부까지 연장되는 제1 Si 에피층과, 상기 워드라인 하부의 활성 영역에 구비된 제2 Si 에피층과, 상기 활성 영역의 측벽에 의해 정의되는 소자 분리 영역의 표면 및 상기 제1 Si 에피층 하부에 구비된 언더컷의 표면에 구비된 채널 캐패시터 절연막과, 상기 언더컷 및 소자 분리 영역을 매립하는 폴리실리콘층 및 상기 폴리실리콘층 상부에 구비된 소자 분리막을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 2a 내지 도 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 종래 기술에 따른 반도체 소자를 부분적으로 도시한 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도.
도 6a 내지 도 6h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도.
도 10a 내지 도 10h는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방 법을 도시한 단면도들.
도 11은 본 발명의 제2 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 통상적인 반도체 기판을 이용하여 SOI(Silicon-On-Insulator) 기판을 이용하여 형성한 트랜지스터와 동일한 구조의 트랜지스터를 형성함으로써 리프레시 특성과 단채널 효과가 개선하고 제조 비용을 감소시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 소자는 라인형의 활성 영역(55), 활성 영역(55)과 교차하는 게이트 전극(120)을 포함하며, 게이트 전극(120) 양측에는 라인형의 비트라인 콘택 영역(150a) 및 저장 전극 콘택 영역(150b)을 포함한다. 게이트 전극(120)의 선폭을 F라 하면 게이트 전극(120)과 비트라인 콘택 영역(150a) 또는 저장 전극 콘택 영역(150b) 사이의 간격은 0.75F이며 활성 영역(55)의 선폭 및 사이 간격은 F이다.
도 2a 내지 도 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서 도 2a(i) 내지 도 2g(i)는 도 1의 I-I'을 따른 단면을 도시한 것이며, 도 2a(ii) 내지 도 2g(ii)는 도 1의 II-II'을 따른 단면을 도시한 것이다.
도 2a를 참조하면, 실리콘 기판(10), 매립 산화막(20), SOI 영역(30)의 적층 구조로 이루어진 SOI 웨이퍼(35) 상부에 패드 산화막(40) 및 패드 질화막(50)을 적층한 후 소자 분리 영역으로 예정된 부분의 패드 질화막(50), 패드 산화막(40), SOI 영역(30) 및 매립 산화막(20)을 식각하여 소자 분리용 트렌치(60)를 형성한다.
도 2b를 참조하면, 전체 표면 상부에 산화막(미도시)를 형성하고 건식각하여 상기 트렌치를 통하여 노출된 매립 산화막(20), SOI 영역(30), 패드 산화막(40) 및 패드 질화막(50)의 측벽에 캐패시터 측면 산화막(70)을 형성한다. 다음에는, 전체 표면 상부에 폴리실리콘층(미도시)을 형성하고 패드 질화막(50)이 노출될 때까지 CMP공정으로 연마한 후 추가적으로 리세스하여 소자 분리용 트렌치(60)를 부분적으로 매립하는 SOI 캐패시터 전극용 폴리실리콘층(80)을 형성한다.
도 2c를 참조하면, 전체 표면 상부에 소자 분리용 트렌치(60)을 매립하는 소자 분리용 산화막(미도시)을 형성하고 패드 질화막(50)이 노출될 때까지 평탄화식각한 후 패드 질화막(50)을 제거한다.
도 2d를 참조하면, 셀 영역의 실리콘 기판(10)에 P 또는 As 이온을 주입하여 매립 산화막(20)의 하부에 매립 N 영역(100)을 형성한다. 다음에는, 셀 트랜지스터의 문턱 전압 및 브레이크다운 전압을 조절하기 위하여 붕소 이온을 주입한다.
도 2e를 참조하면, 패드 산화막(40)을 제거한 후 게이트 산화막(110)을 형성한다. 다음에는, 게이트 산화막(110) 상부에 워드 라인인 게이트 전극(120)을 형성한 후 게이트 전극(120) 양측의 SOI 영역(30)에 P 또는 As 등의 불순물을 주입하여 LDD 영역(130)을 형성한다.
도 2f를 참조하면, 게이트 전극(120)의 측벽에 질화막 스페이서(140)를 형성한 후 질화막 스페이서(140) 양측의 SOI 영역(30)에 P 또는 As 등의 불순물을 주입하여 소스/드레인 영역(150a, 150b)을 형성한다. 여기서, 소스/드레인 영역(150a, 150b)은 매립 산화막(20)에 접촉되도록 형성되어 소스/드레인 영역(150a, 150b)에 의해 SOI 채널 영역이 완전히 격리된다.
도 2g를 참조하면, 전체 표면 상부에 층간 절연막(160)을 형성하고 게이트 전극(120)의 상부면이 노출될 때까지 CMP 공정으로 연마한다. 다음에는, 콘택홀 식각 공정 및 매립 공정을 수행하여 층간 절연막(160) 내에 콘택 플러그(170)를 형성한다, 그 다음에, 콘택 플러그(170) 및 게이트 전극(120)의 상부면에 샐리사이드(180)을 형성한다.
도 3은 종래 기술에 따른 반도체 소자를 부분적으로 도시한 단면도이다.
도 3을 참조하면, SOI 영역(30) 내에 구비된 채널영역의 상부 및 하부는 각각 게이트 산화막(110) 및 매립 산화막(20)에 의해 격리되며, 양측은 소스/드레인 영역(150a, 150b)에 의해 격리되어 있다. 즉, 채널 영역(SOI 영역)은 전기적으로 직접 연결된 곳이 없이 플로팅(floating)된 상태이다.
표 1은 종래 기술에 따른 반도체 소자의 읽기/쓰기 동작시 전압을 도시한 표이다.
구분 WRITE "1" WRITE "0" READ HOLD
WL 1.5V 1.5V 1.5V -1.5V
BL 1.5V -1.5V 0.2V 0
SL 0 0 0 0
BN+ -1.5V -1.5V -1.5V -1.5V
표 1을 참조하면, WRITE "1" 동작동안에는 워드라인(WL) 및 비트라인(BL)에 1.5V를 인가하고 저장전극라인(SL)에 0V를 인가하여 비트라인 콘택 영역의 LDD 영역(130) 및 소스/드레인 영역(150b)에서 충격 이온화 현상이 발생하여 홀이 생성되어 SOI 영역(30)에 축적되므로 SOI 영역(30)의 전위를 증가시켜 셀 트랜지스터의 문턱 전압이 감소하게 된다.
WRITE "0" 동작동안에는 WL에 1.5V를 인가하고 BL에 -1.5V를 인가하면
비트라인 콘택 영역의 비트라인 콘택 영역의 LDD 영역(130) 및 소스/드레인 영역(150a)과 SOI 영역(30)의 PN 접합은 순방향이 되어 SOI 영역(30)에 저장된 홀들이 비트라인 콘택을 통하여 빠져나가 SOI 영역(30)의 전위는 다시 낮아지게 되어 문턱 전압이 증가하게 된다.
READ 동작에서는 WL에 적절한 전압, 예를 들면 표 1과 같이 1.5V를 인가하고 BL에 0.2V를 인가하면 SOI 영역(30)에 홀의 저장 유무에 따라 흐르는 전류가 달라지게 된다. 즉, SOI 영역(30)에 홀이 저장되어 있는 경우에는 전루가 많이 흐르게 되며, 저장된 홀이 없는 경우에는 전류가 적게 흐르게 되는데 이러한 전류의 차이를 감지하여 "1" 또는 "0"을 구분한다.
"1" 또는 "0"을 저장한 상태로 그대로 있는 HOLD 동적에서는 WL에 -1.5V를 인가하고 BL과 SL에는 0V를 인가하면 저장된 홀은 PN 접합의 누설 전류에 의해서만 손실되는 상태가 된다.
SOI 영역을 캐패시터의 한 전극으로 하고 매립 산화막 하부의 매립 N 영역 및 이와 연결된 SOI 캐패시터 전극용 폴리실리콘층(80)을 다른 전극으로 하며, 캐패시터 용량은 밑면으로는 매립 산화막, 옆면으로는 SOI 측면 산화막에 의해 결정된다. 따라서 캐패시터 용량을 증가시키기 위해서는 측면 산화막과 매립 산화막의 두께를 얇게 하는 것이 바람직하다.
종래 기술에 따른 반도체 소자의 경우 SOI 웨이퍼를 사용하여야 하므로 제조 단가가 올라가는 문제점이 있으며, SOI 영역의 두께 및 매립 산화막의 두께도 다양하게 변화시키기 어렵다. 또한 소스/드레인 영역에 의하여 SOI 영역을 격리시키므로 소스/드레인 영역의 깊이가 SOI 영역의 두께와 동일하여야 하므로 셀 트랜지스터의 단채널 효과가 증가하게 된다. 단채널 효과를 감소시키기 위하여 SOI 영역의 도핑 농도를 증가시키는 경우에는 PN 접합의 누설 전류를 증가시켜 SOI 영역에 저장된 전하가 쉽게 손실되어 리프레쉬 특성을 악화시키는 문제점이 있다.
상기 문제점을 해결하기 위하여, 통상적인 반도체 기판을 이용하여 SOI(Silicon-On-Insulator) 기판을 이용하여 형성한 트랜지스터와 동일한 구조의 트랜지스터를 형성함으로써 리프레시 특성과 단채널 효과가 개선하고 제조 비용을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판 상부에 SiGe 에 피층, 제1 Si 에피층, 제1 산화막 및 제1 질화막을 적층하는 단계와, (b) 적어도 비트라인 콘택으로 예정된 영역 및 이와 인접한 소자 분리예정 영역 상부의 제1 질화막, 제1 산화막, 제1 Si 에피층 및 SiGe 에피층을 식각하여 트렌치를 형성하는 단계와, (c) 상기 제1 질화막 및 제1 산화막을 제거하는 단계와, (d) 전체 표면 상부에 상기 트렌치를 매립하는 평탄화된 제2 Si 에피층을 형성하고 상기 제2 Si 에피층 상부에 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 적층하는 단계와, (e) 제2 패드 산화막, 패드 질화막, 제1 패드 산화막, 제2 Si 에피층, 제1 Si 에피층, SiGe 에피층 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 소자 분리용 트렌치를 형성하는 단계와, (f) 상기 소자 분리용 트렌치의 측벽을 통하여 노출된 SiGe 에피층을 제거하여 제1 Si 에피층 하부에 언더컷을 형성하는 단계와, (g) 상기 트렌치의 표면 및 언더컷의 표면에 채널 캐패시터 절연막을 형성하는 단계와, (h) 전체 표면 상부에 상기 언더컷 및 소자 분리용 트렌치를 매립하는 폴리실리콘층을 형성하고 상기 제2 패드 산화막이 노출될 때까지 평탄화식각하는 단계와, (i) 상기 폴리실리콘층의 높이가 상기 제1 Si 에피층의 하부면 및 제2 Si 에피층의 상부면 사이가 될 때까지 상기 소자 분리용 트렌치 내의 폴리실리콘층을 리세스하는 단계와, (j) 전체 표면 상부에 상기 소자 분리용 트렌치를 매립하는 소자 분리용 산화막을 형성하고 상기 패드 질화막이 노출될 때까지 평탄화식각하여 소자 분리막을 형성하는 단계와, (k) 상기 소자 분리막 및 채널 캐패시터 절연막을 소정 두께 식각하는 단계와, (l) 상기 패드 질화막을 제거하고 상기 제1 패드 산화막을 제거하여 상기 제2 Si 에피층을 노출시키는 단계와, (m) 전체 표면 상부에 게 이트 산화막, 하부 게이트 전극층, 상부 게이트 전극층 및 하드 마스크층을 적층하고 패터닝하여 게이트 구조물을 형성하는 단계와, (n) 상기 게이트 구조물 양측의 제2 Si 에피층에 불순물을 주입하여 LDD 영역을 형성하는 단계와, (o) 상기 (b) 단계의 비트라인 콘택 예정 영역 하부의 제2 Si 에피층에 불순물을 주입하여 매립 N 영역과 상기 LDD 영역에 접속되는 비트라인 콘택 영역 하부의 깊은 LDD 영역을 형성하는 단계와, (p) 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계 및 (q) 상기 게이트 구조물 및 측벽 스페이서를 마스크로 불순물을 주입하여 상기 LDD 영역 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 활성 영역과 교차하며 측벽 스페이서를 구비한 워드 라인과, 상기 워드라인 하부에 구비된 게이트 산화막과, 저장 전극 콘택 영역 및 비트라인 콘택 영역의 활성 영역에 구비된 LDD 영역과, 상기 측벽 스페이서 사이의 LDD 영역 내에 구비된 소스/드레인 영역과, 상기 비트라인 콘택 영역의 LDD 영역과 접속되도록 상기 비트라인 콘택 영역의 LDD 영역 하부에 구비된 비트라인 콘택 영역 하부의 깊은 LDD 영역과, 상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 하부의 반도체 기판에 상기 깊은 LDD 영역과 접속되도록 구비된 매립 N 영역과, 상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 양측에 구비되며 상기 저장 전극 콘택 예정 영역의 LDD 영역 하부까지 연장되는 제1 Si 에피층과, 상기 워드라인 하부의 활성 영역에 구비된 제2 Si 에피층과, 상기 활성 영역의 측벽에 의해 정의되는 소자 분리 영역의 표면 및 상기 제1 Si 에피층 하부에 구비된 언더컷의 표면에 구비된 채널 캐패시터 절연막과, 상기 언더컷 및 소자 분리 영역을 매립하는 폴 리실리콘층 및 상기 폴리실리콘층 상부에 구비된 소자 분리막을 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 4를 참조하면, 반도체 기판(미도시)에 활성 영역(250)이 정의되어 있으며, 상기 반도체 기판 상부에는 활성 영역(250)과 교차하는 워드라인인 게이트 구조물(410)이 구비되어 있다. 여기서, 활성 영역(250)은 아일랜드형(island type)으로서 엇갈리게(교호적으로) 배치되며, 채널 캐패시터 절연막(340)에 의해 둘러싸여 있다. 비트라인 콘택 영역(420a) 하부의 매립 N 영역(270)은 비트라인 콘택 영역(420a) 및 이와 인접한 활성 영역 및 소자 분리 영역(360)으로 정의된다. 즉, 가로 및 세로의 크기가 각각 Fx 및 Fy인 비트라인 콘택 영역(420a)과 x 축 방향(활성 영역의 장축 방향) 및 y축 방향(활성 영역의 단축 방향)으로 각각 2M 및 2N 만큼의 마진을 가지는 사각형의 영역이다. 여기서, -0.25Fx≤M≤0.5Fx, 0.5Fy≤N을 만족하는 것이 바람직하다.
도 5는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도로서, 도 4의 I-I'을 따른 단면을 도시한 것이다.
도 5를 참조하면, 본 발명에 따른 반도체 소자는 아일랜드형의 활성 영역과 교차하는 워드라인인 게이트 구조물(410)을 포함한다. 게이트 구조물(410)은 측벽 에 측벽 스페이서(440)를 구비하며, 게이트 구조물(410) 하부에는 게이트 산화막(370)이 구비된다. 저장 전극 콘택 영역 및 비트라인 콘택 영역의 활성 영역에는 구비된 LDD 영역(420a, 420b)이 구비되며, 측벽 스페이서(440) 사이의 LDD 영역(420a, 420b) 내에는 소스/드레인 영역(450a, 450b)이 구비된다. 상기 비트라인 콘택 영역의 LDD 영역(420a) 하부에는 LDD 영역(420a)에 접속되는 깊은 LDD 영역(430)이 구비되며, 깊은 LDD 영역(430) 하부의 반도체 기판(200)에는 깊은 LDD 영역(430)과 접속되는 매립 N 영역(270)이 구비된다. 또한, 깊은 LDD 영역(430) 양측에는 상기 저장 전극 콘택 영역의 LDD 영역(420b) 하부까지 연장되는 제1 Si 에피층(220)이 구비된다. 게이트 구조물(410) 하부의 활성 영역에는 제2 Si 에피층(280)이 구비된다. 상기 활성 영역의 측벽에 의해 정의되는 소자 분리 영역의 표면, 즉 소자 분리 영역과 활성 영역의 계면 및 상기 제1 Si 에피층 하부(220)에 구비된 언더컷의 표면에는 구비된 채널 캐패시터 절연막(340)이 구비된다. 폴리실리콘층(350)은 상기 언더컷 및 소자 분리 영역을 매립하며, 폴리실리콘층(350) 상부에는 소자 분리막(360)이 구비된다.
도 6a 내지 도 6h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 6a(i) 내지 도 6h(i)는 도 4의 I-I'을 따른 단면을 도시한 것이며, 도 6a(ii) 내지 도 6h(ii)는 도 4의 II-II'을 따른 단면을 도시한 것이다.
도 6a를 참조하면, 반도체 기판(200) 상부에 SiGe 에피층(210), 제1 Si 에피층(220), 제1 산화막(230) 및 제1 질화막(240)을 순차적으로 적층한다. 다음에는, 전체 표면 상부에 감광막(미도시)을 형성한 후 상기 감광막을 선택적으로 노광 및 현상하여 비트라인 콘택 예정 영역 및 이와 인접한 소자 분리 예정 영역 및 게이트 예정 영역을 노출시키는 감광막 패턴을 형성한다. 상기 감광막 패턴에 의해 노출되는 영역은 도 4의 매립 N 영역(270)으로서, 가로 및 세로의 크기가 각각 Fx 및 Fy인 비트라인 콘택 예정 영역과 x 축 방향(활성 영역의 장축 방향) 및 y축 방향(활성 영역의 단축 방향)으로 각각 2M 및 2N 만큼의 마진을 가지는 사각형 영역이다(-0.25Fx≤M≤0.5Fx, 0.5Fy≤N). 도 6a에는 편의상 M=0인 경우를 도시하고 있다는 점을 유의하여야 한다. 다음에는, 상기 감광막 패턴을 마스크로 제1 질화막(240), 제1 산화막(230), 제1 Si 에피층(220) 및 SiGe 에피층(210)을 식각하여 트렌치(260)를 형성한 후 상기 감광막 패턴을 제거한다. 그 다음에, 제1 질화막(240)을 마스크로 트렌치 저부의 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성한다. 매립 N 영역(270)은 후속 공정에서 형성할 수도 있다.
도 6b를 참조하면, 제1 질화막(240) 및 제1 산화막(230)을 제거한 후 전체 표면 상부에 트렌치(260)를 매립하는 평탄화된 제2 Si 에피층(280)을 형성한다.
도 6c를 참조하면, 제2 Si 에피층(280) 상부에 제1 패드 산화막(290), 패드 질화막(300) 및 제2 패드 산화막(310)을 적층한 후 소자 분리 예정 영역의 제2 패드 산화막(310), 패드 질화막(300), 제1 패드 산화막(290), 제2 Si 에피층(280), 제1 Si 에피층(220), SiGe 에피층(210) 및 소정 두께의 반도체 기판(200)을 식각하여 아일랜드형의 활성 영역을 정의하는 소자 분리용 트렌치(320)를 형성한다. 소자 분리용 트렌치(320)에 의해 정의되는 활성 영역은 도 4에 도시된 바와 같이 교번으 로 배열되는 아일랜드형인 것이 바람직하다. 다음에는, 소자 분리용 트렌치(320)의 측벽을 통하여 노출된 SiGe 에피층(210)을 제거하여 제1 Si 에피층(220) 하부에 언더컷(330)을 형성한다.
도 6d를 참조하면, 소자 분리용 트렌치(320)의 표면 및 언더컷(330)의 표면에 채널 캐패시터 절연막(340)을 형성한다. 다음에는, 전체 표면 상부에 언더컷(330) 및 소자 분리용 트렌치(320)를 매립하는 폴리실리콘층(350)을 형성하고 제2 패드 산화막(310)이 노출될 때까지 CMP 공정으로 평탄화식각한다. 그 다음에, 폴리실리콘층(350)의 높이가 제1 Si 에피층(220)의 하부면 및 제2 Si 에피층(280)의 상부면 사이가 될 때까지 소자 분리용 트렌치(260) 내의 폴리실리콘층(350)을 식각하여 리세스한다.
도 6e를 참조하면, 전체 표면 상부에 소자 분리용 트렌치(320)를 매립하는 소자 분리용 산화막(미도시)을 형성하고 패드 질화막(300)이 노출될 때까지 평탄화식각하여 소자 분리막(360)을 형성한다. 다음에는, 소자 분리막(360) 및 채널 캐패시터 절연막(340)을 소정 두께 식각하여 높이를 낮춘 후 패드 질화막(300)을 제거한다. 그 다음에, 셀 영역에 웰 농도 조절하기 위한 붕소 계열의 불순물 주입공정과 문턱 전압 및 브레이크다운 전압을 조절하기 위한 붕소 계열의 불순물 주입공정을 수행한다. 도 6a에 도시된 공정에서 매립 N 영역(270)을 형성하지 않은 경우에는 상기 붕소 계열의 불순물 주입공정을 수행한 후에 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성할 수 있다.
도 6f를 참조하면, 제1 패드 산화막(290)을 습식각하여 제2 Si 에피층(280) 이 노출시킨 후 전체 표면 상부에 게이트 산화막(370), 하부 게이트 전극층(380), 상부 게이트 전극층(390) 및 하드 마스크층(400)을 순차적으로 적층한다.
도 6g를 참조하면, 하드 마스크층(400), 상부 게이트 전극층(390) 및 하부 게이트 전극층(380)을 패터닝하여 게이트 구조물(410)을 형성한다. 도 6a 및 도 6e에 도시된 공정에서 매립 N 영역(270)을 형성하지 않은 경우에는 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성할 수 있으며 하기의 LDD 영역(420a, 420b)을 형성한 후 깊은 LDD 영역(430)을 형성하기 전에 매립 N 영역(270)을 형성할 수도 있다.
다음에는, 게이트 구조물(410) 양측의 제2 Si 에피층(280)에 불순물을 주입하여 LDD 영역(420a, 420b)을 형성한다. 여기서, LDD 영역(420a)은 비트라인 콘택 영역에 해당하며, LDD 영역(420b)은 저장 전극 콘택 영역에 해당한다.
다음에는, 비트라인 콘택 영역의 LDD 영역(420a) 하부의 제2 Si 에피층(280)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)과 LDD 영역(420a)에 접속되는 깊은 LDD 영역(430)을 형성한다.
도 6h를 참조하면, 전체 표면 상부에 CVD 공정으로 절연막을 형성한 후 건식각하여 게이트 구조물(410)의 측벽에 측벽 스페이서(440)를 형성한다. 다음에는, 게이트 구조물(410) 및 측벽 스페이서(440)를 마스크로 LDD 영역(420a, 420b)에 불순물을 주입하여 소스/드레인 영역(450a, 450b)을 형성한다.
도시되지는 않았으나, 후속 공정으로 전체 표면에 층간 절연막을 형성 공정 및 비트라인 콘택 플러그 및 저장 전극 콘택 플러그 형성 공정 등을 수행할 수 있 다.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도이다.
도 7을 참조하면, 제2 Si 에피층(280) 내에 구비된 트랜지스터의 채널 영역은 상부 및 하부는 각각 게이트 산화막(370) 및 채널 캐패시터 절연막(340)에 의해 격리되며, 양측은 LDD 영역(420a, 420b)과 깊은 LDD 영역(430)에 의해 격리되어 있다. 또한, 또한 단축 방향(미도시)으로는 소자 분리 영역과 제2 Si 에피층(280) 및 상기 제1 Si 에피층 측면(220)에 구비된 채널 캐패시터 절연막(340)에 의하여 격리된다(미도시). 즉, 채널 영역은 종래 기술에 따른 SOI 영역과 동일하게 전기적으로 직접 연결된 곳이 없이 플로팅(floating)된 상태이다. 따라서, 비트라인 콘택 영역이 실리콘 기판과 연결된 SOI 트랜지스터로 동작할 수 있다.
본 발명에 따른 트랜지스터는 상기 표 1의 동작 조건과 동일한 조건으로 write '1' 및 write '0', read, hold 동작을 수행할 수 있으므로 기존의 DRAM 캐패시터를 필요로 하지 않는다.
본 발명의 제1 실시예에 따른 반도체 소자는 종래 기술과 달리 비트라인 콘택 영역만 채널 영역보다 깊게 형성되어 있으며 저장 전극 콘택 영역은 채널 영역보다 얇게 형성되어 있으므로 단채널 효과를 개선할 수 있으며, 저장 전극 콘택 영역 하부 영역은 채널 캐패시터의 면적을 증가시키는 효과가 있다.
채널 캐패시터는 채널 영역을 캐패시터의 한 전극으로 하고 캐패시터 전극용 폴리실리콘층(350)을 다른 전극으로 하며, 채널 캐패시터 절연막을 유전막으로 한 다.
도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 8을 참조하면, 반도체 기판(미도시)에 활성 영역(250)이 정의되어 있으며, 상기 반도체 기판 상부에는 활성 영역(250)과 교차하는 워드라인인 게이트 구조물(410)이 구비되어 있다. 여기서, 활성 영역(250)은 라인형(line type)이며, 채널 캐패시터 절연막(340)에 의해 둘러싸여 있다. 점선으로 표시된 매립 N 영역(270)은 라인형으로써 비트라인 콘택 영역(420a)과 비트라인 콘택 영역(420a) 사이의 소자 분리 영역(360)으로 정의되며, x축 방향으로 2M의 마진을 갖는다. 즉, 가로 및 세로의 크기가 각각 Fx 및 Fy인 비트라인 콘택 영역(420a)을 포함하며 x 축 방향(활성 영역의 장축 방향)으로 Fx+2M만큼의 선폭을 가지는 라인형의 영역이다. 여기서, -0.25Fx≤M≤0.5Fx을 만족하는 것이 바람직하다.
도 9는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도로서, 도 8의 I-I'을 따른 단면을 도시한 것이다.
도 9를 참조하면, 본 발명에 따른 반도체 소자는 라인형의 활성 영역과 교차하는 워드라인인 게이트 구조물(410)을 포함한다. 게이트 구조물(410)은 측벽에 측벽 스페이서(440)를 구비하며, 게이트 구조물(410) 하부에는 게이트 산화막(370)이 구비된다. 저장 전극 콘택 영역 및 비트라인 콘택 영역의 활성 영역에는 구비된 LDD 영역(420a, 420b)이 구비되며, 측벽 스페이서(440) 사이의 LDD 영역(420a, 420b) 내에는 소스/드레인 영역(450a, 450b)이 구비된다. LDD 영역(420a, 420b) 하 부에는 LDD 영역(420a, 420b)에 각각 접속되는 깊은 LDD 영역(430a, 430b)이 구비되며, 비트라인 콘택 영역의 깊은 LDD 영역(430a) 하부의 반도체 기판(200)에는 깊은 LDD 영역(430)과 접속되는 매립 N 영역(270)이 구비된다. 또한, 깊은 LDD 영역(430) 양측에는 상기 저장 전극 콘택 영역의 깊은 LDD 영역(430b) 측면까지 연장되는 제1 Si 에피층(220)이 구비된다. 게이트 구조물(410) 하부의 활성 영역에는 제2 Si 에피층(280)이 구비된다. 제2 Si 에피층(280)과 제1 Si 에피층(220) 내에 구비된 트랜지스터의 채널 영역은 상부 및 하부는 각각 게이트 산화막(370) 및 채널 캐패시터 절연막(340)에 의해 격리되며, 양측은 LDD 영역(420a, 420b)과 깊은 LDD 영역(430a, 430b)과 매립 N 영역(270)에 의해 격리되어 있고, 또한 단축 방향(미도시)으로는 소자 분리 영역과 제2 Si 에피층(280) 및 상기 제1 Si 에피층 측면(220)에 구비된 채널 캐패시터 절연막(340)에 의하여 격리된다. 채널 캐패시터 절연막(340)은 상기 활성 영역의 측벽에 의해 정의되는 소자 분리 영역의 표면, 즉 소자 분리 영역과 활성 영역의 계면 및 상기 제1 Si 에피층 하부(220)에 구비된 언더컷의 표면에 구비된다. 폴리실리콘층(350)은 상기 언더컷 및 소자 분리 영역을 매립하며, 폴리실리콘층(350) 상부에는 소자 분리막(350)이 구비된다.
도 10a 내지 도 10h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 10a(i) 내지 도 10h(i)는 도 8의 I-I'을 따른 단면을 도시한 것이며, 도 10a(ii) 내지 도 10h(ii)는 도 8의 II-II'을 따른 단면을 도시한 것이다.
도 10a를 참조하면, 반도체 기판(200) 상부에 SiGe 에피층(210), 제1 Si 에 피층(220), 제1 산화막(230) 및 제1 질화막(240)을 순차적으로 적층한다. 다음에는, 전체 표면 상부에 감광막(미도시)을 형성한 후 상기 감광막을 선택적으로 노광 및 현상하여 비트라인 콘택 예정 영역 및 이와 인접한 소자 분리 예정 영역을 노출시키는 라인형의 감광막 패턴을 형성한다. 상기 감광막 패턴에 의해 노출되는 영역은 도 8의 매립 N 영역(270)으로서, 비트라인 콘택 영역(420a)과 비트라인 콘택 영역(420a) 사이의 소자 분리 영역(360)으로 정의되며, x축 방향으로 2M의 마진을 갖는다. 즉, 가로 및 세로의 크기가 각각 Fx 및 Fy인 비트라인 콘택 영역(420a)을 포함하며 x 축 방향(활성 영역의 장축 방향)으로 Fx+2M만큼의 선폭을 가지는 라인형의 영역이다[-0.25Fx≤M≤0.5Fx]. 도 10a에는 편의상 M=0인 경우를 도시하고 있다는 점을 유의하여야 한다. 다음에는, 상기 감광막 패턴을 마스크로 제1 질화막(240), 제1 산화막(230), 제1 Si 에피층(220) 및 SiGe 에피층(210)을 식각하여 트렌치(260)를 형성한 후 상가 감광막 패턴을 제거한다. 그 다음에, 제1 질화막(240)을 마스크로 트렌치 저부의 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성한다. 매립 N 영역(270)은 후속 공정에서 형성할 수도 있다.
도 10b를 참조하면, 제1 질화막(240) 및 제1 산화막(230)을 제거한 후 전체 표면 상부에 트렌치(260)를 매립하는 평탄화된 제2 Si 에피층(280)을 형성한다.
도 10c를 참조하면, 제2 Si 에피층(280) 상부에 제1 패드 산화막(290), 패드 질화막(300) 및 제2 패드 산화막(310)을 적층한 후 소자 분리 예정 영역의 제2 패드 산화막(310), 패드 질화막(300), 제1 패드 산화막(290), 제2 Si 에피층(280), 제1 Si 에피층(220), SiGe 에피층(210) 및 소정 두께의 반도체 기판(200)을 식각하여 활성 영역을 정의하는 소자 분리용 트렌치(300)를 형성한다. 소자 분리용 트렌치(300)에 의해 정의되는 활성 영역은 도 8에 도시된 바와 같이 라인형인 것이 바람직하다. 다음에는, 소자 분리용 트렌치(300)의 측벽을 통하여 노출된 SiGe 에피층(210)을 제거하여 제1 Si 에피층(220) 하부에 언더컷(330)을 형성한다.
도 10d를 참조하면, 트렌치(260)의 표면 및 언더컷(330)의 표면에 채널 캐패시터 절연막(340)을 형성한다. 다음에는, 전체 표면 상부에 언더컷(330) 및 소자 분리용 트렌치(300)를 매립하는 폴리실리콘층(350)을 형성하고 제2 패드 산화막(310)이 노출될 때까지 CMP 공정으로 평탄화식각한다. 그 다음에, 폴리실리콘층(350)의 높이가 제1 Si 에피층(220)의 하부면 및 제2 Si 에피층(280)의 상부면 사이가 될 때까지 소자 분리용 트렌치(260) 내의 폴리실리콘층(350)을 식각하여 리세스한다.
도 10e를 참조하면, 전체 표면 상부에 소자 분리용 트렌치(260)를 매립하는 소자 분리용 산화막(미도시)을 형성하고 패드 질화막(300)이 노출될 때까지 평탄화식각하여 소자 분리막(360)을 형성한다. 다음에는, 소자 분리막(360) 및 채널 캐패시터 절연막(340)을 소정 두께 식각하여 높이를 낮춘 후 패드 질화막(300)을 제거한다. 그 다음에, 셀 영역에 웰 농도 조절하기 위한 붕소 계열의 불순물 주입공정과 문턱 전압 및 브레이크다운 전압을 조절하기 위한 붕소 계열의 불순물 주입공정을 수행한다. 도 10a에 도시된 공정에서 매립 N 영역(270)을 형성하지 않은 경우에는 상기 붕소 계열의 불순물 주입공정을 수행한 후에 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성할 수 있다.
도 10f를 참조하면, 제1 패드 산화막(290)을 습식각하여 제2 Si 에피층(280)이 노출시킨 후 전체 표면 상부에 게이트 산화막(370), 하부 게이트 전극층(380), 상부 게이트 전극층(390) 및 하드 마스크층(400)을 순차적으로 적층한다.
도 10g를 참조하면, 하드 마스크층(400), 상부 게이트 전극층(390) 및 하부 게이트 전극층(380)을 패터닝하여 게이트 구조물(410)을 형성한다. 도 10a 및 도 10e에 도시된 공정에서 매립 N 영역(270)을 형성하지 않은 경우에는 반도체 기판(200)에 P 또는 As 등의 불순물을 주입하여 매립 N 영역(270)을 형성할 수 있으며 하기의 LDD 영역(420a, 420b)을 형성한 후 깊은 LDD 영역(430)을 형성하기 전에 매립 N 영역(270)을 형성할 수도 있다.
다음에는, 게이트 구조물(410) 양측의 제2 Si 에피층(280)에 불순물을 주입하여 LDD 영역(420a, 420b)을 형성한다. 여기서, LDD 영역(420a)은 비트라인 콘택 영역에 해당하며, LDD 영역(420b)은 저장 전극 콘택 영역에 해당한다.
다음에는, LDD 영역(420a, 420b) 하부의 제1 Si 에피층(220)에 P 또는 As 등의 불순물을 주입하여 LDD 영역(420a, 420b)에 각각 접속되는 깊은 LDD 영역(430a, 430b)을 형성한다. 이 때, 비트라인 콘택 영역의 깊은 LDD 영역(430a)은 하부로는 매립 N 영역(270)과 접속되며, 저장 전극 콘택 영역의 깊은 LDD 영역(430b)은 하부로는 채널 캐패시터 절연막(340)에 접속된다.
도 10h를 참조하면, 전체 표면 상부에 CVD 공정으로 절연막을 형성한 후 건식각하여 게이트 구조물(410)의 측벽에 측벽 스페이서(440)를 형성한다. 다음에는, 게이트 구조물(410) 및 측벽 스페이서(400)를 마스크로 LDD 영역(420a, 420b)에 불순물을 주입하여 소스/드레인 영역(450a, 450b)을 형성한다.
도시되지는 않았으나, 후속 공정으로 전체 표면에 층간 절연막을 형성 공정 및 비트라인 콘택 플러그 및 저장 전극 콘택 플러그 형성 공정 등을 수행할 수 있다.
도 11은 본 발명의 제2 실시예에 따른 반도체 소자를 부분적으로 도시한 단면도이다.
도 11을 참조하면, 제2 Si 에피층(280) 및 제1 Si 에피층(220) 내에 구비된 트랜지스터의 채널 영역은 상부 및 하부는 각각 게이트 산화막(370) 및 채널 캐패시터 절연막(340)에 의해 격리되며, 양측은 LDD 영역(420a, 420b)과 깊은 LDD 영역(430a, 430b) 및 매립 N 영역(70)에 의해 격리되어 있다. 즉, 채널 영역은 종래 기술에 따른 SOI 영역과 동일하게 전기적으로 직접 연결된 곳이 없이 플로팅(floating)된 상태이다. 따라서, 비트라인 콘택 영역이 실리콘 기판과 연결된 SOI 트랜지스터로 동작할 수 있다.
본 발명에 따른 트랜지스터는 상기 표 1의 동작 조건과 동일한 조건으로 write '1' 및 write '0', read, hold 동작을 수행할 수 있으므로 기존의 DRAM 캐패시터를 필요로 하지 않는다.
본 발명의 제2 실시예에 따른 반도체 소자의 단위셀의 면적은 2Fx X 2Fy = 4FxFy이며, Fx=Fy=F인 경우에는 4F2으로 종래 기술의 7F2에 비하여 4/7로 감소하며, 기존 DRAM의 8F2에 비하여 50% 감소하게 된다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과를 제공한다.
(i) SOI 웨이퍼를 사용하지 않고 일반적인 단결정 실리콘 웨이퍼를 사용하므로 생산 단가를 감소시킬 수 있다.
(ii) 제1 Si 에피층 및 제2 Si 에피층의 두께를 조절하여 채널 영역의 두께를 조절할 수 있으며, 종래 기술의 매립 산화막에 해당하는 채널 캐패시터 절연막의 성장 두께의 조절도 용이하다.
(iii) 종래 기술에 비하여 채널 캐패시터의 용량이 크므로 소자의 리프레시 특성을 향상시킬 수 있으며, 단채널 효과를 감소시킨다.
(iv) 비트라인 콘택 마스크d하 워드라인 마스크 사이에 정렬오차가 마진 M보다 큰 경우라도 채널 영역과 반도체 기판 사이에는 매립 N 영역으로 PN 접합이 형성되어 있으므로 셀 트랜지스터의 채널 영역은 전기적으로 격리되어 정렬 오차에 의한 문제가 발생하지 않으며, 비트라인 콘택 마스크와 소자 분리 마스크 사이의 정렬 오차는 STI 식각시에 Si 에피층이나 SiGe 에피층이 모두 동일한 조건으로 식각되기 때문에 문제가 발생하지 않는다.

Claims (19)

  1. (a) 반도체 기판 상부에 SiGe 에피층, 제1 Si 에피층, 제1 산화막 및 제1 질화막을 적층하는 단계;
    (b) 적어도 비트라인 콘택으로 예정된 영역 및 이와 인접한 소자 분리예정 영역 상부의 제1 질화막, 제1 산화막, 제1 Si 에피층 및 SiGe 에피층을 식각하여 트렌치를 형성하는 단계;
    (c) 상기 제1 질화막 및 제1 산화막을 제거하는 단계;
    (d) 전체 표면 상부에 상기 트렌치를 매립하는 평탄화된 제2 Si 에피층을 형성하고 상기 제2 Si 에피층 상부에 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 적층하는 단계;
    (e) 제2 패드 산화막, 패드 질화막, 제1 패드 산화막, 제2 Si 에피층, 제1 Si 에피층, SiGe 에피층 및 소정 두께의 반도체 기판을 식각하여 활성 영역을 정의하는 소자 분리용 트렌치를 형성하는 단계;
    (f) 상기 소자 분리용 트렌치의 측벽을 통하여 노출된 SiGe 에피층을 제거하여 제1 Si 에피층 하부에 언더컷을 형성하는 단계;
    (g) 상기 트렌치의 표면 및 언더컷의 표면에 채널 캐패시터 절연막을 형성하는 단계;
    (h) 전체 표면 상부에 상기 언더컷 및 소자 분리용 트렌치를 매립하는 폴리실리콘층을 형성하고 상기 제2 패드 산화막이 노출될 때까지 평탄화식각하는 단계;
    (i) 상기 폴리실리콘층의 높이가 상기 제1 Si 에피층의 하부면 및 제2 Si 에피층의 상부면 사이가 될 때까지 상기 소자 분리용 트렌치 내의 폴리실리콘층을 리세스하는 단계;
    (j) 전체 표면 상부에 상기 소자 분리용 트렌치를 매립하는 소자 분리용 산화막을 형성하고 상기 패드 질화막이 노출될 때까지 평탄화식각하여 소자 분리막을 형성하는 단계;
    (k) 상기 소자 분리막 및 채널 캐패시터 절연막을 소정 두께 식각하는 단계;
    (l) 상기 패드 질화막을 제거하고 상기 제1 패드 산화막을 제거하여 상기 제2 Si 에피층을 노출시키는 단계;
    (m) 전체 표면 상부에 게이트 산화막, 하부 게이트 전극층, 상부 게이트 전극층 및 하드 마스크층을 적층하고 패터닝하여 게이트 구조물을 형성하는 단계;
    (n) 상기 게이트 구조물 양측의 제2 Si 에피층에 불순물을 주입하여 LDD 영역을 형성하는 단계;
    (o) 상기 (b) 단계의 비트라인 콘택 예정 영역 하부의 제2 Si 에피층에 불순물을 주입하여 매립 N 영역과 상기 LDD 영역에 접속되는 비트라인 콘택 영역 하부의 깊은 LDD 영역을 형성하는 단계;
    (p) 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계; 및
    (q) 상기 게이트 구조물 및 측벽 스페이서를 마스크로 불순물을 주입하여 상기 LDD 영역 내에 소스/드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 활성 영역은 교번으로 배열되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 (b) 단계는
    전체 표면 상부에 감광막을 형성하는 단계;
    상기 감광막을 선택적으로 노광 및 현상하여 상기 비트라인 콘택 예정 영역 및 이와 인접한 소자 분리 예정 영역 및 게이트 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 제1 질화막, 제1 산화막, 제1 Si 에피층 및 SiGe 에피층을 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    감광막 패턴에 의해 노출되는 영역은 상기 활성 영역의 장축 방향으로 그 폭이 Fx+2M이며, 상기 게이트 구조물의 연장 방향으로 그 폭이 Fy+2N인 사각형태인 것을 특징으로 하는 반도체 소자의 제조 방법(단, Fx는 비트라인 콘택 예정 영역의 선폭, Fy는 활성 영역의 선폭, -0.25Fx≤M≤0.5Fx, 0.5Fy≤N).
  5. 제1항에 있어서,
    상기 활성 영역은 라인형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 (b) 단계는
    전체 표면 상부에 감광막을 형성하는 단계;
    상기 감광막을 선택적으로 노광 및 현상하여 상기 비트라인 콘택 예정 영역 및 이와 인접한 활성 영역을 포함하며 상기 게이트 구조물 방향으로 연장되는 라인형 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 제1 질화막, 제1 산화막, 제1 Si 에피층 및 SiGe 에피층을 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 감광막 패턴에 의해 노출되는 라인형 영역의 폭은 Fx+2M인 것을 특징으로 하는 반도체 소자의 제조 방법(단, Fx는 비트라인 콘택 예정 영역의 선폭, -0.25Fx≤M≤0.5Fx).
  8. 제1항에 있어서,
    상기 (b) 단계를 수행한 후에 상기 트렌치 저부의 반도체 기판에 P 또는 As를 주입하여 상기 매립 N 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 (l) 단계에서 상기 패드 질화막을 제거한 후 상기 트렌치 저부의 반도체 기판에 P 또는 As를 주입하여 상기 매립 N 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 (n) 단계를 수행한 후에 상기 트렌치 저부의 반도체 기판에 P 또는 As를 주입하여 상기 매립 N 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 측벽 스페이서는 CVD 절연막 스페이서인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 (n) 단계의 불순물은 P 또는 As인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 (o) 단계의 불순물은 P 또는 As인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제5항에 있어서,
    상기 (o) 단계는
    저장 전극 콘택 영역의 상기 LDD 영역 하부에 불순물을 주입하여 상기 채널 캐패시터 산화막 및 상기 저장 전극 콘택 영역의 LDD 영역에 접속되는 저장 전극 콘택 영역 하부의 깊은 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 (q) 단계의 불순물은 P 또는 As인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 활성 영역과 교차하며 측벽 스페이서를 구비한 워드 라인;
    상기 워드라인 하부에 구비된 게이트 산화막;
    저장 전극 콘택 영역 및 비트라인 콘택 영역의 활성 영역에 구비된 LDD 영 역;
    상기 측벽 스페이서 사이의 LDD 영역 내에 구비된 소스/드레인 영역;
    상기 비트라인 콘택 영역의 LDD 영역과 접속되도록 상기 비트라인 콘택 영역의 LDD 영역 하부에 구비된 비트라인 콘택 영역 하부의 깊은 LDD 영역;
    상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 하부의 반도체 기판에 상기 깊은 LDD 영역과 접속되도록 구비된 매립 N 영역;
    상기 비트라인 콘택 영역 하부의 깊은 LDD 영역 양측에 구비되며 상기 저장 전극 콘택 예정 영역의 LDD 영역 하부까지 연장되는 제1 Si 에피층;
    상기 워드라인 하부의 활성 영역에 구비된 제2 Si 에피층;
    상기 활성 영역의 측벽에 의해 정의되는 소자 분리 영역의 표면 및 상기 제1 Si 에피층 하부에 구비된 언더컷의 표면에 구비된 채널 캐패시터 절연막;
    상기 언더컷 및 소자 분리 영역을 매립하는 폴리실리콘층; 및
    상기 폴리실리콘층 상부에 구비된 소자 분리막
    을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서,
    상기 활성 영역은 교호적으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 활성 영역은 라인형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 저장전극 콘택 영역의 LDD 영역과 접속되도록 상기 저장전극 콘택 영역의 LDD 영역 하부에 구비된 저장 전극 콘택 영역 하부의 깊은 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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