KR20070106614A - 임베디드 ｄｒａｍ 메모리 및 그 제조 방법 - Google Patents

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KR20070106614A
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데니스 시니츠키
푸-치에 슈
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모놀리식 시스템 테크놀로지 인코포레이티드
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Abstract

임베디드 메모리 시스템은 깊은 트렌치 절연으로 절연되는 DRAM 셀의 어레이와 얕은 트렌치 절연으로 절연되는 로직 트랜지스터를 포함한다. 각 DRAM 셀은 액세스 트랜지스터와 커패시터 구조를 포함한다. 커패시터 구조는 깊은 트렌치 절연 영역에 MOS 커패시터를 형성하는 것에 의해 제조된다. 커패시터는 깊은 트렌치 절연 내에 형성되고, 그에 의해 기판의 측벽 영역을 노출한다. 측벽 영역은 도핑되고, 그에 의해 셀 커패시터의 하나의 전극을 형성한다. 게이트 유전체 레이어는 노출된 측벽 위에 형성되고, 다결정 실리콘 레이어는 결과 구조 위에 증착되고, 그에 의해 캐비티를 채운다. 다결정 실리콘 레이어는 측벽 영역과 기판의 상면 위로 연장하는 액세스 트랜지스터의 게이트 전극과 커패시터 전극을 형성하도록 패터닝된다.

Description

임베디드 ＤＲＡＭ 메모리 및 그 제조 방법{FABRICATION PROCESS FOR INCREASED CAPACITANCE IN AN EMBEDDED DRAM MEMORY}
본 출원은 공유하는 2003년 6월 6일에 등록된 미국 특허 6,642,098호 및 2003년 11월 4일 등록된 미국 특허 6,573,548호에 관련된 것이다.
본 발명은 DRAM에 관한 것이다. 또한, 본 발명은 차례로 종래 로직 프로세스의 약간의 변경인 종래의 1T-SRAM-Q(one-Transistor Static Random Access Memory)를 약간 보정하여 제작된 DRAM에 관한 것이다.
도 1 은 종래 로직 프로세스를 사용하여 제작된 종래의 DRAM 셀(1)을 개략적으로 나타낸 것이다. 여기 사용된 바와 같이, 종래의 로직 프로세스는 다결정 실리콘(polysilicon)의 단일 레이어를 사용하고, 단일-우물(well) 또는 한 쌍의 우물 구조 중 하나를 제공하는 반도체 제작 공정으로 정의된다. DRAM 셀(1)은 p-채널 MOS 액세스 트랜지스터(2)(여기서 패스 게이트라 칭함), p-채널 MOS 트랜지스터(3), 워드 라인 전극(4)(액세스 트랜지스터(2)의 게이트 단자에 연결됨), 및 비트 라인 전극(5)(액세스 트랜지스터(2)의 드레인 단자에 연결됨)을 포함한다. P-채널 트랜지스터(3)는 일반적으로 연결되는 이 트랜지스터(3)의 소스와 드레인과 함께 전하-저장 커패시터로 동작하도록 구성된다. P-채널 트랜지스터(3)는 이하에서 셀 커패시터라 칭한다.
도 2A~2D는 메모리 어레이 영역(10) 내의 DRAM 셀(DRAM 셀(1)과 동일) 어레이와 로직 영역(11) 내의 종래의 로직 장치를 제작하는 임베디드 DRAM 프로세스 흐름의 단면을 나타낸다. 도 2A~2D에 도시된 바와 같이, DRAM 셀의 어레이는 종래의 로직 장치와 같은 칩 상에 나란히 제작된다.
도 2A에 도시된 바와 같이, 마스크 레이어(1200)는 P-타입 기판(1000) 위에 형성된다. 포토레지스트 마스크(1300)는 도시된 바와 같이 마스크 레이어(1200) 위로 형성된다. 포토레지스트 마스크(1300) 내의 개구는 차례로 형성된 STI(Shallow Trench Isolation) 구조의 위치를 정의한다.
도 2B에 도시된 바와 같이, 에칭은 포토레지스트 마스크(1300)를 통해 실행되고, 그에 의해 마스크 레이어(1200)의 노출된 부분이 제거된다. 포토 레지스트 마스크(1300)는 벗겨지고, 그 다음 얕은 트렌치 에칭이 패터닝된 마스크 레이어(1200)를 통해 깊이 DSTI까지 실행된다.
도 2C에 도시된 바와 같이, 패턴화된(patterned) 마스크 레이어(1200)는 제거되고, n-타입 우물 영역(1100)이 형성되고, 도 2B 내에 형성된 트렌치는 SiO2와 같은 STI 유전체(120)로 채워진다. 깊이 DSTI를 가진 STI 유전체(120)가 로직 게이트와 메모리 셀을 포함한 활성화 회로를 분리시키기 위해 사용된다. 다른 패턴화된 마스크 레이어(1320)는 결과로서 생긴 구조 위에 형성된다. 패턴화된 마스크 레이어(1320)는 n-우물 영역(1100)의 일부를 노출하는 개구와 도시된 바와 같은 STI 유전체(120)를 포함한다. 에칭은 이 개구를 통해 실행되고, 그에 의해 노출된 STI 유전체(120)의 일부를 제거하고, 트렌치의 측벽부를 노출한다. 이하에 설명된 바와 같이, 에칭은 접힌 커패시터 구조의 형성을 허용한다. 이 접힌 커패시터 구조는 아직 커다란 커패시턴스를 유지하는 셀 영역을 절약하고, 그에 의해 결과로서 생긴 DRAM 메모리셀이 적절하게 동작하도록 한다. STI 영역은 리세스(recess) 된 영역 아래에 직접 역전 레이어이 형성하는 것을 방지하기 충분한 두께이고, 그에 의해 리세스된 STI 유전체(120)에 인접한 메모리 셀을 분리한다.
P-타입 주입(implant)은 패턴화된 마스크 레이어(1320)의 개구를 통해 실행되고, 그에 의해 우물 영역(1100) 내의 P-도핑된 레이어(140)를 형성한다. N-우물(1100)이 다이 상의 다른 회로로부터, 그리고 기판(100)의 커다란 본체로부터 어레이 메모리 셀을 분리하고, 그리하여 노이즈 내성 및 메모리의 소프트-오류율을 개선한다.
도 2D에 도시된 바와 같이, 패턴화된 마스크 레이어(1320)가 제거되고, 공정은 게이트 유전체 레이어(130~131), 전도성 구성 요소(101,100A,100B,100C)(인접 측벽 스페이서(spacer)와 함께), P-영역(140,160,161), P+영역(170~171), 금속 규소화합물 영역(180~181), 및 규소화합물 블록 영역(190)의 형성으로 계속한다. 일 실시예에서, 전도성 구성요소(101,100A,100B,100C)는 종래의 로직 프로세스 다결정성 실리콘 레이어를 사용하여 게이트 유전체(130~131) 위로 형성된다. 규소화합물 영역(180~181)은 메모리와 로직 영역 모두에 동시에 형성되고, 그에 의해 고성능 트랜지스터를 형성한다. 전하 저장 영역(150,140)에서 규소 화합물을 차단하는 것이 바람직하고; 그러므로, 규소화합물 블럭 레이어(190)가 이 영역에서 규소화합물의 형성을 방지하도록 사용된다. 구역(11)에 형성된 로직 장치는 또한 종래의 로직 LDD와 소스/드레인 확산(161,171)을 각각 포함한다.
전도성 구성 요소(100A)은 액세스 트랜지스터(2)와 상응하는 p-채널 트랜지스터의 게이트 전극을 형성한다(도 1). 게이트 유전체(130), 규소화합물 레이어(180), P+확산 영역(170) 및 P-확산 영역(150,160)은 이 액세스 트랜지스터의 나머지 구성 요소를 형성한다. 규소화합물 레이어(180)와 P+ 확산 영역(170)은 결합된 비트 라인(미도시)에 대하여 감소된 접촉 저항을 제공한다. P-타입 레이어(140)와 전도성 구성요소(100B)는 게이트 유전체(130)에 의해 분리되고, 그에 의해 셀 커패시터(3)와 상응하는 커패시터를 형성한다(도 1에서). P-확산 영역(150)은 액세스 트렌지스터를 MOS 커페시터(3)에 결합한다. 셀 커패시터는 전도성 구성요소(100B) 아래에 배치된 기판 내의 역전 레이어에 전하를 저장한다. 이 역전 레이어는 큰 음극 전압을 커패시터 게이트(100B)에 적용하여 형성된다.
도 2D가 PMOS 로직 장치만 도시하지만, N-우물(110)의 바깥쪽에 NMOS 로직 장치또한 집적된 회로의 일부일 수 있다는 것을 알 수 있다.
도 2A~2D의 제작 프로세스는 미국 특허 6,642,098호와 6,573,548의 도 3G~3S와 관련하여 보다 상세히 설명된다. 이하에서, 이 제작 프로세스는 "1T-SRAM-Q 프로세스"라 칭한다.
도 2A~2D에 도시된 종래의 1T-SRAM-Q 메모리 프로세스는 하나의 주요 결점을 가진다. 즉, 서브-90nm 디멘전(dimension)에서 기술 스케일로서, STI 두께(DSTI)가 점차 감소한다. 동시에, 두께(T1)는 이 두께가 메모리 셀 파라미터의 프로세스 변화 안에 셀을 가로질러 누설 방지가 요구되므로, 독자적으로 감소될 수 없다. 그러므로, 이는 기술 스케일로서, 적절한 DRAM 메모리 판독 동작을 가능하게 하는 허용 가능한 셀 커패시턴스를 유지하기 위한 도전이다.
그러므로, 전술된 커페시턴스 스케일링 제한을 해결하는 임베디드 DRAM 프로세스를 가지는 것이 바람직하다.
따라서, 본 발명은 액세스 트랜지스터와 커패시터 구조를 각각 포함하는 DRAM 셀과 로직 트랜지스터를 동일 반도체 기판 상에 포함하는 임베디드 DRAM 시스템을 형성하는 개선된 방법을 제공한다. 상기 방법은 기판의 로직 영역 안에 제 1 깊이를 가진 복수의 얕은 트렌치를 형성하는 단계, 및 상기 기판의 메모리 어레이 구역 내에 상기 제 1 깊이보다 더 큰 제 2 깊이를 가지는 복수의 깊은 트렌치를 형성하는 단계를 포함한다. 유전체 물질이 얕은 트렌치 안에 증착되고, 그에 의해 상기 로직 영역 내의 로직 트랜지스터를 절연하는 얕은 트렌치 절연 영역을 형성한다. 마찬가지로, 유전체 물질은 깊은 트렌치 안에 증착되고, 그에 의해 상기 메모리 어레이 영역 내의 DRAM 셀을 절연하는 깊은 트렌치 절연 영역을 형성한다.
캐비티는 깊은 트렌치 절연 영역에서 에칭되고, 그에 의해 기판의 측벽을 노출한다. 도펀트는 선택적으로 노출된 측벽 영역 안으로 주입될 수 있고, 그에 의해 노출된 측벽 영역 내의 역전 영역을 형성한다. DRAM 셀 커패시터의 커패시터 유전체를 형성하는 유전체 영역은 상기 노출된 측벽 영역 위에 형성된다. 다결정 실리콘과 같은 전도성 레이어가 깊은 트렌치 절연 영역에서 에칭된 캐비티를 채우는 유전체 영역 위에 증착된다. 이 전도성 레이어가 패터닝되고, 그에 의해 셀 커패시터, 액세스 트랜지스터의 게이트 전극, 및 로직 트랜지스터의 게이트 전극을 형성한다. 깊은 트렌치의 바닥에서 필요한 절연 두께 T1을 유지하는 동안, 깊은 트렌치 절연 영역은 비교적 작은 레이아웃 구역 안에서 커다란 커패시터 구역을 가능하게 한다.
얕은 트렌치와 깊은 트렌치는 본 발명의 상이한 실시예에서 여러 방식으로 형성될 수 있다. 예를 들어, 제 2 깊이에서 제 1 깊이를 뺀 것과 같은 깊이를 가지는 중간 깊이 에칭이 깊은 트렌치가 형성된 위치에서 수행될 수 있다. 차례로, 제 1 깊이와 같은 깊이를 가지는 얕은 깊이 에칭이 얕은 트렌치와 깊은 트렌치 모두가 형성된 위치에서 수행될 수 있다.
다른 실시예에서, 제 1 깊이와 동일한 깊이를 가지는 얕은 깊이 에칭이, 얕은 트렌치와 깊은 트렌치 모두가 형성된 위치에서 실행될 수 있다. 차례로, 제 2 깊이에서 제 1 깊이를 뺀 것과 동일한 깊이를 가지는 중간 깊이 에칭이, 깊은 트렌치가 형성된 위치에서 실행될 수 있다.
또 다른 실시예에서, 제 1 깊이와 동일한 깊이를 가지는 얕은 깊이 에칭이 얕은 트렌치가 형성된 위치에서 실행될 수 있다. 제 2 깊이와 동일한 깊이를 가지는 깊은 에칭이 깊은 트렌치가 형성된 위치에서 실행될 수 있다.
본 발명은 다음 설명과 도면의 관점에서 보다 충분히 이해될 것이다.
도 1 은 종래의 로직 프로세스를 사용하여 제작된 종래의 DRAM 셀을 개략적으로 나타낸 도면이다.
도 2A~2D는 메모리 어레이 영역 내의 DRAM 셀 어레이 및 로직 영역 내의 종래의 로직 장치를 제작하는 임베디드 DRAM 프로세스 흐름을 나타낸 단면도이다.
도 3A~3P는 본 발명의 일 실시예에 따라 제작의 여러 상태 동안 DRAM 셀과 종래의 로직 트렌지스터를 나타낸 단면도이다.
도 3Q는 본 발명의 일 실시예에 따라, 도 3A~3P의 프로세스 흐름을 사용하여 형성된 DRAM 셀의 어레이를 나타낸 상면도이다.
도 4A 및 4B는 본 발명에 따라 얕고 깊은 절연 트렌치를 형성하는 다른 방법을 나타낸 단면도이다.
도 5A 및 5B는 본 발명의 바람직한 얕고 깊은 트렌치를 형성하는 다른 방법을 나타낸 단면도이다.
본 발명은 동일한 칩 위에 만들어진 종래의 로직 트랜지스터와 함께, 도 1의 개략적으로 나타내어진 회로와 일치하는 DRAM 셀을 포함하는 메모리 시스템을 제공한다. 이 DRAM 셀과 로직 트랜지스터는 종래의 로직 프로세스 또는 1T-SRAM-Q 프로세스를 약간 변형하여 제작된다.
도 3A~3P는 본 발명의 일 실시예에 따른 여러 상태의 제조 동안 DRAM 셀과 종래의 로직 트랜지스터의 단면도이다.
도 3A는 DRAM 셀 어레이 영역(30)과 로직 장치 영역(31)으로 나누어지는 p-타입 반도체 기판(300)을 나타낸다. 로직 장치 영역(31)은 DRAM 셀 어레이를 포함하지 않는 DRAM 메모리회로의 영역과 함께, 집적된 회로의 비-메모리 부분의 모든 영역으로 명시된다. 묘사된 예에서, 기판(300)은 <1,0,0> 결정 방위와 약 1×1016/㎤의 도펀트 포화도를 가진다. 다른 결정 방위와 포화도가 본 발명의 다른 실시예에서 사용될 수 있다. 또한, 여러 영역의 전도성 타입이 유사한 결과로 다른 실시예에서 역전될 수 있다.
경질 마스크 레이어(320), 예를 들어 질화 규소가 기판(320) 위에 형성된다. 포토레지스트 레이어(321)가 그 다음 경질 마스크 막(320) 위에 증착된다. 이 포토레지스트 레이어(321)가 노출 및 성장되고, 그에 의해 개구(322~323)를 형성한다. 이 개구(322~323)는 차례로 형성된 메모리 구역 절연 영역을 한정한다. 에칭은 개구(322~323)를 통해 실행되고, 그에 의해 경질 마스크 레이어(30)의 노출된 부분을 통해 상응하는 개구(324~325)를 형성한다. 포토레지스트 레이어(321)는 그 다음에 벗겨진다.
도 3B에 도시된 바와 같이, 포토레지스트 레이어(321)가 벗겨진 다음, 일차 트렌치 에칭이 경질 마스크 레이어(320)내의 개구(324~325)를 통해 실행된다. 이 에칭은 일차 트렌치(331~332)를 형성하는데, 상기 에칭은 DINT와 동일한 중간 깊이를 가진다. 이하에 설명된 바와 같이 이 중간 깊이 트렌치(331~332)는 차례로 더 깊게 만들어지고 메모리 구역 실리콘 절연을 형성하도록 유전체 물질이 채워진다.
도 3C에 도시된 바와 같이, 포토레지스트 레이어(335)는 결과로서 생긴 구조 위에 형성된다. 포토레지스트 레이어(335)는 개구(336)을 형성하도록 노출되고 성장된다. 중간 깊이 트렌치(332)의 에지와 정렬되는 개구(336)은 밑에 있는 경질 마스크 레이어(320)의 일부를 노출한다. 에칭은 개구(2311)을 통해 실행되고, 그에 의해 경질 마스크 레이어(320)의 노출된 부분을 통해 개구(337)을 형성한다.
포토레지스트 레이어(335)가 그 다음 벗겨지고, 종래의 얕은 트렌치 절연(STI) 에칭이 DSTI의 깊이로 경질 마스크 레이어(320)를 통해 실행된다. 이 시점에서, 중간 깊이 트렌치(331~332)가 DSTI와 거의 동일한 양만큼 더 깊이 만들어지고, 그에 의해 깊은 트렌치(341 ~ 342)를 만든다. 이 깊은 트렌치(341 ~ 342)는 DINT + DSTI와 거의 동일한 깊이 DDTI를 가진다. DSTI의 깊이를 가지는, 얕은 트렌치(343)는 포토레지스트 마스크(335)의 개구(336)에 의해 이전에 한정된 위치에 형성된다. 전술된 실시예에서, 기판(300)의 결정 구조는 약 80도의 각도를 보여주는 트렌치(341~343)의 측벽을 야기한다.
본 발명의 다른 실시예에서, 완전 분리 리소그래피와 에칭 단계가 얕은 트렌치(343)과 깊은 트렌치(341~342)를 한정하기 위하여 사용된다.
도 3E에 도시된 바와 같이 이산하규소와 같은, 유전체 레이어(345)는 그 다음 결과로서 생긴 구조 위에 증착되고, 그에 의해 트렌치(341~343)를 채우고 경질 마스크 레이어(320)를 커버한다. CMP(Chemical-Mechanical-Polishing) 평탄화 단 계는 그 다음 종래의 로직 공정에서 STI의 일관된 제작 방법에서 스토퍼 레이어 역할을 하는 경질 마스크 레이어(320)와 함께 유전체 레이어(345)를 평탄화하도록 수행된다. 도 3F에 도시된 바와 같이 CMP 평탄화 단계의 끝에서, 유전체 레이어(345)의 상부 표면이 기판(300)의 상면과 함께 실질적으로 평탄화된다. 깊은 트렌치(341)에 남은 유전체 레이어(345) 부분은 유전체 영역(351)이라 부른다. 깊고 얕은 트렌치(342,343)에 남은 유전체 레이어(345) 부분은 유전체 영역(352)이라 부른다.
손실 산화와 우물과 임계 전압 조절 임플란트가 그 다음에 종래 로직 프로세스와 일관된 방법으로 수행되는데, DRAM 어레이의 N-우물을 뚜렷하게 형성한다. 일 실시예에서, N-우물(301)은 이온 주입과 같은 종래의 공정 단계에 의해 수행되고 약 1×1017/㎤의 도펀트 농도를 가진다. N-우물(301)의 바깥 로직 영역이 도 3F에 도시되지 않지만, 그러한 영역의 존재는 당업자 중 하나에게 명백하다. 본 발명의 다른 실시예에서, DRAM 셀 어레이는 P-타입 3중-우물 안에 제작될 수 있고 NMOS 트랜지스터를 사용한다. 이 경우, 깊은 N-타입 우물과 삼중 P-타입 우물이 N-우물(301)의 위치에 제작된다.
도 3G로 돌아가서, 버퍼 산화물 레이어(355)는 STI 처리 단계에서 유지되거나 결과로서 생긴 구조의 상면 위에 열적으로 성장된다. 전술된 실시예에서, 산화물 레이어(35)는 약 5 ~ 20 nm 범위의 두께를 가진 이산화 규소이다. 그런데, 이 두께는 사용된 공정에 따라 변화할 수 있다.
개구(357)를 구비한 포토레지스트 마스크(356)가 잘 알려진 공정 기술을 사용하여 버퍼 산화물 레이어(355) 위에 형성된다. 개구(357)는 부분적으로 n-우물(301) 위에 위치하고 부분적으로 필드 유전체 영역(351) 위에 위치한다.
도 3G에 도시된 바와 같이, 에칭은 포토레지스트 마스크(356)의 개구(357)을 통해 실행되고, 그에 의해 산화물 레이어(355)의 노출된 부분을 제거한다. 에칭은 또한 유전체 영역(351)의 노출된 부분을 제거하고, 그에 의해 유전체 영역(351)에 캐비티(360)를 형성한다. 에칭의 끝에, 유전체 영역(351)은 약 50~200nm의 범위 내의 캐비티(360) 아래의 두께가 T1이다. 이 두께 T1은 메모리 어레이 영역(30)에서 인접 DRM 셀을 절연하기 충분한 두께가 되도록 선택된다. 식각제는 n-타입 우물(301)이 에칭동안 실질적으로 제거되지 않도록 실리콘에 고도로 선택적이다. 일 실시예에서, 이 에칭은 일정 시간 후 작동하도록 장치한 에칭이다.
도 3G에 도시된 바와 같이, 선택적인 p-타입 이온 주입이 포토레지스트 마스크(356)의 개구(347)을 통해 실행된다. 일 실시예에서, 붕소가 2×1013/㎤ 의 분량, 및 10-15KeV의 에너지에서 주입된다. p-타입 주입은 P-커패시터 역전 영역(340)의 형성을 가져온다. 커패시터 영역(340)은 커패시터 구조가 보다 쉽게 턴온 될 수 있도록, 차례로 형성되는 더 양극 커패시터 구조 하에서 임계 전압을 만든다. 즉, P-역전 레이어(340)는 셀 커패시터 전극에 인접한 기판을 반전하고 결과로서 생긴 DRAM 셀의 성능을 향상시키는 것을 돕는다. 3중-P-우물 구조가 N-우물(301)의 위치에 사용된 실시예에서, P-주입은 N-주입을 대신하고, 그에 의해 N- 역전 레이어를 가져온다. 다른 실시예에서, 역전 레이어는 MOS 셀 커패시터의 게이트에 적절한 바이아스를 적용하는 것에 의해 형성된다.
도 3H에 도시된 바와 같이, 포토레이스트 마스크(356) 및 버퍼 산화물 레이어(355)는 벗겨지고, 게이트 유전체 레이어(361,362)가 그 다음에 결과로서 생긴 구조의 상면에 형성된다. 전술된 실시예에서, 동일한 게이트 유전체 레이어(361)가 액세스 트랜지스터의 게이트 산화물과 셀 커패시터의 유전체 레이어 모두에 대하여 사용된다. 그런데, 다른 실시예에서, 상이한 레이어가 게이트 유전체 레이어와 커패시터 유전체 레이어를 형성하도록 사용될 수 있다. 예를 들어, 커패시터 유전체 레이어는 게이트 유전체 레이어보다 더 두껍게 제작될 수 있다. 다른 실시예에서, 유전체 레이어가 산화 규소로만 형성되는 반면에, 커패시터 유전체 레이어는, 산화 규소와 질화 규소의 화합물 또는 질화 규소로 형성될 수 있다. 게이트 유전체 레이어(361,362)는 두께 및/또는 성분이 동일하거나 상이할 수 있다.
이 포인트 앞에서부터, 종래의 로직 공정이 다시 계속된다. 도 3I에 도시된 바와 같이, 두께가 약 100~300nm의 범위인 다결정질 실리콘(363)의 레이어가 결과로서 생긴 구조 위에 증착된다. 다결정 실리콘 레이어(363)가 실질적으로 캐비티(360)를 채운다. 포토레지스트 마스크(364)가 다결정 실리콘 레이어(363) 위에 형성된다. 다음 설명의 관점에서, 포토레지스트 마스크(364)가 액세스 트랜지스터의 게이트 전극, 셀 커패시터의 전극, 로직 트랜지스터의 게이트 전극 및 메모리 어레이 영역(30) 내의 전도성 구성요소를 한정한다는 것이 명백해질 것이다.
도 3J에 도시된 바와 같이, 다결정 실리콘 레이어(363)가 포토 레지스트 마 스크(364)를 통해 에칭되고, 그에 의해 로직 게이트 전극(371), 메모리 액세스 게이트 전극(372), 커패시터 전극(373), 및 메모리 어레이 도체(374)를 형성한다. 커패시터 전극(373)의 일부는 캐비티(360) 내에 남는다. 커패시터 전극(373)의 요구되는 레이아웃 구역이 비교적 작게 만들어지는 반면에, 캐비티(360)의 측벽 상에 커패시터 전극의 일부를 형성하는 것에 의해, 커패시터 전극(373)과 커패시터 영역(340) 사이의 입사 영역(즉, 커패시터의 구역)은 비교적 크게 만들어진다.
도 3K에 도시된 바와 같이, 포토레지스트 마스크(364)가 벗겨지고, p-타입 이온 주입 결과로서 생긴 구조 위에 실행된다. 결과적으로, 약하게 도핑된 p-타입 소스/드레인 영역(302~304)이 n-우물(301) 내에 형성된다. P-타입 소스/드레인 영역(304)이 커패시터 영역(340)과 연속한다. 또한, 다결정 실리콘 영역(371~374)은 이 주입 동안 p-타입 불순물을 받는다.
도 3L에 도시된 바와 같이, 측벽 스페이서(305)가 결과로서 생긴 구조 위에 형성된다. 측벽 스페이서(305)가 결과로서 생긴 구조 위로 질화 규소 레이어를 증착하는 것에 의해 수행될 수 있고, 그 다음 종래의 공정 기술을 이용하여 질화 규소 레이어 위에서 비등방성 에칭을 실행한다. 비등방성 에칭이 완료된 후, 질화 규소 스페이서(305)가 남는다.
질화 규소 측벽 스페이서(305)가 형성된 후, P+ 포토레지스트 마스크(미도시)가 칩 상에 바람직한 P+ 영역의 위치를 정하도록 형성된다. P+ 타입 이온 주입이 그 다음 실행되고, 그에 의해 P+ 소스/드레인 영역(312,313)(기판 상의 다른 바람직한 P+ 영역과 함께)을 형성한다. P+ 타입 이온 주입은 다결정 실리콘 영 역(371~373)을 추가로 도핑한다. 측벽 스페이서(305)는 P+ 불순물이 약하게 도핑된 소스/드레인 영역(304) 안으로 주입되는 것을 방지한다. 선택적으로 P+ 포토레지스트 마스크(미도시)는 P+ 불순물이 약하게 도핑된 소스/드레인 영역(304) 안으로 주입되는 것을 방지하는 부분을 포함할 수 있다. 어닐링 열 사이클이 영역(302~304, 312~313, 340)에 주입된 불순물 활성화가 차례로 수행된다.
도 3M으로 돌아가면, 살리사이드(salicide)-블로킹(blocking) 유전체 레이어(307)(예를 들어 산화 규소)가 결과로서 생긴 구조 위에 증착된다. 살리사이드-블로킹 포토레지스트 마스크(308)가 유전체 레이어(307) 위에 형성된다. 마스크(308)는 게이트 전극(371), p+ 타입 소스/드레인 영역(312-313), 게이트 저극의 부분(372), 및 전도성 구성요소(374)의 일부를 노출하도록 패터닝된다.
도 3N에 도시된 바와 같이, 유전체 레이어(307)가 에칭되고, 그에 의해 마스크(308)에 의해 노출된 유전체 레이어(307) 부분을 제거한다. 보다 특히, 다결정 실리콘 게이트 전극(317), p+ 소스/드레인 영역(312~313), 다결정 실리콘 게이트 전극 레이어(372)의 왼쪽 부분, 및 다결정 실리콘 영역(374)의 오른쪽 부분이 노출된다.
도 3O에 도시된 바와 같이, 마스크(308)는 벗겨지고, 티타늄 또는 코발트와 같은 난융 금속(refractory metal)이 결과로서 생긴 구조 위에 증착된다. 전술된 실시예에서, 티타늄이 약 30nm의 두께로 증착된다. 아닐링이 차례로 수행되고, 그에 의해 난융 금속 레이어(309)가 금속 규소화합물 영역을 형성하도록 밑에 있는 실리콘 영역과 반응하게 한다. 도 3O에서, 난융 금속 레이어(309) 밑에 있는 실리 콘 영역만 게이트 전극(371), p+ 소스/드레인 영역(312~313), 다결정 실리콘 게이트 전극(372)의 왼쪽 부분, 다결정 실리콘 전도성 구성요소(374)의 오른쪽 부분이다.
그 다음, 난융 금속 레이어(309)의 반응되지 않은 부분이 도 3P에 도시된 바와 같이, 제거된다. 금속 규소화합물 영역(309A,309B,309C, 309D,309E)는 게이트 전극(371), p+ 소스/드레인 영역(312,313), 다결정 실리콘 게이트 전극(372)의 왼쪽 부분, 및 다결정 실리콘 전도성 구성요소(374)의 오른쪽 부분 위에 형성된다. 리키지 전류를 최소화하는 구역, 즉, 소스/드레인 영역(304)과 선택적으로, 다결정 실리콘 커패시터 전극(373)에서 규소화합물 형성을 막는 것이 바람직하다. 유전체 레이어(307)는 규소화합물이 이 위치에 형성되는 것을 방지한다.
마지막으로, 접속, 금속, 및 조직의 경로를 포함하는, 당업자에게 잘 알려진, 표준 로직 후위 프로세스는 임베디드 DRM 집적 회로의 제작 공정이 수행되고 완료되는 것이다.
결과로서 생긴 DRM 셀이 도 3P에 도시된다. 이 DRAM 셀의 액세스 트랜지스터는 영역(381)에 배치되고, 이 DRAM 셀의 셀 커패시터 구조는 영역(382)에 배치된다. 커패시터 구조는 커패시터 구조가 유전체 영역(351) 내의 캐비티(360)에 형성되기 때문에 비교적 큰 표면 구역을 가진다. 그러나, 커패시터 구조는 커패시터 구조가 캐비티(360) 안에 부분적으로 형성되기 때문에 비교적 작은 레이아웃 구역을 소비한다. 유리하게, 이 DRAM 셀은 종래의 로직 프로세스를 약간 변화시켜 제작될 수 있다. 보다 특히, 마스킹 단계와 캐비티(360)의 에칭 및 도 3G의 선택적 p-이온 주입이 1T-SRAM-Q 프로세스를 수행하는 종래의 로직 프로세스에 추가된다. DTI 트렌치의 추가 깊이를 생성하기 위해 사용되는 마스킹 단계와 에칭이 본 발명의 프로세스를 수행하도록 1T-SRAM-Q 프로세스에 추가된다.
도 3Q는 도 3P의 DRAM 셀을 포함하는 DRAM 셀의 어레이의 상면도이다. 도 3P의 영역(381,382)로 도시된 도면은 도 3Q의 절단 라인 A-A'에 의해 한정된 도면에 대략 상응한다. 액세스 트랜지스터의 드레인과 와 비트 라인 사이에 연결을 제공하는 접점이 도 3Q에 X를 포함하는 박스로 도시된다. 그러므로, 접점(3050)은 소스/드레인 영역(313)에서 비트 라인(미도시)까지 연결을 제공한다. 접점(3050)은 또한 본 DRAM 셀의 왼편에 배치된 대칭 DRAM 셀의 드레인 영역에 연결을 제공한다. 이 방식에서, 하나의 접점은 어레이의 두 DRAM 셀에 연결을 제공한다.
소스/드레인 영역(313)과 소스/드레인 영역(304)이 게이트 전극(372)에 의해 분리된다. 커패시터 영역(340)의 범위를 정하는 마스크(356)의 위치가 도 3Q에 도시된다. 해머 머리 모양을 한 헤비 라인(heavy line)(3070)은 캐비티(360)의 측벽을 정한다. 캐비티(360)은 해머 머리 모양 라인(3070)의 바깥에 배치되나 마스크(356)에 의해 정해진 범위 안에 위치한다. 그러므로, 해머 머리 모양 라인(3070)의 안에 위치한 커패시터 전극(373) 부분은 해머 머리 모양 라인(3070)의 바깥에 배치된 커패시터 전극(373) 부분 보다 더 높이 상승한 위치에 위치한다. 커패시터 전극(373)의 구역은 라인(3070)에 의해 정해진 측벽 위로 확장에 의해 최대화된다. 커패시터 전극(373)은 도 3Q의 DRAM 셀에 인접하도록 확장한다.
도 4A 및 4B는 본 발명의 바람직한 얕은 트렌치와 깊은 트렌치를 형성하는 다른 방법을 나타낸 단면이다. 경질 마스크 레이어(420)가 기판(300) 위에 형성된다.
도 4A에 도시된 바와 같이, 질화 규소 경질 마스크 레이어(420)가 기판(300) 위에 형성된다. 경질 마스크 레이어(420)는 일반적으로 도 3C 및 3D와 관련하여 위에 제시된 바와 같은 경질 마스크 레이어(320)와 같은 디멘전(dimension)을 가진다. 얕은 트렌치 절연 에칭은 경질 마스크 레이어(420)를 통해 실행되고, 그에 의해 얕은 트렌치 영역(441,442)을 형성한다. 얕은 트렌치 영역(441.442)은 DSTI의 깊이를 갖는다.
도 4B에 도시된 바와 같이, 포토레지스트 마스크(444)는 결과로서 생긴 구조 위에 형성된다. 포토레지스트 마스크(444)는 얕은 트렌치가 형성된 영역을 커버하고, 깊은 트렌치가 형성된 영역을 노출한다. 중간 깊이 에칭이 포토레지스트 마스크(444)를 통해 실행되고, 그에 의해, 얕은 트렌치 영역(441)(이하 깊은 트렌치 영역(441))과 얕은 트렌치 영역의 노출된 부분(442)(이하에서 깊은 트렌치 영역(443))을 DDTI의 깊이로 확장한다. 중간 깊이 에칭은 DDTI-DSTI와 같은 깊이로 실행된다. 포토레지스트 마스크(444)가 그 다음 벗겨지고, 공정은 상기 도 3E 내지 3P와 관련하여 설명된 방식으로 계속한다.
도 5A 및 5B는 본 발명의 바람직한 얕은 트렌치와 깊은 트렌치를 형성하는 다른 방법을 나타낸 단면도이다.
도 5A에 도시된 바와 같이, 질화 규소 경질 마스크 레이어(520)가 기판(300) 위에 형성된다. 경질 마스크 레이어(520)는 도 3C 및 3D와 관련하여 위에 제시된 바와 같은 경질 마스크 레이어(320)과 일반적으로 같은 디멘전을 가진다. 포토레지스트 마스크(544)는 결과로서 생긴 구조 위에 형성된다. 포토레지스트 마스크(544)는 얕은 트렌치가 형성된 영역을 커버하고, 깊은 트렌치가 형성된 영역을 노출한다. 중간 깊이 에칭은 포토레지스트 마스크(544)와 경질 마스크 레이어(520)를 통해 실행되고, 그에 의해 중간 깊이 트렌치(541,542)를 형성한다. 중간 깊이 에칭은 DDTI-DSTI와 같은 깊이로 실행된다.
도 5B에 도시된 바와 같이, 포토레지스트 마스크(544)가 그 다음 벗겨지고, 얕은 트렌치 절연 에칭이 경질 마스크 레이어(520)를 통해 실행되고, 그에 의해 얕은 트렌치 영역(543)을 형성한다. 얕은 트렌치 영역(543)은 DSTI의 깊이를 가진다. 얕은 트렌치 절연 에칭은 또한 중간 깊이 트렌치(541, 542)(이후 깊은 트렌치 영역(541,542))를 DDTI의 깊이로 확장한다. 공정은 그 다음 도 3E ~ 3P와 관련하여 위에 설명된 방식으로 계속한다.
본 발명이 몇몇 실시예와 관련하여 설명되었지만, 본 발명이 개시된 실시예에 의해 제한되지 않고, 당업자에게 명백한 여러 변경이 가능하다는 것을 이해할 수 있다. 그러므로 본 발명은 다음 특허청구범위에 의해서만 제한된다.

Claims (46)

  1. 액세스 트랜지스터와 커패시터 구조를 각각 포함하는 DRAM(Dynamic Random Access Memory) 셀 및 로직 트랜지스터를 동일 반도체 기판 상에 포함하는 임베디드 DRAM 시스템을 형성하는 방법에 있어서,
    상기 반도체 기판의 제 1 영역에 제 1 깊이를 가지는 제 1 캐비티를 형성하는 단계;
    상기 반도체 기판의 제 2 영역에 제 2 깊이를 가지는, 상기 제 1 캐비티보다 더 깊은 제 2 캐비티를 형성하는 단계;
    상기 제 1 캐비티에 제 1 유전체 영역을 형성하고, 상기 제 2 캐비티에 제 2 유전체 영역을 형성하는 단계;
    상기 제 2 캐비티의 측벽을 노출하는 제 3 캐비티를 생성하도록 상기 제 2 유전체 영역의 일부를 에칭하는 단계;
    상기 반도체 기판의 상면과 상기 제 2 캐비티의 노출된 측벽 위에 제 1 유전체 레이어를 형성하는 단계;
    상기 제 1 유전체 레이어 위에 전극 레이어를 형성하는 단계; 및
    상기 커패시터 구조의 커패시터 전극을 형성하도록 상기 전극 레이어를 패터닝하는 단계를 포함하고,
    상기 커패시터 전극은 상기 반도체 기판의 상면과 상기 제 2 캐비티의 상기 측벽 위로 연장하고, 상기 커패시터 전극은 적어도 부분적으로 상기 제 3 캐비티에 위치하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  2. 제 1 항에 있어서,
    상기 DRAM 셀 중 하나의 액세스 트랜지스터의 게이트 전극을 형성하도록 상기 전극 레이어를 패터닝하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  3. 제 2 항에 있어서,
    상기 게이트 전극 및 상기 커패시터 전극은 상기 제 1 유전체 레이어에 의해 상기 반도체 기판으로부터 분리되는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  4. 제 3 항에 있어서,
    상기 반도체 기판의 상면 위에 제 2 유전체 레이어를 형성하는 단계;
    상기 제 1 유전체 위와 상기 제 2 유전체 위에 상기 전극 레이어를 형성하는 단계; 및
    상기 제 2 유전체 레이어 위에 로직 트랜지스터의 게이트 전극을 형성하도록 상기 전극 레이어를 패터닝(patterning)하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 유전체 레이어는 상기 제 1 유전체 레이어와는 상이한 성분과 두께를 가지는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 상면 위에 제 2 유전체 레이어를 형성하는 단계;
    상기 제 1 유전체 레이어와 상기 제 2 유전체 레이어 위에 상기 전극 레이어를 형성하는 단계; 및
    상기 액세스 트랜지스터의 상기 커패시터 전극과 게이트 전극을 형성하도록 상기 전극 레이어를 패터닝하는 단계를 추가로 포함하고,
    상기 커패시터 전극은 제 1 유전체 레이어 위에 배치되고, 상기 게이트 전극은 상기 제 2 유전체 위에 배치되는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 2 유전체 레이어는 상기 제 1 유전체 레이어와는 상이한 성분과 두께를 가지는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 3 캐비티를 형성하는 단계는:
    상기 반도체 기판 내의 상기 제 2 캐비티의 상기 측벽 부분 위에 위치하는 개구를 가지는 마스크를 형성하는 단계; 및
    상기 마스크의 상기 개구를 통해 상기 제 2 유전체 영역을 에칭하는 단계를 추가로 포함하고,
    그에 의해 상기 제 3 캐비티를 형성하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  9. 제 8 항에 있어서,
    상기 마스크를 통해 상기 반도체 기판 안으로 불순물을 주입하는 단계를 추가로 포함하고,
    상기 불순물은 상기 커패시터 구조의 임계 전압을 조절하거나, 상기 제 1 유전체 레이어에 인접하는 상기 반도체 기판의 극성을 반전시키는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  10. 제 2 항에 있어서,
    상기 게이트 전극과 상기 커패시터 전극을 형성한 다음 주입을 실행하는 단계를 추가로 포함하고,
    상기 주입은 상기 게이트 전극과 상기 커패시터 전극 사이에 약하게 도핑된 소스/드레인 영역을 형성하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  11. 제 10 항에 있어서,
    상기 게이트 전극 위에 금속 실리사이드를 형성하는 단계; 및
    상기 약하게 도핑된 소스/드레인 영역 위에 금속 실리사이드의 형성을 방지하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  12. 제 10 항에 있어서,
    상기 게이트 전극 위에 금속 실리사이드를 형성하는 단계; 및
    상기 커패시터 전극 위에 금속 실리사이드의 형성을 방지하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  13. 제 10 항에 있어서,
    상기 게이트 전극과 상기 커패시터 전극에 인접하여 측벽 스페이서(spacer)를 형성하는 단계를 추가로 포함하고,
    상기 측벽 스페이서는 상기 약하게 도핑된 소스/드레인 영역을 완전히 커버하는 것을 특징으로 하는 임베디드 DRAM 시스템 형성 방법.
  14. 제 1 항에 있어서,
    상기 전극 레이어에 불순물을 주입하는 단계를 추가로 포함하는 것을 특징으 로 하는 임베디드 DRAM 시스템 형성 방법.
  15. 액세스 트랜지스터와 커패시터 구조를 각각 포함하는 DRAM 셀 및 로직 트랜지스터를 포함하는 임베디드 DRAM 시스템을 형성하는 방법에 있어서,
    반도체 기판의 메모리 어레이 영역에 DRAM 셀을 제조하는 단계;
    상기 반도체 기판의 로직 영역에 로직 트랜지스터를 제조하는 단계;
    상기 반도체 기판의 상기 로직 영역 내의 상기 반도체 기판의 상면 아래에 얕은 트렌치 절연 영역을 형성하는 단계; 및
    상기 반도체 기판의 상기 메모리 영역 내의 상기 반도체 기판의 상면 아래에 깊은 트렌치 절연 영역을 형성하는 단계를 포함하고,
    상기 깊은 트렌치 절연 영역이 상기 얕은 트렌치 절연 영역보다 깊은 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 깊은 트렌치 절연 영역은 상기 얕은 트렌치 절연 영역보다 약 20% 이상 깊은 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  17. 제 15 항에 있어서,
    상기 얕은 트렌치 절연 영역과 상기 깊은 트렌치 절연 영역을 형성하는 단계는:
    상기 얕은 트렌치 절연 영역과 깊은 트렌치 절연 영역이 형성되는 상기 기판의 영역을 노출하는 제 1 마스크를 형성하는 단계;
    상기 제 1 마스크를 통해 제 1 에칭을 실행하는 단계;
    상기 제 1 마스크 위로 제 2 마스크를 형성하는 단계; 및
    상기 제 1 및 제 2 마스크를 통해 제 2 에칭을 실행하는 단계를 포함하고,
    상기 제 1 및 제 2 마스크는 상기 깊은 트렌치 절연 영역이 형성된 상기 기판의 영역을 노출하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 에칭은 얕은 트렌치 영역을 형성하고, 상기 제 1 및 제 2 에칭은 깊은 트렌치 영역을 형성하도록 결합하고,
    상기 방법은,
    상기 반도체 기판 위에 유전체 물질을 증착하는 단계를 추가로 포함하고, 상기 유전체 물질은 상기 얕은 트렌치 영역과 상기 깊은 트렌치 영역을 채우는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 얕은 트렌치 영역과 상기 깊은 트렌치 영역 안에만 상기 유전체 물질이 남도록 상기 유전체 물질을 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  20. 제 19 항에 있어서,
    상기 깊은 트렌치 영역 중 하나 중에서 상기 유전체 물질 내의 캐비티를 에칭하고, 그에 의해 상기 깊은 트렌치 영역의 측벽을 노출하는 단계;
    상기 깊은 트렌치 영역의 상기 측벽 위에 유전체 레이어를 형성하는 단계; 및
    상기 유전체 물질 내의 상기 캐비티에 전도성 물질이 상기 유전체 물질 위에 형성되도록 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  21. 제 20 항에 있어서,
    상기 깊은 트렌치 영역의 상기 측벽 위에 상기 유전체 레이어를 형성하기 전에, 상기 깊은 트렌치 영역의 상기 노출된 측벽 안으로 도펀트를 주입하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  22. 제 15 항에 있어서,
    상기 얕은 트렌치 절연 영역과 상기 깊은 트렌치 절연 영역을 형성하는 단계는:
    상기 깊은 트렌치 절연 영역이 형성되는 상기 기판의 영역을 노출하는 제 1 마스크를 형성하는 단계;
    상기 제 1 마스크를 통해 제 1 에칭을 실행하는 단계;
    상기 제 1 마스크의 하나 이상의 부분을 제거하고, 그에 의해 변형된 제 1 마스크를 형성하는 단계; 및
    상기 변형된 제 1 마스크를 통해 제 2 에칭을 실행하는 단계를 포함하는 것을 특징으로 하고,
    상기 제 1 마스크로부터 제거된 상기 하나 이상의 부분이 상기 얕은 트렌치 절연 영역이 형성된 영역을 노출하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  23. 제 22 항에 있어서,
    상기 제 2 에칭은 얕은 트렌치 영역을 형성하고, 상기 제 1 및 제 2 에칭은 깊은 트렌치 영역을 형성하도록 결합하고,
    상기 방법은,
    상기 반도체 기판 위에 유전체 물질을 증착하는 단계를 추가로 포함하고,
    상기 유전체 물질은 상기 얕은 트렌치 영역과 상기 깊은 트렌치 영역을 채우는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  24. 제 23 항에 있어서,
    상기 유전체 물질이 상기 얕은 트렌치 영역과 상기 깊은 트렌치 영역 안에만 남도록, 상기 유전체 물질을 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하 는 임베디드 DRAM 시스템을 형성하는 방법.
  25. 제 24 항에 있어서,
    상기 깊은 트렌치 중 하나에서 상기 유전체 물질 내의 캐비티를 에칭하고, 그에 의해 상기 깊은 트렌치 영역의 측벽을 노출하는 단계;
    상기 깊은 트렌치 영역의 상기 측벽 위에 유전체 레이어를 형성하는 단계; 및
    상기 유전체 물질 내의 상기 캐비티 안에 전도성 물질이 상기 유전체 레이어 위에 형성되도록 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  26. 제 25 항에 있어서,
    상기 깊은 트렌치 영역의 상기 노출된 측벽 안으로 도펀트를 주입하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  27. 제 15 항에 있어서,
    상기 얕은 트렌치 절연 영역과 상기 깊은 트렌치 절연 영역을 형성하는 단계는:
    상기 깊은 트렌치 절연 영역이 형성되는 상기 기판의 영역을 노출하는 제 1 마스크를 형성하는 단계;
    상기 제 1 마스크를 통해 제 1 에칭을 실행하고, 그에 의해 상기 기판에 깊은 트렌치 영역을 생성하는 단계;
    상기 깊은 트렌치 영역을 채우고 상기 기판의 상기 상면 위로 확장하는 제 1 유전체 레이어를 상기 반도체 기판 위에 증착하는 단계;
    상기 기판의 상면 위에 위치하는 제 1 유전체 레이어의 일부가 제거되도록 상기 제 1 유전체 레이어를 평탄화하는 단계;
    상기 얕은 트렌치 절연 영역이 형성되는 상기 기판의 영역을 노출하는 제 2 마스크를 형성하는 단계;
    상기 제 2 마스크를 통해 제 2 에칭을 실행하고, 그에 의해 상기 기판에 얕은 트렌치 영역을 생성하는 단계;
    상기 얕은 트렌치 영역을 채우고 상기 기판의 상면 위로 확장하는 제 2 유전체 레이어를 상기 반도체 기판 위로 증착하는 단계; 및
    상기 기판의 상면 위에 위치하는 제 2 유전체 레이어의 일부가 제거되도록 상기 제 2 유전체 레이어를 평탄화하는 단계를 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  28. 제 27 항에 있어서,
    상기 얕은 트렌치 절연 영역이 상기 깊은 트렌치 절연 영역 전에 형성되는 것을 특징으로 하는 임베디드 DRAM 시스템을 형성하는 방법.
  29. 임베디드 DRAM 시스템에 있어서:
    제 1 전도성 타입을 가지는 반도체 기판;
    상기 반도체 기판의 제 1 구역에 위치하며 상기 반도체 기판의 상면 아래에서 제 1 깊이를 가지는 제 1 세트의 트렌치 절연 영역;
    상기 반도체 기판의 제 2 영역에 위치하며 상기 반도체 기판의 상면 아래에서 제 1 깊이보다 큰 제 2 깊이를 가지는 제 2 세트의 트렌치 절연 영역;
    상기 반도체 기판의 상기 제 1 구역에서 제조되고, 상기 제 1 세트의 트렌치 절연 영역에 의해 절연되는 복수의 로직 트랜지스터; 및
    상기 반도체 기판의 상기 제 2 영역에 제조되고, 상기 제 2 세트의 트렌치 절연 영역에 의해 절연되는 복수의 DRAM 셀을 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  30. 제 29 항에 있어서,
    상기 제 2 깊이가 상기 제 1 깊이보다 약 20% 이상 더 큰 것을 특징으로 하는 임베디드 DRAM 시스템.
  31. 제 29 항에 있어서,
    상기 DRAM 셀 각각은 상기 제 2 세트의 트렌치 절연 영역 중 하나에 적어도 부분적으로 위치하는 커패시터 전극을 구비한 셀 커패시터를 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  32. 제 31 항에 있어서,
    상기 셀 커패시터는 상기 제 2 세트의 트렌치 중 하나의 상기 측벽에 위치하는 유전체 레이어를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  33. 제 31 항에 있어서,
    상기 셀 커패시터는 상기 제 2 세트의 트렌치 중 하나의 측벽에 위치하는 반전 레이어를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  34. 제 29 항에 있어서,
    상기 DRAM 셀은 제 1 게이트 유전체 레이어를 가지는 액세스 트랜지스터와 커패시터 유전체 레이어를 가지는 셀 커패시터를 포함하고,
    상기 커패시터 유전체 레이어, 상기 제 1 게이트 유전체 레이어 및 상기 제 2 게이트 유전체 레이어가 동일 레이어인 것을 특징으로 하는 임베디드 DRAM 시스템.
  35. 제 29 항에 있어서,
    상기 DRAM 셀은 제 1 게이트 유전체 레이어를 가지는 액세스 트랜지스터와 커패시터 유전체 레이어를 가지는 셀 커패시터를 포함하고,
    상기 로직 트랜지스터는 제 2 게이트 유전체 레이어를 포함하고,
    상기 커패시터 유전체 레이어 및 상기 제 1 게이트 유전체 레이어는 상기 제 2 게이트 유전체와는 상이한 두께 또는 성분을 가지는 것을 특징으로 하는 임베디드 DRAM 시스템.
  36. 제 35 항에 있어서,
    상기 커패시터 유전체 레이어와 상기 제 1 게이트 유전체 레이어는 동일한 레이어인 것을 특징으로 하는 임베디드 DRAM 시스템.
  37. 제 35 항에 있어서,
    상기 커패시터 유전체 레이어와 상기 제 1 게이트 유전체 레이어는 상이한 성분 및/또는 두께를 가지는 것을 특징으로 하는 임베디드 DRAM 시스템.
  38. 제 29 항에 있어서,
    상기 DRAM 셀은 제 1 게이트 유전체 레이어를 가지는 액세스 트랜지스터와 커패시터 유전체 레이어를 가지는 셀 커패시터를 포함하고,
    상기 커패시터 유전체 레이어 및 상기 제 1 게이트 유전체 레이어는 상이한 두께 또는 성분을 가지는 것을 특징으로 하는 임베디드 DRAM 시스템.
  39. 제 31 항에 있어서,
    각각의 상기 DRAM 셀은 게이트 전극, 셀 커패시터에 연결된 제 1 소스/드레 인 영역, 및 제 2 소스/드레인 영역을 가지는 액세스 트랜지스터를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  40. 제 39 항에 있어서,
    상기 제 2 소스/드레인 영역은 상기 제 1 소스/드레인 영역보다 더 높은 도펀트 농도를 가지는 것을 특징으로 하는 임베디드 DRAM 시스템.
  41. 제 39 항에 있어서,
    상기 게이트 전극과 상기 제 2 소스/드레인 영역 위에 위치하는 금속 실리사이드를 추가로 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  42. 제 41 항에 있어서,
    상기 제 1 소스/드레인 영역은 금속 실리사이드가 실질적으로 없는 것을 특징으로 하는 임베디드 DRAM 시스템.
  43. 제 41 항에 있어서,
    상기 커패시터 전극은 금속 실리사이드가 실질적으로 없는 것을 특징으로 하는 임베디드 DRAM 시스템.
  44. 제 39 항에 있어서,
    상기 게이트 전극과 상기 커패시터 전극은 다결정질 실리콘을 포함하는 것을 특징으로 하는 임베디드 DRAM 시스템.
  45. 제 44 항에 있어서,
    상기 게이트 전극 및 상기 커패시터 전극은 같은 레이어의 다결정질 실리콘으로 제조되는 것을 특징으로 하는 임베디드 DRAM 시스템.
  46. 제 39 항에 있어서,
    상기 로직 트랜지스터의 게이트 전극, 상기 액세스 트랜지스터의 상기 게이트 전극, 및 상기 커패시터 전극은 동일 레이어의 다결정질 실리콘으로 제조되는 것을 특징으로 하는 임베디드 DRAM 시스템.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100591016B1 (ko) * 2003-12-30 2006-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
EP2648220B1 (en) * 2006-06-30 2017-11-08 Fujitsu Semiconductor Limited Floating gate memory device with trench isolation and method for manufacturing thereof
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7929359B2 (en) * 2008-11-13 2011-04-19 Mosys, Inc. Embedded DRAM with bias-independent capacitance
US8361863B2 (en) 2008-11-13 2013-01-29 Mosys, Inc. Embedded DRAM with multiple gate oxide thicknesses
US8017997B2 (en) 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
KR101573696B1 (ko) * 2009-05-22 2015-12-02 삼성전자주식회사 비트 라인 확장 아일랜드를 가지는 반도체 장치
JP5617219B2 (ja) * 2009-10-29 2014-11-05 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
KR101201903B1 (ko) * 2010-07-20 2012-11-16 매그나칩 반도체 유한회사 반도체소자의 소자분리 구조 및 그 형성방법
US8629514B2 (en) * 2011-01-18 2014-01-14 Wafertech, Llc Methods and structures for customized STI structures in semiconductor devices
US9034753B2 (en) 2011-06-20 2015-05-19 Globalfoundries Inc. Method of forming conductive contacts on a semiconductor device with embedded memory and the resulting device
US8673737B2 (en) 2011-10-17 2014-03-18 International Business Machines Corporation Array and moat isolation structures and method of manufacture
US9048339B2 (en) * 2012-09-07 2015-06-02 International Business Machines Corporation Deep trench capacitor
US8685799B1 (en) * 2012-09-12 2014-04-01 Globalfoundries Singapore Pte. Ltd. RRAM structure at STI with Si-based selector
US9362272B2 (en) * 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
US10727232B2 (en) * 2018-11-07 2020-07-28 Applied Materials, Inc. Dram and method of making
CN112397529A (zh) * 2019-08-12 2021-02-23 天津大学青岛海洋技术研究院 带有低噪声源跟随器的图像传感器像素结构及其制作方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136275A (ja) 1980-10-08 1991-06-11 Semiconductor Energy Lab Co Ltd 半導体装置
JPS60113461A (ja) 1983-11-25 1985-06-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS61140168A (ja) 1984-12-12 1986-06-27 Toshiba Corp 半導体記憶装置
JPH0828471B2 (ja) 1987-12-07 1996-03-21 日本電気株式会社 半導体記憶装置およびその製造方法
DE4034169C2 (de) 1989-10-26 1994-05-19 Mitsubishi Electric Corp DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür
JPH03259566A (ja) 1990-02-02 1991-11-19 Sony Corp メモリ装置の製造方法
US5267201A (en) 1990-04-06 1993-11-30 Mosaid, Inc. High voltage boosted word line supply charge pump regulator for DRAM
JPH0442494A (ja) 1990-06-08 1992-02-13 Nec Corp Ｍｏｓダイナミックｒａｍ
US5198995A (en) 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
US5075571A (en) 1991-01-02 1991-12-24 International Business Machines Corp. PMOS wordline boost cricuit for DRAM
JPH0824173B2 (ja) * 1991-02-20 1996-03-06 株式会社日立製作所 半導体装置の製造方法
KR940002859B1 (ko) 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
JP2771729B2 (ja) 1992-04-16 1998-07-02 三菱電機株式会社 チャージポンプ回路
JP2905666B2 (ja) 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
US5377139A (en) 1992-12-11 1994-12-27 Motorola, Inc. Process forming an integrated circuit
US5666002A (en) 1993-06-22 1997-09-09 Kabushiki Kaisha Toshiba Semiconductor device with wiring layer in tunnel in semiconductor substrate
US5416034A (en) 1993-06-30 1995-05-16 Sgs-Thomson Microelectronics, Inc. Method of making resistor with silicon-rich silicide contacts for an integrated circuit
JP2731701B2 (ja) 1993-06-30 1998-03-25 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
KR970000717B1 (ko) 1993-07-27 1997-01-18 현대전자산업 주식회사 캐패시터 제조방법
JP2752892B2 (ja) 1993-09-20 1998-05-18 日本電気株式会社 半導体集積回路装置およびその製造方法
JPH0863964A (ja) 1994-08-29 1996-03-08 Mitsubishi Electric Corp 半導体記憶装置
US5600598A (en) 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
US5789291A (en) 1995-08-07 1998-08-04 Vanguard International Semiconductor Corporation Dram cell capacitor fabrication method
US5863819A (en) 1995-10-25 1999-01-26 Micron Technology, Inc. Method of fabricating a DRAM access transistor with dual gate oxide technique
US5703827A (en) 1996-02-29 1997-12-30 Monolithic System Technology, Inc. Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array
GB2323705B (en) 1997-03-27 2002-02-20 Nec Corp Semiconductor device with memory cell and fabrication method thereof
KR100257866B1 (ko) 1997-04-11 2000-06-01 윤종용 챠아지 펌핑 회로를 가지는 불 휘발성 메모리 장치
JP3452497B2 (ja) 1997-12-02 2003-09-29 シャープ株式会社 半導体記憶装置
US6009023A (en) 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide
US6352890B1 (en) 1998-09-29 2002-03-05 Texas Instruments Incorporated Method of forming a memory cell with self-aligned contacts
US6573548B2 (en) * 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6468855B2 (en) 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6147914A (en) 1998-08-14 2000-11-14 Monolithic System Technology, Inc. On-chip word line voltage generation for DRAM embedded in logic process
US6509595B1 (en) 1999-06-14 2003-01-21 Monolithic System Technology, Inc. DRAM cell fabricated using a modified logic process and method for operating same
US5999474A (en) 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
TW409402B (en) * 1998-10-21 2000-10-21 United Microelectronics Corp Manufacture method for embedded DRAM
US6289910B1 (en) * 1999-07-08 2001-09-18 Patent Category Corp. Collapsible structures
US6333532B1 (en) 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US6406976B1 (en) * 2000-09-18 2002-06-18 Motorola, Inc. Semiconductor device and process for forming the same
US6294423B1 (en) * 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
US6492224B1 (en) 2001-07-16 2002-12-10 Taiwan Semiconductor Manufacturing Company Buried PIP capacitor for mixed-mode process
US6885080B2 (en) * 2002-02-22 2005-04-26 International Business Machines Corporation Deep trench isolation of embedded DRAM for improved latch-up immunity
US6774008B1 (en) * 2003-09-07 2004-08-10 United Microeletronics Corp Method for fabricating shallow trench isolation between deep trench capacitors
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
US7019348B2 (en) * 2004-02-26 2006-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded semiconductor product with dual depth isolation regions

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