JPH03136275A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置特にマイクロチャネル型を有するＭ
ＩＳ型（絶縁ゲイト型）電界効果半導体装置（以下μチ
ャネルＭＩＳ、ＦＥＴ）およびそれにキャパシタを連結
した半導体装置を提案するにある。

本発明は、半導体基板上の絶縁膜又は前記基板上の半導
体層上の絶縁膜上に、垂直方向の側面をする導体又は半
導体を設けることにより、キャパシタを構成せしめた凸
状の第１の領域と、この第１の領域の凸部のコーナー部
の段差を利用してその高さを第１の領域と概略一致させ
、その巾をそのコーナーに形成させる被膜の膜厚に概略
一致せしめる断面が縦型のほぼ三角形状の層をゲイト電
極とし、さらにこの層の他端下には第１の領域と同一導
電型の第２の領域をドレインまたはソースとして設ける
ことによりＭＩＳ、ＦＥＴを構成せしめたものである。

さらに、この第１の領域または第１の領域内に同時にキ
ャパシタを設けることを特徴としている。

従来、ＭＩＳ、ＦＥＴおよびそれに直列に連結したキャ
パシタの構造は第１図に示される如（、フィルド絶縁物
（２）が選択的に設けられた半導体基板（１）の−表面
上にゲイト絶縁物（１１）、ゲイト電極（６）およびソ
ースまたはドレイン（１３）に相対して実効的にドレイ
ンまたはソースでありかつキャパシタの下側電極を構成
するドレインまたはソース（１４）を設け、さらにその
リード（９）およびキャパシタ用絶縁物（１５）、対抗
電極（７）を設けていた。

従来、ＭＩＳ、ＦＩ！Ｔはゲイト絶縁物の両端下に必ず
一対のソース、ドレイン領域（１３）　、　（１４）を
半導体基板に同一平面を構成して形成していた。さらに
このゲイト電極（６）はゲイト絶縁物（１１）の上のみ
ならず、キャパシタの対抗電極（７）の上部にまで渡っ
て設けていた。これはゲイト電極の一端（１６）下にソ
ースまたはドレイン（１３）の一端を、ドレインまたは
ソース（１４）の一端（１８）がゲイト電極のみかけ上
の他端とした自己整合性を設け、ディト電極の他端（１
７）は（１８）より大きく作ってマスク合わせ精度のバ
ラツキを補償するようにしたポリ■（多結晶珪素の被膜
を（７）　（６）に使用したプロセス）である。しかし
かかる場合においてもチャネル長は１μ以下にすること
はフォトエツチングのプロセス上の制約により不可能で
あり、特に（１８）の段差部における凹凸のため、チャ
ネル長を短くすることはパターンの段切れ等が発生し不
可能であった。本発明はこの段差を逆に積極的に利用し
て旧Ｓ、　ＦＥＴのゲイト電極を設け、かつこの電極は
キャパシタの対抗電極上方にまでわたらせずに形成させ
ていることを特徴とする。

本発明はこのゲイト電極として機能する層のチャネル長
に対応する巾は０．１〜１μときわめて小さくでき、さ
らにその厚さは０．５〜１μと厚い縦型のほぼ三角形状
を有し、これまでのゲイト電極に比べて縦方向に長い断
面構造を有している。

加えてこの縦方向に長いため、そのままではその強度が
十分でない。このためこの強度を補償するため、この層
にそって第１の領域が設けられている。加えてこの第１
の領域は旧Ｓ、ＦＥＴのソースまたはドレインの一部ま
たは全部として構成せしめ、さらにこの領域の内部に導
体、絶縁体、導体を積層したキャパシタをソースまたは
ドレインに直列して設けたことを特徴としている。

このため本発明の半導体装置はその要素を構成させるた
めの高密度化を従来の横方向の面積をスケーリングによ
り縮めるのではなく高さ方向に積極的に設けることによ
り成就させることを目的としている。

以下に図面に従って本発明の実施例を記す。

ｒ実施例１」 この実施例は第２図にその製造工程を示すが、多数キャ
リアを使用するＮチャネル型ＭＩＳ、ＦＩＥＴおよびキ
ャパシタを形成する実施例である。

半導体基板例えばシリコン単結晶半導体（１００）　。

Ｐ型１０〜５００Ωｃｍを選んだ。その基板にアンモニ
アを誘導エネルギにより活性化した反応性気体を８００
〜１２００°Ｃにて反応せしめるプラズマ窒化法にて５
０〜３００人の膜厚の窒化珪素を形成した。この酸化性
気体に対しマスク作用のある被膜は酸化珪素、多結晶珪
素と窒化珪素との多層膜でもよい。

その後第２図（Ａ）に示される如く選択酸化法を用いる
ため第１のフォトマスク（■）により窒化珪素を除去さ
せ、その領域をＰとした後、フィールド絶縁物（２）を
０．５〜２μの厚さに埋置させて形成した。

さらにこの窒化珪素膜（４）下に５０〜５０００人特に
１ｏｏｏÅ以下の深さにＡｓをイオン注入法によりドブ
し、界面近傍をＮ化して１１（２０）を形成した。

このイオン注入により損傷を受けるのは単に基板のみな
らず窒化珪素も受け、またこの窒化珪素は単なる熱アニ
ールではその損傷を酸化珪素の如く除去できないため誘
導エネルギを加えて強制的にその損傷の珪素または窒素
の不対結合手の水素化、窒化を１０〜３０分間行った。

その結果イオン注人前と同様に１０１０ｃｍ−２の界面
準位を得ることができた。

この窒化珪素膜またはこの膜を除去して他の絶縁膜例え
ば窒化珪素、酸化タンタルを１００〜５００人の厚さに
形成しゲイト絶縁膜（１１）、キャパシタの誘電体（１
５）とした。次にその絶縁膜の表面を十分清浄にした後
、該基板上に減圧気相法（ＬＰＧＶＤ法）により一導電
型の不純物例えばＮ型の不純物がドープされたシリコン
半導体を０．５〜２．５μの厚さに形成した。

さらに公知のフォトリソグラフィー（■）によりその側
周辺のエツジがサイドエッチされずに垂直なエツジ側面
がでるように注意しながら選択的に除去しく異方性エッ
チを行い）第１の領域（３）を残存させた。例えば、２
．４５ＧＨｚのマイクロ波により励起されたフッ素系ガ
ス（例えばＮＦ３またはＣＦ２）を基板に対し上方向よ
り０．００１〜０．０１　ｔｏｒｒにて垂直にあてエツ
チングをした。その結果側周辺は基板表面に対し８５〜
９０度にほぼ垂直にきれいに切ることができた。この実
施例ではこの第１の領域の巾を３〜２００μとした。そ
の一部をフィールド絶縁物（２）上にわたって形成し、
本実施例の如くキャパシタ（１５）の容量を大きくかつ
領域（１４）の基板（１）との寄生容量を小さくさせた
。この後、この第１の領域の上および側表面に酸化珪素
被膜（１９）を５００〜５０００人の厚さに形成させた
。この酸化珪素膜は湿酸素を使用し９００〜１１００°
Ｃにて５〜１０気圧に加圧して酸化する高圧酸化法、ま
たは０゜００１〜ｌ　ｔｏｒｒに減圧して高周波誘導エ
ネルギによるプラズマを発生させて形成した。

この被膜（４）は他の絶縁膜例えば金属酸化物であるア
ルミナ等でもよく、またこの第１の領域も不純物がドー
プされた珪素ではなく、真性または真性とＰ゛またはＮ
＋型の半導体との多層膜、さらにまたは金属または金属
化合物特にＭｏ、Ｗまたはその珪化物（Ｍｏ、Ｓｉ、Ｗ
、Ｓｉ）であってもよい。

次に、公知のＣＦ４ガスを用いたプラズマエツチング法
をにより、開口（４１）　、　（４２）をフォトマスク
（■）を用いて設けた。次にその上部に導体または半導
体の被膜（５）を例えば減圧ＣＶＤ法によりＯ０１〜１
μの厚さに形成した。この被膜（５）において、凸部を
構成している第１の領域（３）の上部及び側面の厚さを
均質にまた所定の厚さに形成させることがきわめて重要
である。こうすると第１の領域（３）の側周辺はその側
周辺にとっての厚さ方向は被膜（５）の厚さと同じであ
るから、その領域の基板上方からのみかけの厚さは２〜
５倍の厚さにさせることが可能となった。

例えばＮ゛型の珪素を０．１０〜１．５　μ特に０．３
〜０゜７μの厚さに形成した。この被膜に添加する不純
物の濃度および導電型は一般にこの電極（６）の導電性
の程度、さらにその被膜と半導体基板（１）との開口（
４１）でのオーム接触型またはＰＮ接合型とすることの
選択性およびこの被膜下のゲイト絶縁物（１１）下の半
導体基板をデイプレッション型またはエンヘンスメント
型にするかの選択性により決定される。

Ｎチャネル型ＭＩＳ、ＦＥＴであって、例えば基板（１
）がＰ−型であってその界面のＮ型Ｎ　（２０）をＰ化
しエンヘンスメント型とすると、被膜（５）はＢを１０
１８〜１０”ｃｍ−’の濃度に添加してＰ゛型の珪素を
用いればよい。加えてこの被膜と半導体基板に設けられ
るＮ型の第１の領域、（３）とをオーム接触させようと
するため、この実施例では、後にイオン注入法によって
形成され、ソースまたはドレインとして働く領域であっ
て、その端をゲイト電極の端と概略一致させた第２の領
域（１３）およびそのリード（９）の部分のためＮ゛と
し、最後にゲイト電極の部分のみＰ゛とするのに必要な
不純物を５〜５０倍の濃度の不純物を添加して相殺して
形成させた。

また逆にこの被膜（５）に不純物を添加してＰ゛型とし
、またリード（９）となる領域はその５〜１００倍の濃
度のＮ＋を後工程において形成してもよい。また第２の
領域（１３）とゲイト電極（６）とが同一導電型とした
デイプレッション型とするならば、被膜（５）はＮ゛型
とし開口（４１）　、　（４２）はオーム接触させれば
よい。

またこの被膜（５）を−ｚｓｉ、ＭｏｚＳｉ等珪素とタ
ングステン、モリブデンの化合物または混合物とする場
合にはそれらの被膜をＬＰＧＶＤ　、電子ビーム蒸着又
は反応性スパッタ法にて、０．３〜１．５μ特に０゜５
〜０．７μ形成すればよい。

かくして第２図（Ｂ）を得た。

次に第２図（Ｃ）に示される如く、この上部に被膜の一
部として残置させる領域上にフォトレジスト（例えばＯ
ＭＲ−８３東京応化製）でコーティングし露光の後フォ
トエツチングを行った。このエツチングに関しては、従
来より用いられた溶液を用いるエツチング方法ではなく
、サイドエッチおよびテーパエッチのきわめて少ないま
たはまったくない異方性エツチング方法を用いることが
重要である。具体的には２．４５ＧＨｚを用いたマイク
ロ波により、エツチング用反応性気体、例えばフッ化窒
素（ＮＦ３）、ＣＦ４を化学的に活性化し、さらにその
真空度を０．１〜０．０Ｏ１ｔｏｒｒ特に０．００５〜
０．０１ｔｏｒｒの真空度の雰囲気でプラズマ化したフ
ッ素シャワーを基板の上部より垂直方向に流し、サイド
エッチを皆無にすべく努めた。

その結果、被膜（５）のうちフォトレジストの形成され
ていない平面部が完全に除去される時、第１の領域（３
）のコーナー部である側周辺の被膜（８）は、側周辺に
縦型のほぼ三角形状の層（６）として残存させることが
できた。加えて絶縁膜（４）上にキャパシタの対抗電極
（３）として構成させて設けることができた。さらに第
２の領域となる部分のコンタクト（４１）とそのリード
（９）はこの実施例ではＮ°型にて電極リード（９）と
して残存させることができた。またディト電極（６）は
凸状の第１の領域（３）の上部にわたって存在しておら
ず、またその巾もフォトリソグラフィーで決められる巾
ではなく被膜（５）の側面の厚さと異方性エツチングの
程度とによりチャネル長とを決めることができるという
特徴を有する。この縦型のほぼ三角形状のＭ（６）はそ
の巾が０．０５〜１．０μ代表的には０．１〜０．５μ
を有し、さらにその高さも０．３〜２．５μ代表的には
０．４〜０．８μをしている。特にこの巾は被膜（５）
の膜厚とプラズマエツチングによるサイドエッチされた
場合そのエツチング時間、強度の関数であるが、電子ビ
ーム露光のような高度の技術を用いることなく、０．０
５〜１．０μのごく短チャネル（以下マイクロチャネル
という）にして設けることができた。

この第２図（Ｃ）において、縦型のほぼ三角形状の層（
６）は巾が０．１〜１μという細さであるが、その層は
設計の必要に応じてフィールド絶縁物上に延在させ、そ
のリード巾を１〜１０μと中広に設け、同一基板に設け
られた他のＭＩＳ、ＦＥＴの電極リドと連結したり、ま
たは他の電極リード（９）と電気的に連結してもよいこ
とはいうまでもない。

さらに、電極（７）、リード（９）の上部にマスク作用
を有する金属を形成し、かつその下の半導体をＮ゛型と
し、ゲイト電極（６）の部分にＰ゛型の不純物を拡散し
てもよい。但しこの場合は半導体層に形成されるＰＮ接
合を実質的にオーム接触とする為、この電極より延在し
たリード下にまで横拡散をさせ、ＰＮ接合がその上側の
金属膜下にて形成させ実質的にＰＮ接合を消滅させた。

次に第２図（Ｄ）に示される如く、イオン注入法により
Ｎ型の不純物である砒素を３０ＫｅＶの加速電圧にて注
入し１０”°程度の不純物濃度のソースまたはドレイン
として働く第２の領域（１３）をその端部を縦型のほぼ
三角形状の層（６）の端部の位置と概略一致させて、基
板上部に形成させた。加えてこの領域とリード（９）　
とをオーム接触させた。

するとこの第１およ、び第２の領域（１４）　、　（１
３）は縦型のほぼ三角形状のＮ（６）の両端下にその両
端を実質的に一致したμＭＩＳ、ＦＥＴとすることがで
きた。

また、電極、リード（９）　とソースまたはドレインと
して作用する第２の領域（１３）とをオーム接触させる
ため、電極下にはそれよりの不純物の拡散層が５０〜２
０００人の深さで形成され、さらにキャパシタの対抗電
極である第１の領域（３）下の誘電膜（１５）下にキャ
パシタの電荷により決められる空乏層が設けられ、これ
ら下部にドレインまたはソス（１４）を構成させること
ができる。

以上の実施例より明らかなごとく、本発明は縦型のほぼ
三角形状の層（６）を巾よりも高さ（厚さ）を実質的に
より大きく、さらにその巾が０．１〜１μという小さな
ものにすることを可能にさせまたそれを直列にキャパシ
タを連結して、Ｉ　Ｔｒ／ｃｅｌＩのダイナミックＲＡ
Ｍのメモリセルを得ることができた。

さらにこのゲイト電極となるＮ（６）の厚さが大きいた
め、ジオメトリカルには強度的に弱くなり、また凹凸が
激しくなりやすいため、それを電気的には絶縁膜（４）
にてアイソレイションにし、さらに力学的には凸状の第
１の領域によりかからせることにより補強させることが
できたことを特徴としている。

第２図（Ｄ）において明らかなごとく、第１（３）。

（１４）および第２の領域（１３）を互いに縦型のほぼ
三角形状の層（６）にて離間し、一方をソース、他方を
ドレインとし、Ｎ（６）をゲイト電極とすると極短チャ
ネル（μチャネル）型の旧Ｓ、ＦＥＴを作ることができ
る。加えてソースまたはドレインを構成する第１の領域
（３）を一方の対抗電極とし、絶縁膜（１５）をさらに
その下側に電極（１４）を設けることによりこのＭＩＳ
　、ＦＥＴに直列にキャパシタ（１５）によりＩＴｒ／
ｃｅｌｌのメモリセルを設けたことを本発明の特徴とし
ている。

さらにこのリード（９）　、　（５）に直角方向のリー
ド（１０）を眉間絶縁物（２５）をＰＩＱ等のポリイミ
ド系の絶縁物で形成した際、その上部の金属をフォトリ
ソグラフィー（■）により選択酸化をして形成させるこ
とができた。

本発明はかかる１〜１０Ｇｌｌｚの周波数の応答速度を
有するμチャネルＭＩＳ、ＦＥＴ　（６）の一方のソー
スまたはドレイン（１４）がキャパシタの下側電極（１
４）として兼用することができたことを他の特徴として
いる。

第２図（Ｅ）は第２図（Ｄ）の縦断面図のＭＩＳ、ＦＥ
Ｔ（６）とキャパシタ（１５）をその番号を対応させて
記号化したメモリセルを記したものである。

本発明の実施例は導電型は基板をＰ−型、チャネル領域
（１２）をＮ型、第１及び第２の領域（１３）　、　（
１４）をＮ３型、ゲイト電極（１６）をＰ″型とするい
わゆる多数キャリアを用いたμＭＩＳ、ＦＥＴである。

しかし、ゲイト電極もソース、ドレインと同じＮ０型と
したＭＩＳ、ＦＥＴとしてもよい。

またチャネル領域にＰ型、第１および第２の領域にＮ゛
型、ゲイト電極をＰ゛またはＮ＋としたバルクの少数キ
ャリアを用いたそれぞれエンヘンスメント型またはデイ
プレッション型のＭＩＳ、ＦＥＴとしてもよい。

第１図は基板に一つのＭＪＳ、ＦＨＴと一つのキャパシ
タによりＩＴｒ／ｃｅｌｌのダイナミックＲＡＭのメモ
リを形成させたものであるが、フィールド絶縁物により
離間した他部に他の旧Ｓ、　ＰＥＴを同一基板に設けて
複数個の旧Ｓ、ＦＥＴを作るいわゆるＬＳＩ、ＶＬＳＩ
にすることは本発明をさらに助長させることができる。

ｒ実施例２」 第３図は本発明の他の実施例である。

即ちＰ″型の導電型を有する半導体基板（１）に対しそ
の基板にプラズマ窒化を８００−１２００°Ｃにて施し
、表面に５０〜２５０人の厚さの窒化珪素膜を形成した
。さらにその窒化膜を第１のフォトマスク　（■）を用
いてフォトリソグラフィー技術によって選択的にバッフ
ァエッチ液にて除去した。さらにその除去された領域の
みを５〜１５気圧に加圧された水蒸気中にて６００〜１
１００°Ｃにて加熱酸化をし、フィールド絶縁膜（２）
、を０．３〜２μの厚さに埋置して形成した。またこの
フィールド絶縁物上部をその上部を平坦にするため３０
〜５０χ化学的にバッファエッチ液にてマスクとなった
窒化物を除去すると同時に除去してもよい。

この後、第３図（Ａ）においてはその右部のフィルド絶
縁物（２）上にわたって半導体基板（１）上に第１の領
域（３）を形成した。

この第１の領域はその下部の０，０５〜０．２μの厚さ
に高濃度のＮ゛型の導電型になる不純物をドープした半
導体層（３０）をさらにその上部に積層した酸化タンタ
ル、窒化珪素、酸化チタンまたは強誘電体膜（３１）を
形成し、その上部に対抗電極（３２）を導体または半導
体により形成した。

この第１の領域（３）の高さは実施例１と同様に０．５
〜２．５μであり、また全面積は設計上必要な容量によ
り決められた。半導体基板（１）との接触は基板との寄
生容量を除去するため小面積とし、フィールド絶縁物に
わたってキャパシタを設けたことが本発明の特徴である
。加えてキャパシタの誘電体（３１）電極（３０）対抗
電極（３２）のすべてが第１の領域を構成させている点
も実施例１と異なる。

キャパシタを設けるため、第１の領域を半導体層とし、
その上部より所定の部分に酸素または窒素を高濃度に添
加して酸化珪素または窒化珪素の絶縁膜を形成させても
よい。

第３図（Ｂ）においてさらにこの半導体基板（１）およ
び第１の領域（３）の上表面を実施例１と同様に酸化ま
たは窒化をして絶縁膜（４）を形成した。

もちろんこの絶縁膜（４）は気相法または真空蒸着法に
より形成してもよい。また第１の領域（３）が基板と異
種の半導体または導体の場合はその酸化物または窒化物
となり基板表面上の絶縁膜とはことなる種類の絶縁膜と
なることはいうまでもない。

さらに第３図（Ｂ）においては実施例１と同様に開口（
４１）　、　（４２）を第３のフォトマスク（■）を用
いて形成しその上に縦型のほぼ三角形状の層（６）を形
成するための被膜（５）を形成した。

この後第３図（Ｃ）に示す如く、この被膜（５）の側周
辺部（８）を利用してイオン注入法によりソースまたは
ドレインとして働く第２の領域（１３）をこの被膜（５
）を貫通して下側の基板上部に注入して形成した。この
領域は層（３０）と同一導電型を有せしめた。

次に陽極酸化または選択酸化法を用いて第４のフォトマ
スク、フォトレジスト（■）により選択的に電極・リー
ド（９）　（４５）を除（他部を酸化して酸化珪素等の
絶縁物（４４）を形成した。この時第１の領域（３）の
側周辺には縦型のほぼ三角形状の層（６）、（８’）が
形成される。そして二〇Ｎ（６）はゲイト電極として機
能せしめ、他のＪｉｉ（８’）は第５のフォトリソグラ
フィー技術（■）により再度酸化されて消滅させた。マ
スク（■）の工程において、ゲイト電極（６）と同時に
リード（９）、コンタクト（４５）を作り同一基板上の
他のＭＩＳ、ＦＥＴのゲイト、ソース、ドレインと連続
させることができる。

第３図（Ｃ）に示す如く、フィールド絶縁物（２）およ
び縦型のほぼ三角形状のＮ（６）の両端下をより精密に
一致せしめるため、第２の領域（１３）及び第１の領域
（３）の下側の拡散層（１４）を熱処理により形成せし
めてもよい。そしてそれぞれの領域（１３）及び（１４
）または（３）をソースおよびドレイシまたはドレイン
またはソースとし、縦型のほぼ三゛角形状の層（６）を
ゲイト電極とするμチャネルＭＩＳ。

ＦＥＴを作ることができた。

そして第３図（Ｄ）においては層間絶縁物（３６）を利
用してフォトマスク（■）（■）により第３のリード（
１０）を設けたものである。

このＭＩＳ、ＦＥＴは基板中の少数キャリアを用いるＮ
”（１３）−Ｐ（ゲイト電極下のチャネル形成領域）−
Ｎ”（１４）または（３０）の構造であった。しかしま
た実施例１の如く基板の多数キャリアを用いるＮ”（１
３）−Ｎ（ゲイト電極（６）下のチャネル形成領域）Ｎ
”（（１４）または（３０）　）であってもよい、また
複数個を相対に設けたＣ／ＭＩＳ、ＦＥＴ構造としても
よい。

またリード（５）　（９）がフィールド絶縁物（２）上
に設けられているため、複数のＭＩＳ、ＦＥＴを集積化
することはきわめて容易であった。

第３図（Ｅ）は第３図（Ｄ）の電気的な等価回路とした
ものであるとすると、電極（６）はＮ゛型、キャパシタ
（３１）は第１の領域の内部にその一部を構成して下側
電極（３０）上側対抗電極（３２）誘電体（３１）より
なり、さらにこの下側電極は〃チャネルＭＩＳ、ＦＥＴ
のソースまたはドレインを併用しているため、高密度の
メモリセル（ＩＴｒ／ｃｅｌｌ）を作ることができた。

また第１の領域をフォトマスク（■）にてマスクアライ
ンを行う際、その第１の領域の大部分はフィールド絶縁
物（２）の上部にわたって設けることができる。そのた
め実質的に第１の領域（３）下に作り得る拡散層（１４
）の存在する領域の巾を０．３〜３μときわめて巾狭く
できる。そのため層（１４）と基板との寄生容量をきわ
めて少なくすることができた。

さらにこのゲイト電極（６）とソースまたはドレインと
が特殊な工程を必要とすることなく電極、リード（５）
　、　（９）により作製できること、またこの上部に眉
間絶縁物（３６）の上に第６、第７のフォトマスク■、
■によるフォトエツチングが行えること、２Ｎ配線がＸ
、Ｙ方向に実施でき、さらにその必要なマスク数が７種
類のみであるという特徴を有する。

「実施例３Ｊ 第４図（八）は本発明の他の実施例である。

第４図（Ａ）は実施例２をさらに多層としたものである
。即ち第２の領域（１３）およびそれと対称に一対の第
１の領域（３）　、　（３”）とを設けている。第１の
領域はその一部をフィールド絶縁物（２）上にわたって
設け、μチャネルＭＩＳ、ＦＥＴはソースまたはドレイ
ン（１３）、　ゲイト（６）　、　（６”）、ドレイン
またはソース（１４）　、　（１４）として構成し、こ
の（１４）　、　（１４’　）を経てキャパシタの下側
電極（３０）　、　（３０’）誘電体（３１）　、　（
３１°）、上側対抗電極（３２）　、　（３２′）が設
けられている。図面において（１３）　、　（９）はビ
ット線であり、（６）　、　（６’）をリード線として
ＩＴｒ／ｃｅｌｌを２個対をなす構造とするメモリシス
テムの一部である。かがる構造とすると第２の領域は共
通させることができ、又誘電体（３１）　、　（３１°
）はゲイト絶縁膜とは異なる高い誘電率の材料例えば酸
化タンタル、チタン酸バリューム等を使用することがで
きる特徴を有する。この実施例においてはゲイト電極（
６）　、　（６°）の外周辺がその酸化物絶縁物（２４
）により絶縁されているが、その厚さは０．０１〜０．
３μであり、さらにその外側はポリイミド等の眉間絶縁
物（３６）を形成し、その上部に第３の導電体層（９）
を形成した。

ｒ実施例４」 この実施例は第４図（Ｂ）にその縦断面図が示されてい
る。

図面より明らかなごとく、半導体基板表面上に凸状に第
１の領域（３）を半導体基板表面に密接して設け、その
側周辺と基板とのコーナー部に絶縁膜を設け、さらにゲ
イト電極（６）　、　（６”）を一対をなして形成して
いる。この珪素よりなるゲイト電極の一部を酸化して酸
化珪素（２４）を設け、さらにイオン注入法により第Ｉ
の領域（３）と同一導電型の第２の領域を対称に（１３
）　、　（１３’）として設けた。こうしてμチャネル
ＭＩＳ、ＦＥＴを２ケ対をなす構造に設けた。

次にこの第１の領域の一部に設けられているコンタクト
開口（４１）　、　（４１“）が実施例１と同様に設け
られているため、これにより誘電体の下側電極（３０）
を例えば金属タンタルを０．１〜１μの厚さに形成させ
て設けた。さらにこのタンタルの表面を緻密な陽極化成
法により酸化をして誘電膜（３１）を１００〜５００人
の厚さに形成した。この後この面上に対抗電極（３２）
を金属または半導体により設け、これをフォトエツチン
グした後、この電極（３２）をエンチして再度その下側
の電極を多孔性の酸化タンタルを陽極化成法により形成
し絶縁膜（３９）とした。

かくしてキャパシタのその上側の電極（３２）　、　（
３２′）と誘電体（３１）　、　（３１’）および下側
の電極（３０）　、　（３０゛）を概略同一形状を有せ
しめることができた。加えてこのキャパシタをフィール
ド絶縁膜上またはゲイト電極上の絶縁膜（２４）上にわ
たって設けることができ、必要に応じては第１の領域（
３）の上方にわたって設けた。この時この領域、ゲイト
電極が凸状でありフォトエンチング技術の適用が困難で
あったが、本発明の実施例では粗いフォトエツチングの
精度にて上側電極（３２）を形成し、その電極を利用し
てセルファライン的に誘電体および下側電極を陽極化成
法によって同一形状に作ることは小型化、高密度化と信
顧性の向上にきわめて有効であった。

この実施例においても実施例３と同様に誘電体の材料に
酸化タンタル等の高誘電率の材料を使用でき、またビッ
ト線を領域（３）、ワード線をゲイト電極（６）、（６
’）と一対をなすＩＴｒ／ｃｅ１１のメモリシステムの
一部として構成させることができた。

以上の実施例はすべてＩＴｒ／ｃｅｌ　ｌのＲＡＭを作
ることを主として記載したが、本発明のプロセスは同一
基板の他部に増中部またはインバータ等のμチャネルＭ
ＩＳ、ＦＥＴを何等のフォトマスクを加えることなく形
成することができる。このためメモリシステムまたはロ
ジックシステムを作るにきわめて好都合であった。

またキャパシタの下側電極、上側電極及び第１の領域は
全て基板と同一主成分で形成されたシリコンファミリー
として信顛性を向上させてもよい。

また実施例４において、この上側に層間絶縁物を介して
Ａｔ等のリードを多層に形成させてもよい。

本発明において、ゲイト電極を電気的にフローティング
としてフローティングゲイト型不揮発性メモリを構成さ
せてもよい。

以上の４つの実施例において、第１の領域を構成する材
料また縦型のほぼ三角形状の層（６）を構成する材料は
Ｐ゛またはＮ゛型の導電型を有する不純物をドープした
基板と同一主成分の材料例えば珪素を中心として記した
。

しかしそれらは珪素とＭｏ、−との混合物または化合物
（ＭｏｚＳｉ、ＷｚＳｉ）であってもよく、さらに真性
、Ｐ゛型またはＮ゛型の半導体を多層構造にしても、ま
た珪素の如き半導体とＭｏ＋Ｗ、白金またはその化合物
との多層構造を有せしめてもよいことはいうまでもない
。

本発明においては半導体基板は単結晶を主として記した
。しかしＧａＡｓ、　ＩｎＰ等の化合物半導体であって
も、また多結晶、アモルファス、セミアモルファス半導
体であってもよいことはいうまでもない。

以上の実施例より明らかな如く、本発明は従来の一対の
構造を有するソース、ドレインをゲイト電極により互い
に離間する構造ではなく、ソースまたはドレインを構成
し得る第１の領域にその側部がよりかかるようるして力
学的に補強をしたゲイト電極を有し、そのソースまたは
ドレインは半導体基板表面上に設けられた。また他のソ
ースおよびドレインはゲイトの一端部に概略一致して半
導体上部に設けられた構造を有し、その構造的な特徴さ
らに０．１〜１μの周波数応答速度が１〜１０Ｇｌｌｚ
を有する極短チャネル（μチャネル）ＭＩＳ、ＦＥＴを
電子ビーム露光等の技術を絶対必要条件として用いるこ
となく、実施せしめるという大きな特徴を有する。

【図面の簡単な説明】

第１図は従来より知られたＭＩＳ、ＦＥＴの縦断面図を
示す。 第２図、第３図は本発明の実施例の製造工程及び構造を
示すための縦断面図である。 第４図（Ａ）　、　（Ｂ）はＩＴｒ／ｃｅｌｌのメモリ
を一対をなして設けた本発明の他の実施例の縦断面図で
ある。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の絶縁膜又は前記基板上の半導体層上
   の絶縁膜上に該膜表面より垂直方向の側面を有する凸状
   の第１の領域と、前記基板表面および前記凸状の第１の
   領域の側面を覆った絶縁膜と、前記第１の領域上方に延
   在することなしに、前記絶縁膜のコーナー部に隣接して
   設けられた縦型のほぼ三角形状を有するゲイト電極と、
   前記第１の領域または該第１の領域下のソースまたはド
   レインと前記第１の領域より離間した一端下の前記基板
   上部にはドレインまたはソースとして働く第２の領域と
   が設けられたことを特徴とする半導体装置。 ２、特許請求の範囲第１項において、第１の領域は半導
   体基板表面上にキャパシタ用絶縁膜と、該膜上に不純物
   がドープされた半導体とを有したことを特徴とする半導
   体装置。 ３、特許請求の範囲第１項において、第１の領域は半導
   体基板上に不純物がドープされた半導体よりなる第１の
   層と、該層上のキャパシタ用絶縁膜と、該膜上の導体ま
   たは半導体よりなる第２の層とを有したことを特徴とす
   る半導体装置。