JPH0824173B2

JPH0824173B2 - 半導体装置の製造方法

Info

Publication number: JPH0824173B2
Application number: JP3025993A
Authority: JP
Inventors: 英夫角南; 得男久礼; 佳史川本; 誠男田村; 正信宮尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-02-20
Filing date: 1991-02-20
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPH03268357A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に絶縁ゲート型電界効果トランジスタ（以下
ＭＯＳトランジスタ）を用いたＭＯＳメモリ等に好適な
製造方法に係り、更に平面面積を増大することなく、大
容量を実現し、大規模化に好適な１トランジスタ型ダイ
ナミックＭＯＳメモリ等に好適な製造方法に関する。

【０００２】

【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年代初頭に１Ｋｂのダイナミックランダムアクセスメモ
リ（以下ｄＲＡＭと略す）が発売されてから、３年に４
倍の大規模化が達成されてきた。しかるに、このメモリ
チップを入れるパッケージは、主に１６ピンＤＩＰ（デ
ュアルインパッケージ）が用いられてきており、チップ
を入れるキャビティサイズも制限されていることから、
メモリチップも４倍の大規模化に伴なってもたかだか
１.４倍にしか増大していない。従って、１記憶容量た
る１ビット分のメモリセル面積も大規模化に伴なって、
大きく減少しており、４倍の大規模化に伴なって約１／
３に微小化している。キャパシタの容量Ｃは、Ｃ＝εＡ
／ｔ（ここでε：絶縁膜の誘電率、Ａ：キャパシタ面
積、ｔ：絶縁膜厚）で表わされるので、面積Ａが１／３
になれば、εとｔが同じである限りＣも又１／３にな
る。記憶容量としての信号量Ｓは、電荷量Ｑに比例して
おり、このＱはＣと電圧Ｖとの積であることから、Ａが
小さくなれば比例してＱも小さくなり、信号Ｓはそれぞ
れ伴なって小さくなる。

【０００３】雑音をＮとすれば、Ｓ／Ｎ比はＳの減少に
伴なって小さくなり、回路動作上大きな問題となる。従
って通常は減少分をｔの減少分で補なってきており、４
Ｋｂ，１６Ｋｂ，６４Ｋｂと大規模化されるに伴ない、
１例として典型的なＳｉＯ₂ 膜厚は１００ｎｍ，７５ｎ
ｍ，５０ｎｍと薄くなってきた。

【０００４】さらに最近、パッケージ等に含まれる重金
属（Ｕ，Ｔｈ等）から放射されるα粒子によってＳｉ基
板内に約２００ｆＣの電荷が発生して、これが雑音とな
ることが確認され、信号量としてのＱも、ほぼ２００ｆ
Ｃ以下にすることが高信頼動作上困難となってきた。

【０００５】従って絶縁膜をさらに加速して薄くするこ
とが実行されておき、今度は、絶縁膜の絶縁破壊が問題
となってきた。ＳｉＯ₂の絶縁耐圧電界は、最大１０⁷Ｖ
／cmであり、従って１０ｎｍのＳｉＯ₂は１０Ｖ印加に
よってほとんど永久破壊を起すかあるいは劣化する。ま
た長期信頼性を考慮すると、最大破壊電圧よりなるべく
小さな電圧で用いることが肝要となる。

【０００６】

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、最小加工寸法でしか加工することができな
かった。

【０００７】本発明はメモリセルの微小化に伴なうα粒
子による擾乱、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深刻
化に対処するため、メモリセルを微小化してもなお絶縁
膜厚を減少することなく、キャパシタ面積Ａを保つか、
あるいは増大する方法に、極めて有用な半導体装置の製
造方法を提供するものである。

【０００８】

【課題を解決するための手段】本発明は、基板上に第１
のパターンを形成する工程と、該第１のパターンの側壁
に第２のパターンを形成する工程と、該第２のパターン
をマスクとして熱酸化することにより第３のパターンを
形成する工程とを含む半導体装置の製造方法、であり、
更に、上記熱酸化の後、上記第２のパターンを除去する
半導体装置の製造方法、であり、更に、上記第２のパタ
ーンを除去した後、上記第１のパターンと上記第３のパ
ターンとをマスクとして上記基板をエッチングする半導
体装置の製造方法、であり、更に、上記第１のパターン
は酸化膜であり、上記第２のパターンは窒化膜であり、
上記第３のパターンは酸化膜であることを特徴とする請
求項１乃至請求項３のいずれかに記載の半導体装置の製
造方法である。

【０００９】また本発明は、基板上に第１のパターンを
形成する工程と、該第１のパターンの側壁に第２のパタ
ーンを形成する工程と、該第２のパターンをマスクとし
て熱酸化することにより第３のパターンを形成する工程
とを含む半導体装置の製造方法、であり、更に、上記熱
酸化の後、上記第１および第３のパターンを除去する半
導体装置の製造方法、であり、更に、上記第１および第
３のパターンを除去した後、上記第２のパターンをマス
クとして上記基板をエッチングする半導体装置の製造方
法、であり、更に、上記第１のパターンは酸化膜であ
り、上記第２のパターンは窒化膜であり、上記第３のパ
ターンは酸化膜である半導体装置の製造方法である。

【００１０】

【作用】上記工程を用いることにより、第２のパターン
の膜厚制御によって、この膜厚に対応した最小加工寸法
以下のパターン形成が可能となる。

【００１１】

【実施例】以下に説明する実施例は、Ｓｉ基板に堀り込
んだ溝の側壁部をキャパシタの電極面の主要部として用
いることにより、平面面積を増大することなく電極面積
を増大するものである。これによって絶縁膜を薄くし
て、その絶縁膜の破壊を増大させることなく、所望のキ
ャパシタ容量を得ることができる。また、別の実施例で
は、スイッチトランジスタをＳｉ基板の上部へ形成する
ことにより、Ｓｉ基板をすべてキャパシタ形成に利用し
うる構造も開示される。

【００１２】図１は、１トランジスタ型ダイナミックメ
モリセルの構成図を示すものであり、電荷を貯えるキャ
パシタ１とスイッチ用ＭＯＳトランジスタ２で構成さ
れ、スイッチトランジスタのドレインはビット線３に接
続されており、ゲートはワード線４に接続されている。

【００１３】キャパシタ１に貯えた信号電荷を、スイッ
チトランジスタ２によって読み出すことによって動作が
行われる。実際のＮビットのメモリを構成するには、メ
モリアレーを構成するが、大別して以下に述べる２つの
方法がある。図２には信号を差動でとり出すセンスアン
プ５に対し、両側にビット線３１と３２を配列するいわ
ゆる“開放ビット線”構成を示す。これは一本のワード
線４１に対して一方のビット線３１のみが電気的に交叉
しているものであり、ビット線３１と３２の信号の差を
センスアンプ５で検出するものである。

【００１４】図３は他方の“折り返しビットライン”構
成を示すものであり、センスアンプ５に接続されている
二本のビット線３１，３２が、平行に配列されており、
一本のワード線４１が二本のビット線３１，３２と交叉
している。

【００１５】後述する本発明の実施例は、主に折り返し
ビットライン構成の場合を示すが、同様に開放ビットラ
イン構成にも適用可能である。

【００１６】図２，図３に示すようにビット線３−２の
寄生容量６の値をＣDとし、メモリセルのキャパシタ１
−２の値をＣｓとすれば、このメモリアレーの主要な性
能指標の一つがＣｓ／ＣDとなる。このメモリアレーの
Ｓ／Ｎ比はＣｓ／ＣDと一対一対応しており、メモリセ
ルのキャパシタの値は大きくすると同時に、ビットライ
ン３の寄生容量ＣDを小さくすることも同様にＳ／Ｎを
向上することになる。

【００１７】図４に折り返しビットライン方式のメモリ
セルの平面の１例を示す。通常１００ｎｍ以上の厚いフ
ィールド酸化膜に囲まれた活性領域７の一部がキャパシ
タを形成するため、プレート８で覆われている。スイッ
チトランジスタを形成する部分と、Ｓｉ基板上のドレイ
ンへビット線電極接続を行うコンタクト孔９の部分４０
は、プレートが選択的に除去されており、この部分にワ
ード線４１，４２が被着されて、スイッチトランジスタ
２を形成している。理解を助けるために、図５には、図
４のＡＡで示した部分の断面図を示す。

【００１８】以後説明の便のため、トランジスタはｎチ
ャネル型を用いた例を示す。ｐチャネル型にするには、
一般にＳｉ基板と拡散層の導電型をｎチャネルの場合と
逆にすればよい。

【００１９】ｐ型１０Ω−cm程度のＳｉ基板１０上に、
通常は１００〜１０００ｎｍ厚程度のフィールドＳｉＯ
₂膜１１を、Ｓｉ₃Ｎ₄を耐酸化マスクとして用いるいわ
ゆるＬＯＣＯＳ法等で選択的に形成する。この後、１０
〜１００ｎｍ厚のゲート酸化膜１２を熱酸化法などによ
ってＳｉ基板１０上に形成する。この後リンやＡｓを添
加した多結晶Ｓｉに代表されるプレート８を選択的に被
着し、この多結晶Ｓｉのプレート８を酸化し、第１層間
酸化膜１３を形成する。しかる後に、多結晶ＳｉやＭｏ
シリサイドやあるいはリフラクトリー金属（ＭｏやＷ）
に代表されるワード線４を被着し、リンやＡｓなどをイ
オン打込みすると、プレート８とワード線４の被着され
ていない活性領域にｎ+の拡散層１５が形成されてスイ
ッチトランジスタ２のソースとドレインになる。この後
リンを含んだいわゆるＣＶＤ法によるＰＳＧ１４を５０
０〜１０００ｎｍ被着し、Ａｌ電極で代表されるビット
線３の拡散層１５部への接続を行す処にコンタクト孔９
を形成し、ビット線３を選択的に被着する。

【００２０】このメモリセルにおいては、記憶容量とな
るキャパシタ１の領域１６は、図４の斜線で示される部
分であり、メモリセル自体が小さくなればまた領域１６
の部分も小さくなり、ゲート酸化膜１２を薄くしない限
り、前に説明した通りキャパシタ容量Ｃｓが小さくな
り、メモリ動作上大きな問題となる。

【００２１】本発明ではプレート８とワード線４（すな
わちスイッチ用ＭＯＳトランジスタ２のゲート）下の絶
縁膜は同じＳｉＯ₂膜１２としたが、キャパシタＣｓの
値を大きくすることを主目的とし、プレート８下の絶縁
膜はＳｉＯ₂とＳｉ₃Ｎ₄のどちらか一方あるいは両方を
用いて、１層〜３層構造の絶縁膜が用いられることもあ
る。

【００２２】本発明は、従来のこの構造の欠点を補な
い、平面面積を拡大することなくＣｓを増大することを
目的としている。

【００２３】以下実施例を用いて詳細に説明する。ま
ず、図６に本発明の１つの実施例の平面図を示す。図４
に示した従来型のメモリセルと対比して示すと、異なる
点は、活性領域７が凸起部であり、活性領域７をメモリ
セル間で分離する方法が、従来型では図５に示すように
フィールド酸化膜１１であったが、図７に示すように本
実施例では溝１７である（図７は図６のＡＡ断面図）。
活性領域７は溝１７と溝１７に埋め込まれたプレート８
ですべて囲われている。

【００２４】以下形成工程を簡単に記す。まず図８に示
すように、前述したＬＯＣＯＳ法によって５００〜１０
００ｎｍ厚のフィールドＳｉＯ₂膜１１を選択的に形成
する。このフィールドＳｉＯ₂膜は図９に示すようにＳ
ｉ基板表面に全体的にＳｉＯ₂膜を形成してから不必要
な部分をホトエッチング法等で除去しても同様に形成す
ることができる。本発明の説明では、ＬＯＣＯＳ法を用
いることとする。このＬＯＣＯＳ法によるフィールドＳ
ｉＯ₂膜１１は、メモリセル間の分離に用いるものでは
なく、メモリセルに接続されるセンスアンプ等の直接周
辺回路や、あるいは、種々のメモリセル動作をつかさど
るタイミングパルス群を発生する間接周辺回路部に所望
に応じて用いるものである。溝１７部は、ごく薄いゲー
ト酸化膜やキャパシタ絶縁膜を介してプレート８で覆わ
れているので、寄生容量が大きく、回路の高速動作には
不向きであり、これらの部分、特に間接周辺回路は従来
のＬＯＣＯＳ法によるフィールド絶縁膜１１を用いる方
が得策である。

【００２５】この後、図に示すようにＦやＣｌのガス例
えばＣＦ₄，ＳＦ₆，ＣＣｌ₄等を主成分あるいはこれら
にＨの入ったガスを主成分とした平行平板型プラズマエ
ッチングで、Ｓｉ基板１０の所定の部分にエッチ溝１７
を形成する。このプラズマエッチングのマスクは、通常
のホトレジストそのものでは、ホトレジスト自体もエッ
チングされて消失する場合があるので、予め、図８に示
した構造にＳｉ基板１０上にＳｉＯ₂，Ｓｉ₃Ｎ₄，ＣＶ
ＤＳｉＯ₂の順に膜を被着し、まず最上層のＣＶＤＳｉ
Ｏ₂をホトレジストマスクによりエッチングした後、そ
の下層のＳｉ₃Ｎ₄ ，ＳｉＯ₂をエッチングし、これらを
マスクとしてＳｉ基板１０をエッチングすればよい。こ
のＳｉ₃Ｎ₄膜は、マスクとしてのＣＶＤＳｉＯ₂を最終
的に除去する際に、フィールドＳｉＯ₂膜１１がエッチ
ングされるのを防ぐものである。従って、この目的に合
致するものなら他の膜でよい。少なくともこれらのＣＶ
ＤＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂の三層膜はマスク材であ
り、いずれは除去されてＳｉ基板上には残存しない。従
ってこの目的に添う場合には、マスク材を限定しない。
あるいは、すでに微細なビームを形成できなら、マスク
料がなくとも所望のエッチング溝１７を得ることもでき
る。

【００２６】エッチング溝１７の深さは、原理的にはほ
とんど制限がないが、溝の幅をＷM とすれば、深さＤM
は０．５ＷM〜５ＷM程度が現実的である。また溝の上端
部は角が鋭く電界集中のため絶縁耐圧が低下する場合が
あるので、溝を深く形成する前に溶液エッチングのよう
な等方性エッチングで角を丸めておくとよい。この溝１
７は、アイソレーションを兼ねるので、通常１０Ω−cm
のＳｉ基板１０を用いる場合には、溝１７の底にBoron
を１×１０¹¹〜１×１０¹³cm^-2の範囲でイオン打込み
し、その後の９００〜１０００℃のアニールによってア
イソレーション高濃度層２０が形成される。

【００２７】この後、キャパシタの絶縁膜を形成する。
この絶縁膜は、電気的に耐圧が高く、安定なものであれ
ば原理的にはその材料を選ばないが、従来から用いられ
ているものは、熱酸化ＳｉＯ₂，熱窒化Ｓｉ₃Ｎ₄，ＣＶ
ＤＳｉ₃Ｎ₄，ＣＶＤや反応性スパッタによるＴａ₂Ｏ₅，
Ｎｂ₂Ｏ₅，ＧｒＯ₂等がある。これらの膜を単層あるい
は多層としてもキャパシタ絶縁膜とすることができる。
本実施例では、ＳｉＯ₂とＳｉ₃Ｎ₄の重ね膜を用いた場
合を説明する。

【００２８】ドライエッチング（プラズマエッチングや
スパッタエッチング等）でＳｉ基板１０に形成した溝
は、溶液エッチングの場合と異なって多かれ少なかれＳ
ｉ基板１０に電気的、結晶的な損傷や汚染を与えてい
る。従ってドライエッチングした後、１０〜５００ｎｍ
程度、上記の損傷、汚染が実効的に問題とならない程度
まで溶液エッチングすればよい。溶液としては、ＮＨ₄
ＯＨ＋Ｈ₂Ｏ₂系や、ＨＦ＋ＨＮＯ₃系の水溶液がこの目
的によく合致している。

【００２９】この溶液エッチングで、Ｓｉ基板１０とそ
の溝１７の表面を除去したのち、キャパシタＳｉＯ₂膜
１８を５〜２０ｎｍ、よく知られた９００〜１２００
℃、酸化雰囲気での熱酸化によって形成する。この後６
５０〜８５０℃において、ＣＶＤ法によってキャパシタ
Ｓｉ₃Ｎ₄膜１９を５〜２０ｎｍ厚に被着する。これらの
膜厚は所望の単位面積当り容量と耐圧を勘案して設定す
るので、上記膜厚範囲を逸脱する場合もある。このＣＶ
ＤＳｉ₃Ｎ₄１９は、一般にその内部応力が１×１０¹⁰dy
n／cm²に達し、強大なるが故に、Ｓｉ基板１０に直接被
着すると、欠陥が生じて特性を損ねる。従って一般には
Ｓｉ₃Ｎ₄下にＳｉＯ₂を敷くことが行われる。Ｓｉ基板
１０を直接窒化してＳｉ₃Ｎ₄膜を形成する場合はこの限
りでなく、緻密で電気的耐圧の高い膜を得ることができ
るが、１０ｎｍより厚い膜を得るには、１時間を越える
反応時間を必要とする。また膜厚増加率も１０ｎｍを越
えると急速に低下することから、厚い膜を得るには適当
ではない。またこれらのＳｉ₃Ｎ₄膜１９はその表面を２
〜５ｎｍ熱酸化すると、Ｓｉ₃Ｎ₄膜１９のピンホール部
が厚く酸化されて、結果として絶縁耐圧を向上すること
ができるだけでなく、その上に形成される多結晶Ｓｉド
ライエッチングの際のオーバエッチ時のストッパーとも
なるので好都合である。

【００３０】この後図１２に示すように、多結晶Ｓｉで
代表されるプレート８を全面に被着する。

【００３１】ＣＶＤ法で被着した多結晶Ｓｉはよく溝１
７の内側までまわりこんで堆積するので、溝１７の側壁
部の多結晶Ｓｉも上面とほぼ同じ膜厚となる。その後こ
の多結晶ＳｉにＰＯＣｌ₃ガス等を用いてリンを熱拡散
する。

【００３２】エッチ溝１７の幅がＷMであるから、多結
晶Ｓｉ８の厚さをＴｓ₁とすると、ＷM＞２Ｔｓ₁の場合
には、図１２に示すような溝８０が残存する。この溝は
その上面に被着される絶縁膜やワード線４の加工や被着
状態に悪影響を及ぼすので、埋めた方がよい。本発明で
は、図１２に示すように同じ多結晶Ｓｉを厚さＴｓ₂で
全面に被着して、その後全面をよく知られたＣＦ₄やＳ
Ｆ₆ガスを用いるプラズマエッチングでＴｓ₂厚分だけ除
去すると、図１２に示すように多結晶Ｓｉ８１が丁度溝
に埋め込まれた形で残存し、上面が平坦となる。１回の
多結晶Ｓｉ８の堆積のみで溝が埋まる場合には、２回目
の堆積は必要がないが、プレート８は配線部として用い
るので、適当な厚さとしては１００〜５００ｎｍ程度で
ある。これで埋まらない場合は上記の説明のように多結
晶Ｓｉの２度堆積法を用いる。

【００３３】多結晶Ｓｉ８の上にそのまま２度目の多結
晶Ｓｉを被着して全面をエッチングすると、両者の境界
が融合しているので、エッチングの終点が定かでなくな
る。そこで第１層の多結晶Ｓｉ８の表面を５〜３０ｎｍ
熱酸化して両者の間にＳｉＯ₂層をはさむ。こうする
と、２層目の多結晶Ｓｉが全面にエッチされた状態で１
層目の多結晶Ｓｉ８上のＳｉＯ₂膜が露出され、一般に
多結晶ＳｉのプラズマエッチングはＳｉＯ₂のエッチン
グ速度より多結晶Ｓｉが１０倍以上大きいので、多少オ
ーバーエッチングを行っても第１層の多結晶Ｓｉ８はＳ
ｉＯ₂に保護されており、エッチングされることはな
い。

【００３４】その後、ホトエッチング法によって、プレ
ート８を形成し図１３に示すようにこれを酸化して１０
０〜４００ｎｍ厚の第１層間酸化膜１３を得る。この時
Ｓｉ₃Ｎ₄膜１９はほとんど酸化されない。この後第１層
間酸化膜１３をマスクとしてＳｉ₃Ｎ₄膜１９とＳｉＯ₂
膜１８をエッチングで除去し、８００〜１１５０℃の乾
燥酸素に１〜５％のＨＣｌを含んだ酸化によって１０〜
５０ｎｍ厚のゲート酸化膜１２を得る。その後、所望の
ＶTHをうるためBoronを必要な量だけイオン打込みし、
その後図１４に示すように所定の部分に、多結晶Ｓｉや
シリサイド（Ｍｏ₂Ｓｉ，Ｔａ₂Ｏ₅）等の単層あるいは
これらの重ね膜、さらにはＷやＭｏ等のリフラクトリー
金属などのゲート（ワード線４）を選択的に被着する。

【００３５】その後第１５図に示すように、Ａｓやリン
を６０〜１２０Ｋｅｙに加速して５×１０¹⁵〜２×１０
¹⁶／cm²程度イオン打込みすると、プレート８とゲート
４の被着されていない部分にｎ+のソース・ドレイン接
合層１５が形成される。さらにリンを４〜１０モル％含
んだＣＶＤＳｉＯ₂膜（ＣＶＤＰＳＧと略す）で代表
される第２層間絶縁膜１４を３００〜１０００ｎｍ厚に
被着し、９００〜１０００℃で熱処理して緻密化する。
その後、基板のｎ+層１５や、ゲート４，プレート８に
達する電極接続孔９を形成し、Ａｌで代表される電極３
を選択的に被着する。これによって、エッチ溝１７の側
壁をキャパシタの一部とした１トランジスタ型ダイナミ
ックメモリセルが構成できる。

【００３６】図１６に、この実施例によって形成した一
対のメモリセルの島かん図を示す。図６にその平面図を
示したが、図１６では煩雑を防ぐため、ワード線、ビッ
ト線、プレート等は除いて描いてある。プレート８は一
対のキャパシタ部１６１と、１６２およびスイッチトラ
ンジスタ２の一対のｎ+層のうち、キャパシタ１に接続
されているｎ+層１５１と１５２の側面にも全面的に被
着されているため、これらの１６１と１６２、および１
５１と１５２間さらにはビット線に接続されているｎ+
層１５３間を電気的に分離する必要がある。プレート８
は通常電源電圧ＶDDが印加されているため、このＶDDに
よっての側面が反転しない十分なる濃度を与えればよ
い。反転電圧ＶINVは、プレートと基板間にある絶縁膜
のフラットバンド電圧ＶFB、膜厚、誘電率および基板の
不純物濃度などによって異なるが、たとえば絶縁膜を３
００ÅのＳｉＯ₂、基板の不純物濃度を１×１０¹⁸cm^-3
とすれば、ＶINVは約６Ｖとなる。このＶINVを勘案し
て、ｎ+層１５１，１５３，１５２、キャパシタ部１６
１，１６２間に漏洩電流が生じないようにすればよい。
図１７にこの目的のために、アイソレーション高濃度層
２０を設ける本発明の実施例の１つを示す。すなわち、
溝１７１および１７２（これらの溝１７１，１７２は、
図６に示すように、活性領域７を囲んで互いに合体して
おり、図１６に示すように一対のメモリセルをとり囲ん
でいる。）を形成したのち、通常のイオン打込み法とそ
の後の高温（１０００〜１２５０℃）アニールによっ
て、アイソレーションウエル（井戸）２１を形成する。
その濃度はＳｉ基板表面で濃度が高く、底部で低いの
で、低い底部において十分前述のＶINVを大とする濃度
にすればよい。この工程の前後は問わないが、溝１７
（１７１，１７２）の底部にも図１０で述べたアイソレ
ーション高濃度層２０を設ける。この後図１１から図１
５で説明した前述の本発明の実施例と同様にして、図１
８に示す一対のメモリセルをうる。ｎ+層１５１，１５
２，１５３はすべてアイソレーションウエル（井戸）２
１によって囲まれているため、図１８に示した側面がす
べてＶDDを印加したプレートで囲まれていてもメモリセ
ル間に互いに漏洩電流は流れず互いを分離できる。

【００３７】本実施例に述べたメモリセルのキャパシタ
を抜き出して図１９に示す。説明を簡略化するために長
方体とし、上面をａ×ｂ、深さをｈとする。図４に示し
た従来の平面型のメモリセルのキャパシタ領域１６はａ
×ｂであるが、本発明の実施例では、側面まで用いるこ
とができるので、合計ａｂ＋２ｈ（ａ＋ｂ）となる。仮
にａ＝ｂ＝５μｍ，ｈ＝２μｍとすれば従来型のメモリ
セルのキャパシタ領域ＡCONV＝２５μｍ²、本発明のメ
モリセルのキャパシタ領域Ａ＝６５μｍ²（＝５×５＋
２×２（５＋５））となり、平面面積を拡大することな
く容易に何倍かのキャパシタ面積をうることができる。
これはまた、同じキャパシタ面積の場合には、本発明で
は平面面積を縮小できることを示しており、メモリの大
規模化にとって極めて有利であるといえる。

【００３８】以上述べた本発明の実施例では、メモリセ
ルのキャパシタは基本的に図１９に示した長方体であっ
た。本発明の趣旨は、Ｓｉ基板に堀り込んだ溝１７の側
壁を利用するものであるから、図２０を示すように、長
方体にキザミを形成すれば、更にキャパシタ面積Ａを増
加できる。図２１にこの実施例の算出例を示す。加工の
最小寸法をＬmmとし、このＬmmが１μｍとすると、ａ，
ｂ，ｈの値は図１９に示した例を用いると、上面は１７
μｍ²、側面は７２μｍ²となり、全体のキャパシタ面積
ＡはＡ＝８９μｍ²となる。これは、図１９に示した実
施例と比べてさらに大きなキャパシタ面積を得ることが
できた。従って、本発明の趣旨を徹底するためには、こ
のようにくし型のきざみを用いると、更に効果的であ
り、またくし型以外にも図１９に示した長方体の中に新
たな溝を設けることも効果がある。図２２〜図２４に本
発明の他の実施例を示す。図２２は１つあるいは２つ以
上の孔２２がある場合、図２３は１つの孔だが、この孔
の中に内部への突出部２３がある場合、さらに図２４は
孔の中に島状の突出柱２４がある場合である。いずれの
場合も各部の寸法は加工しうる最小寸法とすればよい。

【００３９】以上述べてきた本発明の実施例は、すべ
て、ＭＯＳ容量の反転層をメモリセルのキャパシタ１と
して用いたものである。さらにｎ+層−プレート８間の
キャパシタを用いた本発明の他の実施例を図２５に示
す。これは、図８に既述した溝１７の形成後、ホトエッ
チング法等で選択的にキャパシタ領域１６の部分に拡散
層１５と同じｎ+導電型の領域、すなわちキャパシタ電
極２５を形成する。方向性のあるイオン打込み法を用い
ると、溝の側壁部に不純物を添加するには、ＡｓやＰを
斜め方向に打込んだり、あるいは１０ＫｅＶ以下に加速
エネルギーを下げて、積極的にイオンによるスパッタリ
ングを利用して側壁部にＡｓやＰを添加する。あるい
は、通常よく用いられるＰＯＣｌ₃を用いた熱拡散法や
ＡｓやＰを含むＣＶＤガラスを選択的に被着してこれか
らＡｓやＰを拡散することもできる。

【００４０】本実施例の利点は、ＭＯＳ反転層を用いな
いため、プレート８の電位をいずれの電圧にもできるこ
とにある。たとえばこの電位を接地電位Ｖss（＝０Ｖ）
とすると、ｎ+層１５１，１５２，１５３，あるいはキ
ャパシタ部１６１，１６２を互いに電気的に分離する為
に、反転電圧ＶINVをたかだか１Ｖ程度にすることがで
きる。前述したＶDDの場合には、不純物濃度を１×１０
¹⁸cm^-3以上としたが、このＶssの場合には３００Åの絶
縁膜で、不純物濃度を６×１０¹⁵cm^-3以上とすればよ
い。従ってＶDDの場合に用いたアイソレーションウエル
２１を特に用いずとも濃度の高い基板１０を用いること
によって目的を達成することができる。以上説明した方
式を仮にＶssプレート方式と呼ぶことにする。

【００４１】また、このＶssプレート方式は、キャパシ
タ電極２５とプレート８との間の静電容量だけでなく、
Ｓｉ基板１０との間の空乏層容量が加わる。従って図２
６に示すような本発明の実施例が実現できる。すなわ
ち、ｎ+のキャパシタ電極２５の下部に基板と同導電型
のｐ型のキャパシタ高濃度層２６を設けることによって
電極２５下の空乏層を薄くすることができる。キャパシ
タ容量は、空乏層の厚さに反比例し、空乏層厚さは濃度
の平方根に反比例するので、濃度を高くするとキャパシ
タ容量は大となる。キャパシタ高濃度層はキャパシタ電
極２５を前述した方法によって形成する直前に、同様の
イオン打込みとその後のアニールによって形成すればよ
い。濃度を高くすると、ｎ+層のキャパシタ電極２５
と、キャパシタ高濃度層の間でブレークダウンを起すか
ら、キャパシタ電極２５の電位振幅に依存するが、この
電位振幅を５Ｖとすると、５×１０¹⁷cm^-3が最大濃度と
なる。これは平面的な接合の場合であり、接合の端部が
小さな曲率で曲っていると、この部分で電界集中が生じ
て、一般にブレークダウン電圧は下るので、現実的には
さらに低い不純物濃度を用いることが多い。

【００４２】以上説明してきた本発明の実施例は、すべ
て、キャパシタ１の一部とスイッチトランジスタ２をＳ
ｉ基板表面上に形成したものである。図６に見られるご
とく、キャパシタ領域１６は、メモリセル全平面のたか
だか３０〜４０％である。この低いキャパシタ領域占有
率をほぼ１００％にした本発明の実施例を以下に説明す
る。ここではまず、ＭＯＳキャパシタの反転層を用い、
プレートにＶDDを印加する例をもって説明する。

【００４３】図２７に本実施例の基本的概念構造図を示
す。Ｓｉ基板１０内はキャパシタ領域１６１，１６２で
占有し、これらの領域にまたがって絶縁膜を介してその
上に堆積成長させた単結晶Ｓｉ部つまり絶縁膜上エピタ
キシャル層（以下ＳＯＩ（Silicon On Insulator））中
にｎ+層１５１，１５２，１５３、およびスイッチトラ
ンジスタチャネル部２８１，２８２を形成するものであ
る。これによってＳｉ基板表面部はすべてキャパシタ領
域１６で覆われ、キャパシタ領域占有率を１００％にす
ることができ、メモリセルの微細化に極めて有利であ
る。以下精細な工程図によって本実施例を説明する。

【００４４】まず間接周辺部用にＬＯＣＯＳ法によって
厚いフィールド酸化膜を形成し（煩雑を防ぐため以下の
図には示さない）溝１７を今まで述べてきた方法によっ
て形成する。図２８に示すように、キャパシタＳｉＯ₂
膜１８、キャパシタＳｉ₃Ｎ₄ 膜１９をそれぞれ５〜５
０ｎｍ，５〜５０ｎｍ厚に被着する。これらの膜厚は薄
ければ薄い程単位面積当りのキャパシタ容量が大となる
が、これらの膜は膜内の電界が１×１０⁷Ｖ／cmを超え
ると永久破壊を超すことと、長期的な信頼性のためには
厚い方がより良い。また５ｎｍ以下になると直接トンネ
ル電流が次第に支配的となるので、５ｎｍ以下も困難で
ある。一方この実施例はＭＯＳ反転キャパシタを用いる
ので、通常はアイソレーション高濃度層２０をイオン打
込み等で形成する方がよい。

【００４５】その後図２９に示すように、溝１７が埋ま
るように、図１２で説明した方法を用いて多結晶Ｓｉの
プレート８を堆積する。その後通常のリソグラフィによ
って予め基板１０に接続する部分に基板接続孔２９をプ
レート８に形成する。

【００４６】その後図３０に示すようにプレート８を８
００〜１１００℃で所定の時間だけ熱酸化すると、第１
層間酸化１３を得る。このとき図２９に示した露出して
いるＳｉ₃Ｎ₄膜１９はほとんど酸化されない。従って、
第１層間酸化膜１３をマスクに、１８０℃の熱リン酸
や、ＣＦ₄等のフレオンガスを主成分とするプラズマエ
ッチング等で、Ｓｉ₃Ｎ₄膜１９をエッチングし、さらに
キャパシタＳｉＯ₂膜１８をＨＦ系エッチング液でエッ
チングする。こうして得られた構造が図３０に示すもの
である。

【００４７】この後、全体に多結晶Ｓｉを１００〜１０
００ｎｍ程度によく知られたＳｉＨ₄やＳｉＨ₂Ｃｌガス
等を用いて被着する。この後、Ｓｉ基板１０全体を、室
温から１０００℃の所定の温度に保っておき、ＣＷ−Ａ
ｒレーザーを用いて５〜１０Ｗのエネルギーで１５〜３
０μｍφのスポットを、１０〜５０cm／secの走査速度
で上記の多結晶Ｓｉ膜表面全体に照射すると、図３１に
示すようにこの多結晶Ｓｉは、Ｓｉ基板１０との接触部
から半径２０〜５０μｍの単結晶Ｓｉ、すなわち絶縁膜
上エピタキシャル層（ＳＯＩ層）２７を得る。

【００４８】ここでは、いわゆるＣＷレーザーを用いた
レーザーアニールを用いた例を示したが、最終的には、
スイッチトランジスタ２のチャネル部２８が単結晶とな
るだけでよく、レーザーアニール法以外にも、カーボン
ヒータを用いたアニール、電子線を用いたアニール等の
いずれの方法も用いることができる。

【００４９】また予めレーザーアニール前に堆積するＳ
ｉ膜は多結晶Ｓｉに限ることなく、通常の８００〜１２
００℃でのエピタキシャル成長を用いることもできる。
この場合には、接続孔２９の近傍２〜３μｍφのみ単結
晶となって、その周辺は多結晶となるので、この後上記
のアニールで全体あるいは少なくともトランジスタチャ
ネル部２８を単結晶とすればよい。

【００５０】本発明では、絶縁膜上に単結晶Ｓｉを成長
する方法は限定しない。

【００５１】また、ＳＯＩ結晶は、下地の絶縁膜との界
面に単結晶中よりは欠陥ができ易く、この部分が後に形
成するトランジスタのリーク電流を誘発する場合がある
ので、あらかじめ第１層間酸化膜１３の表面近傍に、イ
オン打込みや、ＢＮの拡散によって、Boronを添加して
おき、ＳＯＩ層２７の下面にBoronが添加されるように
しておくとよい。

【００５２】その後よく知られたホトリソグラフィなど
によって、少なくともスイッチトランジスタを形成する
部分を残すようにエッチングして、不必要なＳＯＬ層を
除去する。この平面図図３２に示す。

【００５３】このエッチングは、Ｓｉをエッチングする
あらゆる方法を用いることができる。ＨＦ−ＨＮＯ₃系
の溶液エッチング，ＣＦ₄やＳＦ₆ガス等を主成分とする
プラズマエッチング、あるいは特に（１１１）面のエッ
チング速度が遅いＫＯＨやヒドラジン等を用いた異方性
エッチングを行うことができる。特にこの異方性エッチ
ングは、ＳＯＩ層２７の上面が（１００）面であるとき
には、約５５度（（１００）面と（１１１）面のなす角
度）で、下端の広い台型に形成されるので、なだらかな
ＳＯＩ層の端部となり、その上に被着される種々の膜の
形成が容易となる利点を有する。

【００５４】この後、図３３に示すように、よく知られ
た熱酸化法等によってゲート酸化膜１２を形成し、所望
のＶTHをうるため必要な量だけBoronをイオン打込み
し、さらにワード線４（４１，４２）を選択的に被着す
る。この平面図を図３４に示す。

【００５５】その後、図３５に示すように、スイッチト
ランジスタのゲート（ワード線）４１，４２をマスクと
して、ＡｓやＰを６０〜１２０ＫｅＶに加速し、５×１
０¹⁵〜２×１０¹⁶ケ／cm²程度イオン打込みると、ｎ+の
ソース・ドレイン接合層１５１，１５２，１５３を形成
する。さらに、リンを４〜１０モル％含んだＣＶＤＳｉ
Ｏ₂膜（ＣＶＤＰＳＧと略す）で代表される第２層間
絶縁膜１４を３００〜１０００ｎｍ厚に被着し、９００
〜１０００℃で熱処理して緻密化する。その後ｎ+層１
５（１５１〜１５３）や、ゲート（４１〜４２）プレー
ト８に達する電極接続孔９を形成し、Ａｌで代表される
電極３を選択的に被着する。これによって、エッチ溝１
７の側壁を主たるキャパシタとした１トランジスタ型ダ
イナミックメモリセルが構成できる。

【００５６】図３６に、この実施例のメモリセルの鳥か
ん図を示す。図の煩雑さを避けるため、キャパシタ部１
６（１６１，１６２）とＳＯＩ部２７、接続孔９のみを
抜き出して示してある。

【００５７】この１対のメモリセルを、複数のアレーに
するには、図３７のように配列すればよい。煩雑を避け
るため、ＳＯＩ部２７、ワード線４、ビット線３、キャ
パシタ領域１６、基板接続孔２９、コンタクト孔９およ
び斜線で示したトランジスタチャネル部２８のみを示
す。

【００５８】この実施例は、折り返しビットライン構成
であるが、開放ビットライン構成の本発明の実施例を図
３８に示す。開放ビットライン構成は、ワード線４の配
列数が折り返しビットラインに比べて半分でよいので、
この点のみに着目すれば、有利となるが、回路の正常動
作の防げとなる雑音が相対的に大きい欠点を有する。本
実施例は全面のＳＯＩ部の所望の部分を単結晶化したの
ち不用の部分を除去したが、全面に多結晶Ｓｉを被着
し、まず不用の部分を除去した後、前述したレーザーア
ニール等によって所望の部分を単結晶化することも同様
に実施可能である。

【００５９】また本実施例は、不用のＳＯＩ部を除去す
る方法を用いたが、次に示す本発明の他の実施例のよう
に、不用の部分の一部を酸化膜に変える方法がある。す
なわち、図３１に示した工程をへたのち、図３９に示す
ように、必要な部分に１〜５０ｎｍ厚の下敷ＳｉＯ₂膜
３０を形成し、さらに５０〜２００ｎｍ厚のＬＯＣＯＳ
マスクＳｉ₃Ｎ₄膜３１を選択的に被着する。

【００６０】その後図４０に示すように８００〜１１０
０℃の湿式酸化を行い、所望のＳＯＩフィールド酸化膜
３２を得る。このときＳＯＩフィールド酸化膜３２が、
ＳＯＩ層２７をすべてＳｉＯ₂膜にかえない場合には、
よく知られたＬＯＣＯＳ法と同様に、通常Ｓｉ₃Ｎ₄膜３
１をマスクとし、Boronをイオン打込みし、チャネルス
トッパーとすることが行われる。その後Ｓｉ₃Ｎ₄膜３１
とＳｉＯ₂膜３０を除去し、図４０に示すようにゲート
酸化膜１２を形成し、ワード線（スイッチトランジスタ
のゲート）４１，４２を選択的に被着する。

【００６１】その後、図４１に示すように、図３５で説
明したソース・ドレイン形成をへて、第２層間絶縁膜１
４、コンタクト孔９、Ａｌのビット線３を選択的に被着
して、メモリセルが形成できる。

【００６２】本実施例は不用のＳＯＩ層を酸化膜にかえ
るため、不用のＳＯＩ層を除去する場合より段差が小さ
く、その上に被着する種々の膜の形成に有利なばかりで
なく、フィールドＳｉＯ₂膜３２があるため、下地のプ
レート８や、Ｓｉ基板１０との間の寄生容量が小さくな
る利点を有する。

【００６３】以上説明してきた本発明の実施例は、図３
７に示すように、一対のメモリセルに対して１つのコン
タクト孔９を介してビット線３に電気的に接続されてい
る。この場合には、一対の向い合ったワード線の間にコ
ンタクト孔９を形成しなければならないので、向い合っ
たワード線の間にパターン合せ余裕をもってコンタクト
孔を形成しなければならない。この合せ余裕は、メモリ
セルが微細化されると無視しえなくなるばかりでなく、
大きな障害となる。

【００６４】以下に述べる本発明の実施例は、このマス
ク合わせ余裕を原理的に０とする方法を提供するもので
ある。図４２に示すように、多結晶Ｓｉのワード線４１
と４２を最小加工寸法の間隔で形成する。このとき多結
晶Ｓｉには、リンあるいはＡｓのどちらか一方、あるい
は両方を５×１０²⁰〜２×１０²¹cm^-3添加しておく。そ
の後７００〜９５０℃で水蒸気を含んだ湿式酸化を行な
う。こうすると、不純物濃度が高い程酸化速度が大きい
ので、多結晶Ｓｉ４１，４２上には厚い酸化膜が形成さ
れ、ＳＯＩ２７上には相対的に薄い酸化膜が形成され
る。この後、全体に均一な酸化膜エッチングを、ＳＯＩ
２７上の酸化膜が除去されるまで行う。こうすると、図
４３に示すように、多結晶Ｓｉ４１，４２上にはエッチ
ングされて薄くはなったが、依然として被覆酸化膜３３
が多結晶Ｓｉ４１，４２のみを覆う形で形成される。

【００６５】その後、図４４に示すように、ソース・ド
レインを形成するＰやＡｓのイオン打込みを行い、ｎ+
１５１，１５２，１５３を形成し、ｎ+層１５３のみに
選択的に下敷多結晶Ｓｉ膜３４を被着し、第２層間絶縁
膜１４を被着する。さらに下敷多結晶Ｓｉ膜３４に達す
るコンタクト孔を形成し、ビット線３を選択的に被着す
ればメモリセルができる。

【００６６】図４１のワード線４１，４２間と、図４４
のワード線４１，４２間の距離は、１目瞭然で本実施例
の方が小さいことがわかる。

【００６７】本実施例は、多結晶ＳｉとＳＯＩ層の不純
物濃度の差を利用し、多結晶Ｓｉを自己整合的に自らの
酸化膜で覆う方法を提供したが、図４２に示したゲート
酸化膜１２の上部にＳｉ₃Ｎ₄膜を被着しておくと、この
不純物濃度の差を利用せずとも同構造が実現できる。す
なわち、これは図１３に示した方法と同様の方法であ
り、多結晶Ｓｉ４１，４２を酸化しても、ＳＯＩ層２７
上はＳｉ₃Ｎ₄膜が被着されているので酸化されずに、多
結晶Ｓｉ上のみ被覆酸化膜３３が形成される。その後の
工程は前実施例と同じで、最終的な構造は図４４に示し
た構造のうち、異なる部分はゲート酸化膜１２の部分が
ゲート酸化膜１２とその上に被着されたＳｉ₃Ｎ₄膜の２
層になっているのみである。

【００６８】以上説明した実施例は、すべて一対のメモ
リセルに共通なｎ+層１５３をもち、コンタクト孔９を
介してこれにＡｌのビット線３が接続されている場合で
ある。本発明の他の実施例として、少なくとも２対以上
のメモリセルに対して１つのコンタクト孔９とこれに接
続される一本のビット線３の場合を示す。

【００６９】図４５にその平面図を示すように、キャパ
シタ領域１６に基板接続孔２９を介して選択的にＳＯＩ
層２７を形成する。（また前述のように、全面にＳＯＩ
層を被着し、不用の部分はＬＯＣＯＳ法によってフィー
ルド酸化膜に変える方法も利用しうる。）この時、１，
２，…Ｎケのキャパシタ部１６をＳＯＩ層２７の引き出
し部３６で接続しておく。その後、接続部のＳＯＩに、
ＰやＡｓをよく知られたイオン打込みや拡散法によって
ｎ+層とし、これを図４５で示した多結晶Ｓｉビット線
３５とする。予めｎ+層とするのは、この上にまたがる
ワード線がマスクとなって、ソース・ドレイン形成工程
でもＰやＡｓが添加されないためである。この後図３１
〜図３５に述べた方法等によって、図４６に示すように
ワード線４とビット線３を形成すればよい。コンタクト
孔９はＮケのメモリセルにつき、たった１つであるの
で、コンタクト孔９を形成するためにメモリセル１つ１
つに合わせ余裕をとる必要がなく、高密度化に適する。

【００７０】本実施例は、メモリセル１つ１つからＳＯ
Ｉ層の引き出し部を設けたが、図４７に他の実施例を示
すように、一対のメモリセルに一つの引き出し部３６を
設けると、その分だけ引き出し部に費やす面積が小さく
なって高密度化に適する。

【００７１】またここでは、Ｎケのメモリセルを１つの
コンタクト孔９でビット線３と接続したが、１つのビッ
ト線に接続される全メモリセルをＮケとすると、ビット
線Ａｌは不必要となる。従って、メモリセル上ではＡｌ
の配線を行う必要がなくなるため、メモリセルＬＳＩを
形成することが容易となる。ＡｌはメモリＬＳＩの最上
層に近い部分に形成されるため、下地の凹凸によってＡ
ｌの加工精度が低下するばかりでなく、急俊な段差では
Ａｌの断線が発生するので、ＬＳＩの加工の中では最も
パターニングの難しい材料である。

【００７２】以上述べてきたＳＯＩ層を用いるメモリセ
ルは、次のような利点を有する。すなわち、スイッチト
ランジスタ部およびビット線が薄いＳＯＩ層にあるの
で、α粒子が入射してもＳＯＩ層中で電子−正孔対を作
る度合が小さく、耐α線に対して有利である。また、ス
イッチトランジスタのドレイン部１５３は、厚い酸化膜
１３の上に被着されているので、ビット線の寄生容量Ｃ
Dが小さい。メモリの信号対雑音比（Ｓ／Ｎ比）は、メ
モリセルのキャパシタ値ＣｓとＣDの比Ｃｓ／ＣDに略比
例するので、本発明では、Ｃｓを大とし、かつさらにＣ
Dを小とできるので、Ｃｓ／ＣD比は極めて改善され、メ
モリの動作マージンは大きく改善される。

【００７３】以上ＳＯＩ層を用いるメモリセルの実施例
を示したが、これらはすべてＭＯＳ反転層を用いたもの
である。すでに図２５，図２６に示したように、ＭＯＳ
反転層のかわりにｎ+層を用いることもできる。図４１
に示した構造に適用した実施例を図４８に示す。このｎ
+層であるキャパシタ電極２５（２５１，２５２）は予
め、溝１７を形成する前にメモリキャパシタを形成する
Ｓｉ基板１０全体に所望の厚さだけｎ+層を通常のイオ
ン打込みや拡散で形成することもできるし、キャパシタ
Ｓｉ₃Ｎ₄膜１９を形成した後、イオン打込みによって所
定の部分にｎ+層２５を形成することもできる。この間
ならどの工程の前後でもキャパシタ電極２５を形成する
ことができる。

【００７４】このキャパシタ電極２５を用いると、すで
に図２５の例で述べたように、プレート８にＶ_SS（接地
電位）を与えることもできる。この場合には、アイソレ
ーション高濃度層２０は選んだ基板濃度によっては不必
要である。

【００７５】またパッケージ等から発生するα線の最多
のエネルギーはＵやＴｈの４ＭｅＶ程度であり、これが
垂直に入射すると、Ｓｉ基板内で発生する電子−正孔対
の最も多く発生するのは最上面から２０μｍ程度とな
る。実際には、斜めから入射するので、必ずしも２０μ
ｍ深さではないが、数μｍ厚以下の領域で発生する電子
を除去してやれば、耐α線性能が向上する。

【００７６】従って、図４９に示すごとく、ｎ+のキャ
パシタ電極２５（２５１，２５２）の下にＰ型のキャパ
シタ高濃度層２６を設けると、α線によって発生した電
子に対する障壁となるばかりでなく、図２６に示した実
施例と同様に空乏層が縮まることによる空乏層容量の増
加が得られ、さらにＣｓが増大する。

【００７７】また、α線による電子と正孔の影響を軽減
するために、図４９に示した高濃度層２６をＳｉ基板と
みたて、Ｓｉ基板１０をｎ型とし、このｎ型基板と高濃
度層２６で形成する接合に逆バイアスをしておき（ｎ型
を＋、Ｐ型を−）、この接合の空乏層内で発した電子と
正孔をこの接合に電流として逃がしてやれば、さらに耐
α線性能が上昇する。

【００７８】またＳｉ基板１０を高濃度層２６よりさら
に高濃度にすると、基板内で発生した電子−正孔対が自
らで再結合して消滅する確率が高まり、耐α線に対する
性能が向上する。この場合には、Ｐ+型のＳｉ基板上に
エピタキシャル成長法でＰ型層を成長させ、このＰ型層
を基板としてメモリセルを形成すればよい。

【００７９】以上ＳＯＩを用いた実施例の説明では、キ
ャパシタを図２７に示すように直方体とした。これを図
２０〜図２４に示したように加工最小寸法Ｌmmでキザミ
を入れると、同様に大幅にキャパシタ面積ひいてはＣｓ
を増大させることができる。図５０にその鳥カン図を示
し、図５１にその平面図を示す。キャパシタ領域１６の
一辺が、まだＬmmの２〜３倍以上あるときは、すべてこ
のキザミを入れることができる。

【００８０】また以下に示す実施例では、最小加工ピッ
チの２倍のピッチでパターンが形成できる。すなわち図
５２に示すように１００〜１０００ｎｍ厚のフィールド
ＳｉＯ₂膜１１を加工ピッチ２Ｌmmで形成する。これは
全体に厚いＳｉＯ₂膜１１を形成し、不必要な部分をド
ライエッチングで除去し、さらにその後全体に薄いＳｉ
Ｏ₂膜１１１を形成すればよい。

【００８１】次に図５３に示すように、５０〜１０００
ｎｍ厚のＬＯＣＯＳＳｉ₃Ｎ₄膜３１を被着する。この
後図５４に示すように全体にＳｉ₃Ｎ₄膜３１をドライエ
ッチングすると、エッチングに方向性があることから、
フィールド酸化膜の端部にＳｉ₃Ｎ₄膜３１が残る。

【００８２】この後１００〜１０００ｎｍ厚に熱酸化す
ると、Ｓｉ₃Ｎ₄３１の被着されていないＳｉ基板上の薄
い酸化膜部に厚いフィールド酸化膜１１２が形成され
る。その後、図５６に示すようにＳｉ₃Ｎ₄膜３１を除去
し、薄い酸化膜１１１が除去されるまでエッチングす
る。これによって、ＬＯＣＯＳエッチマスク溝３６が形
成され、これらのＳｉＯ₂膜１１，１１２をマスクとし
てＳｉ基板１０をドライエッチングすると、図５７に示
すようにエッチ溝１７が形成される。このときエッチ溝
のピッチ溝１７が形成される。このときエッチ溝のピッ
チはＬmmとなり、図５２に示した最初のフィールド酸化
膜マスクのピッチ２Ｌmmの２倍となった。エッチ溝１７
の幅は少なくとも１００nmで、深さ５μｍ程度が可能で
ある。幅を拡げると深さも増す。幅を拡大するには、Ｓ
ｉ₃Ｎ₄膜３１の厚さを大とすればよいが、細い溝でもド
ライエッチ後、ＨＦ−ＨＮＯ₃系溶液エッチング液で拡
大することもできる。ドライエッチされたＳｉ表面は、
一般に汚染や結晶欠陥が発生しやすいので、溶液エッチ
ングはこれらの発生しやすい層を除去できる点で優れて
いる。

【００８３】また本実施例では、Ｓｉ₃Ｎ₄膜３１を利用
した方法を示したが、基本的にはドライエッチングのマ
スク材を予め加工したエッヂに残存させればよい。例え
ば、図５４に示した工程の後、ＳｉＯ₂膜をエッチング
で除去すると、図５８に示すようにＳｉ₃Ｎ₄膜３１のみ
が残存する。仮にＳｉ基板１０をエッチングし、かつＳ
ｉ₃Ｎ₄膜をエッチングしないドライエッチングを用いる
と、図５９に示すように図５７と逆パターンとなり、Ｓ
ｉ₃Ｎ₄膜の存在する下がエッチングされない。従って、
ドライエッチングの各種膜のエッチング速度を勘案し
て、マスク材料を選択すればよい。上記の方法で溝を形
成することにより、例えばキャパシタとして用いる溝の
側面積を効率的に増加することができる。

【００８４】以上説明した実施例は多くの選択肢あるプ
ロセスの中から選んでいる。従って各工程には種々な代
替案があるが、本発明は基板に形成した溝の側壁をキャ
パシタの一部とする基本概念は変らない。たとえば図２
９〜図３０に説明した基板接続孔の形成法は、キャパシ
タ絶縁膜の上層がＳｉ₃Ｎ₄膜１９で形成され、これが多
結晶Ｓｉのプレート８の酸化の際に酸化されないので本
方法が採用できる。

【００８５】たとえば図６０に示すように、キャパシタ
絶縁膜がＴａ₂Ｏ₅、ＮｂＯが８００〜１０００℃、酸素
雰囲気中の処理に耐えないような非耐酸化性膜３７であ
ると、多結晶Ｓｉプレート８を酸化して第１層間絶縁膜
を形成することができないので図６０に示すように、非
耐酸化性膜３７の端部を覆うようにＳｉ₃Ｎ₄膜で代表さ
れる耐酸化性第１層間絶縁膜３８を被着することにな
る。このとき基板接続孔９はプレート８や非耐酸化性絶
縁膜の孔と別個にパターン合せを必要とし、これらの孔
の間に合せ余裕を必要とする。また耐酸化性キャパシタ
絶縁膜でも同方法を採用することもできる。また本発明
は、ワード線４がメモリセルアレー内で連続的なゲート
として説明したが、図６１に示すように、メモリセル内
の多結晶Ｓｉのトランスファゲート３９を１つあるいは
複数ケに対して、コンタクト孔４０を介してＡｌのワー
ド線４で接続する方法もある。こうすると、従来から多
くの実績のある多結晶Ｓｉゲートの信頼性と、Ａｌの抵
抗の低いことから、高速のメモリのスイッチング時間を
うることができる。図６１は図４６に示した実施例の場
合を借りて説明したが、本発明の趣旨からすべてのメモ
リセルに適用しうる。

【００８６】また本発明の趣旨は、基板に堀り込んだ溝
の側壁をキャパシタの１部とすることにある。従って基
板の溝以外の部分、たとえば基板表面部、あるいは従来
から知られている多結晶Ｓｉ−Ｓｉ₃Ｎ₄膜−多結晶Ｓｉ
で構成される積層コンデンサーを基板表面上に形成し
て、これを側壁部のキャパシタと並列に接続してさらに
Ｃｓを大としても、本発明の趣旨は損われることはな
い。

【００８７】またスイッチトランジスタは、ＳＯＩ層中
でＳｉ基板と平行に形成されているが、図６２に示すよ
うにＳＯＩ層２７の縦方向に、トランジスタチャネル部
２８を形成することもできる。本縦型チャネルトランジ
スタは、以上説明してきたＳＯＩを用いるすべてのメモ
リセルに適用しうる。

【００８８】また、本発明は冒頭にも述べたように、ｎ
チャネル型ＭＯＳトランジスタを用いて説明したが、Ｐ
チャネル型にするにはすべての不純物の導電型を逆にす
る不純物を用いることで達成できる。リンやＡｓはＢや
Ａｌに、Ｂはリン，Ａｓ，Ｓｂなどに置換すればよい。

【００８９】以上本発明を詳細な実施例によって説明し
てきたが、スイッチトランジスタを基板面に形成したも
のでは同平面面積で従来型のメモリセルよりキャパシタ
容量Ｃｓで２〜３倍、ＳＯＩ層中に形成したものは数倍
のＣｓ増加を期待しうる。実際には、溝の形状の完全に
直平面で構成されるわけではなく、多少丸みを帯び、ま
た微細部でのリソグラフィの解像力低下のため設計形状
が正方形であったとしても、円形になる場合があるが、
この場合でもＣｓの減少は１０〜２０％にとどまる。

【００９０】α線によるダイナミックメモリの誤動作
は、Ｃｓが１０％増加しても１桁以上改善される場合が
多いので、Ｃｓの２倍以上の増加はその規模のメモリの
信頼性を上昇するばかりでなく、さらに大規模のメモリ
実現を可能とする。

【図面の簡単な説明】

【図１】従来のメモリセルを説明する図である。

【図２】従来のメモリセルを説明する図である。

【図３】従来のメモリセルを説明する図である。

【図４】従来のメモリセルを説明する図である。

【図５】従来のメモリセルを説明する図である。

【図６】本発明の実施例を示す図である。

【図７】本発明の実施例を示す図である。

【図８】本発明の実施例を示す図である。

【図９】本発明の実施例を示す図である。

【図１０】本発明の実施例を示す図である。

【図１１】本発明の実施例を示す図である。

【図１２】本発明の実施例を示す図である。

【図１３】本発明の実施例を示す図である。

【図１４】本発明の実施例を示す図である。

【図１５】本発明の実施例を示す図である。

【図１６】本発明の実施例を示す図である。

【図１７】本発明の実施例を示す図である。

【図１８】本発明の実施例を示す図である。

【図１９】本発明の実施例を示す図である。

【図２０】本発明の実施例を示す図である。

【図２１】本発明の実施例を示す図である。

【図２２】本発明の実施例を示す図である。

【図２３】本発明の実施例を示す図である。

【図２４】本発明の実施例を示す図である。

【図２５】本発明の実施例を示す図である。

【図２６】本発明の実施例を示す図である。

【図２７】本発明の実施例を示す図である。

【図２８】本発明の実施例を示す図である。

【図２９】本発明の実施例を示す図である。

【図３０】本発明の実施例を示す図である。

【図３１】本発明の実施例を示す図である。

【図３２】本発明の実施例を示す図である。

【図３３】本発明の実施例を示す図である。

【図３４】本発明の実施例を示す図である。

【図３５】本発明の実施例を示す図である。

【図３６】本発明の実施例を示す図である。

【図３７】本発明の実施例を示す図である。

【図３８】本発明の実施例を示す図である。

【図３９】本発明の実施例を示す図である。

【図４０】本発明の実施例を示す図である。

【図４１】本発明の実施例を示す図である。

【図４２】本発明の実施例を示す図である。

【図４３】本発明の実施例を示す図である。

【図４４】本発明の実施例を示す図である。

【図４５】本発明の実施例を示す図である。

【図４６】本発明の実施例を示す図である。

【図４７】本発明の実施例を示す図である。

【図４８】本発明の実施例を示す図である。

【図４９】本発明の実施例を示す図である。

【図５０】本発明の実施例を示す図である。

【図５１】本発明の実施例を示す図である。

【図５２】本発明の実施例を示す図である。

【図５３】本発明の実施例を示す図である。

【図５４】本発明の実施例を示す図である。

【図５５】本発明の実施例を示す図である。

【図５６】本発明の実施例を示す図である。

【図５７】本発明の実施例を示す図である。

【図５８】本発明の実施例を示す図である。

【図５９】本発明の実施例を示す図である。

【図６０】本発明の実施例を示す図である。

【図６１】本発明の実施例を示す図である。

【図６２】本発明の実施例を示す図である。

【符号の説明】

１……キャパシタ、２……スイッチトランジスタ、３…
…ビット線、４……ワード線、５……センスアンプ、６
……寄生容量、７……活性領域、８……プレート、９…
…コンタクト孔、１０……Ｓｉ基板、１１……フィール
ド酸化膜、１２……ゲート酸化膜、１３……第１層間絶
縁膜、１４……第２層間絶縁膜、１５……拡散層、１６
……キャパシタ領域、１７……溝、１８……キャパシタ
ＳｉＯ₂膜、１９……キャパシタＳｉ₃Ｎ₄膜、２０……
アイソレーション高濃度層、２１……アイソレーション
ウエル、２２……孔、２３……突出部、２４……突出
柱、２５……キャパシタ電極、２６……キャパシタ高濃
度層、２７……絶縁膜上エピタキシャル層（ＳＯＩ）、
２８……スイッチトランジスタチャネル部、２９……基
板接続孔、３０……下敷ＳｉＯ₂膜、３１……ＬＯＣＯ
Ｓ・Ｓｉ₃Ｎ₄膜、３２……ＳＯＩフィールド酸化膜、３
３……被覆酸化膜、３４……下敷多結晶Ｓｉ膜、３５…
…多結晶Ｓｉビット線、３６……ＬＯＣＯＳエッチマス
ク溝、３７……非耐酸化性絶縁膜、３８……耐酸化性第
１層間絶縁膜、３９……トランスファーゲート、３９…
…トランスファーゲート接続孔。

───────────────────────────────────────────────────── フロントページの続き (72)発明者田村誠男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者宮尾正信東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭55−63827（ＪＰ，Ａ) 特開昭56−112734（ＪＰ，Ａ) 特開昭58−71638（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１のエッチング速度を有する材料からな
り、最小加工寸法幅を有し、最小加工ピッチで繰返す第
１のパターンを基板上に形成する工程と、前記第１のエ
ッチング速度と異なる第２のエッチング速度を有する材
料からなる第２のパターンを前記第１のパターンのそれ
ぞれの側壁に形成する工程と、前記第２のパターンをマ
スクとして熱酸化することにより第３のパターンを形成
する工程と、前記第２のパターンを除去する工程と、前
記第１のパターン及び第３のパターンをマスクとして方
向性のあるドライエッチングをすることにより前記基板
に溝を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項２】第１のエッチング速度を有する材料からな
り、最小加工寸法幅を有し、最小加工ピッチで繰返す第
１のパターンを基板上に形成する工程と、前記第１のエ
ッチング速度と異なる第２のエッチング速度を有する材
料からなる第２のパターンを前記第１のパターンのそれ
ぞれの側壁に形成する工程と、前記第２のパターンをマ
スクとして熱酸化することにより第３のパターンを形成
する工程と、前記第１および第３のパターンを除去する
工程と、前記第２のパターンをマスクとして方向性のあ
るドライエッチングをすることにより前記基板に溝を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項３】上記１のパターンは酸化膜であり、上記第
２のパターンは窒化膜であり、上記第３のパターンは酸
化膜であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
【請求項４】上記１のパターンは酸化膜であり、上記第
２のパターンは窒化膜であり、上記第３のパターンは酸
化膜であることを特徴とする特許請求の範囲第２項記載
の半導体装置の製造方法。