JPH03268357A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、半導体装置の製造方法に係り、特に絶縁ゲー
ト型電界効果トランジスタ（以下ＭＯ３）ランジスタ）
を用いたＭＯＳメモリ等に好適な製造方法に係ランジス
タ型ダイナミックＭＯＳメモリ等に好適な製造方法に関
する。 ［０００２］

【従来の技術】

ＭＯＳダイナミックメモリは、１９７０年代初頭にＩＫ
ｂのダイナミックランダムアクセスメモリ（以下ｄＲＡ
Ｍと略す）が発売されてから、３年に４倍の大規模化が
達成されてきた。しかるに、このメモリチップを入れる
パッケージは、主に１６ビンＤＩＰ　（デュアルインパ
ッケージ）が用いられてきており、チップを入れるキャ
ビティザイズも制限されていることから、メモリチップ
も４倍の大規模化に伴なってもたかだか１．４倍にしか
増大していない。従って、１託憶容量たる１ビット分の
メモリセル面積も大規模化に伴なって、犬きぐ減少して
おり４倍の大規模化に伴なって約１／３に微小化してい
る。キャパシタの容量ＣはＣ＝εＡ／ｌ（ここでε：絶
縁膜の誘電率、Ａ：キャパシタ面積、ｔ：絶縁膜厚）で
表わされるので、面積Ａが１／３になれば、εとｔが同
じである限りＣも又１／３になる。記憶容量としての信
号量Ｓは、電荷量Ｑに比例しており、二〇〇はＣと電圧
■との積であることから、Ａが１Ｊｚさくなれば比例し
てＱも小さくなり、信号Ｓはそれに伴なって小さくなる
。

【０００３］ 雑音をＮとすれば、Ｓ／Ｎ比はＳの減少に伴なって小さ
くなり、回路動作上大きな問題となる。従って通常は減
少分をｔの減少分で補なってきており、４Ｋｂ１６Ｋｂ
、６４Ｋｂと大規模化されるに伴ない、１例として典型
的なＳｉ○２膜厚は１１００ｎ、７５ｎｍ、５０ｎｍと
薄くなッテきた。 ［０００４］ さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によってＳｉ基板内に約２０
０ｆＣの電荷が発生して、これが雑音となることが確認
され、信号量としてのＱも、はぼ２００ｆＣ以下にする
ことが高信頼動作上困難となってきた。 ［０００５］ 従って絶縁膜をさらに加速して薄くすることが実行され
ておき、今度は、絶縁であり、従って１０ｎｍのＳｉＣ
２はＩＯＶ印加によってほとんど永久破壊を起すかある
いは劣化する。また長期信頼性を考慮すると、最大破壊
電圧よりなるべく小さな電圧で用いることが肝要となる
。 ［０００６］ 【発明が解決しようとする課題】 従来の半導体装置の製造方法では、最小加工寸法でしか
加工することができなかった。 ［０００７］ 本発明はメモリセルの微小化に伴なうα粒子による擾乱
、Ｓ／Ｎ比の悪化、絶縁耐圧の問題の深刻化に対処する
ため、メモリセルを微小化してもなお絶縁膜厚を減少す
ることなく、キャパシタ面積Ａを保つか、あるいは増大
する方法に、極めて有用な半導体装置の製造方法を提供
するものである。 ［０００８］

【課題を解決するための手段】

本発明は、基板上に第１のパターンを形成する工程と、
該第１のパターンの側壁に第２のパターンを形成する工
程と、該第２のパターンをマスクとして熱酸化すること
により第３のパターンを形成する工程とを含む半導体装
置の製造方法、であり、更に、上記熱酸化の後、上記第
２のパターンを除去する半導体装置の製造方法、であり
、更に、上記第２のパターンを除去した後、上記第１の
パターンと上記第３のパターンとをマスクとして上記基
板をニツチングする半導体装置の製造方法、であり、更
に、上記第」のパターンは酸化膜であり、上記第２のパ
ターンは窒化膜であり、上記第３のパターンは酸化膜で
あることを特徴とする請求項１乃至請求項３のいずれか
に記載の半導体装置の製造方法である。 ［０００９］ また本発明は、基板上に第１のパターンを形成する工程
と、該第１のパターンの側壁に第２のパターンを形成す
る工程と、該第２のパターンをマスクとして熱酸化する
ことにより第３のパターンを形成する工程とを含む半導
体装置の製造方法、であり、更に、上記熱酸化の後、上
記第１および第３のパターンを除去する半導体装置の製
造方法、であり、更に、上記第１および第３のパターン
を除去した後、上記第２のパターンをマスクとして上記
基板をニッチングする半導体装置の製造方法、であり、
更に、上記第１のパターンは酸化膜であり、上記第２の
パターンは窒化膜であり、上記第３のパターンは酸化膜
である半導体装置の製造方法である。 ［００１０］

【作用１ 上記工程を用いることにより、第２のパターンの膜厚制
御によって、この膜厚に対応した最小加工寸法以下のパ
ターン形成が可能となる。 ［００１１３ 【実施例］ 以下に説明する実施例は、Ｓｉ基板に掘り込んだ溝の側
壁部をキャパシタの電極面の主要部として用いることに
より、平面面積を増大することなく電極面積を増大する
ものである。これによって絶縁膜を薄くして、その絶縁
膜の破壊を増大させることなく、所望のキャパシタ容量
を得ることができる。また、別の実施例では、スイッチ
トランジスタをＳｉ基板の上部へ形成することにより、
Ｓｉ基板をすべてキャパシタ形成に利用しうる構造も開
示される。 ［００１２］ 図１は、１トランジスタ型ダイナミツクメモリセルの構
成図を示すものであり電荷を貯えるキャパシタ１とスイ
ッチ用ＭＯ３）ランジスタ２で構成され、スイッチトラ
ンジスタのドレインはビット線３に接続されており、ゲ
ートはワード線４に接続されている。 ［００１３］ キャパシタ１に貯えた信号電荷を、スイッチトランジス
タ２によって読み出すことによって動作が行われる。実
際のＮビットのメモリを構成するには、メモリアレーを
構成するが、大別して以下に述べる２つの方法がある。 図２には信号を差動でとり出すセンスアンプ５に対し、
両側にビット線３１と３２を配列するいわゆる゛開放ビ
ット線゛構成を示す。これは−本のワード線４１に対し
て一方のビット線３１のみが電気的に交叉しているもの
であり、ビット線３１と３２の信号の差をセンスアンプ
５で検出するものである。 ［００１４］ 図３は他方の“折り返しビットライゾ゛構成を示すもの
であり、センスアンプ５に接続されている二本のビット
線３１．３２が、平行に配列されており、−本のワード
線４１が二本のビット線３１．３２と交叉している。 ［００１５］ 後述する本発明の実施例は、主に折り返しビットライン
構成の場合を示すが、同様に開放ビットライン構成にも
適用可能である。 【００１６】 図２１図３に示すようにビット線３−２の寄生容量６の
値をＣＤとし、メモリセルのキャパシタ１−２の値をＣ
ｓとすれば、このメモリアレーの主要な性能指標の一つ
がＣｓ／ＣＤとなる。このメモリアレーのＳ／Ｎ比はＣ
ｓ／ＣＤと一対一対応しており、メモリセルのキャパシ
タの値を大きくすると同時に、ビットライン３の寄生容
量ＣＤを小さくすることも同様にＳ／Ｎを向上すること
になる。 ［００１７］ 図４に折り返しビットライン方式のメモリセルの平面の
１例を示す。通常１１００ｎ以上の厚いフィールド酸化
膜に囲まれた活性領域７の一部がキャパシタを形成する
ため、プレート８で覆われている。スイッチトランジス
タを形成する部分と、Ｓｉ基板上のドレインへビット線
電極接続を行うコンタクト孔９の部分４０は、プレート
が選択的に除去されており、この部分にワード線４１．
４２が被着されて、スイッチトランジスタ２を形成して
いる。理解を助けるために、図５には、図４のＡＡで示
した部分の断面図を示す。 ［００１８］ 以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｐチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすればよ
い。 ［００１９］ ｐ型１０Ω−ｃｍ程度のＳｉ基板１０上に、通常は１０
０〜１１０００ｎ厚程度膜１２を熱酸化法などによって
Ｓｉ基板１０上に形成する。この後リンやＡｓを添加し
た多結晶Ｓｉに代表されるプレート８を選択的に被着し
、この多結晶Ｓｉのプレート８を酸化し、第１層間酸化
膜１３を形成する。しかる後に、多結晶ＳｉやＭＯシワ
サイドやあるいはりフラクトリー金属（ＭｏやＷ）に代
表され６ワード線４を被着し、リンやＡｓなどをイオン
打込みすると、プレート８とワード線４の被着されてい
ない活性領域にｎ＋の拡散層１５が形成されてスイッチ
トランジスタ２のソースとドレインになる。この後リン
を含んだいわゆるＣＶＤ法によるＰＳＧ１４を５００〜
１１０００ｎ被着し、Ａ１電極で代表されるビット線３
の拡散層１５部への接続を行す処にコンタクト孔９を形
成し、ビット線３を選択的に被着する。 ［００２０１ このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は、図４の斜線で示され２部分であり、メ
モリセル自体が小さくなればまた領域１６の部分も小さ
くなり、ゲート酸化膜１２を薄くしない限り、前に説明
した通りキャパシタ容量Ｃｓが小さくなり、メ・モリ動
作上大きな問題となる。 ［００２１］ 本発明ではプレート８とワード線４（すなわちスイッチ
用ＭＯ３）ランジスタ２のゲート）下の絶縁膜は同じＳ
ｉ○２膜１２としたが、キャパシタＣｓの値を大きくす
ることを主目的とし、プレート８下の絶縁膜はＳｉＯ２
とＳｉ３Ｎ４のどちらか一方あるいは両方を用いて、１
層〜３層構造の絶縁膜が用いられることもある。 ［００２２］ 本発明は、従来のこの構造の欠点を補ない、平面面積を
拡大することなくＣｓを増大することを目的としている
。 ［００２３］ 以下実施例を用いて詳細に説明する。まず、図６に本発
明の１つの実施例の平面図を示す。図４に示した従来型
のメモリセルと対比して示すと、異なる点は、活性領域
７が凸起部であり、活性領域７をメモリセル間で分離す
る方法が、従来型では図５に示すようにフィールド酸化
膜１１であったが、図７に示すように本実施例では溝１
７である（図７は図６のＡＡ断面図）。活性領域７は溝
１７と溝１７に埋め込まれたプレート８ですべて囲われ
ている。 ［００２４］ 以下形成工程を簡単に記す。まず図８に示すように、前
述したＬＯＣＯ３法によって５００〜１１０００ｎ厚の
フィールドＳｉＯ２膜１１を選択的に形成する。このフ
ィールドＳｉＯ２膜は図９に示すようにＳｉ基板表面に
全体的にＳｉＯ２膜を形成してから不必要な部分をホト
エツチング法等で除去しても同様に形成することができ
る。本発明の説明では、ＬＯＣＯ３法を用いることとす
る。このＬＯＣＯ８法によるフィールドＳ　１０２膜１
１は、メモリセル間の分離に用いるものではなく、メモ
リセルに接続されるセンスアンプ等の直接周辺回路や、
あるいは、種々のメモリセル動作をつかさどるタイミン
グパルス群を発生する間接周辺回路部に所望に応じて用
いるものである。溝１７部は、ごく薄いゲート酸化膜や
キャパシタ絶縁膜を介してプレート８で覆われているの
で、寄生容量が大きく、回路の高速動作には不向きであ
り、これらの部分、特に間接周辺回路は従来のＬｏｃｏ
ｓ法によるフィールド絶縁膜１１を用いる方が得策であ
る。 ［００２５］ この後、図に示すようにＦやＣ１のガス例えばＣＦ　Ｓ
Ｆ　Ｃ０１４等を主４“　　　６゛ 成分あるいはこれらにＨの入ったガスを主成分とした平
行平板型プラズマエツチングで、Ｓｉ基板１０の所定の
部分にエッチ溝１７を形成する。このプラズマエツチン
グのマスクは、通常のホトレジストそのものでは、ホト
レジスト自体もエツチングされて消失する場合があるの
で、予め、図８に示した構造にＳｉ基板１０上にＳｉＯ
Ｓｉ　　Ｎ　　ＣＶＤＳｉ○２の順に膜を被着し、まず
最上層のＣ■２“　　　３４゛ Ｄ　Ｓ　１０２をホトレジストマスクによりエツチング
した後、その下層の５ｉ３Ｎ４Ｓ　１０２をエツチング
し、これらをマスクとしてＳｉ基板１０をエツチングす
ればよい。このＳｉ　　Ｎ膜は、マスクとしてのＣＶＤ
Ｓｉ○２を最終的に除去す４ る際に、フィールドＳ　１０２膜１１がエツチングされ
るのを防ぐものである。従って、この目的に合致するも
のなら他の膜でよい。少なくともこれらのＣＶＤ５ｉ０
　／Ｓｉ　　Ｎ　／Ｓｉ○２の三層膜はマスク材であり
、いずれは除去されてＳｉ２　　　３４ 。あるいは、すでに微細なビームを形成できなら、マス
ク料がなくとも所望のエツチング溝１７を得ることもで
きる。 ［００２６］ エツチング溝１７の深さは、原理的にはほとんど制限が
ないが、溝の幅をＷＭとすれば、深さＤＭは領５　ＷＭ
’−５ＷＭ程度が現実的である。また溝の上端部は角が
鋭く電界集中のため絶縁耐圧が低下する場合があるので
、溝を深く形成する前に溶液エツチングのような等方性
エツチングで角を丸めておくとよい。この溝１７は、ア
イソレーションを兼ねるので、通常１０Ω−ｃｍのＳｉ
基板１０を用いる場合には、溝１７の底にＢｏｒｏｎを
１×１０〜１×１０１３ｃｍ−２の範囲でイオン打１ 込みし、その後の９００〜１０００℃のアニールによっ
てアイソレーション高濃度層２０が形成される。 ［００２７］ この後、キャパシタの絶縁膜を形成する。この絶縁膜は
、電気的に耐圧が高く安定なものであれば原理的にはそ
の材料を選ばないが、従来から用いられているものは、
熱酸化ＳｉＯ熱窒化Ｓｉ　　Ｎ　　ＣＶＤＳｉ３Ｎ４．
ＣＶＤや反応性２＝　　　　　　　　３　４’ スパッタによるＴａ　　〇−Ｎｂ　○−、Ｇｒ○２等が
ある。これらの膜を単層ある２　ｂ゛　　　２　Φ いは多層としてもキャパシタ絶縁膜とすることができる
。本実施例では、ＳｉＣ２とＳｉ３Ｎ４の重ね膜を用い
た場合を説明する。 ［００２８］ ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｉ基板１０に形成した溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な損傷や汚染を与えている。従ってドライ
エツチングした後、１０〜５００ｎｍ程度、上記の損傷
、汚染が実効的に問題とならない程度まで溶液エツチン
グすればよい。溶液としては、ＮＨｉ、○Ｈ＋Ｈ２Ｏ２
系や、ＨＦ＋ＨＮＯ３系の水溶液がこの目的によく合致
している。 ［００２９］ この溶液エツチングで、Ｓｉ基板１０とその溝１７の表
面を除去したのち、キャパシタＳｉ○２膜１８を５〜２
０ｎｍ、よく知られた９００〜１２００℃、酸化雰囲気
での熱酸化によって形成する。この後６５０〜８５０℃
において、Ｃ■Ｄ法によってキャパシタＳｉ３Ｎ４膜１
９を５〜２０ｎｍ厚に被着する。これらの膜厚は所望の
単位面積当り容量と耐圧を勘案して設定するので、上記
膜厚範囲を逸脱する場合もある。このＣＶＤＳｉ３Ｎ４
１９は、一般にその内部応力が１×１０１０ｄｙｎ／Ｃ
ｍ２に達し、強大なるが故に、Ｓｉ基板１０に直接被着
すると、欠陥が生じて特性を損ねる。従って一般にはＳ
ｉ　　Ｎ下にＳｉＯ２を敷くことが行われ４ る。Ｓｉ基板１０を直接窒化してＳｉ３Ｎ４膜を形成す
る場合はこの限りでなく、緻密で電気的耐圧の高い膜を
得ることができるが、１０ｎｍより厚い膜を得るには、
１時間を越える反応時間を必要とする。また膜厚増加率
も１０ｎｍを越えると急速に低下することから、厚い膜
を得るには適当ではない。またこれらのＳｉ部が厚く酸
化されて、結果として絶縁耐圧を向上することができる
だけでなく、その上に形成される多結晶Ｓｉドライエツ
チングの際のオーバエッチ時のストッパーともなるので
好都合である。 ［００３０］ この後図１２に示すように、多結晶Ｓｉで代表されるプ
レート８を全面に被着する。 ［００３１］ ＣＶＤ法で被着した多結晶Ｓｉばよく溝１７の内側まで
まわりこんで堆積するので、溝１７の側壁部の多結晶Ｓ
ｉも上面とほぼ同じ膜厚となる。その後この多結晶Ｓｉ
にＰＯＣｌ３ガス等を用いてリンを熱拡散する。 ［００３２］ エッチ溝１７の幅がＷＭであるから、多結晶Ｓｉ′８の
厚さをＴＳｌとすると、ＷＭ＞２ＴＳ１の場合には、図
１２に示すような溝８０が残存する。この溝はその上面
に被着される絶縁膜やワード線４の加工や被着状態に悪
影響を及ぼすので、埋めた方がよい。本発明では、図１
２に示すように同じ多結晶Ｓｉを厚さＴＳ２で全面に被
着して、その後全面をよく知られたＣＦ４やＳ　Ｆ　６
ガスを用いるプラズマエツチングでＴＳ２厚分だけ除去
すると、図１２に示すように多結晶５ｉ８１が丁度溝に
埋め込まれた形で残存し、上面が平坦となる。１回の多
結晶Ｓｉ８の堆部として用いるので、適当な厚さとして
は１００〜５００ｎｍ程度である。これで埋まらない場
合は上記の説明のように多結晶Ｓｉの２度堆積法を用い
る。

【００３３】 多結晶Ｓｉ８の上にそのまま２度目の多結晶Ｓｉを被着
して全面をエツチングすると、両者の境界が融合してい
るので、エツチングの終点が定かでなくなる。 そこで第１層の多結晶Ｓｉ８の表面を５〜３０ｎｍ熱酸
化して両者の間にＳｉＯ２層をはさむ。こうすると、２
層目の多結晶Ｓｉが全面にエッチされた状態で１層目の
多結晶Ｓｉ８上のＳｉＯ２膜が露出され、一般に多結晶
ＳｉのプラズマエツチングはＳ　１０２のエツチング速
度より多結晶Ｓｉが１０倍以上大きいので、多少オーバ
ーエツチングを行っても第１層の多結晶Ｓｉ８はＳｉＯ
２に保護されており、エツチングされることはない。 ［００３４］ その後、ホトエツチング法によって、プレート８を形成
し図１３に示すようにこれを酸化して１００〜４００ｎ
ｍ厚の第１層間酸化膜１３を得る。この時５ｉ３Ｎｔ１
９はほとんど酸化されない。この後第１層間酸化膜１３
をマスクとしてＳｉ３Ｎ４膜１９とＳｉ○２膜１８全１
８チングで除去し、８００〜１１５０℃の乾燥酸素に１
〜５％のＨＣＩを含んだ酸化によって１０〜５０ｎｒｎ
厚のゲート酸化膜１２を得る。その後、所望のＶＴＨを
うるためＢｏｒｏｎを必要な量だけイオン打込みし、そ
の後回１４に示すように所定の部分に、多結晶Ｓｉやシ
リサイド（Ｍｏ２Ｓｉ、Ｔａ２０３）等の単層あるいは
これらの重ね膜、さらにはＷやＭＯ等のりフラクトリー
金属などのゲート（ワード線４）を選択的に被着する。 ［００３５］ その後第１５図に示すように、Ａｓやリンを６０〜１２
０Ｋｅｙに加速して５×１０１５〜２×１０１６／Ｃｍ
２程度イオン打込みすると、プレート８とゲート４の被
着されていない部分にｎ＋のソース・ドレイン接合層１
５が形成される。さらにリンを４〜１０モル％含んだＣ
ＶＤＳｉＯ２膜（ＣｖＤ　ＰＳＧと略す）で代表される
第２層間絶縁膜１４を３００〜１１０００ｎ厚に被着し
、９００〜１０００℃で熱処理して緻密化する。その後
、基板のｎ＋層１５や、ゲート４．プレート８に達する
電極接続孔９を形成し、Ａ１で代表される電極３を選択
的に被着する。これによって、エッチ溝１７の側壁をキ
ャパシタの一部とした１トランジスタ型ダイナミツクメ
モリセルが構成できる。 ［００３６］ 図１６に、この実施例によって形成した一対のメモリセ
ルの鳥かん図を示す。 図６にその平面図を示したが、図１６では煩雑を防ぐた
め、ワード線、ビット線プレート等は除いて描いである
。プレート８は一対のキャパシタ部１６１と、１６２お
よびスイッチトランジスタ２の一対のｎ生理のうち、キ
ャパシタ１に接続されているｎ生理１５１と１５２の側
面にも全面的に被着されているなめ、これらの１６１と
１６２、および１５１と１５２間さらにはビット線に接
続されているｎ生理１５３間を電気的に分離する必要が
ある。プレート８は通常電源電圧ＶＤＤが印加されてい
るため、このＶＤＤによっての側面が反転しない十分な
る濃度を与えればよい。反転電圧ＶＩＮＶは、プレート
と基板間にある絶縁膜のフラットバンド電圧ＶＦＢ、膜
厚、誘電率および基板の不純物濃度などによって異なる
が、れば、ＶＩＮＶハ約６■とナル。コ（７）　Ｖ　Ｉ
ＮＶを勘案シテ、ｎ生理１５１，１５３，１５２、キャ
パシタ部１６１，１６２間に漏洩電流が生じないように
すればよい。 図１７にこの目的のために、アイソレーション高濃度層
２０を設ける本発明の実施例の１つを示す。すなわち、
溝１７１および１７２（これらの溝１７１，１７２は、
図６に示すように、活性領域７を囲んで互いに合体して
おり、図１６に示すように一対のメモリセルをとり囲ん
でいる。）を形成したのち、通常のイオン打込み法とそ
の後の高温（１０００〜１２５０℃）アニールによって
、アイソレーションウェル（井戸）２１を形成する。そ
の濃度はＳｉ基板表面で濃度が高く、底部で低いので、
低い底部において十分前述のＶ　ＩＮＶを犬とする濃度
にすればよい。この工程の前後は問わないが、溝１７　
（１７１，１７２）の底部にも図１０で述べたアイソレ
ーション高濃度層２０を設ける。この後回１１から図１
５で説明した前述の本発明の実施例と同様にして、図１
８に示す一対のメモリセルをうる。ｎ−４１５１，１５
２，１５３はすべてアイソレーションウェル（井戸）２
１によって囲まれているため、図１８に示した側面がす
べてＶＤＤを印加したフレートで囲まれていてもメモリ
セル間に互いに漏洩電流は流れず互いを分離できる。 ［００３７］ 本実施例に述べたメモリセルのキャパシタを抜き出して
図１９に示す。説明を簡略化するために長方体とし、上
面をａＸｂ、深さをｈとする。図４に示した従来の平面
型のメモリセルのキャパシタ領域１６はａＸｂであるが
、本発明の実施例では、側面まで用いることができるの
で、合計ａｂ＋２ｈ　（ａ＋ｂ）となる。 仮にａ＝ｂ＝５μｍ、ｈ＝２μｍとすれば従来型のメモ
リセルのキャパシタ領域ＡＣＯＮＶ−２５μｍ、本発明
のメモリセルのキャパシタ面積Ａ＝６５μｍ２（＝５Ｘ
５＋２Ｘ２　（５＋５））となり、平面面積を拡大する
ことなく容易に何倍かのキャパシタ面積をうることかで
きる。これはまた、同じキャパシタ面積の場合には、本
発明では平面面積を縮小できることを示しており、メモ
リの大規模化にとって極めて有利であるといえる。 ［００３８］ 以上述べた本発明の実施例では、メモリセルのキャパシ
タは基本的に図１９に示した長方体であった。本発明の
趣旨は、Ｓｉ基板に掘り込んだ溝１７の側壁を利用する
ものであるから、図２０を示すように、長方体にキザミ
を形成すれば、更にキャパシタ面積Ａを増加できる。図
２１にこの実施例の算出例を示す。加工の最小寸法をＬ
ｍｍとし、このＬｍｍが１μｍとすると、ａ、ｂ、ｈの
値は図１９に示した例を用いると、上面は１７μｍ、側
面は７２μｍ２となり、全体のキャパシタ面積ＡはＡ＝
８９μｍ２となる。これは、図１９に示した実施例と比
べてさらに大きなキャパシタ面積を得ることができた。 従って、本発明の趣旨を徹底するためには、このように
くし型のきざみを用いると、更に効果的であり、またく
し型以外にも図１９に示した長方体の中に新たな溝を設
けることも効果がある。図２２〜図２４に本発明の他の
実施例を示す。 図２２は１つあるいは２つ以上の孔２２がある場合、図
２３は１つの孔だが、この孔の中に内部への突出部２３
がある場合、さらに図２４は孔の中に島状の突出柱２４
がある場合である。いずれの場合も各部の寸法は加工し
うる最小寸法とすればよい。 ［００３９］ 以上述べてきた本発明の実施例は、すべて、ＭＯ５容量
の反転層をメモリセルのキャパシタ１として用いたもの
である。さらにｎ生理−プレート８間のキャンにシタを
用いた本発明の他の実施例を図２５に示す。これは、図
８に既述した溝１７の形成後、ホトエツチング法等で選
択的にキャパシタ領域１６の部分に拡散層１５と同じｎ
十導電型の領域、すなわちキャパシタ電極２５を形成す
る。方向性のあるイオン打込み法を用いると、溝の側壁
部に不純物を添加するには、ＡｓやＰを斜め方向に打込
んだり、あるいは１０ＫｅＶ以下に加速エネルギーを下
げて積極的にイオンによるスパッタリングを利用して側
壁部にＡｓやＰを添加する。あるいは、通常よく用いら
れるＰＯＣｌ　　を用いた熱拡散法やＡｓやＰを含むＣ
ＶＤガラスを選択的に被着してこれからＡｓやＰを拡散
することもできる。 ［００４０１ 本実施例の利点は、ＭＯ３反転層を用いないため、プレ
ート８の電位をＸ／）ずれの電圧にもできることにある
。たとえばこの電位を接地電位Ｖｓｓ（＝ＯＶ）とする
と、ｎ＋層１５１，１５２，１５３．あるいはキャパシ
タ部１６１，１６２を互いに電気的に分離する為に、反
転電圧ＶＩＮＶをたかだか１■程度にすることができる
。前述したＶＤＤの場合には、不純物濃度を１×１０１
８ｃｍ−３以上としたが、このＶｓｓの場合には３００
人の絶縁膜で、不純物濃度を６×１０１５ｃｍ−３以上
とすればよい。従ってＶＤＤの場合に用いたアイソレー
ションウェル２１を特に用し）ずとも濃度の高い基板１
０を用いることによって目的を達成することができる。 以上説明した方式を仮にＶｓｓプレート方式と呼ぶこと
にする。 ［００４１］ また、このＶＳＳプレート方式は、キャパシタ電極２５
とプレート８との間の静電容量だけでなく、Ｓｉ基板１
０との間の空乏層容量が加わる。従って図２６に示すよ
うな本発明の実施例が実現できる。すなわち、ｎ＋のキ
ャパシタ電極２５の下部に基板と同導電型のｐ型のキャ
パシタ高濃度層２６を設けることによって電極２５下の
空乏層を薄くすることができる。キャパシタ容量は、空
乏層の厚さに反比例し、空乏層厚さは濃度の平方根に反
比例するので、濃度を高くするとキャパシタ容量は犬と
なる。キャパシタ高濃度層はキャパシタ電極２５を前述
した方法によって形成する直前に、同様のイオン打込み
とその後のアニールによって形成すればよい。濃度を高
くすると、ｎ生理のキャパシタ電極２５と、キャパシタ
高濃度層の間でブレークダウンを起すから、キャパシタ
電極２５の電位振幅に依存するが、この電位振幅を５Ｖ
とすると、５×１０１７ｃｍ−３が最大濃度となる。 これは平面的な接合の場合であり、接合の端部が小さな
曲率で曲っていると、この部分で電界集中が生じて、一
般にブレークダウン電圧は下るので、現実的にはさらに
低い不純物濃度を用いることが多い。 ［００４２］ 以上説明してきた本発明の実施例は、すべて、キャパシ
タ１の一部とスイッチトランジスタ２をＳｉ基板表面上
に形成したものである。図６に見られるごとくキャパシ
タ領域１６は、メモリセル全平面のたかだか３０〜４０
％である。この低いキャパシタ領域占有率をほぼ１００
％にした本発明の実施例を以下に説明する。ここではま
ず、ＭＯＳキャパシタの反転層を用い、プレートにＶＤ
Ｄを印加する例をもって説明する。 ［００４３］ 図２７に本実施例の基本的概念構造図を示す。Ｓｉ基板
１０内はキャパシタ領域１６１，１６２で占有し、これ
らの領域にまたがって絶縁膜を介してその上に堆積成長
させた単結晶Ｓｉ部つまり絶縁膜上エピタキシャル層（
以下Ｓ○Ｉ　（Ｓｉ１ｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）　）中にｎ生理１５１，１５２，１５３、および
スイッチトランジスタチャネル部２８１，２８２を形成
するものである。これによってＳｉ基板表面部はすべて
キャパシタ領域１６で覆われ、キャパシタ領域占有率を
１００％にすることができ、メモリセルの微細化に極め
て有利である。以下精細な工程図によって本実施例を説
明する。 ［００４４］ まず間接周辺部用にＬＯＣＯ３法によって厚いフィール
ド酸化膜を形成しく煩雑を防ぐため以下の図には示さな
い）溝１７を今まで述べてきた方法によって形成する。 図２８に示すように、キャパシタＳｉ○２膜１８、キャ
パシタＳｉ３Ｎ４膜１９をそれぞれ５〜５０ｎｍ、５〜
５０ｎｍ厚に被着する。これらの膜厚は薄ければ薄い程
単位面積当りのキャパシタ容量が犬となるが、これらの
膜は膜内の電界がｌＸ１０７Ｖ／ａｍを超えると永久破
壊を超すことと、長期的な信頼性のためには厚い方がよ
り良い。また５ｎｍ以下になると直接トンネル電流が次
第に支配的となるので、５ｎｍ以下も困難である。一方
この実施例はＭＯ３反転キャパシタを用いるので、通常
はアイソレーション高濃度層２０をイオン打込み等で形
成する方がよい。 ［００４５］ その後図２９に示すように、溝１７が埋まるように、図
１２で説明した方法を用いて多結晶Ｓｉのプレート８を
堆積する。その後通常のリングラフィによって予め基板
１０に接続する部分に基板接続孔２９をプレート８に形
成する。

【Ｏ○４６】 その後図３０に示すようにプレート８を８００〜１１０
０℃で所定の時間だけ熱酸化すると、第１層間酸化１３
を得る。このとき図２９に示した露出しているＳｉ　　
Ｎ膜１９はほとんど酸化されない。従って、第１層間酸
化膜１３をマスク４ に、１８０℃の熱リン酸や、ＣＦ４等のフレオンガスを
主成分とするプラズマエツチング等で、Ｓｉ３Ｎ４膜１
９をエツチングし、さらにキャパシタＳｉ○２膜１８を
ＨＦ系エツチング液でエツチングする。こうして得られ
た構造が図３０に示すものである。

【○０４７】 この後、全体に多結晶Ｓｉを１００〜１１０００ｎ程度
によく知られたＳｉＨ４やＳ　Ｉ　Ｈ２Ｃｌガス等を用
いて被着する。この後、Ｓｉ基板１０全体を、室温から
１０００℃の所定の温度に保っておき、ＣＷ−Ａｒレー
ザーを用いて５〜１０Ｗのエネルギーで１５〜３０μｍ
φのスポットを、１ｏ〜５０　ｃｍ／ｓｅｅの走査速度
で上記の多結晶Ｓｉ膜表面全体に照射すると、図３１に
示すようにこの多結晶Ｓｉは、Ｓｉ基板１０との接触部
から半径２０〜５０μｍの単結晶Ｓｉ、すなわち絶縁膜
上ニビタキシャル層（ＳＯＩ層）２７を得る。 ［００４８］ ここでは、いわゆるＣＷレーザーを用いたレーザーアニ
ールを用いた例を示したが、最終的には、スイッチトラ
ンジスタ２のチャネル部２８が単結晶となるだけでよく
、レーザーアニール法以外にも、カーボンヒータを用い
たアニール、電子線を用いたアニール等のいずれの方法
も用いることができる。 ［００４９］ また予めレーザーアニール前に堆積するＳｉ膜は多結晶
Ｓｉに限ることなく、通常の８００〜１２００℃でのエ
ピタキシャル成長を用いることもできる。この場合には
、接続孔２９の近傍２〜３μｍφのみ単結晶となって、
その周辺は多結晶となるので、この後上記のアニールで
全体あるいは少なくともトランジスタチャネル部２８を
単結晶とすればよい。 ［００５０］ 本発明では、絶縁膜上に単結晶Ｓｉを成長する方法は限
定しない。 ［００５１］ また、ＳＯＩ結晶は、下地の絶縁膜との界面に単結晶中
よりは欠陥ができ易くこの部分が後に形成するトランジ
スタのリーク電流を誘発する場合があるのであらかじめ
第１層間酸化膜１３の表面近傍に、イオン打込みや、Ｂ
Ｈの拡散によって、Ｂｏｒｏｎを添加しておき、８０１
層２７の下面にＢｏｒｏｎが添加されるようにしておく
とよい。 ［００５２］ その後よく知られたホトリソグラフィなどによって、少
なくともスイッチトランジスタを形成する部分を残すよ
うにエツチングして、不必要なＳＱＬ層を除去する。こ
の平面図図３２に示す。 ［００５３］ このエツチングは、Ｓｉをエツチングするあらゆる方法
を用いることができる。ＨＦ−ＨＮＯ３系の溶液エツチ
ング、ＣＦ４やＳＦ６ガス等を主成分とするプラズマエ
ツチング、あるいは特に（１１１）面のエツチング速度
が遅いＫＯＨやヒドラジン等を用いた異方性エツチング
を行うことができる。特にこの異方性エツチングは、Ｓ
○工層２７の上面が（１００）面であるときには、約５
５度（（１０ｏ）面と（１１１）面のなす角度）で、下
端の広い臼型に形成されるので、なだらかなＳＯＩ層の
端部となり、その上に被着される種々の膜の形成が容易
となる利点を有する。 ［００５４］ １２を形成し、所望のＶＴＨをうるため必要な量だけＢ
ｏｒｏｎをイオン打込みし、さ ［００５５］ 〜２×１０１６ケ／ｃｍ２程度イオン打込みると、ｎ＋
のソース ドレイン接合層１５ って、 エッチ溝１７の側壁を主たるキャパシタとした１トラン
ジスタ型ダイナミ ツクメモリセルが構成できる。 ［００５６］ 出して示しである。 ［００５７］ この１対のメモリセルを、 複数のアレーにするには、 図３７のように配列すれ ばよい。煩雑を避けるため、 ８０１部２７、 ワード線４、 ピッ ト線３、 キャパシ タ領域１６、基板接続孔２９、 コンタクト孔９および斜線で示したトランジスタチャネ
ル部２８のみを示す。 ［００５８］ 利となるが、回路の正常動作の防げとなる雑音が相対的
に大きい欠点を有する。 本実施例は全面の８０１部の所望の部分を単結晶化した
のち不用の部分を除去したが、全面に多結晶Ｓｉを被着
し、まず不用の部分を除去した後、前述したレーザーア
ニール等によって所望の部分を単結晶化することも同様
に実施可能である。 ［００５９］ また本実施例は、不用の８０１部を除去する方法を用い
たが、次に示す本発明の他の実施例のように、不用の部
分の一部を酸化膜に変える方法がある。すなわち、図３
１に示した工程をへたのち、図３９に示すように、必要
な部分に１〜５０ｎｍ厚の下敷ＳｉＯ２膜３０を形成し
、さらに５０〜２００ｎｍ厚のＬＯＣＯＳマスクＳｉ３
Ｎ４膜３１を膜板１に被着する。 ［００６０］ その後回４０に示すように８００〜１１００℃の湿式酸
化を行い、所望のＳＯ■フィールド酸化膜３２を得る。 このときＳ○■フィールド酸化膜３２が、Ｓ○工％２７
をすべてＳ　ｌ　０２膜にかえない場合には、よく知ら
れたＬＯＣＯ５法と同様に、通常Ｓ　ｉ３　Ｎ　４膜３
１をマスクとして、Ｂｏｒｏｎをイオン打込みし、チャ
ネルストッパーとすることが行われる。その後Ｓｉ３Ｎ
４膜３１とＳ　ｉ０２膜３０を除去し、図４０に示すよ
うにゲート酸化膜１２を形成し、ワード線（スイッチト
ランジスタのゲート）４１．４２を選択的に被着する。 ［００６１］ その後、図４１に示すように、図３５で説明したソース
・ドレイン形成をへて第２層間絶縁膜１４、コンタクト
孔９、ＡＩのビット線３を選択的に被着してメモリセル
が形成できる。 ［００６２） 本実施例は不用のＳ○工層を酸化膜にかえるため、不用
のＳＯＩ層を除去する場合より段差が小さく、その上に
被着する種々の膜の形成に有利なばかりでなくフィール
ドＳ　ｌ　０２膜３２があるため、下地のプレート８や
、Ｓｉ基板１０との間の寄生容量が小さくなる利点を有
する。 ［００６３］ 以上説明してきた本発明の実施例は、図３７に示すよう
に、一対のメモリセルに対して１つのコンタクト孔９を
介してビット線３に電気的に接続されている。 この場合には、一対の向い合ったワード線の間にコンタ
クト孔９を形成しなげればならないので、向い合ったワ
ード線の間にパターン合せ余裕をもってコンタクト孔を
形成しなげればならない。この合せ余裕は、メモリセル
が微細化されると無視しえなくなるばかりでなく、大き
な障害となる。 ［００６４］ 以下に述べる本発明の実施例は、このマスク合わせ余裕
を原理的に０とする方法を提供するものである。図４２
に示すように、多結晶Ｓｉのワード線４１と４２を最小
加工寸法の間隔で形成する。このとき多結晶Ｓｉには、
リンあるいはＡＳのどちらか一方、あるいは両方を５×
１０２０〜２　Ｘ　１０２１ｃｍ−３添加しておく。 その後７００〜９５０℃で水蒸気を含んだ湿式酸化を行
なう。こうすると、不純物濃度が高い程酸化速度が大き
いので、多結晶５ｉ４１．４２上には厚い酸化膜が形成
され、Ｓ○Ｉ２７上には相対的に薄い酸化膜が形成され
る。この後、全体に均一な酸化膜エツチングを、Ｓ○Ｉ
２７上の酸化膜が除去されるまで行う。こうすると、図
４３に示すように、多結晶５ｉ４１．４２上にはエツチ
ングされて薄くはなったが、依然として被覆酸化膜３３
が多結晶５ｉ４１．４２のみを覆う形で形成される。 ［００６５］ その後、図４４に示すように、ソース・ドレインを形成
するＰやＡｓのイオン打込みを行い、ｎ＋１５１，１５
２，１５３を形成し、ｎ＋層１５３のみに選択的に下敷
多結晶Ｓｉ膜３４を被着し、第２層間絶縁膜１４を被着
する。さらに下敷多結晶Ｓｉ膜３４に達するコンタクト
孔を形成し、ビット線３を選択的に被着すればメモリセ
ルができる。 ［００６６］ 図４１のワード線４１．４２間と、図４４のワード線４
１．４２間の距離は、１目瞭然で本実施例の方が小さい
ことがわかる。

【００６７】 本実施例は、多結晶Ｓｉと８０１層の不純物濃度の差を
利用して、多結晶Ｓｉを自己整合的に自らの酸化膜で覆
う方法を提供したが、図４２に示したゲート酸化膜１２
の上部に５１３Ｎ４膜を被着しておくと、この不純物濃
度の差を利用せずども同構造が実現できる。すなわち、
これは図１３に示した方法と同様の方法であり、多結晶
５ｉ４１．４２を酸化しても、Ｓ○工層２７上はＳｉ３
Ｎ４膜が被着されているので酸化されずに、多結晶Ｓｉ
上のみ被覆酸化膜３３が形成される。 その後の工程は前実施例と同じで、最終的な構造は図４
４に示した構造のうち、異なる部分はゲート酸化膜１２
の部分がゲート酸化膜１２とその上に被着されたＳｉ３
Ｎ４膜の２層になっているのみである。 ［００６８］ 以上説明した実施例は、すべて一対のメモリセルに共通
なｎ−層１５３をもちコンタクト孔９を介してこれにＡ
１のビット線３が接続されている場合である。本発明の
他の実施例として、少なくとも２対以上のメモリセルに
対して１つのコンタクト孔９とこれに接続される一本の
ビット線３の場合を示す。 ［００６９］ 図４５にその平面図を示すように、キャパシタ領域１６
に基板接続孔２９を介して選択的に８０１層２７を形成
する。（また前述のように、全面に８０１層を被着し、
不用の部分はＬＯＣＯ３法によってフィールド酸化膜に
変える方法も利用しうる。）この時、１，２．・・・Ｎ
ヶのキャパシタ部１６を８０１層２７の引き出し部３６
で接続しておく。その後、接続部のＳ○工に、ＰやＡｓ
をよく知られたイオン打込みや拡散法によってｎ半畳と
し、これを図４５で示した多結晶Ｓｉビット線３５とす
る。予めｎ半畳とするのは、この上にまたがるワード線
がマスクとなって、ソース・ドレイン形成工程でもＰや
Ａｓが添加されないためである。この後回３１〜図３５
に述べた方法等によって、図４６に示すようにワード線
４とビット線３を形成すればよい。コンタクト孔９はＮ
ヶのメモリセルにつき、たった１つであるので、コンタ
クト孔９を形成するためにメモリセル１つ１つに合わせ
余裕をとる必要がなく、高密度化に適する。 ［００７０］ 本実施例は、メモリセル１つ１つからＳ○工層の引き出
し部を設けたが、図４７に他の実施例を示すように、一
対のメモリセルに一つの引き出し部３６を設けると、そ
の分だけ引き出し部に費やす面積が１Ｊｚさくなって高
密度化に適する。 ［００７１］ またここでは、Ｎヶのメモリセルを１つのコンタクト孔
９でビット線３と接続したが、１つのビット線に接続さ
れる全メモリセルをＮヶとすると、ビット線Ａ１は不必
要となる。従って、メモリセル上ではＡ１の配線を行う
必要がなくなるため、メモリＬＳＩを形成することが容
易となる。ＡＩはメモリＬＳＩの最上層に近い部分に形
成されるため、下地の凹凸によってＡｌの加工精度が低
下するばかりでなく、急俊な段差ではＡ１の断線が発生
するので、ＬＳＩの加工の中では最もパターニングの難
しい材料である。 ［００７２］ 以上述べてきたＳＯＩ層を用いるメモリセルは、次のよ
うな利点を有する。すなわち、スイッチトランジスタ部
およびビット線が薄いＳＯＩ層にあるので、α粒子が入
射してもＳ○工層中で電子−正孔対を作る度合が／ＪＸ
さく、耐α線に対して有利である。また、スイッチトラ
ンジスタのドレイン部１５３は、厚い酸化膜１３の上に
被着されているので、ビット線の寄生容量ＣＤが小さい
。メモリの信号対雑音比（Ｓ／Ｎ比）は、メモリセルの
キャパシタ値ＣｓとＣＤの比Ｃｓ／ＣＤに略比例するの
で、本発明では、Ｃｓを大とし、かつさらにＣＤを小と
できるので、Ｃｓ／ＣＤ比は極めて改善され、メモリの
動作マージンは大きく改善される［００７３］ 以上８０１層を用いるメモリセルの実施例を示したが、
これらはすべてＭＯ５反転層を用いたものである。すで
に図２５９図２６に示したように、ＭＯ３反転層のかわ
りにｎ＋層を用いることもできる。図４１に示した構造
に適用した実施例を図４８に示す。このｎ半畳であるキ
ャパシタ電極２５　（２５１，２５２）は予め、溝１７
を形成する前にメモリキャパシタを形成するＳｉ基板１
０全体に所望の厚さだげｎ＋層を通常のイオン打込みや
拡散で形成することもできるし、キ層２５を形成するこ
ともできる。この間ならどの工程の前後でもキャパシタ
電極２５を形成することができる。 ［００７４］ このキャパシタ電極２５を用いると、すでに図２５の例
で述べたように、プレート８にＶｓｓ　（接地電位）を
与えることもできる。この場合には、アイソレーション
高濃度層２０は選んだ基板濃度によっては不必要である
。 ［００７５］ またパッケージ等から発生するα線の最多のエネルギー
はＵやＴｈの４　Ｍ　ｅ　Ｖ程度であり、これが垂直に
入射すると、Ｓｉ基板内で発生する電子−正孔対の最も
多く発生するのは最上面から２０μｍ程度となる。実際
には、斜めから入射するので、必ずしも２０μｍ深さで
はないが、数μｍ厚以下の領域で発生する電子を除去し
てやれば、耐α線性能が同上する。 ［００７６］ 従って、図４９に示すごとく、ｎ＋のキャパシタ電極２
５　（２５１，２５２）の下にｐ５のキャパシタ高濃度
層２６を設けると、α線によって発生した電子に対する
障壁となるばかりでなく、図２６に示した実施例と同様
に空乏層が縮まることによる空乏層容量の増加が得られ
、さらにＣｓが増大する。 ［００７７） また、α線による電子と正孔の影響を軽減するために、
図４９に示した高濃度層２６をＳｉ基板とみたて、Ｓｉ
基板１０をｎ型とし、このｎ型基板と高濃度層２６で形
成する接合に逆バイアスをしておき（ｎ型を＋、Ｐ型を
−）　この接合の空乏層内で発した電子と正孔をこの接
合に電流として逃がしてやれば、さらに耐α線性能が上
昇する。 ［００７８］ またＳｉ基板１０を高濃度層２６よりさらに高濃度にす
ると、基板内で発生した電子−正孔対が自らで再結合し
て消滅する確率が高まり、耐α線に対する性能が向上す
る。この場合には、Ｐ＋型のＳｉ基板上にエピタキシャ
ル成長法でＰ型層を成長させ、このＰ型層を基板として
メモリセルを形成すればよい。 ［００７９］ 以上Ｓ○■を用いた実施例の説明では、キャパシタを図
２７に示すように直方体とした。これを図２０〜図２４
に示したように加工最小寸法Ｌｍｍでキザミを入れると
、同様に大幅にキャパシタ面積ひいてはＣｓを増大させ
ることができる。 図５０にその鳥カン図を示し、図５１にその平面図を示
す。キャパシタ領域１６の一辺が、まだＬｍｍの２〜３
倍以上あるときは、すべてこのキザミを入れることがで
きる。 ［００８０］ また以下に示す実施例では、最小加工ピッチの２倍のピ
ッチでパターンが形成できる。すなわち図５２に示すよ
うに１００〜１１０００ｎ厚のフィールドＳｉ○２膜１
１を加工ピッチ２Ｌｍｍで形成する。これは全体に厚い
Ｓｉ○２膜１１全１１し、不必要な部分をドライエツチ
ングで除去し、さらにその後全体に薄ＸＪ）Ｓｉ○２膜
１１１を形成すればよい。 ［００８１］ 次に図５３に示すように、５０〜１１０００ｎ厚のＬＯ
ＣＯ８Ｓｉ３Ｎ４膜３１を被着する。この後回５４に示
すように全体にＳｉ３Ｎ４膜厚３１をドライエツチング
すると、エツチングに方向性があることから、フィール
ド酸化膜の端部にＳｉ３Ｎ４膜３１が残る。 ［００８２］ この後１００〜１１０００ｎ厚に熱酸化すると、５ｉ３
Ｎ４３１の被着されていないＳｉ基板上の薄い酸化膜部
に厚いフィールド酸化膜１１２が形成される。その後、
図５６に示すようにＳｉ３Ｎ４膜３１を除去し、薄い酸
化膜１１１が除去されるまでエツチングする。これによ
って、ＬＯＧＯＳエッチマスク溝３６が形成され、これ
らのＳｉ○２膜１１全１１２をマスクとしてＳｉ基板１
０をドライエツチングすると、図５７に示すようにエッ
チ溝１７が形成される。このときエッチ溝のピッチ溝１
７が形成される。このときエッチ溝のピッチはＬｍｍと
なり、図５２に示した最初のフィールド酸化膜マスクの
ピッチ２Ｌｍｍの２倍となった。エッチ溝１７の幅は少
なくとも１１００ｎで、深さ５μｍ程度が可能である。 幅を拡が、細い溝でもドライエッチ後、ＨＦ−ＨＮ○３
系溶液エツチング液で拡大することもできる。ドライニ
ッチされたＳｉ表面は、一般に汚染や結晶欠陥が発生し
やすいので、溶液エツチングはこれらの発生しやすい層
を除去できる点で優れている。 ［００８３］ また本実施例では、５１３Ｎ４膜３１を利用した方法を
示したが、基本的にはドライエツチングのマスク材を予
め加工したエッチに残存させればよい。例えば、図５４
に示した工程の後、ＳｉＣ２膜をエツチングで除去する
と、図５８に示すようにＳｉ３Ｎ４膜３１のみが残存す
る。仮にＳｉ基板１０をエツチングし、かつＳｉ３Ｎ４
膜をエツチングしないドライエツチングを用いると、図
５９に示すように図５７と逆パターンとなり、５１３Ｎ
４膜の存在する下がエツチングされない。 従って、ドライエツチングの各種族のエツチング速度を
勘案して、マスク材料を選択すればよい。 ［００８４］ 以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従って各工程には種々な代替案があるが
、本発明は基板に形成した溝の側壁をキャパシタの一部
とする基本概念は変らない。たとえば図２９〜図３０に
説明した基板接続孔の形成法は、キャパシタ絶縁膜の上
層がＳｉ３Ｎ４膜１９で形成され、これが多Ｕ晶Ｓｉの
プレート８の酸化の際に酸化されないので本方法が採用
できる。 ［００８５］ たとえば図６０に示すように、キャパシタ絶縁膜がＴａ
２０５、ＮｂＯが８００〜１０００℃、酸素雰囲気中の
処理に耐えないような非耐酸化性膜３７であると多結晶
Ｓｉプレート８を酸化して第１層間絶縁膜を形成するこ
とができないので図６０に示すように、非耐酸化性膜３
７の端部を覆うようにＳｉ３Ｎ４膜で代表される耐酸化
性第１層間絶縁膜３８を被着することになる。このとき
基板接続孔９はプレート８や非耐酸化性絶縁膜の孔と別
個にパターン合ぜを必要とし、これらの孔の間に合せ余
裕を必要とする。また耐酸化性キャパシタ絶縁膜でも同
方法を採用することもできる。 また本発明は、ワード線４がメモリセルアレー内で連続
的なゲートとして説明したが、図６１に示すように、メ
モリセル内の多結晶Ｓｉのトランスファゲート３９を１
つあるいは複数ケに対して、コンタクト孔４０を介して
Ａ１のワード線４で接続する方法もある。こうすると、
従来から多くの実績のある多結晶Ｓｉゲートの信頼性と
、Ａ１の抵抗の低いことから、高速のメモリのスイッチ
ング時間をうろことができる。図６１は図４６に示した
実施例の場合を借りて説明したが本発明の趣旨からすべ
てのメモリセルに適用しうる。 ［００８６］ また本発明の趣旨は、基板に掘り込んだ溝の側壁をキャ
パシタの１部とすることにある。従って基板の溝以外の
部分、たとえば基板表面部、あるいは従来から知られて
いる多結晶Ｓ　ｉ　Ｓ　１３Ｎ４膜−多結晶Ｓｉで構成
される積層コンデンサーを基板表面上に形成して、これ
を側壁部のキャパシタと並列に接続してさらにＣｓを犬
としても、本発明の趣旨は損われることはない。 ［００８７］ またスイッチトランジスタは、ＳＯＩ層中でＳｉ基板と
平イテに形成されているが、図６２に示すようにＳＯＩ
層２７の縦方向に、トランジスタチャネル部２８を形成
することもできる。本縦型チャネルトランジスタは、以
上説明してきたＳ○■を用いるすべてのメモリセルに適
用しうる。 ［００８８］ また、本発明は冒頭にも述べたように、ｎチャネル型Ｍ
Ｏ３）ランジスタを用いて説明したが、Ｐチャネル型に
するにはすべての不純物の導電型を逆にする不純物を用
いることで達成できる。リンやＡｓはＢやＡ１に、Ｂは
リン、Ａｓ、Ｓｂなどに置換すればよい。 ［００８９］ 以上本発明を詳細な実施例によって説明してきたが、ス
イッチトランジスタを基板面に形成したものでは同平面
面積で従来型のメモリセルよりキャパシタ容量Ｃｓで２
〜３倍、Ｓ○工層中に形成したものは数倍のＣｓ増加を
期待しうる。実際には、溝の形状の完全に直平面で構成
されるわけではなく、多少丸みを帯び、また微細部での
りソグラフィの解像力低下のため設計形状が正方形であ
ったとしても、円形になる場合があるが、この場合でも
Ｃｓの減少は１０〜２０％にとどまる。 ［００９０］ α線によるダイナミックメモリの誤動作は、Ｃｓが１０
％増加しても１桁以上改善される場合が多いので、Ｃｓ
の２倍以上の増加はその規模のメモリの信頼性を上昇す
るばかりでなく、さらに大規模のメモリ実現を可能とす
る。

【図面の簡単な説明】

【図１】 従来のメモリセルを説明する図である。

【図２】 従来のメモリセルを説明する図である。

【図３】 従来のメモリセルを説明する図である。

【図４】 従来のメモリセルを説明する図である。

【図５】 従来のメモリセルを説明する図である。

【図６】 本発明の実施例を示す図である。

【図７】 本発明の実施例を示す図である。

【図８】 本発明の実施例を示す図である。

【図９】 本発明の実施例を示す図である。

【図１０１ 本発明の実施例を示す図である。 【図１１】 本発明の実施例を示す図である。

【図１２】 本発明の実施例を示す図である。

【図１３】 本発明の実施例を示す図である。

【図１４】 本発明の実施例を示す図である。

【図１５１ 本発明の実施例を示す図である。 【図１６】 本発明の実施例を示す図である。

【図１７】 本発明の実施例を示す図である。

【図１８】 本発明の実施例を示す図である。

【図１９】 本発明の実施例を示す図である。

【図２０】 本発明の実施例を示す図である。

【図２１】 本発明の実施例を示す図である。

【図２２１ 本発明の実施例を示す図である。 【図２３】 本発明の実施例を示す図である。

【図２４】 本発明の実施例を示す図である。 ［図２５１ 本発明の実施例を示す図である。

【図２６】 本発明の実施例を示す図である。

【図２７】 本発明の実施例を示す図である。

【図２８】 本発明の実施例を示す図である。

【図２９】 本発明の実施例を示す図である。

【図３０】 本発明の実施例を示す図である。

【図３１】 本発明の実施例を示す図である。

【図３２】 本発明の実施例を示す図である。

【図３３】 本発明の実施例を示す図である。

【図３４】 本発明の実施例を示す図である。

【図３５】 本発明の実施例を示す図である。

【図３６】 本発明の実施例を示す図である。

【図３７】 本発明の実施例を示す図である。

【図３８】 本発明の実施例を示す図である。

【図３９】 本発明の実施例を示す図である。

【図４０１ 本発明の実施例を示す図である。 【図４１】 本発明の実施例を示す図である。

【図４２】 本発明の実施例を示す図である。

【図４３】 本発明の実施例を示す図である。

【図４４】 本発明の実施例を示す図である。

【図４５】 本発明の実施例を示す図である。

【図４６】 本発明の実施例を示す図である。

【図４７１ 本発明の実施例を示す図である。 【図４８】 本発明の実施例を示す図である。

【図４９】 本発明の実施例を示す図である。

【図５０】 本発明の実施例を示す図である。

【図５１】 本発明の実施例を示す図である。

【図５２】 本発明の実施例を示す図である。

【図５３】 本発明の実施例を示す図である。

【図５４】 本発明の実施例を示す図である。

【図５５】 本発明の実施例を示す図である。 ［図５６１ 本発明の実施例を示す図である。

【図５７］ 本発明の実施例を示す図である。 【図５８】 本発明の実施例を示す図である。

【図５９】 本発明の実施例を示す図である。

【図６０】 本発明の実施例を示す図である。

【図６１】 本発明の実施例を示す図である。

【図６２】 本発明の実施例を示す図である。

【符号の説明】

１・・・キャパシタ、２・・・スイッチトランジスタ、
３・・・ビット線、４・・・ワード線、５・・・センス
アンプ、６・・・寄生容量、７・・・活性領域、８・・
・プレート、９・・・コンタクト孔、１０・・・Ｓｉ基
板、１１・・・フィールド酸化膜、１２・・・ゲート酸
化膜、１３・・・第１層間絶縁膜、１４・・・第２層間
絶縁膜、１５・・・拡散層、１６・・・キャパシタ領域
１７・・溝、１８・・・キャパシタＳ　１０２膜、１９
・・・キャパシタＳｉ３Ｎ４膜、２０・・・アイソレー
ション高濃度層、２１・・・アイソレーションウェル、
２２・・・孔、２３・・・突出部、２４・・・突出柱、
２５・・・キャパシタ電極、２６・・・キャパシタ高濃
度層、２７・・・絶縁膜上エピタキシャル層（Ｓ○■）
　　２８・・・スイッチトランジスタチャネル部、２９
・・・基板接続孔、３０・・・下敷Ｓ　１０２膜、３１
・・・ＬＯＣＯ８−８ｉ３Ｎ耐酸化性絶縁膜、 ３８・・・耐酸化性第１層間絶縁膜、 ３９・・・トランスファーゲート

【書類名】

【図１】 図面

【図２】

【図３】 （図１ （図２ ） （図３　）

【図４】

【図５】 （図４） （図５） ６

【図６】

【図７】 ６

【図８】

【図９】

【図１０１ 【図１１】

【図１３】 （図１２）

【図１４】

【図１５】 （図１５）

【図１６】

【図１７】

【図１８】

【図１９】 （図１８） （図１９）

【図２０１ 【図２１】 （図２１）

【図２２】

【図２３】 （図２２） （図２３）

【図２４】

【図２５】 （図２４）

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】 （図２９）

【図３１】

【図３２】

【図３３】 ４図３２）

【図３４】 （図３４） （図３５）

【図３６】

【図３７】 （図３６）

【図３８】 （図３９）

【図４０１ 【図４１】 （図４０） （図４１）

【図４２】 （図４２） （図４３）

【図４４】 （図４４） （図４５）

【図４６】

【図４７】 （図４６） （図４７）

【図４８】 （図４９）

【図５０】

【図５１】 （図５０） （図５１）

【図５２】

【図５３】

【図５４】 （図５２） （図５４）

【図５５】

【図５６】

【図５７】 （図５７）

【図５８】

【図５９】

【図６０１ （図５８） （図５９） 【図６１】 （図６１） （図６２ン

Claims (1)

1. 【特許請求の範囲】 １、基板上に第１のパターンを形成する工程と、該第１
   のパターンの側壁に第２のパターンを形成する工程と、
   該第２のパターンをマスクとして熱酸化することにより
   第３のパターンを形成する工程とを含むことを特徴とす
   る半導体装置の製造方法。 ２、上記熱酸化の後、上記第２のパターンを除去するこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。 ３、上記第２のパターンを除去した後、上記第１のパタ
   ーンと上記第３のパターンとをマスクとして上記基板を
   エッチングすることを特徴とする特許請求の範囲第２項
   記載の半導体装置の製造方法。 ４、上記第１のパターンは酸化膜であり、上記第２のパ
   ターンは窒化膜であり、上記第３のパターンは酸化膜で
   あることを特徴とする特許請求の範囲第１項乃至特許請
   求の範囲第３項のいずれかに記載の半導体装置の製造方
   法。 ５、上記熱酸化の後、上記第１および第３のパターンを
   除去することを特徴とする特許請求の範囲第１項記載の
   半導体装置の製造方法。 ６、上記第１および第３のパターンを除去した後、上記
   第２のパターンをマスクとして上記基板をエッチングす
   ることを特徴とする特許請求の範囲第５項記載の半導体
   装置の製造方法。 ７、上記第１のパターンは酸化膜であり、上記第２のパ
   ターンは窒化膜であり、上記第３のパターンは酸化膜で
   あることを特徴とする特許請求の範囲第５項又は特許請
   求の範囲第６項記載の半導体装置の製造方法。