JP2008529315A - 埋め込みｄｒａｍメモリにおいて大きいキャパシタンスを得るための製造プロセス - Google Patents
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Abstract
【課題】水平方向のビットセルサイズを小さくしても比較的高いキャパシタンスを維持できる埋め込みＤＲＡＭとその製造方法を提供する。
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。
【選択図】図３Ｌ
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。
【選択図】図３Ｌ
Description
本出願は、２００３年６月６日に付与された所有者を同じくする米国特許第６６４２０９８号、及び２００３年１１月４日に付与された所有者を同じくする米国特許第６５７３５４８号に関連する。
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関するものである。さらに、本発明は、従来型の１トランジスタ型スタティックランダムアクセスメモリ（１Ｔ−ＳＲＡＭ−Ｑ）プロセスを僅かに改変することによって、即ち従来型のロジックプロセスの僅かな改変によって製造されるＤＲＡＭに関する。
図１は、従来型のロジックプロセスを用いて製造される従来型のＤＲＡＭセル１の模式図である。本明細書において、従来型のロジックプロセスとは、ただ１層のポリシリコンのみを用い、シングルウェルまたはツインウェルの構造が得られる半導体製造プロセスを指すものとする。ＤＲＡＭセル１は、ＰチャネルＭＯＳアクセストランジスタ２（パスゲートと称する）、ＰチャネルＭＯＳトランジスタ３、ワード線電極４（アクセストランジスタ２のゲート端子に接続される）、及びビット線電極５（アクセストランジスタのドレイン端子に接続される）からなる。Ｐチャネルトランジスタ３は、このトランジスタのソースとドレインが相互接続されて、電荷蓄積キャパシタとして機能するように構成される。Ｐチャネルトランジスタ３は、以下、セルキャパシタと称する。
図２Ａ乃至図２Ｄは、メモリアレイ領域１０にＤＲＡＭセルアレイ（ＤＲＡＭセル１と同形）を形成し、ロジック領域１１に従来型のロジックデバイスを形成する、埋め込み型ＤＲＡＭプロセスのフローを示す断面図である。図２Ａ乃至図２Ｄに示すように、ＤＲＡＭセルのアレイを、従来型のロジックデバイスを備えた同一のチップと互いに並置された形で形成する。
まず図２Ａに示すように、マスク層１２００をＰ型基板１０００の上に形成する。そして図に示すように、フォトレジストマスク１３００をマスク層１２００の上に形成する。フォトレジストマスク１３００の開口は、後で形成される浅いトレンチアイソレーション（ＳＴＩ）構造の位置を確定する。
図２Ｂに示すように、フォトレジストマスク１３００を通してエッチングを行い、マスク層１２００の露出された部分を除去する。フォトレジストマスク１３００を剥がして、次にパターニングされたマスク層１２００を通して深さがＤＳＴＩとなるまで浅いトレンチのエッチングを行う。
次に、図２Ｃに示すように、パターニングされたマスク１２００を除去し、Ｎウェル領域１１００、Ｎ型ウェル領域１１０を形成し、図２Ｂにおいて形成されたトレンチを、ＳｉＯ２のようなＳＴＩ誘電体１２０で埋める。ＳＴＩ誘電体１２０は、ＤＳＴＩの深さを有し、ロジックゲート及びメモリセルを含むアクティブ回路を分離するために用いられる。得られた構造の上に別のパターニングされたマスク層１３２０を形成する。パターニングされたマスク層１３２０は、図に示すように、Ｎウェル領域１１００及びＳＴＩ誘電体１２０の一部を露出する開口を有する。この開口を通してエッチングが行い、露出されたＳＴＩ誘電体１２０の一部を除去して、トレンチの側壁部分を露出する。後述するように、このエッチングによって畳み込み型キャパシタ構造（folded capacitor structure）の形成が可能となる。この畳み込み型キャパシタ構造は、大きいキャパシタンスを維持して、得られるＤＲＡＭメモリセルが適切に動作できるようにしつつ、セル面積を節約するものである。ＳＴＩ誘電体１２０は、トレンチの底部で厚さＴ１を維持する。凹状のＳＴＩ領域に残った部分の厚さＴ１は、凹状の領域の直下での反転領域の形成を防止して、凹状のＳＴＩ誘電体１２０に隣接するメモリセルを分離するのに十分な厚さである。
パターニングされたマスク層１３２０の開口を通してＰ型のイオン注入を行い、ウェル領域１１００にＰ−ドープ領域１４０を形成する。Ｎウェルがダイス上の他の回路及び基板１０００の大部分のボディからアレイ状のメモリセルを分離しており、従ってメモリの雑音排除性やソフトエラー率を改善していることに注目されたい。
図２Ｄに示すように、パターニングされたマスク層１３２０を除去し、次にゲート誘電体層１３０−１３１、導電性要素１０１、１００Ａ、１００Ｂ、及び１００Ｃ（及び隣接するスペーサ）、Ｐ−領域１５０、１６０、及び１６０、Ｐ＋領域１７０−１７１、金属サリサイド領域１８０−１８１、並びにサリサイドブロック層１９０の形成を行う。或る実施形態では、導電性要素１０１、１００Ａ、１００Ｂ、及び１００Ｃは、従来のロジックプロセスポリシリコン層を用いて、ゲート誘電体１３０−１３１の上に形成する。サリサイド領域１８０−１８１を、メモリとロジック領域の両方で同時に形成し、これによって高性能のトランジスタを形成する。電荷蓄積領域１５０及び１４０からはサリサイドは排除するのが望ましいので、サリサイドブロック層１９０を用いてこれらの領域におけるサリサイドの形成を防止する。領域１１に形成されたロジックデバイスは、従来型のロジックＬＤＤ及びソース／ドレイン拡散領域１６１及び１７１をそれぞれ備える。
導電性要素１００Ａは、アクセストランジスタ２（図１）に対応するＰチャネルトランジスタのゲート電極を形成する。ゲート誘電体１３０、サリサイド層１８０、Ｐ＋拡散領域１７０、及びＰ−拡散領域１５０及び１６０は、このアクセストランジスタの他の要素を形成する。サリサイド層１８０及びＰ＋拡散領域１７０は、関連するビット線（図示せず）に対する接続抵抗を下げる役目を果たす。Ｐ−型層１４０及び導電性要素１００Ｂは、ゲート誘電体によって分離され、セルキャパシタ３（図１）に相当するキャパシタを形成する。Ｐ−拡散領域１５０は、アクセストランジスタをＭＯＳキャパシタ３に接続する。セルキャパシタは、導電性要素１００Ｂの下に位置する基板の反転層に電荷を蓄積する。この反転層は、高い負の電圧をキャパシタのゲート１００Ｂに印加することによって形成される。
図２Ｄに示すのはＰＭＯＳロジックデバイスのみであるが、Ｎウェル１１００の外部のＮＭＯＳロジックデバイスもこの集積回路の一部であることは理解されよう。
図２Ａ乃至図２Ｄの製造プロセスは、米国特許第６，６４２，０９８号及び第６，５７３，５４８号のＦＩＧ．３Ｇ−３Ｓの関連説明により詳細に説明されている。以下、この製造プロセスを、１Ｔ−ＳＲＡＭ−Ｑプロセスと呼ぶものとする。
米国特許第６，６４２，０９８号明細書
米国特許第６，５７３，５４８号明細書
図２Ａ乃至図２Ｄに示す、従来の１Ｔ−ＳＲＡＭ−Ｑメモリプロセスは１つの大きな欠点を有する。即ち、９０ｎｍ以下のサイズの技術スケールでは、ＳＴＩ厚さ（ＤＳＴＩ）が次第に薄くなることである。また、厚さＴ１は、プロセスに応じたメモリセルパラメータの変化の範囲内でセル間漏れ電流を防止するために必要な厚さであることから、この厚さＴ１を自由に薄くすることはできない。従って、技術スケールに応じて、適切なＤＲＡＭメモリ読み出し動作を可能にする許容範囲のセルキャパシタンスを維持することが技術上の課題である。
従って、上記のキャパシタンスのスケーリングの限度の問題を解決する、埋め込みＤＲＡＭプロセスが必要とされている。
従って、本発明は、それぞれがアクセストランジスタ及びキャパシタ構造を有する複数のＤＲＡＭセルと複数のロジックトランジスタとを備えた埋め込みＤＲＡＭシステムを同一の半導体基板上に形成する改善された方法を提供する。
前記方法では、前記半導体基板のロジック領域に第１の深さを有する複数の浅いトレンチを形成し、前記基板のメモリアレイ領域に前記第１の深さより深い第２の深さを有する複数の深いトレンチを形成する。そして前記浅いトレンチに誘電体材料を被着して、前記ロジック領域におけるロジックトランジスタを分離する浅いトレンチアイソレーション領域を形成する。同様に、誘電体材料を深いトレンチに被着して、メモリアレイ領域にあるＤＲＡＭセルを分離する深いトレンチアイソレーション領域を形成する。
前記方法では、前記半導体基板のロジック領域に第１の深さを有する複数の浅いトレンチを形成し、前記基板のメモリアレイ領域に前記第１の深さより深い第２の深さを有する複数の深いトレンチを形成する。そして前記浅いトレンチに誘電体材料を被着して、前記ロジック領域におけるロジックトランジスタを分離する浅いトレンチアイソレーション領域を形成する。同様に、誘電体材料を深いトレンチに被着して、メモリアレイ領域にあるＤＲＡＭセルを分離する深いトレンチアイソレーション領域を形成する。
次に深いトレンチアイソレーション領域にキャビティをエッチングし、基板の側壁領域を露出させる。選択に応じて、露出された側壁領域に反転領域を形成する。露出された側壁領域の上に、ＤＲＡＭセルキャパシタのキャパシタ誘電体を形成する誘電体層を形成する。多結晶シリコン（ポリシリコン）のような導電性層を誘電体層の上に被着し、深いトレンチアイソレーション領域にエッチングされたキャビティを埋める。この導電性層をパターニングして、セルキャパシタの電極、アクセストランジスタのゲート電極、及びロジックトランジスタのゲート電極を形成する。深いトレンチアイソレーション領域によって、深いトレンチの底部における必要なアイソレーションの厚さＴ１を維持しつつ、比較的小さい水平面積に対して大きいキャパシタ面積が得られる。
本発明の異なる実施形態では、浅いトレンチ及び深いトレンチを種々の方式で形成することができる。例えば、深いトレンチが形成される位置において、第２の深さ−第１の深さに等しい深さを有する中間的な深さのエッチングを行ってもよい。その後、浅いトレンチと深いトレンチが形成される位置において、第１の深さを有する浅い深さのエッチングを行うことができる。
別の実施例では、まず、浅いトレンチと深いトレンチが形成される位置において、第１の深さを有する浅い深さのエッチングを行うことができる。
Subsequently, an intermediate depth etch, having a depth equal to the second depth minus the first depth, can be performed in locations where the deep trenches are to be formed .
その後、深いトレンチが形成される位置において、第２の深さ−第１の深さに等しい深さを有する中間的な深さのエッチングを行い得る。
[0017] [0019] In yet another example, a shallow depth etch, having a depth equal to the first depth, can be performed in locations where the shallow trenches are to be formed.
Subsequently, an intermediate depth etch, having a depth equal to the second depth minus the first depth, can be performed in locations where the deep trenches are to be formed .
その後、深いトレンチが形成される位置において、第２の深さ−第１の深さに等しい深さを有する中間的な深さのエッチングを行い得る。
[0017] [0019] In yet another example, a shallow depth etch, having a depth equal to the first depth, can be performed in locations where the shallow trenches are to be formed.
さらに別の実施例では、まず、浅いトレンチが形成される位置において、第１の深さを有する浅い深さのエッチングを行い得る。
A deep etch, having a depth equal to the second depth, can be performed in locations where the deep trenches are to be formed.
そして、深いトレンチが形成される位置のいて、第２の深さに等しい深さを有する深いエッチングを行い得る。
[0018] [0020] The present invention will be more fully understood in view of the following description and drawings .
A deep etch, having a depth equal to the second depth, can be performed in locations where the deep trenches are to be formed.
そして、深いトレンチが形成される位置のいて、第２の深さに等しい深さを有する深いエッチングを行い得る。
[0018] [0020] The present invention will be more fully understood in view of the following description and drawings .
以下の説明と図面を参照することで、本発明はより完全に理解されよう。
[0025] DETAILED DESCRIPTION
[0026] [0027] The present invention provides a memory system that includes DRAM cells consistent with the circuit schematic of Fig . 1 , along with conventional logic transistors fabricated on the same chip .
[0025] DETAILED DESCRIPTION
[0026] [0027] The present invention provides a memory system that includes DRAM cells consistent with the circuit schematic of Fig . 1 , along with conventional logic transistors fabricated on the same chip .
本発明は、同一のチップ上に形成された従来型のロジックトランジスタ、及び図１の回路図と等価なＤＲＡＭセルを備えたメモリシステムを提供する。これらのＤＲＡＭセルとロジックトランジスタは、従来型のロジックプロセス即ち１Ｔ−ＳＲＡＭ−Ｑプロセスを僅かに改変することによって製造される。
図３Ａ乃至図３Ｐは、本発明による製造の各段階におけるＤＲＡＭセル及び従来型のロジックトランジスタの断面図である。
図３ＡはＰ型半導体基板３００を示す。この基板はＤＲＡＭセルアレイ領域３０とロジックデバイス領域３１に分けられる。ロジックデバイス領域３１は、集積回路の非メモリ部分における全領域であり、ＤＲＡＭメモリ領域はＤＲＡＭメモリ回路の領域であって、ＤＲＡＭセルアレイを含まない領域を指す。以下に説明する実施例では、基板３００が＜１，０，０＞の結晶配向と、約１×１０１６／ｃｍ３のドーパント濃度を有する。本発明の別の実施形態では、別の結晶配向やドーパント濃度を用いることもできる。加えて、他の実施形態では、種々の領域の導電型を反転させても類似の結果を得ることができる。
まず、例えば窒化シリコンのようなハードマスク層３２０を、基板３００の上に形成する。次にフォトレジスト層３２１を、ハードマスクフィルム３２０上に被着する。このフォトレジスト層３２１を露出、現像し、これにより開口３２２−３２３を形成する。これらの開口３２２−３２３は、後にメモリ領域アイソレーション領域が形成される位置を確定する。開口３２２−３２３を通してエッチングを行って、ハードマスク３２０の露出された部分にそこを貫通する、前記開口に対応する開口３２４−３２５を形成する（図３Ｂ）。次にフォトレジスト層３２１を剥がす。
図３Ｂに示すように、フォトレジスト層３２１が除去された後、ハードマスク層３２０の開口３２４−３２５を通して最初のトレンチエッチングを行う。このエッチングによって、それぞれ中間の深さＤＩＮＴを有する初めのトレンチ３３１−３３２が形成される。後述するように、これらの中間の深さのトレンチ３３１−３３２は、後でより深くされた上で誘電体で満たされ、メモリ領域シリコンアイソレーションとなる。
図３Ｃに示すように、得られた構造の上にフォトレジスト層３３５を形成する。フォトレジスト層３３５を露出、現像して、開口３３６を形成する。開口３３６は、中間の深さのトレンチ３３２のエッジと整合しており、下層をなすハードマスク層３２０の一部を露出する。開口３３６を通してエッチングを行い、ハードマスク３２０の露出された部分を貫通する開口３３７を形成する。
つぎにフォトレジスト層３３５を除去し、ハードマスク層３２０を通して、従来と同じ浅いトレンチアイソレーション（ＳＴＩ）のエッチングを深さＤＳＴＩまで行う。このとき、中間の深さのトレンチ３３１−３３２は約ＤＳＴＩの深さだけ深くなり、これによってトレンチ３４１−３４２が形成される。これらの深いトレンチ３４１−３５２は深さＤＤＴＩを有するが、この深さはＤＩＮＴ＋ＤＳＴＩに概ね等しい。深さＤＳＴＩの浅いトレンチ３４３を、フォトレジストマスク３３５の開口３３６によって以前に確定した位置に形成する。ここに記載の実施例では、基板３３０の結晶構造によってトレンチ３４１−３４３の側壁が約８０度の角度に傾斜する。
本発明の別の実施形態では、完全に別々のリソグラフィー過程とエッチング過程を用いて、浅いトレンチ３４３と深いトレンチ３４１−３４５を確定する。
次に、図３Ｅに示すように、得られた構造の上に酸化シリコンのような誘電体層３４５を被着して、トレンチ３４１−３４３を埋め、ハードマスク層３２０を誘電体層で覆う。次に、化学的機械的研磨（ＣＭＰ）による平坦化加工を行って、誘電体層３４５を平坦化する。この際、ハードマスク層３２０は、従来のロジックプロセスの浅いトレンチアイソレーション（ＳＴＩ）の製造と同様にストッパ層としての役目を果たす。図３Ｆに示すように、ＣＭＰ平坦化工程が終了すると、誘電体層３４５の上側表面は、基板３００の上側表面と実質的に同一平面となる。深いトレンチ３４１に残った誘電体層３４５の部分は、誘電体領域３５１と符号付けされている。深いトレンチ３４２と浅いトレンチ３４３に残った誘電体層３４５の部分は、誘電体領域３５２と符号付けされている。
次に犠牲酸化層の形成、ウェル注入、及び閾値電圧の調整のための注入を、従来のロジックプロセスと同様に行い、ＤＲＡＭアレイのＮウェル３０１を形成する。或る実施形態では、イオン注入のような従来のプロセスステップによってＮウェル３０１を形成するが、このＮウェル３０１は約１×１０１７／ｃｍ３のドーパント濃度を有する。図３ＦにおいてはＮウェル３０１の外部にはロジック領域は示されていないが、そのような領域が存在するのは、当業者には明白なことである。本発明の別の実施形態では、ＤＲＡＭセルアレイをＰ型のトリプルウェルに形成し、ＮＭＯＳトランジスタを用いることができる。この場合、Ｎウェル３０１の代わりに深いＮウェルとトリプルＰ型ウェルが形成される。
ここで図３Ｇに戻る。バッファ酸化層３５５を、ＳＴＩプロセシング過程から維持しておくか、或いは得られた構造の上側表面の上に熱的に成長させる。この実施形態では、酸化層３５５はシリコンである。しかし、この厚さは、使用されるプロセスに応じて異なってくる。
次に開口３５７を有するフォトレジストマスク３５６を、公知のプロセシング技術を用いてバッファ酸化層３５５の上に形成する。開口３５７は、部分的にＮウェル３０１の上に、部分的にフィールド誘電体領域３５１の上に位置する。
図３Ｇに示すように、フォトレジストマスク３５６の開口３５７の通してエッチングを行い、酸化層３５５の露出された部分を除去する。このエッチングによって、誘電体領域３５１の露出された部分が除去され、誘電体領域３５１にキャビティ３６０が形成される。エッチングの終了時には、誘電体領域３５１は、キャビティ３６０の下に約５０−２００ｎｍの範囲内の厚さＴ１を有する。この厚さＴ１は、メモリアレイ領域３０において隣接するＤＲＡＭセルどうしを分離するのに十分な厚さとなるように選択する。エッチング液は、エッチング中にＮウェル３０１が実質的に除去されないように、シリコンに対して十分に高い選択性を有するものとする。或る実施形態では、このエッチングが時間制限を設けたエッチング（timed etch）である。
図３Ｇに示すように、必要に応じて、フォトレジストマスク３５６の開口３５７を通してＰ型イオン注入を行う。或る実施形態では、ホウ素を１０−１５ＫｅＶのエネルギーで２×１０１３／ｃｍ２注入する。このＰ型イオン注入によって、Ｐ−キャパシタ反転領域３４０が形成される。キャパシタ領域３４０は、後に形成されるキャパシタ構造がより容易にオンされ得るように、そのキャパシタ構造の下の閾値電圧を正の方向に大きくする。つまり、Ｐ反転層３４０は、セルキャパシタ電極に隣接する基板を反転させ、得られるＤＲＡＭセルの性能を向上させる助けとなる。Ｎウェル３０の代わりにトリプルＰウェル構造が使用される実施形態では、Ｐイオン注入の変わりにＮイオン注入が行って、Ｎ−反転層を形成する。別の実施形態では、反転層を、ＭＯＳセルキャパシタのゲートに適当なバイアスを印加することによって形成する。
次に、図３Ｈに示すように、フォトレジストマスク３５６及びバッファ酸化層３５５を剥がし、次に得られた構造の上側表面の上にゲート誘電体層３６１及び３６２を形成する。この実施形態では、ゲート誘電体層３６１及び３６２は、約１．５−５ｎｍの範囲の厚さを有する熱成長で形成されたシリコン酸化物の層である。しかし、この厚さは、使用されるプロセスに応じて異なってくる。この実施形態では、アクセストランジスタのゲート酸化層とセルキャパシタの誘電体層の両方に同一のゲート誘電体層３６１を用いている。しかし、別の実施形態では、ゲート誘電体層とキャパシタの誘電体層を形成するために異なる層を用いることができる。例えば、キャパシタ誘電体層をゲート誘電体層より厚く形成し得る。別の実施形態では、キャパシタ誘電体層を、窒化シリコンまたは酸化シリコンと窒化シリコンとの組み合わせで形成し、誘電体層を酸化シリコンのみから形成し得る。ゲート誘電体層３６１及び３６２は、厚さ及び／または組成が同一なもの、または異なったものであり得る。
この段階から後は、従来のロジックプロセスを繰り返す。図３１に示すように、得られた構造の上に、約１００−３００ｎｍの範囲の厚さを有するポリシリコン（多結晶シリコン）の層３６３を被着する。ポリシリコン層３６３は、キャビティ３６０を実質的に埋める。ポリシリコン層３６３の上に、フォトレジストマスク３６４を形成する。以下の説明から明らかになるように、フォトレジストマスク３６４は、アクセストランジスタのゲート電極、セルキャパシタの電極、ロジックトランジスタのゲート電極、及びメモリアレイ領域３０における導電性要素を確定する。
図３Ｊに示すように、ポリシリコン層３６３をフォトレジストマスク３６４を通してエッチングし、ロジックゲート電極３７１、メモリアクセスゲート電極３７２、キャパシタ電極３７３、及びメモリアレイ導電体３７４を形成する。キャパシタ電極３７３の一部は、キャビティ３６０内に残る。キャビティ３６０の側壁にキャパシタ電極３６０の一部を形成することによって、キャパシタ電極３７３とキャパシタ領域３４０との重なりの面積（即ちキャパシタの面積）が比較的大きくなり、キャパシタ電極３７３の必要な水平面積が比較的小さくなる。
図３Ｋに示すように、フォトレジストマスク３６４を剥がし、得られた構造の上にＰ型イオン注入を行う。この結果、Ｎウェル３０１内に低濃度ドーピングＰ型ソース／ドレイン領域３０２−３０４が形成される。Ｐ型ソース／ドレイン領域３０４は、キャパシタ領域３４０と連続している。また、ポリシリコン領域３７１−３７４は、この注入の際にＰ型不純物を受ける。
図３Ｌに示すように、得られた構造の上に側壁スペーサ３０５を形成する。側壁スペーサ３０５は、従来の製造プロセスを用いて形成する。例えば、得られた構造の上に窒化シリコンを被着して側壁スペーサ３０５を形成し、次に従来のプロセシング技術を用いて窒化シリコン層の上に異方性エッチングを行うことができる。異方性エッチングの終了後、窒化シリコンスペーサが残る。
窒化シリコン側壁スペーサ３０５を形成した後、チップ上での必要なＰ＋領域の位置を決めるためにＰ＋フォトレジストマスク（図示せず）を形成する。次にＰ＋イオン注入を行って、Ｐ＋ソース／ドレイン領域３１２及び３１３（並びに基板上の他の必要なＰ＋領域）を形成する。Ｐ＋型イオン注入によってポリシリコン領域３７１−３７３がさらにドーピングされる。側壁スペーサ３０５は、低濃度ドーピングソース／ドレイン領域３０４にＰ＋不純物が注入されるのを防止する。選択に応じて、Ｐ＋フォトレジストマスク（図示せず）が、低濃度ドーピングソース／ドレイン領域３０４にＰ＋不純物が注入されるのを防止する部分を有するようにしてもよい。その後アニーリング熱サイクルを行って、領域３０２−３０４、３１２−３１３、及び３４０に注入された不純物を活性化する。
ここで図３Ｍに示すように、得られた構造の上にサリサイドブロック誘電体層３０７（例えば酸化シリコン層）を被着する。サリサイドをブロックするフォトレジストマスク３０８を誘電体層３０７の上に形成する。マスク３０８を、ゲート電極３７１、Ｐ＋ソース／ドレイン領域３１２−３１３、ゲート電極３７２の一部、及び導電性要素３７４の一部を露出するようにパターニングする。
図３Ｎに示すように、誘電体層３０７をエッチングして、マスク３０８で露出された誘電体層３０７の部分を除去する。より詳細には、ポリシリコンゲート電極３１７、Ｐ＋ソース／ドレイン領域３１２−３１３、ポリシリコンゲート電極層３７２の左側部分、及びポリシリコン領域３７４の右側部分を露出させる。
図３０に示すように、マスク３０８を剥がして、得られた構造の上にチタンやコバルトのような反射性金属層３０９を被着する。この実施形態では、チタンを約３０ｎｍの厚さまで被着する。その後アニーリングを行って、前記反射性金属層３０９をその下層のシリコン領域と反応させ、金属シリサイド領域を形成する。図３Ｏでは、反射性金属層３０９の下にのみ存在するシリコン領域がゲート電極３７１、Ｐ＋ソース／ドレイン領域３１２−３１３、ポリシリコンゲート電極３７２の左側部分、及びポリシリコン導電性要素３７４の右側部分となる。
次に、図３Ｐに示すように、反射金属層３０９の反応していない部分を除去する。金属シリサイド領域３０９Ａ、３０９Ｂ、３０９Ｃ、３０９Ｄ、及び３０９Ｅを、それぞれゲート電極３７１、Ｐ＋ソース／ドレイン領域３１２−３１３、ポリシリコンゲート電極３７２の左側部分、及びポリシリコン導電性要素３７４の右側部分の上に形成する。漏れ電流を最小限にすべき領域、即ちソース／ドレイン３０４や、選択に応じてポリシリコンキャパシタ電極３７３においてはのシリサイド形成は防止するのが好ましい。誘電体層３０７が、これらの位置にシリサイドが形成されるのを防止することに注意されたい。
最後に、当業者に公知の、コンタクト形成、金属層形成、及びバイアホール形成からなる標準的なロジックバックエンドプロセスを行って、埋め込みＤＲＡＭ集積回路の製造プロセスを終了する。
得られたＤＲＡＭセルは図３Ｐに示されている。このＤＲＡＭセルのアクセストランジスタは領域３８１に位置し、このＤＲＡＭセルのキャパシタ構造は領域３８２に位置している。このキャパシタ構造は、誘電体領域３５１におけるキャビティ３６０に形成されることから、比較的大きい表面積を有する。この比較的大きい表面積により、キャパシタ構造の比較的大きいキャパシタンスが得られる。しかし、このキャパシタ構造は、部分的にキャビティ３６０に形成されているので、比較的小さい水平面積しか占めない。有益な点として、このＤＲＡＭセルは、従来のロジックプロセスに僅かに改変するによって製造できることが挙げられる。より詳細には、従来のロジックプロセスに、図３Ｇに示すキャビティ３６０を形成するマスキング工程及びエッチングと選択に応じて行うＰイオン注入を加えて１Ｔ−ＳＲＡＭ−Ｑプロセスを実現する。さらにこの１Ｔ−ＳＲＡＭ−Ｑプロセスに、ＤＴＩトレンチに追加の深さを作るために用いられるマスキング工程及びエッチングを加えることで、本発明のプロセスが実現する。
図３Ｑは、図３ＰのＤＲＡＭセルを備えるＤＲＡＭセルアレイの平面図である。図３Ｐの領域３８１及び３８２を示す図は、図３Ｑの断面Ａ−Ａ’で切断した断面の図に対応することに注意されたい。アクセストランジスタのドレインとビット線とを接続するコンタクトは、図３ＱにおいてＸを含む矩形として示されている。従って、コンタクト３０５０は、ソース／ドレイン領域３１３からビット線（図示せず）までの接続を提供する。コンタクト３０５０は、現在のＤＲＡＭセルの左側に配置された対称的なＤＲＡＭセルのドレイン領域への接続も提供する。このようにして、アレイにおいて１つのコンタクトが２つのＤＲＡＭセルへの接続を提供する。
ソース／ドレイン領域３１３とソース／ドレイン領域３０４は、ゲート電極３７２によって分離される。キャパシタ領域３４０の境界を確定するマスク３５６の位置は図３Ｑに示されている。ハンマーヘッド型の太線３０７０は、キャビティ３６０の側壁を確定する。キャビティ３６０は、ハンマーヘッド型の線３０７０の外側に位置するが、マスク３５６によって確定される境界の内部にある。従って、ハンマーヘッド型の線３０７０の内部に位置するキャパシタ電極３７３の部分は、ハンマーヘッド型の線３０７０の外部に位置するキャパシタ電極３７３の部分より高い位置となる。線３０７０によって確定される側壁の上に延在することでキャパシタ電極３７３の面積は最大化される。図３Ｑにおいて、キャパシタ電極３７３は隣接するＤＲＡＭセルまで延在している。
図４Ａ及び図４Ｂは、本発明において必要な浅いトレンチと深いトレンチとを形成するための別の方法を示す断面図である。
まず、図４Ａに示すように、基板３００の上に窒化シリコンハードマスク層４２０を形成する。ハードマスク層４２０は、通常は、図３Ｃ及び図３Ｄに関連して前述したハードマスク層３２０と同一の寸法を有する。ハードマスク層４２０を通して浅いトレンチアイソレーションのエッチングを行い、浅いトレンチ領域４４１及び４４２を形成する。浅いトレンチ領域４４１及び４４２は深さＤＳＴＩを有する。
次に、図４Ｂに示すように、得られた構造の上にフォトレジストマスク４４４を形成する。フォトレジストマスク４４４は、浅いトレンチが形成される領域を覆い、深いトレンチが形成される領域を露出する。このフォトレジストマスク４４４を通して中間の深さのエッチングを行い、浅いトレンチ領域４４１（以下深いトレンチ領域４４１）、及び浅いトレンチ領域４４２の露出された部分を深さＤＤＴＩまで深くする。中間の深さのエッチングは、ＤＤＴＩ−ＤＳＴＩの深さ分だけ行われることに注意されたい。次にフォトレジストマスク４４４を剥がし、以前に図３Ｅ乃至図３Ｐと関連づけて説明したのと同様に処理を行う。
図５Ａ及び図５Ｂは、本発明の必要な浅いトレンチと深いトレンチを形成するためのさらに別の方法を示す断面図である。
まず、図５Ａに示すように、基板３００の上に窒化シリコンハードマスク層５２０を形成する。ハードマスク層５２０は、通常は、図３Ｃ及び図３Ｄに関連して前述したハードマスク層３２０と同一の寸法を有する。得られた構造の上にフォトレジストマスク５４４を形成する。フォトレジストマスク５４４は、浅いトレンチが形成される領域を覆い、深いトレンチが形成される領域を露出する。このフォトレジストマスク５４４及びハードマスク層５４０を通して中間の深さのエッチングを行い、中間の深さのトレンチ５４１及び５４２を形成する。中間の深さのエッチングは、ＤＤＴＩ−ＤＳＴＩの深さ分だけ行われることに注意されたい。
次に、図５Ｂに示すように、フォトレジストマスク５４４を剥がし、ハードマスク層５２０を通して浅いトレンチアイソレーションのエッチングを行い、浅いトレンチ領域５４３を形成する。浅いトレンチ領域５４３は深さＤＳＴＩを有する。この浅いトレンチアイソレーションエッチングは、中間の深さのトレンチ５４１及び５４２（以下深いトレンチ領域５４１及び５４２）を深さＤＤＴＩまで深くする。次に、以前に図３Ｅ乃至図３Ｐと関連づけて説明したのと同様に処理を行う。
本発明についていくつかの実施形態に関連して説明してきたが、本発明は上記の実施形態に限定されず、当業者に明らかな種々の改変を加えて実施することが可能であることを理解されたい。従って、本発明の範囲は特許請求の範囲の記載によってのみ限定される。
Claims (46)
- それぞれがアクセストランジスタ及びキャパシタ構造を有する複数のＤＲＡＭセルと複数のロジックトランジスタとを備えた埋め込みＤＲＡＭシステムを同一の半導体基板上に形成する方法であって、
前記半導体基板の第１領域に第１の深さを有する第１のキャビティを形成する過程と、
前記半導体基板の第２領域に前記第１の深さより深い第２の深さを有する第２のキャビティを形成する過程と、
前記第１のキャビティに第１の誘電体領域を形成し、前記第２のキャビティに第２の誘電体領域を形成する過程と、
前記第２のキャビティの側壁を露出する第３のキャビティを形成すべく、前記第２の誘電体領域の一部をエッチングする過程と、
前記半導体基板の上側表面と前記第２のキャビティの露出された前記側壁との上に第１の誘電体層を形成する過程と、
前記第１の誘電体層の上に電極層を形成する過程と、
前記キャパシタ構造のキャパシタ電極を形成するべく、前記電極層をパターニングする過程であって、前記キャパシタ電極は、前記半導体基板の前記上側表面の上及び前記第２のキャビティの前記側壁の上に延在し、かつ少なくとも部分的に前記第３のキャビティに位置する、該過程とを有することを特徴とする方法。 - 前記ＤＲＡＭセルの１つのアクセストランジスタのゲート電極を形成するべく、前記電極層をパターニングする過程をさらに含むことを特徴とする請求項１に記載の方法。
- 前記ゲート電極及び前記キャパシタ電極が、前記第１の誘電体層によって前記半導体基板から分離されることを特徴とする請求項２に記載の方法。
- 前記半導体基板の前記上側表面の上に第２の誘電体層を形成する過程と、
前記第１の誘電体層及び前記第２の誘電体層の上に前記電極層を形成する過程と、
前記第２の誘電体層の上にロジックトランジスタのゲート電極を形成すべく、前記電極層をパターニングする過程とをさらに含むことを特徴とする請求項３に記載の方法。 - 前記第２の誘電体層が、前記第１の誘電体層と異なる組成または異なる厚さを有することを特徴をする請求項４に記載の方法。
- 前記半導体基板の前記上側表面の上に第２の誘電体層を形成する過程と、
前記第１の誘電体層及び前記第２の誘電体層の上に前記電極層を形成する過程と、
前記キャパシタ電極及び前記アクセストランジスタのゲート電極を形成すべく、前記電極層をパターニングする過程であって、前記キャパシタ電極は前記第１の誘電体層の上に位置し、前記ゲート電極は前記第２の誘電体層の上に位置する、該過程とをさらに含むことを特徴とする請求項１に記載の方法。 - 前記第２の誘電体層が、前記第１の誘電体層と異なる組成または異なる厚さを有することを特徴をする請求項６に記載の方法。
- 前記第３のキャビティを形成する過程が、
前記半導体基板における前記第２のキャビティの前記側壁部分の上に位置する開口を有するマスクを形成する過程と、
前記第３のキャビティを形成するべく、前記マスクの前記開口を通して前記第２の誘電体領域をエッチングする過程とを含むことを特徴とする請求項１に記載の方法。 - 前記半導体基板内に前記マスクを通して不純物を注入する過程をさらに含み、
前記不純物は前記キャパシタ構造の閾値電圧を調節するか、または前記第１の誘電体層に隣接する前記半導体基板の極性を反転することを特徴とする請求項８に記載の方法。 - 前記ゲート電極及び前記キャパシタ電極の形成の後に注入を行う過程であって、前記注入によって、前記ゲート電極と前記キャパシタ電極との間の低濃度ドーピングソース／ドレイン領域を形成する、該過程をさらに含むことを特徴とする請求項２に記載の方法。
- 前記ゲート電極の上に金属シリサイドを形成する過程と、
前記低濃度ドーピングソース／ドレイン領域の上に金属シリサイドが形成されるのを防止する過程とをさらに含むことを特徴とする請求項１０に記載の方法。 - 前記ゲート電極の上に金属シリサイドを形成する過程と、
前記キャパシタ電極の上に金属シリサイドが形成されるのを防止する過程とをさらに含むことを特徴とする請求項１０に記載の方法。 - 前記ゲート電極及び前記キャパシタ電極に隣接した側壁スペーサを形成する過程であって、前記側壁スペーサは前記低濃度ドーピングソース／ドレイン領域を完全に覆う、該過程をさらに含むことを特徴とする請求項１０に記載の方法。
- 前記誘電体層に不純物を注入する過程をさらに含むことを特徴とする請求項１に記載の方法。
- それぞれがアクセストランジスタ及びキャパシタ構造を有する複数のＤＲＡＭセルとロジックトランジスタとを備えた埋め込みＤＲＡＭシステムを形成する方法であって、
半導体基板のメモリアレイ領域にＤＲＡＭセルを形成する過程と、
前記半導体基板のロジック領域にロジックトランジスタを形成する過程と、
前記半導体基板の前記ロジック領域の前記半導体基板の上側表面の下に浅いトレンチアイソレーション領域を形成する過程と、
前記半導体基板の前記メモリ領域の前記半導体基板の上側表面の下に深いトレンチアイソレーション領域を形成する過程であって、前記深いトレンチアイソレーション領域は、前記浅いトレンチアイソレーション領域よりも深い、該過程とを有することを特徴とする方法。 - 前記深いトレンチアイソレーション領域は、前記浅いトレンチアイソレーション領域より前記浅いトレンチアイソレーションの深さの２０％以上深いことを特徴とする請求項１５に記載の方法。
- 前記浅いトレンチアイソレーション領域及び前記深いトレンチアイソレーション領域を形成する過程が、
前記浅いトレンチアイソレーション領域及び前記深いトレンチアイソレーション領域を形成する前記基板上の領域を露出する第１のマスクを形成する過程と、
前記第１のマスクを通して第１のエッチングを行う過程と、
前記第１のマスクの上に第２のマスクを形成する過程であって、前記第１のマスク及び第２のマスクは、前記深いトレンチアイソレーション領域が形成される前記基板上の領域を露出する、該過程と、
前記第１のマスク及び前記第２のマスクを通して第２のエッチングを行う過程とを含むことを特徴とする請求項１５に記載の方法。 - 前記第１のエッチングによって浅いトレンチ領域が形成され、前記第１及び第２のエッチングの組み合わせによって深いトレンチ領域が形成されることを特徴とし、
前記方法が、
前記半導体基板の上に誘電体材料を被着する過程であって、前記誘電体材料が前記浅いトレンチ領域と前記深いトレンチ領域を埋める、該過程をさらに含むことを特徴とする請求項１７に記載の方法。 - 前記誘電体材料が前記浅いトレンチ領域及び前記深いトレンチ領域にのみ残るように前記誘電体材料を平坦化する過程をさらに含むことを特徴とする請求項１８に記載の方法。
- 前記深いトレンチ領域の１つに存在する前記誘電体材料にキャビティをエッチングし、前記深いトレンチ領域の側壁を露出する過程と、
前記深いトレンチ領域の前記側壁の上に誘電体層を形成する過程と、
前記誘電体材料の前記キャビティに導電性材料を被着する過程であって、前記導電性材料は前記誘電体層の上に形成される、該過程とをさらに含むことを特徴とする請求項１９に記載の方法。 - 前記深いトレンチ領域の前記側壁の上に前記誘電体層を形成する前に、前記深いトレンチ領域の露出された前記側壁内にドーパントを注入する過程をさらに含むことを特徴とする請求項２０に記載の方法。
- 前記浅いトレンチアイソレーション領域及び前記深いトレンチアイソレーション領域を形成する過程が、
前記深いトレンチアイソレーション領域が形成される前記基板上の領域を露出する第１のマスクを形成する過程と、
前記第１のマスクを通して第１のエッチングを行う過程と、
前記第１のマスクの１以上の部分を除去して改変された第１のマスクを形成する過程であって、前記第１のマスクから除去される前記１以上の部分は、前記浅いトレンチアイソレーション領域が形成される領域である、該過程と、
前記改変された第１のマスクを通して第２のエッチングを行う過程とを含むことを特徴とする請求項１５に記載の方法。 - 前記第２のエッチングによって浅いトレンチ領域が形成され、前記第１及び第２のエッチングの組み合わせによって深いトレンチ領域が形成されることを特徴とし、
前記方法が、
前記半導体基板の上に誘電体材料を被着する過程であって、前記誘電体材料が前記浅いトレンチ領域と前記深いトレンチ領域を埋める、該過程をさらに含むことを特徴とする請求項２２に記載の方法。 - 前記誘電体材料が前記浅いトレンチ領域及び前記深いトレンチ領域にのみ残るように前記誘電体材料を平坦化する過程をさらに含むことを特徴とする請求項２３に記載の方法。
- 前記深いトレンチ領域の１つに存在する前記誘電体材料にキャビティをエッチングし、前記深いトレンチ領域の側壁を露出する過程と、
前記深いトレンチ領域の前記側壁の上に誘電体層を形成する過程と、
前記誘電体材料の前記キャビティに導電性材料を被着する過程であって、前記導電性材料は前記誘電体層の上に形成される、該過程とをさらに含むことを特徴とする請求項２４に記載の方法。 - 前記深いトレンチ領域の露出された前記側壁内にドーパントを注入する過程をさらに含むことを特徴とする請求項２５に記載の方法。
- 前記浅いトレンチアイソレーション領域及び前記深いトレンチアイソレーション領域を形成する過程が、
前記深いトレンチアイソレーション領域が形成される前記基板上の領域を露出する第１のマスクを形成する過程と、
前記第１のマスクを通して第１のエッチングを行い、前記基板に深いトレンチ領域を形成する過程と、
前記半導体基板の上に第１の誘電体層を被着する過程であって、前記第１の誘電体層が前記深いトレンチ領域を埋め、前記基板の前記上側表面の上に延びる、該過程と、
前記基板の前記上側表面の上に位置する前記第１の誘電体層の一部が除去されるように、前記第１の誘電体層を平坦化する過程と、
前記浅いトレンチアイソレーション領域が形成される前記基板上の領域を露出する第２のマスクを形成する過程と、
前記第２のマスクを通して第２のエッチングを行い、前記基板に浅いトレンチ領域を形成する過程と、
前記半導体基板の上に第２の誘電体層を被着する過程であって、前記第２の誘電体層は前記浅いトレンチ領域を埋め、前記基板の前記上側表面の上に延在する、該過程と、
前記基板の前記上側表面の上に位置する前記第２の誘電体層の部分が除去されるように、前記第２の誘電体層を平坦化する過程とを含む請求項１５に記載の方法。 - 前記浅いトレンチアイソレーション領域が、前記深いトレンチアイソレーション領域の形成前に形成されることを特徴とする請求項２７に記載の方法。
- 埋め込みＤＲＡＭシステムであって、
第１の導電型の半導体基板と、
前記半導体基板の第１領域に位置し、前記半導体基板の上側表面の下に第１の深さを有するトレンチアイソレーション領域の第１の組と、
前記半導体基板の第２領域に位置し、前記半導体基板の上側表面の下に前記第１の深さより深い第２の深さを有するトレンチアイソレーション領域の第２の組と、
前記半導体基板の前記第１領域に形成され、前記トレンチアイソレーションの第１の組によって分離された複数のロジックトランジスタと、
前記半導体基板の前記第２領域に形成され、前記トレンチアイソレーションの第２の組によって分離された複数のＤＲＡＭセルとを有することを特徴とする埋め込みＤＲＡＭシステム。 - 前記第２の深さが、前記第１の深さより前記第１の深さの２０％以上深いことを特徴とする請求項２９に記載の埋め込みＤＲＡＭシステム。
- 前記複数のＤＲＡＭセルのそれぞれが、前記トレンチアイソレーション領域の第２の組の１つの領域に少なくとも部分的に位置しているキャパシタ電極を有するセルキャパシタを含むことを特徴とする請求項２９に記載の埋め込みＤＲＡＭシステム。
- 前記セルキャパシタは、前記トレンチアイソレーションの第２の組の１つの側壁の上に位置する誘電体層をさらに有することを特徴とする請求項３１に記載の埋め込みＤＲＡＭシステム。
- 前記セルキャパシタは、前記トレンチアイソレーションの第２の組の１つの側壁の上に位置する反転層をさらに有することを特徴とする請求項３１に記載の埋め込みＤＲＡＭシステム。
- 前記ＤＲＡＭセルが、第１のゲート誘電体層を有するアクセストランジスタと、キャパシタ誘電体層を有するセルキャパシタとを有し、
前記ロジックトランジスタが第２のゲート誘電体層を有し、
前記キャパシタ誘電体層、前記第１のゲート誘電体層、及び前記第２のゲート誘電体層が同一の層であることを特徴とする請求項２９に記載の埋め込みＤＲＡＭシステム。 - 前記ＤＲＡＭセルが、第１のゲート誘電体層を有するアクセストランジスタと、キャパシタ誘電体層を有するセルキャパシタとを有し、
前記ロジックトランジスタが第２のゲート誘電体層を有し、
前記キャパシタ誘電体層及び前記第１のゲート誘電体層が、前記第２のゲート誘電体層と異なる厚さまたは組成を有することを特徴とする請求項２９に記載の埋め込みＤＲＡＭシステム。 - 前記キャパシタ誘電体層及び前記第１のゲート誘電体層が同一の層であることを特徴とする請求項３５に記載の埋め込みＤＲＡＭシステム。
- 前記キャパシタ誘電体層及び前記第１のゲート誘電体層が、異なる組成及び／または厚さを有することを特徴とする請求項３５に記載の埋め込みＤＲＡＭシステム。
- 前記ＤＲＡＭセルが、第１のゲート誘電体層を有するアクセストランジスタと、キャパシタ誘電体層を有するセルキャパシタとを有し、
前記キャパシタ誘電体層及び前記第１のゲート誘電体層が互いに異なる厚さまたは組成を有することを特徴とする請求項２９に記載の埋め込みＤＲＡＭシステム。 - 前記ＤＲＡＭセルのそれぞれがアクセストランジスタをさらに備えており、前記アクセストランジスタは、ゲート電極と、前記セルキャパシタに接続された第１のソース／ドレイン領域と、第２のソース／ドレイン領域とを有することを特徴とする請求項３１に記載の埋め込みＤＲＡＭシステム。
- 前記第２のソース／ドレイン領域が、前記第１のソース／ドレイン領域より高いドーパント濃度を有することを特徴とする請求項３９に記載の埋め込みＤＲＡＭシステム。
- 前記ゲート電極及び前記第２のソース／ドレイン領域の上に位置する金属シリサイドをさらに有することを特徴とする埋め込みＤＲＡＭシステム。
- 前記第１のソース／ドレイン領域に、金属シリサイドが実質的に存在しないことを特徴とする請求項４１に記載の埋め込みＤＲＡＭシステム。
- 前記キャパシタ電極に、前記金属シリサイドが実質的に存在しないことを特徴とする請求項４１に記載の埋め込みＤＲＡＭシステム。
- 前記ゲート電極及び前記キャパシタ電極が、多結晶シリコンを含むことを特徴とする請求項３９に記載の埋め込みＤＲＡＭシステム。
- 前記ゲート電極及び前記キャパシタ電極が、多結晶シリコンの同一の層から形成されていることを特徴とする請求項４４に記載の埋め込みＤＲＡＭシステム。
- 前記ロジックトランジスタのゲート電極、前記アクセストランジスタのゲート電極、及びキャパシタ電極が、多結晶シリコンの同一の層から形成されていることを特徴とする請求項３９に記載の埋め込みＤＲＡＭシステム。
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