JP3452497B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3452497B2 JP33479798A JP33479798A JP3452497B2 JP 3452497 B2 JP3452497 B2 JP 3452497B2 JP 33479798 A JP33479798 A JP 33479798A JP 33479798 A JP33479798 A JP 33479798A JP 3452497 B2 JP3452497 B2 JP 3452497B2
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  • Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は副ビット線の上に
主ビット線が形成された階層ビット線方式の半導体記憶
装置に関し、より詳しくは、チップ面積の増大を抑制し
た上で、アクセスの高速化を図ることができる半導体記
憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置（以下、メモリと
称する）ではビット線の容量を低減し、高速化を図るた
めに、階層ビット線方式が採用されている。
【０００３】特開昭６０−２５３０９６号公報で提案さ
れた階層ビット線方式のメモリでは多数のメモリセルが
接続するビット線に沿って独立したデータ転送路を別に
設け、このビット線を複数に分割してそれぞれを各トラ
ンスファーゲートを介してデータ転送路に接続するよう
にして、ＤＲＡＭのビット線と記憶静電容量の容量レシ
オを改善し、読み出しサイクルを短縮する。
【０００４】更に、不揮発性メモリの一例としてフラッ
シュＥＥＰＲＯＭやマスクＲＯＭがある。このようなＲ
ＯＭの従来例として、特開平６−１０４４０６号公報で
提案された階層ビット線方式のマスクＲＯＭがある。
【０００５】図１７および図１８に基づきこのマスクＲ
ＯＭについて説明する。但し、図１７はこのマスクＲＯ
Ｍの等価回路の一部を示し、図１８はそのレイアウトパ
ターンの一部を示す。半導体基板（図示せず）上には、
列方向に複数本の副ビット線ＳＢ１１〜ＳＢ１７等（以
下では、これらの副ビット線を総称して副ビット線ＳＢ
と称する）が互いに平行に配線されている。これらの副
ビット線ＳＢは、半導体基板に形成された拡散層からな
り、その導電型は半導体基板とは逆の導電型である。
【０００６】また、半導体基板上には、絶縁膜を介して
副ビット線ＳＢと交差する行方向に複数本のワード線Ｗ
Ｌ００１〜ＷＬ１３２等（以下では、これらのワード線
を総称してワード線ＷＬと称する）が配線されている。
図１７に示すように、ワード線ＷＬの材質は、例えば、
ポリシリコンである。
【０００７】隣接する副ビット線ＳＢ間には、メモリセ
ルトランジスタＭ１〜Ｍ７等（以下では、これらのメモ
リセルを総称してメモリセルＭと称する）が配設されて
いる。これらのメモリセルＭは、隣接する副ビット線を
ソースまたはドレインとし、ワード線をゲート電極と
し、ゲート電極下のソースおよびドレイン間をチャネル
とするトランジスタを構成し、全体として半導体基板上
にマトリクス上に配設されている。
【０００８】加えて、副ビット線ＳＢの端部には、補助
導電領域ＢＢ１１〜ＢＢ２２等（以下では、これらの補
助導電領域を総称して補助導電領域ＢＢと称する）が配
設されている。これらの補助導電領域ＢＢは副ビット線
ＳＢと同一の導電型である。
【０００９】また、補助導電領域ＢＢと副ビット線ＳＢ
との間にはバンク選択トランジスタＴＢ１１〜ＴＢ１８
（以下では、これらのバンク選択トランジスタを総称し
てバンクセルＴＢと称する）が配設されている。バンク
セルＴＢは補助導電領域ＢＢ、副ビット線ＳＢをソース
またはドレインとし、ゲート電極は、行方向に複数本配
線されたバンク選択線ＢＳ１１〜ＢＳ１４等（以下で
は、これらのバンク選択線を総称してバンク選択線ＢＳ
と称する）によって形成される。バンク選択線ＢＳの材
質は、例えば、ポリシリコンである。
【００１０】前記の補助導電領域ＢＢは、コンタクトＣ
Ｔ１１〜ＣＴ２２等（以下では、これらのコンタクトを
総称してコンタクトＣＴと称する）により金属配線であ
る主ビット線ＭＢ１〜ＭＢ４等（以下では、これらの主
ビット線を総称して主ビット線ＭＢと称する）に接続さ
れている。
【００１１】ここで、互いに平行に配線された副ビット
線ＳＢの列およびこの副ビット線ＳＢに接続された補助
導電領域ＢＢの組をバンク（バンク領域）ＢＮＫ０〜Ｂ
ＮＫ２等（以下では、これらのバンクを総称してバンク
ＢＮＫと称する）と称する。
【００１２】図１７に示すマスクＲＯＭでは、各バンク
ＢＮＫの副ビット線ＳＢはバンクセルＴＢを介して、主
ビット線ＭＢに接続され、バンク選択線ＢＳにより、主
ビット線ＭＢに選択的に導通（選択）させ、当該主ビッ
ト線ＭＢを列選択回路１によりセンスアンプ等のメモリ
セルアレイ外部の回路に接続していた。
【００１３】以下では半導体基板はＰ型であり、副ビッ
ト線ＳＢおよび補助導電領域ＢＢがＮ+型である場合を
例にとって、前記のマスクＲＯＭの動作について説明す
る。
【００１４】まず、所定のバンク選択線ＢＳおよびワー
ド線ＷＬの電位を高レベルとし、これにより当該バンク
選択線ＢＳおよびワード線ＷＬをゲート電極とするバン
クセルＴＢおよびメモリセルＭを選択する。
【００１５】ここで、メモリセルＭの閾値は、例えばゲ
ート電極下のチャネル領域に打ち込まれるボロンイオン
の注入量により設定することができる。イオン注入を行
ったメモリセルＭは閾値電圧が高くなるので、所定の注
入量によりゲート電位を高レベルとしてもオフ状態にな
る（後述の図１８等に示すオフセル）。一方、イオン注
入を行わない場合はゲート電位を高レベルとするとオン
状態となる（オンセル）ように設定する。バンク選択線
ＢＳのうち、バンクセルＴＢを構成しない部分は前記イ
オン注入によりオフ状態に設定しておく。
【００１６】１つのバンクＢＮＫに含まれる１つのメモ
リセルＭの選択は、行選択回路２により以下のように行
われる。即ち、当該メモリセルＭのゲート電極となるワ
ード線ＷＬと、ソースおよびドレインとなる副ビット線
ＢＳに接続されたバンクセルＴＢのゲート電極となるバ
ンク選択線ＢＳを高レベルにすることにより行われる。
【００１７】例えば、一例として、メモリセルＭ２に格
納されたデータの読み出しは、ワード線ＷＬ１３２、バ
ンク選択線ＢＳ１１およびＢＳ１４を高レベルとし、他
を低レベルとしバンクセルＴＢ１１およびＴＢ１６を選
択することにより行われる。ここで、副ビット線ＳＢ１
２、ＳＢ１３はコンタクトＣＴ１１、ＣＴ２１を介して
主ビット線ＭＢ２、ＭＢ１に接続されており、この主ビ
ット線ＭＢ１、ＭＢ２は列選択回路１により選択的にデ
ータ線（図示せず）に接続される。よって、この信号伝
達経路により選択されたメモリセルＭ２のデータが読み
出される。
【００１８】このマスクＲＯＭでは、隣接する副ビット
線ＳＢ間に形成されるメモリセル列が行方向に複数繰り
返し配置されて、１つのバンクＢＮＫが構成され、この
バンクＢＮＫが補助導電領域ＢＢを共通にして列方向に
繰り返し配置され、これでマトリクス状のメモリセルア
レイが構成されている。
【００１９】また、各バンクＢＮＫの２本の副ビット線
がバンクセルＴＢを介して１本の主ビット線ＭＢに接続
され、隣接する副ビット線ＳＢは交互に、このバンクＢ
ＮＫの相対する辺でバンクセルＴＢを介して別の主ビッ
ト線ＭＢに接続される。この２本の主ビット線ＭＢは、
前記列選択回路１を介してデータ線に接続され、当該デ
ータ線の一方は低電位に、他方は高電位に接続されるの
で、当該データ線の電流の差を検出することにより、メ
モリセルＭの状態を２値情報として読み出すことができ
る。
【００２０】なお、以下の記載において、理解を容易に
するため、２つの主ビット線のうち低電位に接続する主
ビット線ＭＢを主グランド線ＭＢと呼び、主グランド線
ＭＢに接続する副ビット線ＳＢを副グランド線ＳＢと呼
ぶ。奇数番ＭＢ１、ＭＢ３などを主ビット線と呼び、偶
数番ＭＢ２などを主グランド線と呼び、奇数番ＳＢ１
１、ＳＢ１３等を副ビット線と呼び、偶数番ＳＢ１２、
ＳＢ１４等を副グランド線と呼ぶ。
【００２１】前記のマスクＲＯＭは、階層ビット線構造
をとるため、１つの主ビット線ＭＢにはアクセスの対象
となるメモリセルＭの属する副ビット線ＳＢのみがバン
クセルＴＢを介して接続され、それ以外はバンクセルＴ
Ｂにより主ビット線ＭＢから分離される。この結果、主
ビット線ＭＢの負荷が軽減されるので、その分、アクセ
スの高速化を図ることが可能である。
【００２２】
【発明が解決しようとする課題】ところで、最近のＭＰ
Ｕ（マイクロプロセッサ）の高速化に追随させるため、
半導体メモリに対する高速化の要求はますます強くなっ
ており、種々の改良が成されている。
【００２３】例えば、その一例として、メモリセルアレ
イを列方向または行方向に複数のブロックに分割し、ビ
ット線またはワード線を短くすることにより、それらの
負荷を小さくし、高速化することが行われている。
【００２４】しかし、ワード線方向に分割した場合は、
ブロック毎にワード線を駆動する行選択回路を配置する
必要があるため、チップ面積が大幅に増加するという問
題がある。また、メモリセルアレイをビット線方向に分
割した場合は、ブロック毎にビット線を選択する列選択
回路およびセンスアンプを配置する必要があるため、こ
の場合も、チップ面積が大幅に増加するという問題があ
る。
【００２５】一方、従来の階層ビット線方式のマスクＲ
ＯＭの主ビット線の負荷の多くは、バンクセルのソース
／ドレイン拡散領域の接合容量および補助導電領域の接
合容量である。この接合容量を減らすためには、１本の
副ビット線に接続されるメモリセルの数を増やすことが
有効であるが、副ビット線が長くなることにより拡散抵
抗が増加し、主ビット線の負荷が増加する結果、その
分、アクセス速度が低下するという間題がある。
【００２６】従来のマスクＲＯＭを具体的に説明する
と、前記従来の階層ビット線方式のマスクＲＯＭでは、
副ビット線の２本につき主ビット線の１本が配線されて
いる。ここで、半導体基板上の配線は、製造過程におい
て発生する段差等により、上層程、密に配線することが
困難である。このため、半導体基板への埋込み拡散層で
形成される副ビット線のデザインルールよりも上層の金
属配線である主ビット線のデザインルールは厳しいもの
になる。それゆえ、前記従来の構成で主ビット線に並行
して同一配線層からなる配線を追加することは困難であ
る。また、従来の構成で１つのバンク領域ＢＮＫにおい
て１本の主ビット線に接続する副ビット線の本数を増や
せば、副ビット線ＳＢに対する主ビット線の本数を減ら
すことができる。しかし、この場合は、図１９に示すよ
うに、同一バンク領域内のバンク選択線の数が主ビット
線に接続される副ビット線の本数の増大に伴って増加す
るので、メモリアレイのチップ面積が増加するという問
題が生じる。
【００２７】本発明は、上記問題を鑑みてなされたもの
であり、チップ面積の増大を抑制した上で、従来のマス
クＲＯＭよりもアクセス速度を向上できる半導体記憶装
置を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のブロックと、前記複数のブロックを縦断する
外部ビット線と、ブロック選択手段とを備えている。前
記複数のブロックのそれぞれは、複数のメモリセルがマ
トリクス状に配置された複数のバンク領域を有し、前記
複数のバンク領域は、列方向に配列され、前記複数のブ
ロックのそれぞれは、主ビット線を有し、前記複数のブ
ロックのそれぞれの前記主ビット線は、前記複数のバン
ク領域を列方向に縦断し、前記複数のバンク領域によっ
て共用され、前記外部ビット線に平行であり、前記ブロ
ック選択手段は、外部から、前記複数のブロックのうち
の１つを選択するための信号を受け取り、前記選択され
たブロックに対応する主ビット線を前記外部ビット線と
接続し、そのことにより上記目的が達成される。
【００２９】前記複数のバンク領域のそれぞれは、前記
マトリクス状に配置された複数のメモリセルの列に対応
する複数の副ビット線を有し、前記複数のブロックのそ
れぞれは、外部から前記複数の副ビット線から１つの副
ビット線を選択するための信号を受け取り、前記選択さ
れた副ビット線を前記主ビット線に接続するバンク選択
手段を有してもよい。
【００３０】本発明の他の半導体記憶装置は、複数のブ
ロックと、前記複数のブロックを縦断する外部ビット線
と、前記外部ビット線にほぼ平行な外部グランド線とを
備えている。前記複数のブロックのそれぞれは、複数の
メモリセルがマトリクス状に配置された複数のバンク領
域と、主ビット線と、主グランド線とを有し、前記複数
のバンク領域のそれぞれは、複数のワード線、複数の副
ビット線、複数の副グランド線を有し、前記他の半導体
記憶装置は、外部から、前記複数の副ビットのうちの１
つを選択するための信号を受け取り、前記選択された副
ビットを、前記選択された副ビットが属するブロックが
有する主ビット線に接続する第１の選択手段と、外部か
ら、前記複数の副グランドのうちの１つを選択するため
の信号を受け取り、前記選択された副ビットを、前記選
択された副グランドが属するブロックが有する主グラン
ド線に接続する第２の選択手段と、外部から、前記複数
のブロックのうちの１つを選択するための信号を受け取
り、前記選択されたブロックに対応する主ビット線を前
記外部ビット線と接続し、前記選択されたブロックに対
応する主グランド線を前記外部グランド線と接続する第
３の選択手段とをさらに備え、そのことにより上記目的
が達成される。
【００３１】前記複数のバンク領域のうちの１つにおい
て、隣接する３つの副ビット線が前記主ビット線と接続
され、前記複数のバンク領域のうちの１つにおいて、隣
接する６つの副グランド線が前記主グランド線と接続さ
れてもよい。
【００３２】前記複数のバンク領域のうちの１つにおい
て、隣接する６つの副ビット線が前記主ビット線と接続
され、前記複数のバンク領域のうちの１つにおいて、隣
接する３つの副グランド線が前記主グランド線と接続さ
れてもよい。
【００３３】前記複数のバンク領域のうちの１つにおい
て、隣接する４つの副ビット線が前記主ビット線と接続
され、前記複数のバンク領域のうちの１つにおいて、隣
接する４つの副グランド線が前記主グランド線と接続さ
れてもよい。
【００３４】前記複数の副ビット線の端部に配置される
第１の補助導電領域と、前記複数の副グランド線の端部
に配置される第２の補助導電領域とをさらに備えてもよ
い。
【００３５】前記外部ビット線および前記外部グランド
線が、前記主ビット線および前記主グランド線と同一配
線層であってもよい。
【００３６】前記外部ビット線および前記外部グランド
線が、前記主ビット線および前記主グランド線と異なる
配線層であってもよい。
【００３７】前記隣接するバンク領域が、前記第１の補
助導電領域を共有してもよい。
【００３８】前記隣接するバンク領域が、前記第２の補
助導電領域を共有してもよい。
【００３９】前記隣接するバンク領域が、前記バンク選
択手段と、バンク選択手段に接続されるバンク選択線と
を共有してもよい。
【００４０】前記複数のメモリセルのそれぞれがトラン
ジスタであり、前記トランジスタのゲートが前記複数の
ワード線のうちの１つの一部であり、前記トランジスタ
のソース・ドレインが、前記複数の副ビット線のうちの
１つの一部・前記複数の副グランド線のうちの１つの一
部であってもよい。
【００４１】前記半導体記憶装置が一導電型の半導体基
板の上に形成され、前記複数の副ビット線は、前記半導
体基板の表面部分に、一定の間隔を空けて平行に配置さ
れ、前記複数の副ビット線は、前記半導体基板と逆導電
型であり、前記補助導電領域の導電型が、前記複数の副
ビット線の導電型と同じであり、前記バンク選択手段
が、前記複数の副ビット線の端部と前記補助導電領域と
の間に跨って配置されてもよい。
【００４２】以下作用について説明する。
【００４３】本発明の半導体記憶装置は、メモリセルア
レイを列方向に複数のブロックに分割し、金属配線であ
る主ビット線を複数のブロック毎に分割し、これらをブ
ロック選択トランジスタを介して外部ビット線に接続
し、メモリセルアレイの主ビット線には各バンク領域で
バンクセルを介して副ビット線に接続する構成をとるの
で、後述の実施形態で説明するように、主ビット線に接
続されるトランジスタの個数を上記従来のマスクＲＯＭ
に比べて大幅に削減できる。
【００４４】この結果、従来の構成に比べて外部ビット
線の負荷が大幅に低減されるので、その分、アクセス速
度を大幅に向上できる。
【００４５】また、外部ビット線を主ビット線と異なる
配線層で配線すれば、従来の構成のバンク領域で構成さ
れるメモリセルアレイでも、その面積を増やすことなく
ビット線の負荷が軽減される。
【００４６】また、外部ビット線を主ビット線と同一配
線層で配線すれば、接続される主ビット線に隣接し外部
ビット線を平行に配線することができるので、１層メタ
ルプロセス等の製造プロセスの簡略化が可能になる。
【００４７】更に、外部ビット線を主ビット線と同一配
線層で配線する場合は、１本の主ビット線に副ビット線
を３本以上接続することにより主ビット線および外部ビ
ット線を構成する金属配線のデザインルールを緩和する
ことができる。また、１本の主ビット線に４本の副ビッ
ト線、１本の主グランド線に４本の副グランド線を接続
するか、或いは、１本の主ビット線に３本の副ビット
線、１本の主グランド線に６本の副グランド線を接続す
れば、主ビット線および主グランド線の密度を従来の半
分にでき、外部ビット線および外部グランド線を主ビッ
ト線等と同一配線層で配線しても、従来の構成と同一密
度を維持することができる。
【００４８】また、隣接するバンク領域の同一補助導電
領域に接続されたバンクセル対がバンク選択線を共有す
る構成によれば、バンク選択線の本数を削減できる分、
より一層メモリセルアレイのチップ面積を低減できる。
【００４９】
【発明の実施の形態】以下に本発明の半導体記憶装置の
実施の形態を図面に基づき具体的に説明する。 （実施形態１）以下に、第１の実施形態におけるマスク
ＲＯＭを図１および図２を用いて説明する。
【００５０】図１は、第１の実施形態におけるマスクＲ
ＯＭの一部を示す等価回路図である。
【００５１】まず、図１および図２に基づき第１の実施
形態に関わるマスクＲＯＭの構成を動作とともに説明す
る。図１に示すマスクＲＯＭは、イオン注入によりＲＯ
Ｍのプログラムが行われる。なお、図１７および図１８
に示すマスクＲＯＭと対応する部分には、同一の符号を
付してある。また、主グランド線ＭＢに接続する外部ビ
ット線ＧＢを外部グランド線ＧＢ呼び、特に、奇数番Ｇ
Ｂ１、ＧＢ３を外部ビット線と呼び、偶数番ＧＢ２を外
部グランド線と呼ぶ。
【００５２】第１の実施形態のマスクＲＯＭのメモリセ
ルアレイは、列方向に配置された複数のブロックＢＬＫ
０〜ＢＬＫｎ（以下では、これらのブロックを総称して
ブロックＢＬＫと称する）を備えている。各ブロックＢ
ＬＫは、列方向に配置された複数のバンクＢＮＫ０〜Ｂ
ＮＫｍを備えている。
【００５３】各バンクＢＮＫはメモリセルＭがマトリク
ス状に配列され、副ビット線ＳＢ（たとえば、ＳＢ１
１、ＳＢ１３、ＳＢ１５、ＳＢ１７、ＳＢ１９）と副グ
ランド線ＳＢ（たとえば、ＳＢ１２、ＳＢ１４、ＳＢ１
６、ＳＢ１８、ＳＢ２０）とが交互に配線されている。
当該メモリセルＭを構成するＭＯＳＦＥＴのソースは、
副グランド線の一部からなり、そのＭＯＳＦＥＴのドレ
インは、副ビット線の一部からなっている。ある列に属
するメモリセルＭは、その列に対応する１つの副グラン
ド線に接続される。また、ある列に属するメモリセルＭ
は、その列に対応する１つの副ビット線に接続される。
また、そのＭＯＳＦＥＴのゲートは、ワード線ＷＬの一
部からなっている。ある行に属するメモリセルＭは、そ
の行に対応する１つのワード線ＷＬに接続される。
【００５４】交互に配線される、たとえば４本の副ビッ
ト線ＳＢ１１、ＳＢ１３、ＳＢ１５、ＳＢ１７は、その
端部よりバンクセルＴＢ１５、ＴＢ１６、ＴＢ１７、Ｔ
Ｂ１８を介して共通の補助導電領域ＢＢ２２に接続され
る。隣接するバンクＢＮＫ２の４本の副ビット線（図示
せず）も同様に同じ補助導電領域ＢＢ２２に接続され
る。バンクセルＴＢ１５〜ＴＢ１８は、ワード線と略平
行に配線され、バンク選択線ＢＳ１５〜ＢＳ１８の一部
がゲート電極となる。同様に交互に配線される４本の副
グランド線ＳＢ１４、ＳＢ１６、ＳＢ１８、ＳＢ２０
は、それらの端部よりバンクセルＴＢ１１、ＴＢ１２、
ＴＢ１３、ＴＢ１４を介してそれぞれ共通の補助導電領
域ＢＢ１１に接続される。
【００５５】主ビット線ＭＢ１１は、ブロック内で副ビ
ット線ＳＢに略平行に配線され、コンタクトＣＴによっ
て各バンクＢＮＫの補助導電領域ＢＢと接続される。主
グランド線ＭＢ１２は、ブロック内で副グランド線に略
平行に配線され、コンタクトＣＴによって各バンクＢＮ
Ｋの補助導電領域ＢＢと接続される。
【００５６】バンク選択線ＢＳおよびワード線ＷＬが選
択されることにより、何れか１つのメモリセルＭが主ビ
ット線および主グランド線に導通される。
【００５７】外部ビット線ＧＢは、主ビット線ＭＢと略
平行に配線され、ブロック間において、ブロック選択ト
ランジスタＴＣを介して各ブロックＢＬＫの主ビット線
ＭＢと接続される。
【００５８】外部グランド線ＧＢ１等は、主グランド線
と略平行に配線され、ブロック間において、ブロック選
択トランジスタＴＣ１１、ＴＣ２１等を介して各ブロッ
クの主グランド線と接続され、選択されたブロック選択
線ＢＬ１、ＢＬ２等によって、何れかのブロックの主ビ
ット線および主グランド線のみが導通する。
【００５９】外部ビット線は、列選択回路１によりセン
スアンプ（図示せず）等に選択的に接続され、外部グラ
ンド線は、列選択回路１により接地電位の電圧が供給さ
れ、所望のメモリセルが読み出される。
【００６０】従来のマスクＲＯＭに比べて、外部ビット
線に接続される副ビット線が主ビット線により階層化さ
れるので、外部ビット線に直接接続するトランジスタお
よび補助導電領域を著しく減らすことができ、負荷が減
少する。
【００６１】従来のマスクＲＯＭにおける主ビット線と
副ビット線による階層構造によってメモリセルを読み出
す場合、バンク毎に主ビット線にバンクセルが接続され
るが、本実施形態では外部ビット線に直接接続されるの
はブロック毎のブロック選択トランジスタのみである。
例えば、１つのバンクは、３２行のメモリセルアレイか
らなり、全メモリセルアレイは２５６個のバンクからな
るとする。図１７に示すマスクＲＯＭでは１つの主ビッ
ト線には５１２個（２５６バンク×２）のバンクセルが
接続される。
【００６２】一方、本実施形態では、たとえば、当該メ
モリセルアレイを４つのブロック（６４バンク×４）に
分割すると、外部ビット線には４つのブロック選択トラ
ンジスタのみが接続され、各ブロックの主ビット線には
２５６個（６４バンク×４セル）のバンクセルが接続さ
れ、外部ビット線に接続するトランジスタを約１／２
（（２５６＋４）／５１２）に削減することができる。
【００６３】また、さらに、従来のマスクＲＯＭにおけ
る補助導電領域では、１つの主ビット線に２５６個の補
助導電領域が接続される。
【００６４】一方、本実施形態では、外部ビット線には
４つのブロック選択トランジスタのみが接続され、各ブ
ロックの主ビット線には６４個の補助導電領域が接続さ
れ、外部ビット線に接続する補助導電領域を１／４（６
４／２５６）に削減することができる。
【００６５】以下に、本実施形態におけるメモリセルＭ
３からデータを読み出す動作の一例を説明する。
【００６６】ワード線ＷＬ１３２、バンク選択線ＢＳ１
１、ＢＳ１６が高レベルに設定され、他のワード線およ
び他のバンク選択線が低レベルに設定される。このこと
により、バンクセルＴＢ１１、ＴＢ１６が選択される。
つまり、副ビット線ＳＢ１３は、コンタクトＣＴ１２を
介して主グランド線ＭＢ１１に接続され、副グラント線
ＳＢ１４はコンタクトＣＴ１２を介して主ビット線ＭＢ
１２に接続される。
【００６７】また、ブロック選択線ＢＬ１が高レベルに
設定され、他のブロック選択線が低レベルに設定され
る。このことにより、ブロック選択トランジスタＴＣ１
１、ＴＣ１２が選択される。つまり、主ビット線ＭＢ１
１が外部ビット線ＧＢ１に接続され、主グランド線ＭＢ
１２が外部グランド線ＧＢ２に接続される。外部グラン
ド線ＧＢ２および外部ビット線ＧＢ１は、列選択回路１
により選択的にデータ線（図示せず）に接続される。上
述した動作により、メモリセルＭ３からデータが読み出
される。
【００６８】図２は、図１に示すマスクＲＯＭのメモリ
セルアレイのレイアウトパターン例を示す図である。
【００６９】本実施形態では、Ｐ-型の半導体基板上
に、逆導電型であるＮ+型拡散層により構成される複数
の副ビット線ＳＢ１１〜ＳＢ１９、副グランド線ＳＢ１
２〜ＳＢ２０と、これに絶縁膜を介して交差して配線さ
れるポリシリコン層から成る複数のワード線ＷＬ１０１
〜ＷＬ１３２と、前記副ビット線、副グランド線間に形
成され、ワード線をゲート電極とするメモリセルＭ１〜
Ｍ７と、副ビット線および副グランド線の端部に配置さ
れ副ビット線と同一導電型の補助導電領域ＢＢ１１、Ｂ
Ｂ２２と、当該補助導電領域ＢＢと副ビット線間に形成
されるバンクセルＴＢ１１、ＴＢ１２、ＴＢ１７、ＴＢ
１８と、当該バンクセルのゲート電極となるポリシリコ
ンから成るバンク選択線ＢＳ１１、ＢＳ１２、ＢＳ１
３、ＢＳ１４とを備えている。
【００７０】補助導電領域は、コンタクトＣＴ１１〜Ｃ
Ｔ２２により金属配線である主ビット線ＭＢ１１、主グ
ラント線ＭＢ１２に接続される。隣接する第１のバンク
ＢＮＫ０および第２のバンクＢＮＫ１は補助導電領域Ｂ
Ｂ１１を共通に用いるように、配列される。
【００７１】補助導電領域ＢＢ２２は、ＢＮＫ１の副ビ
ット線ＳＢ１１、ＳＢ１３、ＳＢ１５、ＳＢ１７と、バ
ンクセルＴＢ１５、ＴＢ１６、ＴＢ１７、ＴＢ１８を介
して接続される。補助導電領域ＢＢ２１は、ＢＬＫ２の
副ビット線ＳＢ２１、ＳＢ２３、ＳＢ２５、ＳＢ２７と
バンクセルＴＢ２５、ＴＢ２６、ＴＢ２７、ＴＢ２８を
介して接続される。
【００７２】バンクセルＴＢ１５、ＴＢ１６、ＴＢ１
７、ＴＢ１８では、バンク選択線ＢＳ１５、ＢＳ１６、
ＢＳ１７、ＢＳ１８の一部がゲート電極として働く。バ
ンクセルＴＢ２５、ＴＢ２６、ＴＢ２７、ＴＢ２８で
は、バンク選択線ＢＳ２５、ＢＳ２６、ＢＳ２７、ＢＳ
２８の一部がゲート電極として働く。
【００７３】図２に示す構成では、図１８に示す構成に
比べて、主ビット線および主グランド線の本数を半分に
することができる。さらに、図２に示す構成では、外部
ビット線および外部グランド線を主ビット線および主グ
ランド線と同一配線層で容易に配線することができ、プ
ロセスの簡略化が可能になる。
【００７４】（実施形態２）以下に、第２の実施形態に
おけるマスクＲＯＭを図３を用いて説明する。
【００７５】図３は、第２の実施形態におけるマスクＲ
ＯＭを示すメモリの回路図である。図３に示すマスクＲ
ＯＭは、以下に示す点が図１に示すマスクＲＯＭと異な
る。上述したように、図１に示すマスクＲＯＭでは、一
つの主ビット線に対して、４本の副ビット線が接続さ
れ、一つの主グランド線に対して、４本の副グランド線
が接続されている。
【００７６】一方、図３に示す本実施形態におけるマス
クＲＯＭでは、一つの主ビット線ＭＢ１１に対して、３
本の副ビット線ＳＢ０１、ＳＢ０３、ＳＢ０５が接続さ
れ、一つの主グランド線ＭＢ１２に対して、６本の副グ
ランド線ＳＢ００、ＳＢ０２、ＳＢ０４、ＳＢ０６、Ｓ
Ｂ０８、ＳＢ１０が接続されている。図３に示すマスク
ＲＯＭの他の構成は、図１に示すマスクＲＯＭと同じで
ある。
【００７７】なお、図３に示す本実施形態におけるマス
クＲＯＭでは、一つの主ビット線に対して、３本の副ビ
ット線が接続され、一つの主グランド線に対して、６本
の副グランド線が接続されているが、本実施形態におけ
るマスクＲＯＭは、一つの主ビット線に対して、６本の
副ビット線が接続され、一つの主グランド線に対して、
３本の副グランド線が接続される構成であってもよい。
【００７８】（実施形態３）図４〜図７は、イオン注入
によりＲＯＭプログラムを行うマスクＲＯＭに本発明を
適用した実施形態３を示す。但し、図４は本マスクＲＯ
Ｍの一部を示す等価回路図、図５は図４のマスクＲＯＭ
を周辺回路とともに示す等価回路図、図６は図４に示す
マスクＲＯＭのメモリセルアレイのレイアウトパターン
例を示す図、図７は図５に示すマスクＲＯＭのメモリセ
ルアレイのレイアウトパターン例を示す図である。
【００７９】まず、図４及び図５に基づき第３の実施形
態に係るマスクＲＯＭの構成を動作とともに説明する。
なお、上記従来のマスクＲＯＭと対応する部分には、同
一の符号を付してある。
【００８０】第３の実施形態のマスクＲＯＭのメモリセ
ルアレイは、列方向に複数分割されたブロックＢＬＯＣ
Ｋ０〜ＢＬＯＣＫｎ（以下では、これらのブロックを総
称してブロックＢＬＯＣＫと称する）により構成されて
おり、各ブロックＢＬＯＣＫは複数のバンクＢＡＮＫ
（ＢＡＮＫ０〜ＢＡＮＫｍ）によって構成されている。
【００８１】各バンクＢＡＮＫには、メモリセルＭがマ
トリクス状に配列されている。メモリセル列は列方向に
複数本配線された隣接する副ビット線ＳＢ（ＳＢ１１〜
１７等）間に配列されている。メモリセルＭは、ＭＯＳ
ＦＥＴであり、そのソース及びドレインは、隣接する副
ビット線ＳＢに接続されている。
【００８２】隣接するメモリセル列において、ソース又
はドレインがある副ビット線ＳＢに接続され、同一行の
メモリセルＭは、副ビット線ＳＢと直交して行方向に配
線された共通のワード線ＷＬ（ＷＬ１０１、ＷＬ１３２
等）をゲート電極としている。
【００８３】交互に配線された４本の副ビット線ＳＢ１
１、ＳＢ１３、ＳＢ１５、ＳＢ１７は、その端部に形成
されたバンクセルＴＢ（ＴＢ１５、ＴＢ１６、ＴＢ１
７、ＴＢ１８）を介して共通の補助導電領域ＢＢ２に接
続され、これでバンクＢＡＮＫ１が構成されている。
【００８４】バンクＢＡＮＫ１に隣接するバンクＢＡＮ
Ｋ２の４本の副ビット線ＳＢ２１、ＳＢ２３、ＳＢ２
５、ＳＢ２７も同様に同じ補助導電領域ＢＢ２に接続さ
れている。
【００８５】バンクセルＴＢ（ＴＢ１５等）は、ワード
線ＷＬと略平行に配線されたバンク選択線ＢＳ（ＢＳ１
３等）をゲート電極としている。隣接するバンクＢＡＮ
Ｋ１、ＢＡＮＫ２の相対するバンクセルＴＢ（ＴＢ１５
とＴＢ２５、ＴＢ１６とＴＢ２６、ＴＢ１７とＴＢ２
７、ＴＢ１８とＴＢ２８）は、バンク選択線ＢＳ１３、
ＢＳ１４、ＢＳ２４、ＢＳ２３を共有し、４つのバンク
セルＴＢはそれぞれ異なるバンク選択線ＢＳに接続され
ている。
【００８６】各ブロックＢＬＯＣＫ内には、副ビット線
ＳＢに略平行の列方向に主ビット線ＭＢ１１、ＭＢ１２
が配線されている。主ビット線ＭＢは、各バンクＢＡＮ
Ｋの補助導電領域ＢＢとコンタクトＣＴ（ＣＴ１１、Ｃ
Ｔ１２等）により接続され、バンク選択線ＢＳ及びワー
ド線ＷＬにより何れか１つのメモリセルＭが主ビット線
ＭＢに導通される構成になっている。
【００８７】加えて、第３の実施形態のＲＯＭでは、主
ビット線ＭＢと略平行に外部ビット線ＧＢ（ＧＢ１、Ｇ
Ｂ２等）が配線されている。外部ビット線ＧＢは、隣接
するブロックＢＬＯＣＫ間において、各ブロックＢＬＯ
ＣＫの主ビット線ＭＢとブロック選択トランジスタＴＣ
（ＴＣ１１、ＴＣ１２等）を介して接続されている。ブ
ロック選択トランジスタＴＣのゲート電極には、ワード
線ＷＬに平行に配線されたブロック選択線ＢＬ（ＢＬ
１、ＢＬ２等）が接続されている。
【００８８】このような構成により、ブロック選択線Ｂ
Ｌにより何れか一つのブロックＢＬＯＣＫの主ビット線
ＭＢのみを導通（選択）させることができる。外部ビッ
ト線ＧＢは列選択回路１により図示しないセンスアンプ
等に選択的に接続され、所望のメモリセルＭのデータが
読み出される。
【００８９】第３の実施形態のマスクＲＯＭにおいて
は、外部ビット線ＧＢに接続される副ビット線ＳＢは主
ビット線ＭＢにより階層化されているので、外部ビット
線ＧＢに直接接続されるトランジスタの本数を著しく低
減することができる。この結果、ビット線の負荷を低減
できる。
【００９０】今少し具体的に説明すると、全メモリセル
アレイを主ビット線ＭＢにより読み出す場合は、バンク
ＢＡＮＫ毎に主ビット線ＭＢにバンクセルＴＢが接続さ
れるが、第３の実施形態では、外部ビット線ＧＢに直接
接続されるのはブロックＢＬＯＣＫ毎のブロック選択ト
ランジスタＴＣのみである。
【００９１】例えば、１つのバンクＢＡＮＫが３２行の
メモリセルアレイで構成され、全メモリセルアレイが２
５６個のバンクＢＡＮＫで構成されている場合を想定す
ると、図１７に示す従来例では、１つの主ビット線ＭＢ
には５１２個（＝２５６バンク×２）のバンクセルＴＢ
を接続する必要がある。
【００９２】これに対して、第３の実施形態の構成にお
いて、メモリセルアレイを４つのブロックＢＬＯＣＫ
（６４バンク×４）に分割する場合を想定すると、この
場合には、外部ビット線ＧＢには４つのブロック選択ト
ランジスタＴＣのみを接続すればよく、各ブロックＢＬ
ＯＣＫの主ビット線ＭＢには２５６個（６４バンク×
４）のバンクセルＴＢを接続すればよい。従って、第３
の実施形態の構成によれば、ビット線（主ビット線Ｍ
Ｂ、外部ビット線ＧＢ）に接続されるトランジスタの本
数を従来例の約１／２≒（（２５６＋４）／５１２）に
削減することが可能になる。
【００９３】次に、第３の実施形態のマスクＲＯＭにお
ける読み出し動作を、メモリセルＭ２に格納されたデー
タを読み出す場合を例にとって説明する。
【００９４】まず、ワード線ＷＬ１３２、バンク選択線
ＢＳ０２、ＢＳ１４及びブロック選択線ＢＬ１を高レベ
ルとし、他を低レベルとし、これにより、バンクセルＴ
Ｂ１１、ＴＢ１６を選択する。ここで、上述のように、
副ビット線ＳＢ１２、ＳＢ１３はコンタクトＣＴ１１、
ＣＴ１２を介して主ビット線ＭＢ１１、ＭＢ１２に接続
されているので、主ビット線ＭＢ１、ＭＢ２はブロック
選択トランジスタＴＣ１１、ＴＣ１２を介して外部ビッ
ト線ＧＢ１、ＧＢ２に接続され、列選択回路１により選
択的に図示しないデータ線に接続される。よって、この
経路により、メモリセルＭ２に格納されたデータが読み
出される。
【００９５】以上のように、第３の実施形態のマスクＲ
ＯＭによれば、ビット線に接続されるトランジスタの本
数を従来例の約１／２≒（（２５６＋４）／５１２）に
低減できるので、アクセス速度を大幅に向上することが
できる。
【００９６】加えて、第３の実施形態の構成によれば、
チップ面積の増大を抑制でき、しかも、簡略化されたプ
ロセスで作製できる利点がある。以下に、その理由を図
６及び図７に基づき説明する。
【００９７】第３の実施形態では、上述のように、Ｐ型
の半導体基板上に形成され、この半導体基板とは逆導電
型のＮ+型拡散層により形成された複数の副ビット線Ｓ
Ｂ１１〜ＳＢ１７と、ポリシリコン層からなり、副ビッ
ト線ＳＢ１１〜ＳＢ１８に交差して配線される複数のワ
ード線ＷＬ１０１〜ＷＬ１３２と、隣接する副ビット線
ＳＢ間に構成され、ワード線ＷＬ１０１〜ＷＬ１３２を
ゲート電極とするメモリセルＭ１〜Ｍ７と、副ビット線
ＳＢの端部に配置され、副ビット線ＳＢ１１〜ＳＢ１７
と同一の導電型の補助導電領域ＢＢ１、ＢＢ２と、この
補助導電領域ＢＢ１、ＢＢ２と副ビット線ＳＢ１１〜Ｓ
Ｂ１７間に構成されるバンクセルＴＢ１１、ＴＢ１２、
ＴＢ１７、ＴＢ１８と、ポリシリコンからなり、このバ
ンクセルＴＢ１１、ＴＢ１２、ＴＢ１７、ＴＢ１８のゲ
ート電極となるバンク選択線ＢＳ１１、ＢＳ１２、ＢＳ
１３、ＢＳ１４とを有し、補助導電領域ＢＢ１、ＢＢ２
はコンタクトＣＴ１〜ＣＴ２により金属配線である主ビ
ット線ＭＢ１、ＭＢ２に接続されている。そして、隣接
する第１のバンクＢＡＮＫ１及び第２のバンクＢＡＮＫ
２は補助導電領域（ＢＢ２）を共通にして配列されてい
る。
【００９８】更に、補助導電領域ＢＢ２は第１のバンク
ＢＡＮＫ１の副ビット線ＳＢ１１、ＳＢ１３、ＳＢ１
５、ＳＢ１７とバンクセルＴＢ１５、ＴＢ１６、ＴＢ１
７、ＴＢ１８を介して接続され、第２のバンクＢＡＮＫ
２の副ビット線ＳＢ２１、ＳＢ２３、ＳＢ２５、ＳＢ２
７とバンクセルＴＢ２５、ＴＢ２６、ＴＢ２７、ＴＢ２
８を介して接続されている。
【００９９】加えて、バンクセルＴＢ１５、ＴＢ２５は
バンク選択線ＢＳ１３を共通のゲート電極とし、同様
に、バンクセルＴＢ１６、ＴＢ２６はバンク選択線ＢＳ
１４を、バンクセルＴＢ１７、ＴＢ２７はバンク選択線
ＢＳ２４を、バンクセルＴＢ１８、ＴＢ２８はバンク選
択線ＢＳ２３を、それぞれ共通のゲート電極としてい
る。
【０１００】この構成のレイアウト図を、図１８に示す
従来例のレイアウト図と比較してみれば明かなように、
第３の実施形態の構成によれば、従来例に比べて、バン
ク選択線ＢＳを増やすことなく、主ビット線ＭＢの本数
を半分にすることができるので、メモリセルアレイのチ
ップ面積ひいてはマスクＲＯＭのチップ面積の増大を抑
制することができる。
【０１０１】また、上記構成によれば、外部ビット線Ｇ
Ｂを主ビット線ＭＢと同一の配線層で容易に配線でき、
その分、プロセス数を削減できるので、プロセスの簡略
化及びコストダウンを図ることができる。
【０１０２】以下に、第３の実施形態における他のマス
クＲＯＭを図８および図９を用いて説明する。
【０１０３】図８は、第３の実施形態における他のマス
クＲＯＭの回路を示す図であり、図９は、図８に示すマ
スクＲＯＭのレイアウトパターンを示す図である。
【０１０４】上述したように、図１に示すマスクＲＯＭ
では、隣接するバンク間で相対するバンクセルのバンク
選択線は独立している。
【０１０５】一方、図８に示すマスクＲＯＭは、隣接す
るバンク間で相対するバンクセルのバンク選択線を共有
する。
【０１０６】たとえば、図８に示すマスクＲＯＭにおけ
るバンクセルＴＢ０１、ＴＢ１１はバンク選択線ＢＳ１
２を共有する。そのような構成により、バンク選択の本
数を半分にすることができ、チップ面積の縮小が可能で
ある。
【０１０７】（実施形態４）以下に、第４の実施形態に
おけるマスクＲＯＭを図１０および図１１を用いて説明
する。
【０１０８】図１０は、第４の実施形態におけるマスク
ＲＯＭを示す回路図であり、図１１は、図１０に示すマ
スクＲＯＭのレイアウトパターンを示す図である。
【０１０９】上述した図８に示すマスクＲＯＭでは、最
外部のバンクセルＴＢ０１、ＴＢ１１がバンク選択線Ｂ
Ｓ１２を共有するが、バンクセルＴＢ０１とバンクセル
ＴＢ１１とが独立している。
【０１１０】一方、第４の実施形態におけるマスクＲＯ
Ｍは、同一補助導電領域に接続するバンクセルのうち、
最外部のバンクセルを共有する。たとえば、図１０で
は、最外部のバンクセルＴＢ１１は、隣接するバンク領
域（ＢＮＫ０、ＢＮＫ１）間で共有され、また、最外部
のバンクセルＴＢ０４は隣接するバンク領域（ＢＮＫ
０、ＢＮＫ１）間で共有される。本構成によりバンクセ
ルの数が削減でき、チップ面積の縮小が期待できる。
【０１１１】（実施形態５）以下に、第５の実施形態に
おけるマスクＲＯＭを図１２を用いて説明する。
【０１１２】図１２は、第５の実施形態におけるマスク
ＲＯＭを示す回路図である。
【０１１３】本実施形態では、第１の実施形態の構成に
対して、隣接するバンク間で相対するバンクセルのバン
ク選択線を共有する。たとえば、図１に示すバンクセル
（ＴＢ０１、ＴＢ１１）は、バンク選択線（ＢＳ０４、
ＢＳ１１）の一部をそれぞれゲート電極とする。図１２
に示すバンクセル（ＴＢ０１、ＴＢ１１）は、バンク選
択線ＢＳ０３を共有する。本構成により、バンク選択線
の本数を半分にすることができ、チップ面積の縮小が可
能である。
【０１１４】（実施形態６）以下に、第６の実施形態に
おけるマスクＲＯＭを図１３および図１４を用いて説明
する。
【０１１５】図１３は、第６の実施形態におけるマスク
ＲＯＭを示す回路図であり、図１４は、図１３に示すマ
スクＲＯＭのレイアウトパターンを示す図である。
【０１１６】第６の実施形態では、メモリセルアレイが
ブロック化及び階層化され、ブロック選択トランジスタ
ＴＣ２１、ＴＣ２２、ＴＣ２３等を介して、ブロックＢ
ＬＯＣＫの主ビット線ＭＢ１１〜ＭＢ１４等が外部ビッ
ト線ＧＢ１〜ＧＢ４等に接続される。
【０１１７】なお、第６の実施形態では、第３の実施形
態と対応する部分に同一の符号が付され、第６の実施形
態では、コンタクトＣＴの他に、コンタクトＣＵ（たと
えば、ＣＵ２１〜ＣＵ２４）、コンタクトＣＶ（たとえ
ば、ＣＶ２１〜ＣＶ２４）が新たに設けられている。
【０１１８】第６の実施形態では、図１３及び図１４に
示すように、外部ビット線ＧＢが主ビット線ＭＢと異な
る配線層（第１の金属配線が主ビット線ＭＢ、第２の金
属配線が外部ビット線ＧＢ）に配線される。
【０１１９】第６の実施形態の構成によっても、メモリ
セルアレイのチップ面積の増大を抑制した上で、アクセ
スの高速化を図ることができるマスクＲＯＭを実現でき
る。
【０１２０】以下に、第６の実施形態における他のマス
クＲＯＭを図１５および図１６を用いて説明する。
【０１２１】図１５は、第６の実施形態における他のマ
スクＲＯＭを示す回路図であり、図１６は、図１５に示
すマスクＲＯＭのレイアウトパターンを示す図である。
【０１２２】第６の実施形態における他のマスクＲＯＭ
では、メモリセルアレイがブロック化され、さらに階層
化される。つまり、各ブロックにおける主ビット線（Ｍ
Ｂ１１〜ＭＢ１４等）が、ブロック選択トランジスタ
（ＴＣ２１〜ＴＣ２４）を介して外部ビット線（ＧＢ１
〜ＧＢ３等）に接続される。
【０１２３】（その他の実施形態）上述した第１〜第６
の実施形態では、本発明をイオン注入によりＲＯＭプロ
グラムを行うマスクＲＯＭに適用しているが、本発明
は、他の方式のマスクＲＯＭやＥＥＰＲＯＭ等の階層ビ
ット線方式を採用する不揮発性メモリ全般に広く適用す
ることも可能である。また、本発明を階層構造を有する
ＮＡＮＤ型ＲＯＭに適用することも可能である。
【０１２４】また、上述した第１〜第６の実施形態で
は、ワード線ＷＬ、バンク選択線ＢＳ及びブロック選択
線ＢＬの材質として、ポリシリコンを用いているが、こ
れに代えて、ポリサイドやシリサイド等を用いることも
可能である。
【０１２５】また、たとえば、第３の実施形態では、１
本の主ビット線に対して４本の副ビット線が接続され、
第６の実施形態２では、１本の主ビット線に対して２本
の副ビット線が接続されるが、１本の主ビット線に対す
る副ビット線の本数は、製造プロセス等によって、最適
な数が異なる。このため、上述した第１〜第６の実施形
態における、１本の主ビット線に対する副ビット線の本
数は、上述した数に限られない。
【０１２６】
【発明の効果】本発明の半導体記憶装置は、複数のブロ
ックと、前記複数のブロックを縦断する外部ビット線
と、ブロック選択手段とを備えている。前記複数のブロ
ックのそれぞれは、複数のメモリセルがマトリクス状に
配置された複数のバンク領域を有し、前記複数のバンク
領域は、列方向に配列され、前記複数のブロックのそれ
ぞれは、主ビット線を有し、前記複数のブロックのそれ
ぞれの前記主ビット線は、前記複数のバンク領域を列方
向に縦断し、前記複数のバンク領域によって共用され、
前記外部ビット線に平行である。前記ブロック選択手段
は、外部から、前記複数のブロックのうちの１つを選択
するための信号を受け取り、前記選択されたブロックに
対応する主ビット線を前記外部ビット線と接続する。
【０１２７】あるブロックを横断する主ビット線が、必
要なときだけ、前記外部ビット線と電気的に接続され
る。このため、従来の半導体装置に比べて、主ビット線
の負荷が低減され、メモリセルをアクセスする速度が速
くなる。
【図面の簡単な説明】
【図１】第１の実施形態におけるマスクＲＯＭの一部を
示す等価回路図である。
【図２】図１に示すマスクＲＯＭのメモリセルアレイの
レイアウトパターン例を示す図である。
【図３】第２の実施形態におけるマスクＲＯＭを示すメ
モリの回路図である。
【図４】本マスクＲＯＭの一部を示す等価回路図であ
る。
【図５】図４に示すマスクＲＯＭを周辺回路とともに示
す等価回路図である。
【図６】図４に示すマスクＲＯＭのメモリセルアレイの
レイアウトパターン例を示す図である。
【図７】図５に示すマスクＲＯＭのメモリセルアレイの
レイアウトパターン例を示す図である。
【図８】第３の実施形態における他のマスクＲＯＭの回
路を示す図である。
【図９】図８に示すマスクＲＯＭのレイアウトパターン
を示す図である。
【図１０】第４の実施形態におけるマスクＲＯＭを示す
回路図である。
【図１１】図１０に示すマスクＲＯＭのレイアウトパタ
ーンを示す図である。
【図１２】第５の実施形態におけるマスクＲＯＭを示す
回路図である。
【図１３】第６の実施形態におけるマスクＲＯＭを示す
回路図である。
【図１４】図１３に示すマスクＲＯＭのレイアウトパタ
ーンを示す図である。
【図１５】第６の実施形態における他のマスクＲＯＭを
示す回路図である。
【図１６】図１５に示すマスクＲＯＭのレイアウトパタ
ーンを示す図である。
【図１７】マスクＲＯＭの等価回路の一部を示す図であ
る。
【図１８】図１７に示すマスクＲＯＭのレイアウトパタ
ーンの一部を示す図である。
【図１９】マスクＲＯＭの等価回路の一部を示す図であ
る。
【符号の説明】
ＴＣ０１〜ＴＣ２２ ブロック選択トランジスタ ＴＢ０１〜ＴＢ２８ バンク選択トランジスタ（バンク
セル） Ｍ１〜Ｍ７ メモリセルトランジスタ（メモリセル） ＳＢ０１〜ＳＢ２８ 副ビット線、副グランド線 ＭＢ１〜ＭＢ４、ＭＢ０１〜ＭＢ２４ 主ビット線、主
グランド線 ＧＢ１〜ＧＢ３ 外部ビット線、外部グランド線 ＢＢ１、ＢＢ２、ＢＢ１１〜ＢＢ２２ 補助導電領域 ＣＴ１、ＣＴ２、ＣＴ１１〜ＣＴ２２ コンタクト ＣＵ１１〜ＣＵ２２、ＣＶ１１〜ＣＶ２２ コンタクト ＢＬ１〜ＢＬ２ ブロック選択線 ＢＳ０１〜ＢＳ２４ バンク選択線 ＷＬ００１〜ＷＬ２３２ ワード線
フロントページの続き (56)参考文献 特開 平８−32035（ＪＰ，Ａ) 特開 平９−246482（ＪＰ，Ａ) 特開 平５−198775（ＪＰ，Ａ) 特開 平９−232545（ＪＰ，Ａ) 特開 平９−266294（ＪＰ，Ａ) 特開 平11−96780（ＪＰ，Ａ) 特開 平９−331030（ＪＰ，Ａ) 特開 平11−135650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/112

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のブロックと、該複数のブロックを
    縦断する外部ビット線とを備えた半導体記憶装置であっ
    て、 該複数のブロックのそれぞれは、複数のメモリセルがマ
    トリクス状に配置された複数のバンク領域を有し、 該複数のバンク領域は、列方向に配列され、 該複数のブロックのそれぞれは、主ビット線を有し、 該複数のブロックのそれぞれの該主ビット線は、該複数
    のバンク領域を列方向に縦断し、該複数のバンク領域に
    よって共用され、該外部ビット線に平行であり、 外部から、該複数のブロックのうちの１つを選択するた
    めの信号を受け取り、該選択されたブロックに対応する
    主ビット線を該外部ビット線と接続するブロック選択手
    段をさらに備えた半導体記憶装置。
  2. 【請求項２】 前記複数のバンク領域のそれぞれは、前
    記マトリクス状に配置された複数のメモリセルの列に対
    応する複数の副ビット線を有し、 前記複数のブロックのそれぞれは、外部から該複数の副
    ビット線から１つの副ビット線を選択するための信号を
    受け取り、該選択された副ビット線を前記主ビット線に
    接続するバンク選択手段を有する請求項１に記載の半導
    体記憶装置。
  3. 【請求項３】 複数のブロックと、該複数のブロックを
    縦断する外部ビット線と、該外部ビット線にほぼ平行な
    外部グランド線とを備えた半導体記憶装置であって、 該複数のブロックのそれぞれは、複数のメモリセルがマ
    トリクス状に配置された複数のバンク領域と、主ビット
    線と、主グランド線とを有し、 該複数のバンク領域のそれぞれは、複数のワード線、複
    数の副ビット線、複数の副グランド線を有し、 外部から、該複数の副ビット線のうちの１つを選択する
    ための信号を受け取り、該選択された副ビット線を、該
    選択された副ビット線が属するブロックが有する主ビッ
    ト線に接続する第１の選択手段と、 外部から、該複数の副グランド線のうちの１つを選択す
    るための信号を受け取り、該選択された副グランド線
    を、該選択された副グランドが属するブロックが有する
    主グランド線に接続する第２の選択手段と、 外部から、該複数のブロックのうちの１つを選択するた
    めの信号を受け取り、該選択されたブロックに対応する
    主ビット線を該外部ビット線と接続し、該選択されたブ
    ロックに対応する主グランド線を該外部グランド線と接
    続する第３の選択手段とをさらに備えた半導体記憶装
    置。
  4. 【請求項４】 前記複数のバンク領域のうちの１つにお
    いて、隣接する３つの副ビット線が前記主ビット線と接
    続され、 該複数のバンク領域のうちの１つにおいて、隣接する６
    つの副グランド線が前記主グランド線と接続される請求
    項３に記載の半導体記憶装置。
  5. 【請求項５】 前記複数のバンク領域のうちの１つにお
    いて、隣接する６つの副ビット線が前記主ビット線と接
    続され、 該複数のバンク領域のうちの１つにおいて、隣接する３
    つの副グランド線が前記主グランド線と接続される請求
    項３に記載の半導体記憶装置。
  6. 【請求項６】 前記複数のバンク領域のうちの１つにお
    いて、隣接する４つの副ビット線が前記主ビット線と接
    続され、 該複数のバンク領域のうちの１つにおいて、隣接する４
    つの副グランド線が前記主グランド線と接続される請求
    項３に記載の半導体記憶装置。
  7. 【請求項７】 前記複数の副ビット線の端部に配置され
    る第１の補助導電領域と、前記複数の副グランド線の端
    部に配置される第２の補助導電領域とをさらに備えた請
    求項３〜６のうちの１つに記載の半導体記憶装置。
  8. 【請求項８】 前記外部ビット線および前記外部グラン
    ド線が、前記主ビット線および前記主グランド線と同一
    配線層である請求項３〜７のうちの１つに記載の半導体
    記憶装置。
  9. 【請求項９】 前記外部ビット線および前記外部グラン
    ド線が、前記主ビット線および前記主グランド線と異な
    る配線層である請求項３〜７のうちの１つに記載の半導
    体記憶装置。
  10. 【請求項１０】 前記隣接するバンク領域が、前記第１
    の補助導電領域を共有する請求項７に記載の半導体記憶
    装置。
  11. 【請求項１１】 前記隣接するバンク領域が、前記第２
    の補助導電領域を共有する請求項７に記載の半導体記憶
    装置。
  12. 【請求項１２】 前記隣接するバンク領域が、前記バン
    ク選択手段と、バンク選択手段に接続されるバンク選択
    線とを共有する請求項２に記載の半導体記憶装置。
  13. 【請求項１３】 前記複数のメモリセルのそれぞれがト
    ランジスタであり、 該トランジスタのゲートが該複数のワード線のうちの１
    つの一部であり、 該トランジスタのソース・ドレインが、該複数の副ビッ
    ト線のうちの１つの一部・該複数の副グランド線のうち
    の１つの一部である請求項３に記載の半導体記憶装置。
  14. 【請求項１４】 前記半導体記憶装置が一導電型の半導
    体基板の上に形成され、 前記複数の副ビット線は、該半導体基板の表面部分に、
    一定の間隔を空けて平行に配置され、該複数の副ビット
    線は、該半導体基板と逆導電型であり、 前記補助導電領域の導電型が、前記複数の副ビット線の
    導電型と同じであり、 前記バンク選択手段が、前記複数の副ビット線の端部と
    該補助導電領域との間に跨って配置される請求項７に記
    載の半導体記憶装置。
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