JP3230795B2 - 読み出し専用半導体記憶装置 - Google Patents

読み出し専用半導体記憶装置

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JP3230795B2
JP3230795B2 JP25404295A JP25404295A JP3230795B2 JP 3230795 B2 JP3230795 B2 JP 3230795B2 JP 25404295 A JP25404295 A JP 25404295A JP 25404295 A JP25404295 A JP 25404295A JP 3230795 B2 JP3230795 B2 JP 3230795B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は読み出し専用半導体
記憶装置に関し、特に、製造段階で情報が書き込まれる
マスクＲＯＭ（リードオンリメモリ）に関する。
【０００２】
【従来の技術】近年、マスクＲＯＭのような読み出し専
用半導体記憶装置においては、素子寸法の微細化および
記憶容量の大容量化によって、製造歩留まりが悪くなる
傾向がある。このため、製造歩留まりを向上させること
が重要な課題になっており、マスクＲＯＭにおいても製
造歩留まりを向上させることを目的として、種々の構造
が提案されている。
【０００３】そのような構造を有するマスクＲＯＭの第
１の例として、誤り訂正回路を内蔵したマスクＲＯＭが
あり、一部で実用化されている。第２の例としては、Ｒ
ＡＭ等で用いられているように、本体メモリセルと同一
構造のパタ一ンを持つ予備メモリセルをワード線単位あ
るいはビット線単位で備えたマスクＲＯＭがある。その
ようなマスクＲＯＭによれば、メモリセルアレイ中に不
良のメモリセルが存在した場合、不良メモリセルに格納
されるべきデータが予備メモリセルに格納される。
【０００４】第１の例では、誤り訂正回路を内蔵したマ
スクＲＯＭは、誤り訂正用回路を余分に内蔵し、マスク
ＲＯＭが誤り訂正用ビットをも記憶するため、不良を救
済するための特別な処理時間は不要であるが、チップ面
積が２０％以上も増大するという欠点を有している。
【０００５】また、第２の例では、予備ワード線あるい
は予備ビット線を設けたマスクＲＯＭは、ＲＡＭ等と比
較して、大量のデータ情報をマスクＲＯＭに書き込む必
要があるため、そのようなマスクＲＯＭの実用化は困難
であった。
【０００６】このような問題に対し、特開平６−７６５
９１号公報において、ある小さなメモリセル群、たとえ
ばバンク単位を置き換えの対象とする提案がなされてい
る。この方式のメリットは、置き換えの単位が非常に小
さいため、チップ面積および不良救済の処理時間をほと
んど増大させることなく、製造歩留まりが改善されるこ
とにある。
【０００７】
【発明が解決しようとする課題】しかしながら、記憶容
量の大容量化に伴ない、１チップ内における救済ビット
数は増大する傾向にある。そのため、バンク単位で置き
換える場合であっても、従来に比べてより多くのバンク
が必要となってくる。また、デバイス仕様によってはメ
モリセル構成が変わる場合、たとえば１バンクあたりの
メモリセル数が通常のデバイスに比べて多い場合、１バ
ンクあたりのメモリセル数が多くなればなるほど救済の
ために配置するデータ記憶手段のレイアウト面積が大き
くなりチップサイズ増大を招く。上述したような不良メ
モリセルを救済し記憶する回路では、その回路の配線遅
延が大きくなり、アクセスタイム遅延が誘発されかねな
い。図８は、従来のマスクＲＯＭのブロック構成図を示
している。図８に示されるマスクＲＯＭは、メモリセル
アレイ１ａと、ロウデコーダ２と、コラムデコーダ３
と、センスアンプ４と、ワード線ＷＬ1〜ＷＬhと、切り
換え回路７０と、置換バンクアドレス記憶回路８０と、
置換データ記憶回路９０、置換データビット指定記憶回
路１００とを有している。
【０００８】図１は、上記メモリセルアレイ１ａの詳細
な回路構成を示している。
【０００９】メモリセルアレイ１ａは、メモリセル各列
を列方向に区画して形成されたバンク（図中に破線で示
す）と呼ばれるメモリセル群Ｂm,2i-1、Ｂm+1,2i-1・・
・およびＢm,2i、Ｂm+1,2i・・・を有している。行方向
に並ぶ各バンクＢm,2i-1、Ｂm,2i・・・の間には、拡散
層からなる副ビット線（第一ビット線）ＳＢm,2i-2、Ｓ
Ｂm,2i-1、ＳＢm,2i・・・が形成されている。各副ビッ
ト線は、バンク内の各メモリセルＭに接続されている。
【００１０】副ビット線ＳＢm,2i-2、ＳＢm,2i-1、ＳＢ
m,2i・・・は、列方向に延びる主ビット線（第２ビット
線）ＭＢi-1、ＭＢi・・・に、バンク選択用ＭＯＳＦＥ
Ｔ（トランスファゲートトランジスタ）ＱＯm,2i-2、Ｑ
Ｏm,2i-1、ＱＯm,2i・・・を介して、接続されている。
主ビット線ＭＢi-1、ＭＢi・・・は、低抵抗金属層から
形成され、１本の主ビット線（例えば、ＭＢi）に対し
て２本の副ビット線（ＳＢm,2i-1およびＳＢm,2i）が接
続されている。
【００１１】各バンク選択用ＭＯＳＦＥＴＱＯm,2i-2、
ＱＯm,2i-1、ＱＯm,2i・・・のゲートには、バンク選択
線ＢＯmが接続されている。各メモリセル（トランジス
タ）のゲートには、ワード線ＷＬ1からＷＬnが接続され
ている。副ビット線ＳＢm,2i -2、ＳＢm,2i-1、ＳＢm,2i
・・・には、更に、バンク選択用ＭＯＳＦＥＴＱＥm,
2i-1、ＱＥm,2i・・・が接続され、それらの各ゲートに
は、バンク選択線ＢＥmが接続されている。主ビット線
は、主ビット線を接地させるためのトランジスタ
Ｑi-1、Ｑi+1・・・、およびデータをセンスするための
センスアンプに接続されている。
【００１２】メモリセルアレイ１ａは、メモリセル各列
を列方向に区画して形成されたバンク（図中に破線で示
す）と呼ばれるメモリセル群から構成されている。各バ
ンクの間には、拡散層からなる副ビット線が形成されて
おり、各副ビット線は、各バンク内の各メモリセルＭに
接統されている。
【００１３】図１に示されている副ビット線に不良メモ
リセルが接続されている場合、不良メモリセルが接続さ
れているバンクを特定するためのアドレス情報を、予め
置換バンクアドレス記憶部８０に書き込んでおく。置換
バンクアドレス記憶部８０にアドレス情報を書き込む方
法としては、置換バンクアドレス記憶部８０が有する複
数のヒューズ素子を切断することによって行われる。例
えば、バンクに接続されているメモリセルに対してアク
セスが行なわれると、置換バンクアドレス記憶回路８０
の出力信号がアクティブとなる。この出力信号により、
置換データ記憶回路９０に予め書き込まれていた情報が
切り換え回路７０を通して出力される。このように、不
良メモリセルをバンク単位で救済することにより、不良
メモリセルをワード線単位あるいはビット線単位で救済
する場合に比べて、レーザ光によりヒューズ素子を切断
する箇所を非常に少なくすることができた。さらに、レ
ーザ光によりヒューズ素子を切断する時間も大幅に短く
できる利点があった。
【００１４】しかしながら、マスクＲＯＭの大容量化に
より救済すべきビット数が増大すると、救済のために配
置するアドレス記憶回路等の記憶回路の記憶容量が大き
くなる。このため、それらの記憶回路の面積が大きくな
り、記憶回路のレイアウトを工夫しても、配線の引き回
しによる配線遅延を抑えることが困難になる。さらに、
大容量化された従来のマスクＲＯＭは、マスクＲＯＭ本
体のアクセス時間の遅延を誘発されかねない状況に陥
る。
【００１５】また、図１に示すようなメモリセルアレイ
は、複数のバンクに分割されており、各バンクは、複数
のメモリセルを有している。このようなメモリセルアレ
イでは、例えば、副ビット線である一つの拡散層に欠陥
が発生するとその拡散層に接続されているメモリセルす
べてが不良となる。このため、欠陥の発生している拡散
層に接続されているバンクのみを救済すればよい。
【００１６】しかしながら、不良メモリセルの発生が拡
散層の欠陥に関係ない場合、つまり不良メモリセルの発
生が、欠陥となったメモリセル自体のみに起因する場
合、その欠陥となったメモリセルのみを救済すればよ
く、バンク単位で救済する必要性はない。
【００１７】本発明は、上記問題に鑑みてなされたもの
である。その目的とするところは、チップ面積全体に占
める救済のための回路部分をより少なくし、上記従来の
救済回路と同等以上の救済効率を得ることにある。
【００１８】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、それぞれが複数のメモリセルを有する
複数のメモリセル群と、前記複数のメモリセル群から任
意のメモリセル群を選択するための第１の選択手段と、
前記選択された任意のメモリセル群のうちの任意のメモ
リセルを選択するための第２の選択手段とを備えた読み
出し専用半導体記憶装置であって、任意のメモリセル群
のうちの特定メモリセル部分のアドレス情報を記憶する
アドレス記憶手段と、前記特定メモリセル部分の有する
メモリセル情報を記憶することができるデータ記憶手段
と、前記アドレス情報に基づいて、前記複数のメモリセ
ル群の中から選択されたメモリセルに記憶されている情
報と、前記データ記憶手段に記憶されている前記メモリ
セル情報とを切り換えて出力する切り換え手段と、を備
え、そのことにより上記目的が達成される。
【００１９】本発明の他の読み出し専用半導体記憶装置
は、それぞれが複数のメモリセルを有する複数のメモリ
セル群と、前記複数のメモリセル群から任意のメモリセ
ル群を選択するための第１の選択手段と、前記選択され
た任意のメモリセル群のうちの任意のメモリセルを選択
するための第２の選択手段とを備えた読み出し専用半導
体記憶装置であって、第１のメモリセル群のアドレス情
報を記憶する第１のアドレス記憶手段と、前記第１のメ
モリセル群が有する第１のメモリセル情報を記憶するこ
とができる第１のデータ記憶手段と、第２のメモリセル
群のうちの特定のメモリセル部分のアドレス情報を記憶
する第２のアドレス記憶手段と、前記特定メモリセル部
分の有する第２のメモリセル情報を記憶することができ
る第２のデータ記憶手段と、前記第１のアドレス記憶手
段に記憶されている前記アドレス情報または前記第２の
アドレス記憶手段に記憶されている前記アドレス情報に
基づいて、前記複数のメモリセル群の中から選択された
メモリセルに格納されている情報と、前記第１のデータ
記憶手段または第２のデータ記憶手段に記憶されている
前記メモリセル情報とを切り換えて出力する切り換え手
段と、そのことにより上記目的が達成される。
【００２０】
【発明の実施の形態】以下に、本発明による読み出し専
用半導体記憶装置の実施例を説明する。
【００２１】図２は、本実施例の全体構成を示してい
る。図２に示されているように、本実施例は、複数のメ
モリセルＭを有するメモリセルアレイ１ａと、外部から
のアドレス入力信号を受け取るアドレスバッファ５と、
アドレス入力信号に応じて、メモリセルアレイ１ａ中の
任意のバンクを選択し、そのバンク中の特定のメモリセ
ルを選択するためのロウデコーダ２およびコラムデコー
ダ３と、選択されたメモリセルから出力されるデータを
増幅するためのセンスアンプ４と、センスアンプ４から
の出力信号を出力する出力回路６と、を備えている。メ
モリセルアレイ１ａは、上述した従来の読み出し専用半
導体記憶装置と同様の構成を有しているため、説明を省
略する。
【００２２】本実施例の読み出し専用半導体記憶装置に
よれば、メモリセルアレイ１ａ中の不良メモリセルのア
ドレスを示すアドレス入力信号が入力された場合、その
不良メモリセルに格納されているデータを出力するので
はなく、冗長回路部分に予め格納されている正しいデー
タを出力することができる。このとき、冗長回路部分
は、不良メモリセルを含むバンクの全データではなく、
バンクの一部（１／２Rバンク）のデータを記憶してお
くことができる。ここで、Ｒは、１、２、３、４、５な
どの自然数である。
【００２３】このような動作をするため、本実施例の読
み出し専用半導体記憶装置は、更に、センスアンプ４と
出力回路６との間に設けられた切り換え回路７と、置換
バンクアドレス記憶回路８と、置換メモリセル部分（１
／２Rバンク）単位アドレス記憶回路９と、置換データ
記憶回路１０と、置換データビット指定記憶回路１１
と、を備えている。
【００２４】切り換え回路７は、切り換え回路７に入力
されたデータの内、選択されたデータのみを出力する回
路である。具体的には、切り換え回路７は、メモリセル
アレイ１ａのメモリセルが正常なものである場合、メモ
リセルに格納されているデータを出力し、メモリセルア
レイ１ａのメモリセルが不良なものである場合、置換デ
ータ記憶回路１０に格納されているデータを出力する。
切り換え回路７は、メモリセルアレイ１ａのメモリセル
が正常なのか異常なのかを、置換データビット指定記憶
回路１１から出力される信号によって判断する。つま
り、切り換え回路７は、不良メモリセルに格納されてる
データを出力しないように制御される。
【００２５】置換データ記憶回路１０は、不良メモリセ
ルに格納されるべきデータをバンク単位または１／２R
バンク単位で予め格納することができる。このため、置
換データ記憶回路１０は、メモリセルアレイ１ａのバン
クがほとんど不良メモリセルを含んでいない場合、その
バンクに含まれている不良メモリセルを１／２Rバンク
単位で救済することができる。このため、本実施例の読
み出し専用半導体記憶装置によれば、従来の読み出し専
用半導体記憶装置に比べて、不良メモリセルに格納され
るべきデータを格納する置換データ記憶回路１０の総面
積を小さくすることができる。置換データ記憶回路１０
は、置換バンクアドレス記憶回路８または置換メモリセ
ル部分（１／２Rバンク）単位アドレス記憶回路９から
出力される信号と、アドレス入力信号とに基づいて、バ
ンク単位または１／２Rバンク単位で格納されているデ
ータを切り換え回路７に出力する。
【００２６】置換バンクアドレス記憶回路８は、不良メ
モリセルを含むバンクのアドレス情報を予め格納してい
る。置換バンクアドレス記憶回路８は、アドレス入力信
号を受け取り、そのアドレス入力信号が、不良メモリセ
ルのアドレスまたは不良メモリセルを含むバンクのアド
レス情報を有する場合、不良メモリセルに格納されるべ
きデータが格納される置換データ記憶回路１０中のバン
クアドレスを示す信号を出力する。
【００２７】置換メモリセル部分（１／２Rバンク）単
位アドレス記憶回路９は、１／２Rバンク単位で救済さ
れるデータのアドレス情報（１／２Rバンクのアドレス
情報）を予め格納している。置換メモリセル部分（１／
２Rバンク）単位アドレス記憶回路９は、アドレス入力
信号を受け取り、そのアドレス入力信号が、不良メモリ
セルのアドレスまたは不良メモリセルを含む１／２Rバ
ンクのアドレス情報を有する場合、不良メモリセルに格
納されるべきデータが格納される置換データ記憶回路１
０中の１／２Rバンクアドレスを示す信号を出力する。
【００２８】置換データビット指定記憶回路１１は、置
換バンクアドレス記憶回路８または置換メモリセル部分
（１／２Rバンク）単位アドレス記憶回路９から出力さ
れるバンク（１／２Rバンク）アドレスを示す信号に基
づき、切り換え回路７が正しいデータを常に選択できる
ように、メモリセルアレイ１ａのメモリセルが正常なの
か異常なのかを判断するための信号を出力する。言い換
えると、置換データビット指定記憶回路１１は、不良メ
モリセルに格納されてるデータを切り換え回路７から出
力させないように切り換え回路７を制御する。
【００２９】以下に、本実施例の読み出し専用半導体記
憶装置の動作の概略を説明する。
【００３０】外部からのアドレス入力信号は、アドレス
バッファ５を介して、複数のバンクの内から特定のバン
クを選択するためのロウデコーダ２およびコラムデコー
ダ３に伝達される。更に、アドレス入力信号は、アドレ
スバッファ５を介して、置換バンクアドレス記憶回路
８、置換メモリセル部分アドレス記憶回路９、および置
換データ記憶回路１０にも入力される。
【００３１】アドレス入力信号が、不良メモリセルを含
むバンクを示すバンクアドレス情報を有する場合、置換
バンクアドレス記憶回路８は、不良メモリセルに格納さ
れるべきデータが格納されているバンクを特定する出力
信号ＲＡＤ1〜ＲＡＤs-1の内の１つをアクティブにす
る。
【００３２】アドレス入力信号が、不良メモリセルを含
む１／２Rバンクを示すバンクアドレス情報を有する場
合、置換メモリセル部分アドレス記憶回路９は、不良メ
モリセルに格納されるべきデータが格納されている領域
を特定する出力信号ＲＡＤs〜ＲＡＤjの内の１つをアク
ティブにする。
【００３３】なお、ｊは、救済され得るバンクの最大個
数を表している。そのバンクの最大個数は、バンク単位
で救済されるバンクの数（Ｓ−１個）と１／２Rバンク
単位で救済されるバンクの数（ｊ−Ｓ＋１個）とを合わ
せた数になる。上記ｊおよびＳの値は、読み出し専用半
導体記憶装置の製造プロセス、または読み出し専用半導
体記憶装置の種類によって予め決められている。
【００３４】置換データ記憶回路１０は、アドレス入力
信号と、アクティブな出力信号ＲＡＤ（ＲＡＤ1〜ＲＡ
Ｄs-1の内の１つ）とに基づき、置換データ記憶回路１
０に格納されているデータＲＤＡＴＡを切り換え回路７
に出力する。
【００３５】更に、置換バンクアドレス記憶回路８また
は置換メモリセル部分アドレス記憶回路９から出力され
るアクティブな出力信号ＲＡＤ（ＲＡＤ1〜ＲＡＤs-1の
内の１つ）が、置換データビット指定記憶回路１１にも
入力される。置換データビット指定記憶回路１１は、ア
クティブな出力信号ＲＡＤ（ＲＡＤ1〜ＲＡＤs-1の内の
１つ）に基づいて、出力信号ＢＩＴ1〜ＢＩＴkの内の１
つを切り換え回路７に出力する。
【００３６】切り換え回路７は、通常、ロウデコーダお
よびコラムデコーダで選択されたメモリセルに格納され
ているデータを出力回路６に出力する。切り換え回路７
が、出力信号ＢＩＴ1〜ＢＩＴkの内の１つ、およびデー
タＲＤＡＴＡを受け取ると、ロウデコーダおよびコラム
デコーダが選択したメモリセルに格納されているデータ
ではなく、そのデータＲＤＡＴＡを出力回路６に出力す
る。こうして、本実施例の読み出し専用半導体記憶装置
が、不良メモリセルを有していたとしても、不良メモリ
セルに格納されるべきであったデータを正しく出力する
ことができる。以下に、置換バンクアドレス記憶回路８
と、置換メモリセル部分（１／２Rバンク）単位アドレ
ス記憶回路９と、置換データ記憶回路１０と、置換デー
タビット指定記憶回路１１と、切り換え回路７との構成
および動作について説明する。
【００３７】まず、置換バンクアドレス記憶回路８およ
び置換メモリセル部分（１／２Rバンク）単位アドレス
記憶回路９の詳細な構成について説明する。
【００３８】図３は、置換バンクアドレス記憶回路８、
および置換メモリセル部分（１／２Rバンク）単位アド
レス記憶回路９の一例を示している。アドレス記憶回路
１１５は、図２に示す置換バンクアドレス記憶回路８お
よび置換メモリセル部分（１／２Rバンク）単位アドレ
ス記憶回路９を含むものである。この例では、両回路８
および９は、図３に示すようにアドレスデコーダ１１０
を共有している。
【００３９】アドレスデコーダ１１０は、アドレスバッ
ファ（図２において「５」の参照番号を付している）を
介してアドレス入力信号を受け取る。アドレスデコーダ
１１０は、アドレス入力信号に基づいて、出力信号Ｑ1
〜Ｑn+xをアドレス記憶回路１１５に入力する。アドレ
ス入力信号は、メモリセルアレイ１ａから１つのメモリ
セルを選択するために必要な情報を含んでいる。アドレ
スデコーダ１１０は、アドレス入力信号の中から特定の
バンクおよびその特定のバンクの一部、例えば１／２R
バンクを選択するのに必要な情報を持つ出力信号Ｑ1〜
Ｑn+xを生成している。
【００４０】ここで、バンクの一部を１／２バンク単位
で選択する場合、アドレス線ＱＡ1〜ＱＡn+xは、アドレ
ス線ＱＡ1〜ＱＡn+2となる。また、バンクの一部を１／
４（＝１／２2）バンク単位で選択する場合、アドレス
線ＱＡ1〜ＱＡn+xは、アドレス線ＱＡ1〜ＱＡn+4とな
る。なお、ｘとＲとの関係は、ｘ＝２Rとなる。
【００４１】アドレス記憶回路１１５は、出力信号Ｑ1
〜Ｑn+xを受け取ると、出力信号Ｑ1〜Ｑn+xに基づい
て、出力信号ＲＡＤ1〜ＲＡＤjの内の１つをアクティブ
にする。出力信号ＲＡＤ1〜ＲＡＤjは、置換データ記憶
回路１０に格納されているデータ（バンク単位または１
／２Rバンク単位）を特定する。具体的には、出力信号
ＲＡＤ1〜ＲＡＤs-1が置換データ記憶回路１０に格納さ
れているバンクのアドレスを示し、出力信号ＲＡＤs〜
ＲＡＤjが置換データ記憶回路１０に格納されている１
／２Rバンクのアドレスを示している。
【００４２】また、不良メモリセルをバンク単位で救済
する必要がない場合には、アドレス記憶回路１１５は出
力信号ＲＡＤ1〜ＲＡＤs-1を生成したり出力したりする
必要はない。
【００４３】また、置換バンクアドレス記憶回路８およ
び置換メモリセル部分（１／２Rバンク）単位アドレス
記憶回路９が図２に示すような構成をとる場合、それぞ
れの記憶回路はアドレスデコーダ１１０を有している。
この場合、図２に示される置換バンクアドレス記憶回路
８は、出力信号Ｑ1〜Ｑnを受け取り、出力信号Ｑ1〜Ｑn
に応じて出力信号ＲＡＤ1〜ＲＡＤs-1の内の１つをアク
ティブにする。図２に示される置換メモリセル部分（１
／２Rバンク）単位アドレス記憶回路９は、出力信号Ｑ1
〜Ｑn+xを受け取り、出力信号Ｑ1〜Ｑn+xに応じて出力
信号ＲＡＤs〜ＲＡＤjの内の１つをアクティブにする。
【００４４】上述したように、不良メモリセルをバンク
単位で救済する必要がない場合には、本実施例の読み出
し専用半導体記憶装置は、置換バンクアドレス記憶回路
８を備える必要はない。
【００４５】以下に、図４を用いて、アドレス記憶回路
１１５の詳細な構成を説明する。
【００４６】アドレス記憶回路１１５は、アドレスデコ
ーダ１１０と、複数のトランジスタＴＲＡ1,1〜ＴＲＡ
n+x,jと、複数のポリシリコンヒューズＡＦ1,1〜ＡＦ
n+x,jと、複数の負荷回路と、複数の２段インバータ
と、を有している。アドレスデコーダ１１０からは、ア
ドレス線ＱＡ1〜ＱＡn+xが延びている。アドレス線ＱＡ
1〜ＱＡn+xは、対応するトランジスタＴＲＡのゲートに
それぞれ接続されている。トランジスタＴＲＡのソース
／ドレインの一端は、対応するポリシリコンヒューズＡ
Ｆの一端にそれぞれ接続されている。ポリシリコンヒュ
ーズＡＦの他端は、直列に接続された２段インバータお
よび負荷回路に接続されている。また、トランジスタＴ
ＲＡのドレイン／ソースの他端は、グランドに接続され
ている。
【００４７】また、不良メモリセルをバンク単位で救済
する必要がない場合、アドレスデコーダ１１０と、アク
ティブな出力信号ＲＡＤが出力される先の置換データ記
憶回路１０（置換データ記憶回路１０の構成については
後述する）の構成を変えることによって対応できる。つ
まり、アドレスバッファを介して入力されるアドレス入
力信号が、不良メモリセルが１／２R単位で格納されて
いる１／２Rバンクのアドレスを有する場合、アドレス
記憶回路１１５が、救済すべきデータが格納されている
置換データ記憶回路１０のバンクを特定できればよい。
上述した、複数のトランジスタＴＲＡ1,1〜ＴＲＡn+x,j
と、複数のポリシリコンヒューズＡＦ1,1〜ＡＦ
n+x,jと、複数の負荷回路と、複数の２段インバータと
の構成を変える必要はない。
【００４８】以下に、アドレス記憶回路１１５の動作を
詳細に説明する。
【００４９】アドレスデコーダ１１０は、デコード出力
信号Ｑ1〜Ｑn+xのうち、いくつかをアクティブ（ハイ）
レベルにする。アクティブなデコード出力信号が伝達さ
れるアドレス線に接続されているトランジスタＴＲＡ
は、導通状態となる。その結果、ポリシリコンヒューズ
素子に接続されているトランジスタの電極の電位は、接
地レベルになる。
【００５０】このため、対応する２段インバータからハ
イレベルの出力信号は出力されない。２段インバータか
らハイレベルの出力信号を出力するには、導通状態にな
るトランジスタＴＲＡに対応するポリシリコンヒューズ
素子を予め切断しておけばよい。
【００５１】メモリセルアレイ１ａ内に不良メモリセル
がある場合、その不良メモリセルに格納されるべきデー
タを正常なメモリセルに格納するために、不良メモリセ
ルが属しているメモリセル群に応じて、ポリシリコンヒ
ューズ素子ＡＦ1,1〜ＡＦn,1、およびＡＦ1,j〜ＡＦ
n+x,jのいずれかをレーザ光などで切断する。なお、読
み出し専用半導体記憶装置を予めテストすることによ
り、不良メモリセルのアドレス情報などはすでに知られ
ている。このように、欠陥のある不良メモリセルを含む
バンク（１／２Rバンク）のアドレス情報がアドレス記
憶回路１１５に記憶される。
【００５２】不良メモリセルに格納されるべきデータが
バンク単位で正常なメモリセルに格納され、その正常な
メモリセルのデータを呼び出す場合（不良メモリセルに
格納されるべきデータが１／２Rバンク単位で正常なメ
モリセルに格納されていてる場合を除く）、出力信号Ｒ
ＡＤs〜ＲＡＤjはロウレベルになる。つまり、置換バン
クアドレス記憶回路８だけが、バンク単位のアドレス情
報を表すアクティブな出力信号ＲＡＤ（ＲＡＤ1〜ＲＡ
Ｄs-1の内の１つ）を置換データ記憶回路１０および置
換デーダビット指定記憶回路１１に出力する。
【００５３】以下に、置換データ記憶回路１０につい
て、図５を用いて説明する。置換データ記憶回路１０
は、置換されるメモリセル群の各メモリセル情報を記憶
する回路である。
【００５４】置換データ記憶回路１０は、アドレスデコ
ーダ１２０と、複数の第１トランジスタＴＲ1,1〜ＴＲ
1,jと、複数の第２トランジスタＴＲＤ1,1〜ＴＲＤ 1,h
およびＴＲＤ j,1 〜ＴＲＤj,h/4と、複数のポリシリコン
ヒューズＤＦ1,1〜ＤＦ1,hおよびＤＦj,1〜ＤＦ
j,h/4と、負荷回路と、２段インバータと、を有してい
る。なお、この図５に示す置換データ記憶回路１０で
は、１／４バンク単位で不良メモリセルを救済する場合
を想定している。
【００５５】この置換データ記憶回路１０は、アドレス
バッファ５からのアドレス入力信号と、置換バンクアド
レス記憶回路８および／または置換メモリセル部分アド
レス記憶回路９からの出力信号ＲＡＤ1〜ＲＡＤjを受け
取る。アドレス入力信号および出力信号ＲＡＤ1〜ＲＡ
Ｄjは、不良メモリセルに格納されるべきデータを格納
するメモリセル群（バンク）および／または特定のメモ
リセル部分（１／２Rバンク）に格納されているデータ
を選択するために用いられる。この結果、不良メモリセ
ルに格納されるはずであったデータを置換された正常な
メモリセルから呼び出すことができる。言い換えると、
置換データ記憶回路１０は、アドレス入力信号およびア
クティブな出力信号ＲＡＤ（ＲＡＤ1〜ＲＡＤjの内の１
つ）に応じて、すでに格納されているデータＲＤＡＴＡ
を呼び出すことができる。不良メモリセルに格納するは
ずであったデータＲＤＡＴＡは、２段インバータから出
力される。
【００５６】以下に、置換データ記憶回路１０の動作を
詳細に説明する。
【００５７】アドレスデコーダ１２０は、アドレス入力
信号を受け取り、出力信号Ｐ1〜Ｐhを対応するラインＳ
Ｐ1〜ＳＰhに出力する。信号ＳＰ1〜ＳＰhは、対応する
第２のトランジスタＴＲＤのゲート電極に入力される。
第１トランジスタＴＲ1,1〜ＴＲ1,jは、置換バンクアド
レス記憶回路８および／または置換メモリセル部分アド
レス記憶回路９からのアクティブな出力信号ＲＡＤ（Ｒ
ＡＤ1〜ＲＡＤjの内の１つ）をそれぞれ受け取る。
【００５８】たとえば、第１トランジスタＴＲ1,1と第
２のトランジスタＴＲＤ1,1とだけが、道通状態になっ
た場合を考える。ポリシリコンヒューズＤＦ1,1が切断
されている場合、２段インバータから、ハイレベルの信
号が出力される。ポリシリコンヒューズＤＦ1,1が切断
されていない場合、２段インバータから、ハイレベルの
信号は出力されない。このように、第１トランジスタＴ
Ｒと、第２のトランジスタＴＲＤと、ポリシリコンヒュ
ーズＤＦとの組み合わせによって、２段インバータから
出力される信号が決定される。
【００５９】次に、置換データ記憶回路１０の構成を詳
細に説明する。不良メモリセルに格納するはずであった
データをバンク単位で正常なメモリセルに格納するのか
（バンク単位の置換）、あるいは、不良メモリセルに格
納するはずであったデータをバンク内のさらに特定メモ
リセル部分の正常なメモリセルに格納するのか（メモリ
セル部分（１／２Rバンク）の置換）により、置換デー
タ記憶回路の構成が異なる。
【００６０】アドレス記憶回路８からの出力信号、例え
ば、出力信号ＲＡＤ1を受け取る回路部について以下に
説明する。
【００６１】不良メモリセルを有する単位バンクが６４
ビット構成である場合、６４ビット分のメモリセル情報
を記憶する必要がある。置換データ記憶回路１０中にお
いて、不良メモリセルに格納するはずであったメモリセ
ル情報を記憶するための１つの回路素子は、６４つの第
２のトランジスタＴＲＤおよび６４本のポリシリコンヒ
ューズＤＦを有している。第２のトランジスタＴＲＤの
一端は、ポリシリコンヒューズＤＦの一端と直列に接続
されており、ポリシリコンヒューズＤＦの他端は、グラ
ンドに接続されている。第２のトランジスタＴＲＤの他
端は、第１のトランジスタＴＲの他端に接続されてい
る。第１のトランジスタＴＲのゲートは、出力信号ＲＡ
Ｄ1（上記バンク単位の置き換えを行うためのアドレス
記憶回路８の出力信号）を受けとる。
【００６２】アドレス記憶回路９からの出力信号、例え
ば、ＲＡＤjを受け取る回路部について以下に説明す
る。
【００６３】その救済の単位が１バンクの４分の１であ
れば、前記置換データ記憶回路１０中において、１つの
回路素子は、１６つの第２トランジスタＴＲＤおよび１
６本のポリシリコンヒューズＤＦを有している。第２の
トランジスタＴＲＤの一端は、ポリシリコンヒューズＤ
Ｆの一端と直列に接続されており、ポリシリコンヒュー
ズＤＦの他端は、グランドに接続されている。第２のト
ランジスタＴＲＤの他端は、第１のトランジスタＴＲの
他端に接続されている。第１のトランジスタＴＲのゲー
トは、出力信号ＲＡＤj（バンク内の不良セルを置き換
えるためのアドレス記憶回路９の出力信号）を受けと
る。
【００６４】なお、本発明の読み出し専用半導体記憶装
置が置換バンクアドレス記憶回路８を備えない場合に
は、置換データ記憶回路１０が、アドレス記憶回路９か
らの出力信号を受け取る回路部を有すればよく、アドレ
ス記憶回路８からの出力信号を受け取る回路部を有する
必要はない。
【００６５】図２に示されているワード線のうち、例え
ば、ワード線ＷＬ1が選択されると、図５のアドレスデ
コーダ１２０の出力信号Ｐ1は、アクティブ（ハイレベ
ル）となる。また、ワードラインＷＬhが選択される
と、出力Ｐhがアクティブ（ハイレベル）となる。例え
ば、図２に示されている不良バンクｋ内のメモリセルＭ
k，1，1〜Ｍk，h，1あるいは隣接するバンク内の特定メ
モリセル群内におけるメモリセルＭk,1,2〜Ｍk,h/4,2の
記憶情報「１」／「０」に応じて、図５の置換データ記
憶回路１０内のポリシリコンヒューズ素子ＤＦ1,1〜Ｄ
Ｆ1,h・・・ＤＦj,1〜ＤＦj,h/4をレーザ光などにより
切断／非切断を予め行なうことにより、置換されるバン
クあるいは特定メモリセル部分（１／２R）バンクの各
メモリセル情報が記憶される。
【００６６】なお、単位バンクが６４ビットのときにつ
いて上述したが、単位バンクが３２ビットのとき、ポリ
シリコンヒューズＤＦの数および第２のトランジスタＴ
ＲＤの数は、単位バンクが６４ビットのものに比べて、
半分になる。第１のトランジスタＴＲは、出力信号ＲＡ
Ｄの数ｊによって決定されるので、単位バンクのビット
数が変化しても、第１のトランジスタＴＲの数は変化し
ない。
【００６７】図６は、置換データビット指定記憶回路１
１の一構成例を示している。図６に示されるように、こ
の置換データビット指定記憶回路１１は、出力信号ＲＡ
Ｄ1〜ＲＡＤjを受け取る複数のラインと、複数のライン
に対応する複数のトランジスタＴＲＢ1,1〜ＴＲＢj,1・
・・・、ＴＲＢk,1〜ＴＲＢk,jと、複数の負荷回路と、
ポリシリコンヒューズ素子ＢＦ1,1〜ＢＦj,1・・・・、
ＢＦk,1〜ＢＦk,jと、２段インバータと、を備えてい
る。トランジスタＴＲＢのソース／ドレインの一端は、
ポリシリコンヒューズ素子ＢＦを介してグランドにそれ
ぞれ接続されている。ポリシリコンヒューズ素子ＢＦ
1,1〜ＢＦj,1・・・・、ＢＦk,1〜ＢＦk,jのいずれか一
つが予めレーザ光などで切断される。この切断により、
出力信号ＢＩＴ1〜ＢＩＴkのいずれか一つのみがアクテ
ィブとなるようにされる。
【００６８】置換データビット指定記憶回路１１は、置
換バンクアドレス記憶回路８および置換メモリセル部分
アドレス記憶回路９からのアクティブな出力信号ＲＡＤ
（ＲＡＤ1〜ＲＡＤjの内の１つ）を受け取る。置換デー
タビット指定記憶回路１１は、受け取ったアクティブな
出力信号ＲＡＤ（ＲＡＤ1〜ＲＡＤjの内の１つ）に基づ
いて、出力信号ＢＩＴ1〜ＢＩＴkの内の１つを出力す
る。
【００６９】図７は、切り換え回路７の一構成例を示
す。この切り換え回路７は、センスアンプ４からのセン
スアンプ出力Ｓkと、置換データ記憶回路１０からの出
力信号ＲＤＡＴＡ信号と、置換データビット指定記憶回
路１１からのＢＩＴk信号とを受け取る。切り換え回路
７は、受け取った出力信号ＢＩＴkに応じて、不良メモ
リセルからの読み出した情報であるセンスアンプ４から
の出力信号Ｓkをマスクし、置換データ記憶回路１０か
らのＲＤＡＴＡ信号を、出力信号Ｄkとして出力回路６
に出力する。バンクｋ内の他のメモリセルＭk,1,3〜Ｍ
k,h,3がアクセスされる場合についても、同様の動作が
実行される。また、バンク単位ではなく、バンク内の特
定メモリセル部分（１／２Rバンク）単位であっても同
様の動作が実行される。
【００７０】救済のために配置する回路の動作原理は、
バンク単位であっても、バンク内の特定メモリセル部分
（１／２Rバンク）単位であっても基本的には同じであ
るが、アドレス記憶回路におけるアドレス情報が異な
り、救済単位が異なる。
【００７１】すなわちメモリセル情報を書き換えるメモ
リセル数が異なるため、データ記憶回路において配置す
るメモリセル情報書き込みのためのポリシリコンヒュー
ズの数がそれぞれ違ってくる。
【００７２】このように、本実施例によれば、図２に示
すように、同一の前記副ビット線に接続されるメモリセ
ルＭk,1,1〜ＭK,h,1に副ビット線の欠陥とは無関係な数
ビットの不良が生じた場合においても、副ビット線に接
続されるすべてのメモリセルを救済する必要がなくなる
ことにより、救済のための回路を削減できるとともに、
メモリセル情報書き込みのために切断するポリシリコン
ヒューズの数が少ないため、レーザ光により切断する処
理時間が従来のバンク単位での救済と比較しても、数分
の１程度に減少できる。
【００７３】なお、ヒューズ素子の切断は、レーザ光に
よる切断に限られない。電気的な手法による切断であっ
てもよい。
【００７４】なお、救済のために配置する置き換え回路
は、特定のメモリセル部分（１／２Rバンク）単位のみ
であってもよい。また、バンク単位の置き換え回路およ
び特定のメモリセル部分（１／２Rバンク）単位での置
き換え回路を混同して配置してもよい。どの単位での置
き換え回路配置が一番効率のよいものであるかは、いち
がいには言えないが、過去の救済データの統計に基づき
決定すればよい。プロセスあるいは、メモリセル容量に
より傾向が異なることもある。
【００７５】
【発明の効果】本発明の読み出し専用半導体記憶装置に
よれば、不良メモリに格納されるべきデータをメモリセ
ル部分（１／２Rバンク）単位で正常なメモリセルに格
納できる。
【００７６】このため、副ビット線に起因する不良の割
合よりも、メモリセル自身に起因する不良の割合が多い
場合、従来のバンク単位で救済する読み出し専用半導体
記憶装置と比較して、本発明の読み出し専用半導体記憶
装置は、救済効率を向上させることができる。このた
め、救済のために必要な回路が読み出し専用半導体記憶
装置全体に占める割合を小さくすることができる。従っ
て、配線の引き回しを小さくすることができ、配線遅延
を抑えることができる。
【００７７】本発明の他の読み出し専用半導体記憶装置
が、メモリセル部分（１／２Rバンク）単位とバンク単
位で、不良メモリに格納されるべきデータを正常なメモ
リセルに格納できるため、副ビット線による不良とメモ
リセル自身による不良とが共に発生する場合であって
も、従来のバンク単位を救済する読み出し専用半導体記
憶装置よりも、良い救済効率を得ることができる。
【図面の簡単な説明】
【図１】読み出し専用半導体記憶装置のメモリセルアレ
イの一構成例を示す図である。
【図２】本発明による読み出し専用半導体記憶装置のブ
ロック構成を示す図である。
【図３】本実施例のアドレス記憶回路の構成を示す図で
ある。
【図４】本実施例のアドレス記憶回路の構成を詳細に示
す図である。
【図５】本実施例の置換データ記憶回路の構成を示す図
である。
【図６】本実施例の置換データビット指定記憶回路の構
成を示す図である。
【図７】本実施例の切り換え回路の構成を示す図であ
る。
【図８】従来の救済回路ブロックを示す図である。
【符号の説明】
１ａ メモリセルアレイ ２ ロウデコーダ ３ コラムデコーダ ４ センスアンプ ５ アドレスバッファ ６ 出力回路 ７ 切り換え回路 ８ 置換バンクアドレス記憶回路 ９ 置換メモリセル部分アドレス記憶回路 １０ 置換データ記憶回路 １１ 置換データビット指定記憶回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−16099（ＪＰ，Ａ) 特開 平６−76591（ＪＰ，Ａ) 特開 平６−309896（ＪＰ，Ａ) 特開 平３−276497（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 17/00

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれが複数のメモリセルを有する複
    数のメモリセル群と、該複数のメモリセル群から任意の
    メモリセル群を選択するための第１の選択手段と、該選
    択された任意のメモリセル群のうちの任意のメモリセル
    を選択するための第２の選択手段とを備えた読み出し専
    用半導体記憶装置であって、 第１のメモリセル群のアドレス情報を記憶する第１のア
    ドレス記憶手段と、 該第１のメモリセル群が有する第１のメモリセル情報を
    記憶することができる第１のデータ記憶手段と、 第２のメモリセル群のうちの特定のメモリセル部分のア
    ドレス情報を記憶する第２のアドレス記憶手段と、 該特定メモリセル部分の有する第２のメモリセル情報を
    記憶することができる第２のデータ記憶手段と、 該第１のアドレス記憶手段に記憶されている該アドレス
    情報または該第２のアドレス記憶手段に記憶されている
    該アドレス情報に基づいて、該複数のメモリセル群の中
    から選択されたメモリセルに格納されている情報と、該
    第１のデータ記憶手段または第２のデータ記憶手段に記
    憶されている該メモリセル情報とを切り換えて出力する
    切り換え手段と、 を備えた、読み出し専用半導体記憶装置。
  2. 【請求項２】 前記メモリセル群がバンクであり、前記
    特定メモリセル部分が１／２Rバンクである請求項１に
    記載の読み出し専用半導体記憶装置。
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