JPH1040694A

JPH1040694A - 半導体記憶装置

Info

Publication number: JPH1040694A
Application number: JP8270359A
Authority: JP
Inventors: Junji Ogawa; 淳二小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-05-22
Filing date: 1996-10-11
Publication date: 1998-02-13
Anticipated expiration: 2016-10-11
Also published as: US5822257A; JP3862330B2

Abstract

(57)【要約】【課題】リフレッシュ不良セル救済用の冗長メモリセル
アレイを固定不良セル救済用の冗長メモリセルアレイと
共存させる。【解決手段】リフレッシュ不良セル救済用の冗長メモリ
セルアレイは、ビット単位または少数ビット単位で置換
可能とし、固定不良セル救済用の冗長メモリセルアレイ
は、ワード線またはビット線単位での置換を可能とし、
更に、通常のメモリセルからの出力データと上記両冗長
メモリセルアレイからの出力データとを出力段の手前に
設けたマルチプレクサで選択する。更に、アドレス比較
回路をＡＮＤ回路構成とし、アドレスが一致するＡＮＤ
回路にのみ電流パスが形成されるようにして消費電流を
抑える構造とする。また、二つの冗長メモリセルアレイ
とそれに隣接するアドレス比較回路とをチップ上に集中
的に配置することで、スペース効率を上げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）やスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）における、
冗長メモリセルの構成に係り、特に固定不良による不良
セルとリフレッシュインターバルが短い不良による不良
セルとを救済するための冗長メモリセルの新規な構成に
関する。

【０００２】

【従来の技術】情報処理装置のデータ処理量の増加に伴
い、使用される記憶装置の容量も増加している。その記
憶装置のうち主記憶装置として、ある一定時間内でのリ
フレッシュ（再書き込み）動作を必要とするようなＤＲ
ＡＭの大容量メモリが広く使用されいてる。また、ＳＲ
ＡＭにおいても、本来はデータ保持時間が無限大である
が、種々の原因から発生するデータ保持不良セルが存在
しある意味では完全にデータ保持期間が無限大とはいえ
ない。

【０００３】大容量化の要請に伴い、微細加工技術によ
り巨大チップを形成する必要があるが、製造過程で生じ
る種々の要因により大小の不良が発生する。このような
不良の発生は、製品の歩留りの低下を招くため、従来か
ら不良ビットを有する不良チップを良品にするフォール
トトレラント技術が採用されている。

【０００４】不良ビットの救済は、所謂ハードフェイル
アー（Hard Failure) と呼ばれる固定不良を主眼におい
ている例が多い。固定不良の原因は、例えば、拡散層、
酸化膜、ゲートポリシリコン層、セルの容量電極層、金
属配線等の形成層の互いのショートやオープンによる場
合が多い。これは製造中のゴミなどが原因となり発生
し、比較的集中した場所に発生する傾向を持つ。その
為、従来の固定不良救済用の冗長メモリセルは、１本な
いし４本のワード線を置換の単位としたり、２本ないし
４本のビット線を置換の単位とするライン冗長構成また
はブロック冗長構成が一般的である。

【０００５】従って、置換の対象となるメモリセルのア
ドレスを記憶するＲＯＭ領域はそれ程大きな容量を必要
とせず、消費電流の増大を犠牲にしてもアドレスが不良
セルのアドレスに一致するかどうかの検出のスピードを
重視した回路構成を取ることが一般的である。

【０００６】一方、もう一つの不良ビットとして考えら
れるのは、データを書き込み、記憶し、そして読みだす
ことは正常に動作できるが、データの保持時間が他のメ
モリセルよりも短いためカタログ上のデータ保持時間を
クリアできないメモリセルである。即ち、上記の固定不
良による不良ビットは、ワード線単位またはビット線単
位で置換することにより救済でき、一応全てのメモリセ
ルは読み書き可能になる。しかし、リフレッシュ・イン
ターバルが所望の規格より短いセルが存在する可能性が
ある。この種のチップは規格値を満足することができず
不良チップに分類される。このような不良セルを、この
明細書ではリフレッシュ不良セルと称する。

【０００７】このリフレッシュ不良セルが発生する原因
は、例えばメモリセル領域内の拡散層の基板側へのリー
ク、チャネル領域のリーク、セルの容量の酸化膜の欠陥
等が考えられる。従って、どちらかと言えばライン単位
ではなくビット単位で発生する不良である。そのため、
リフレッシュ不良セルの分布は集中的ではなくむしろ分
散的に発生することが多い。

【０００８】このリフレッシュ・インターバルを長いメ
モリセルに置換することを目的とする公知例として、特
開平4-232688（米国特許出願番号602037 1990年10月23
日出願）がある。ここでは、リフレッシュ不良セルをビ
ット単位でスタティックメモリで置き換えることが提案
されている。

【０００９】また、リフレッシュ不良セルに関してでは
ないが、ビット単位で固定不良セルを置換する技術が、
特開昭62-250599 、特開昭64-59700、特開平4-263199等
に開示されている。

【００１０】

【発明が解決しようとする課題】例えば、２５６ＭＤＲ
ＡＭレベルの大容量になると、従来から提案されている
固定不良セルをライン冗長またはブロック冗長セルによ
り置き換えるだけでは歩留りの向上には不十分である。
大容量化に伴い、１チップ内に発生するリフレッシュ不
良セルが発生する確率が高くなる傾向にあるからであ
る。従って、固定不良セルの救済と共にリフレッシュ不
良セルの救済も同時に考慮した冗長セルの構成を検討す
る必要がある。

【００１１】リフレッシュ不良セルは前述した通り、そ
の発生の分布が分散的であるため、ビット単位での置換
がより効果的である。しかしながら、大容量化と共にリ
フレッシュ・インターバルを長くするという要請に答え
る為には、より多くのリフレッシュ不良セルを救済する
ことが必要になる。その結果、不良セルをアクセスして
いるか否かを検出するＲＯＭセットは大容量化してしま
う。

【００１２】前述の特開平4-232688で提案されているよ
うなＮＯＲ型のＲＯＭセットによるアドレス比較回路の
構成では、その大容量化と共に消費電流が大きくなる問
題点を有している。ＮＯＲ型の場合は高速性は確保され
るが、不一致のアドレスに対して全てのＮＯＲ回路が一
斉に電流を消費し、しかもその比較回路としてのＮＯＲ
回路が冗長ビット毎に設けられるので、その消費電流は
膨大となる。

【００１３】更に、そもそも固定不良セル救済の為のラ
イン冗長セルとリフレッシュ不良セル救済の為のビット
冗長セルの両方を設けた場合、更に両冗長セルのための
アドレス比較回路としてのＲＯＭセットは膨大となる。
従って、それらの構成をどのようにすべきは、大容量で
長いリフレッシュ・インターバル特性のメモリを実現す
るためには非常に重要な課題である。

【００１４】また、リフレッシュ不良セルを救済する為
のリフレッシュ不良用の冗長セルアレイは、リフレッシ
ュ不良の発生が分散的であるので、１ビットまたは少数
ビット毎に置き換えられる構成にするのが望ましい。し
かし、かかるリフレッシュ用の冗長セルアレイの構成
は、メモリが大容量化していくと必ずしも単純ではな
い。即ち、置き換えられるセルの単位が小さいので、記
憶すべき不良アドレスセットの数と各セットのアドレス
の数が大きくなり、その為のアドレス記憶回路とそのア
ドレス比較回路は大型化する傾向にある。従って、それ
に伴う消費電力の増大、設計の困難さを解決しなければ
ならない。

【００１５】そこで、本発明の目的は、固定不良ビット
とリフレッシュ不良ビットの両方を救済することができ
る半導体記憶装置を提供することにある。

【００１６】また、本発明の別の目的は、リフレッシュ
不良ビットを救済する為の冗長セルを選択するアドレス
比較回路として消費電流が少なく、且つ読み書きのアク
セス時間に支障をきたさない回路を有する半導体記憶装
置を提供することにある。

【００１７】更に、本発明の目的は、固定不良ビットと
リフレッシュ不良ビットの両方を救済するためのライン
冗長セルまたはブロック冗長セルとビット単位冗長セル
を選択するためのアドレス比較回路の新規な構成を有す
る半導体記憶装置を提供することにある。

【００１８】更に、本発明の目的は、固定不良ビットと
リフレッシュ不良ビットの両方を救済するための冗長セ
ルとそれを選択する為のアドレス比較回路の効率的な構
成を有する半導体記憶装置を提供することにある。

【００１９】更に、本発明の目的は、リフレッシュ不良
セルを救済する冗長セルアレイの新規で少ない消費電力
で動作可能な構成を有する半導体記憶装置を提供するこ
とにある。

【００２０】

【課題を解決するための手段】上記の目的は、第一の発
明によれば、複数のワード線とそれに交差する複数のビ
ット線と、それらの交差部に配置されるメモリセルとを
有するメモリセルアレイを有するメモリ装置において、
前記メモリセルとビット単位または少数ビット単位で置
換される第一の冗長メモリセルアレイと、該置換される
メモリセルに対応するアドレスを記憶し、入力されるア
ドレスと一致する時に前記第一の冗長メモリセルとの置
換を有効にする第一のアドレス比較回路と、前記メモリ
セルアレイとワード線単位またはビット線単位で置換さ
れる第二の冗長メモリセルアレイと、該置換されるワー
ド線またはビット線に対応するアドレスを記憶し、入力
されるアドレスと一致する時に前記第二の冗長メモリセ
ルとの置換を有効にする第二のアドレス比較回路とを有
することを特徴とするメモリ装置を提供することにより
達成される。

【００２１】このような構成にすることで、リフレッシ
ュ不良セルに対応する冗長メモリはビット単位または少
数のビット単位で置換される第一の冗長メモリセルアレ
イを利用し、固定不良セルに対応する冗長メモリはワー
ド線単位またはビット線単位或いはそれらの複数本単位
で置換される第二の冗長メモリセルアレイを利用するこ
とで、より効率的な置換を行なうことができ、スペース
効率、歩留りの向上につながる。尚、少数のビット単位
とは、例えば一本のワード線に属するビット数よりも少
ないビット数を意味する。

【００２２】更に、本発明は、上記の第一の発明におい
て、前記第一のアドレス比較回路によって有効にされる
置換において、当該置換されるメモリセルの記憶データ
を表示する電荷が所定の許容レベル以下まで低下するデ
ータ保持時間が、該第一の冗長メモリセルアレイ内の置
換対象のメモリセルの該データ保持時間よりも短いこと
を特徴とする。

【００２３】即ち、リフレッシュ不良セルを救済するた
めに、第一の冗長メモリセルアレイ内の不良セルよりも
長いリフレッシュサイクル期間を有するメモリセルと置
換される。

【００２４】更に、本発明は、上記の第一の発明におい
て、前記第二のアドレス比較回路によって有効にされる
置換において、当該置換されるワード線またはビット線
に属するメモリセルは、読み出しまたは書き込み動作に
不良があることを特徴とする。

【００２５】即ち、ワード線短絡やビット線短絡等によ
り通常の読み書きができないメモリセルを含むワード線
またはビット線単位での置換が第二の冗長メモリセルア
レイにより行なわれる。

【００２６】更に、本発明は、上記の第一の発明におい
て、前記第二のアドレス比較回路は、ワード線選択用の
行アドレスが記憶されているアドレスと一致する時に、
前記ワード線単位での置換を有効にし、ビット線選択用
の列アドレスが記憶されているアドレスと一致する時
に、前記ビット線単位での置換を有効にする。

【００２７】即ち、第二の冗長メモリセルアレイでは、
行アドレスが一致する時にワード線単位での置き換えが
有効にされ、列アドレスが一致する時にビット線単位で
の置き換えが有効にされるのである。

【００２８】更に、本発明は、上記の第一の発明におい
て、前記メモリセルアレイから出力されるデータと、前
記第一の冗長メモリセルアレイから出力されるデータ
と、前記第二の冗長メモリセルアレイから出力されるデ
ータの中から、メモリ装置の例えば出力段に設けられた
マルチプレクサにより一つのデータが選択されて出力さ
れることを特徴とする。

【００２９】即ち、それぞれのメモリセルアレイから出
力されるデータが、出力段手前のマルチプレクサにおい
て、第一及び第二のアドレス比較回路からのアドレス一
致信号に従って選択されて、出力される。

【００３０】更に、第二の発明は、複数のワード線とそ
れに交差する複数のビット線と、それらの交差部に配置
されデータを表示する電荷を保持する容量を含むメモリ
セルとを有するメモリセルアレイを有するメモリ装置に
おいて、該メモリセルアレイは、前記電荷が所定の許容
レベルまで低下するデータ保持時間が第一の時間とそれ
より短い第二の時間を有するメモリセルを有し、該メモ
リセルアレイ内の該第二の時間を有するメモリセルと置
換されるメモリセルを有する第一の冗長メモリセルアレ
イと、該第二の時間を有するメモリセルに対応するアド
レスを記憶し、入力されるアドレスが該記憶されたアド
レスと一致する時に、前記第一の冗長メモリセルアレイ
内の該第二の時間より長い第三の時間を持つメモリセル
への置換を有効にする第一のアドレス比較回路とを有
し、該第一のアドレス比較回路は、前記入力されるアド
レスが該記憶アドレスと一致した時に出力端への電流パ
スが形成されるＡＮＤ型の論理回路で構成されたことを
特徴とするメモリ装置である。

【００３１】即ち、リフレッシュ不良セルを救済する場
合、ビット単位または少数ビット単位での置換が有効な
場合があり、その場合にはアドレス比較回路は全アドレ
ス信号またはそれに近い数のアドレス信号を比較する必
要があり、消費電流が膨大になる。従って、第二の発明
では、従来のＮＯＲ型ではなくＡＮＤ型の回路を利用し
ている。

【００３２】更に、本発明は、上記第二の発明におい
て、前記第一のアドレス比較回路は、入力されるアドレ
ス信号がゲートに与えられるトランジスタとそれに接続
されるフューズ素子とからなる１対の単位回路が、比較
するアドレスの数に対応して縦列接続され、該一対のフ
ューズ素子に前記記憶アドレスが記憶され、該トランジ
スタの導通とフューズ素子の導通状態によって前記電流
パスが形成された時に、アドレス一致信号が出力される
ことを特徴とする。

【００３３】更に、本発明は、上記第二の発明におい
て、前記第一のアドレス比較回路は、入力されるアドレ
ス信号がゲートに与えられ電気的手段によってその閾値
電圧が上昇または低下される一対のトランジスタからな
る単位回路が、比較するアドレスの数に対応して縦列接
続され、該トランジスタに前記記憶アドレスが閾値電圧
の上昇または低下で記憶され、該トランジスタの導通状
態によって前記電流パスが形成された時にアドレス一致
信号が出力されることを特徴とする。

【００３４】即ち、これらの発明では、アドレスが一致
する時のみ電流パスが形成されるだけであり、消費電流
を抑えることができる。

【００３５】更に、本発明は、前記二の発明において、
前記アドレスは、行アドレスと列アドレスを有し、前記
第一のアドレス比較回路は、該行アドレスを比較する行
アドレス比較回路と該列アドレスを比較する列アドレス
比較回路とを有し、該行アドレス比較回路内及び該列ア
ドレス比較回路内に前記電流パスが形成された時に、前
記アドレス一致信号が出力されることを特徴とする。

【００３６】即ち、この発明によれば、第一のアドレス
比較回路が行と列とで分離され、それぞれが電流パスを
形成するので、最終的にアドレス一致信号が出力される
までの時間が短くなる。従って、多くのアドレス信号の
比較を行なう場合でも、アドレス比較を高速に行なうこ
とができる。

【００３７】更に、本発明は、前記二の発明において、
前記第一のアドレス比較回路は、該縦列接続された複数
の単位回路が複数のブロックに分割され、該ブロック間
に該電流パスを増幅するバッファ回路が設けられたこと
を特徴とする。

【００３８】即ち、第二の発明によれば、バッファ回路
が設けられることで電流パスが増幅されて高速化される
ので、アドレス比較が高速に行なわれる。

【００３９】更に、本発明は、前記二の発明において、
前記第一のアドレス比較回路は、該縦列接続された複数
の単位回路を複数セット有し、それぞれの縦列接続され
た複数の単位回路が少なくとも二つのブロックに分割さ
れ、一方のブロックの出力が複数のセットに属する他方
のブロックに供給されることを特徴とする。

【００４０】即ち、第二の発明によれば、例えば２ビッ
トまたは４ビットの入力アドレスを比較する回路が、縦
列接続された２つの各セットに共通も設けられ、その共
通回路からの出力を複数のセットが共有する。こうする
ことで、共通回路部分を節約することができ、全体とし
ての消費電流を抑えることができる。

【００４１】更に、本発明によれば、上記の発明におい
て、前記一方のブロックの出力が供給される該他方のブ
ロックのセット数がマスクオプションにより適宜変更さ
れることを特徴とする。こうすることで、リフレッシュ
不良が発生する確率または分布に従って省略すべき第一
のアドレス回路の数を決定することができる。

【００４２】更に、本発明によれば、前記マスクオプシ
ョンは、最上層のメタル層で行われることを特徴とす
る。

【００４３】更に、第三の発明は、複数のワード線とそ
れに交差する複数のビット線と、それらの交差部に配置
されるメモリセルとを有するメモリセルアレイを有する
メモリ装置において、前記メモリセルアレイ内のメモリ
セルとビット単位または少数ビット単位で置換される第
一の冗長メモリセルアレイと、該置換されるメモリセル
に対応するアドレスを記憶し、入力されるアドレスと一
致する時に前記第一の冗長メモリセルアレイ内の第一の
リフレッシュサイクル期間を有するメモリセルと前記メ
モリセルアレイ内の第一のリフレッシュサイクル期間よ
り短い第二のリフレッシュサイクル期間を有するメモリ
セルとの置換を有効にする第一のアドレス比較回路と、
前記メモリセルアレイとワード線単位またはビット線単
位で置換される第二の冗長メモリセルアレイと、該置換
されるワード線またはビット線に対応するアドレスを記
憶し、入力されるアドレスと一致する時に前記第二の冗
長メモリセルアレイ内のワード線またはビット線との置
換を有効にする第二のアドレス比較回路と、前記メモリ
セルアレイから出力されるデータと、前記第一の冗長メ
モリセルアレイから出力されるデータと、前記第二の冗
長メモリセルアレイから出力されるデータの中から、一
つのデータを選択して出力するマルチプレクサとを有す
ることを特徴とするメモリ装置である。

【００４４】即ち、第三の発明によれば、リフレッシュ
不良セル用の冗長メモリセルはビット単位または少数ビ
ット単位で置換され、固定不良セル用の冗長メモリセル
はワード線単位またはビット線単位で置換され、それら
の出力データは出力段手前のマルチプレクサにより、正
規のメモリセルアレイからの出力データとの間で選択さ
れる。

【００４５】更に、本発明は、前記三の発明において、
該メモリ装置は、半導体チップ上に形成され、前記第一
のアドレス比較回路と第二のアドレス比較回路とが隣接
して設けられ、前記入力されるアドレス信号が該第一及
び第二のアドレス比較回路に共通に与えられることを特
徴とする。

【００４６】即ち、この発明によれば、両冗長メモリセ
ルアレイ用の第一と第二のアドレス比較回路を隣接させ
ることで、多数のアドレス信号を共通に供給することが
でき、チップ上でのスペース効率を上げることができ
る。

【００４７】更に、本発明は、前記第三の発明におい
て、該メモリ装置は、半導体チップ上に形成され、前記
メモリセルアレイは、該チップ上に複数設けられ、前記
第一及び第二の冗長メモリセルアレイが該複数のメモリ
セルアレイに対して共通に設けられ、該第一の冗長メモ
リセルアレイに隣接して該第一のアドレス比較回路が設
けられ、該第二の冗長メモリセルアレイに隣接して該第
二のアドレス比較回路が設けられ、該第一及び第二のア
ドレス比較回路に前記入力されるアドレス信号が共通に
与えられることを特徴とする。

【００４８】即ち、この発明によれば、第一及び第二の
冗長メモリセルアレイをチップ上に集中して配置し、更
に第一及び第二のアドレス比較回路もそれらに隣接して
設けることで、更にチップ上でのスペース効率を上げる
ことができる。

【００４９】更に、本発明は、前記第三の発明におい
て、該メモリ装置は、半導体チップ上に形成され、前記
第一のアドレス比較回路と第二のアドレス比較回路とが
隣接して設けられ、前記入力されるアドレス信号の一部
が該第一及び第二のアドレス比較回路に共通に与えら
れ、該アドレス信号の残りの部分が該第一のアドレス比
較回路に与えられ、該第二のアドレス比較回路がアドレ
ス一致信号を出力して、複数のワード線またはビット線
単位での置換を有効にすることを特徴とする。

【００５０】即ち、リフレッシュ不良セル用の第一の冗
長メモリセルアレイではビット単位または少数ビット単
位での置換が行なわれるのに対して、固定不良セル用の
第二の冗長メモリセルアレイでは複数の例えばワード線
を単位として置換すると、第二のアドレス比較回路には
少ないアドレス信号だけを記憶して比較すれば良い。従
って、その分アドレス比較回路を簡素化することができ
る。

【００５１】更に、本発明は、前記第三の発明におい
て、該メモリ装置は半導体チップ上に形成され、該アド
レスは行アドレスと列アドレスとを有し、前記第一のア
ドレス比較回路は、該行アドレスを記憶し入力される行
アドレスとの比較を行なう第一の行アドレス比較部と、
該列アドレスを記憶し入力される列アドレスとの比較を
行なう第一の列アドレス比較部とを有し、前記第二のア
ドレス比較回路は、該行アドレスを記憶し入力される行
アドレスとの比較を行なう第二の行アドレス比較部と、
該列アドレスを記憶し入力される列アドレスとの比較を
行なう第二の列アドレス比較部とを有し、前記第一の冗
長メモリセルアレイは、該第一の行アドレス比較部と第
一の列アドレス比較部との間に配置され、それぞれのア
ドレス一致信号に応答して置換されるメモリセルのデー
タを出力し、前記第二の行アドレス比較部は前記第一の
行アドレス比較部に隣接して設けられ、それらに該入力
される行アドレス信号が共通に与えられ、前記第二の列
アドレス比較部は前記第一の列アドレス比較部に隣接し
て設けられ、それらに該入力される列アドレス信号が共
通に与えられることを特徴とする。

【００５２】即ち、この発明は、チップ上のスペース効
率を更に高めることができる。

【００５３】更に、本発明は、上記の発明において、前
記メモリセルアレイが該チップ上に複数個設けられ、前
記第二の冗長メモリセルアレイが、前記第二のアドレス
比較回路に隣接して配置され、前記複数個のメモリセル
アレイに対して共通に設けられていることを特徴とす
る。

【００５４】即ち、この発明によれば、更にチップ上の
スペース効率を上げることができる。

【００５５】更に、第四の発明によれば、複数のワード
線とそれに交差する複数のビット線と、それらの交差部
に配置されデータを表示する電荷を保持する容量を含む
メモリセルとを有するメモリセルアレイを有するメモリ
装置において、該メモリセルアレイは、前記電荷が所定
の許容レベルまで低下するデータ保持時間が第一の時間
とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する冗長メモリセルアレ
イと、該第二の時間を有するメモリセルに対応するアド
レスを記憶し、入力されるアドレスが該記憶されたアド
レスと一致する時に、前記冗長メモリセルアレイ内の該
第二の時間より長い第三の時間を持つメモリセルへの置
換を有効にするアドレス比較回路とを有し、前記冗長メ
モリセルアレイとそれに対応するアドレス比較回路を有
する冗長回路が、分割されたメモリセルアレイそれぞれ
に対応して設けられた複数の第一の層の冗長回路と、該
複数の第一の層の冗長回路に共通に設けられた第二の層
の冗長回路とを有し、前記分割されたメモリセルアレイ
内の前記第二の時間を有するメモリセルが対応する該第
一の層の冗長回路内の冗長メモリセルアレイのメモリセ
ルと置換され、更に該第一の層の冗長回路で置換されな
い前記第二の時間を有するメモリセルが前記第二の層の
冗長回路内の冗長メモリセルアレイのメモリセルと置換
されることを特徴とするメモリ装置である。

【００５６】即ち、上記第四の発明では、リフレッシュ
不良セルを救済する為の冗長回路を、階層構造にし、メ
モリセルアレイを分割したメモリブロック毎に下層の冗
長回路を設け、それぞれのブロック内のリフレッシュ不
良セルを冗長セルと置換し、その下層の冗長回路で救済
できない不良セルについては、複数の分割されたメモリ
セルアレイに共通に設けた上層の冗長回路で置換して救
済する。かかる構成にすると冗長回路が分散されると共
に救済確率を高い値にすることができる。

【００５７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。しかしながら、本発明
の技術的範囲はかかる実施の形態に限定されない。

【００５８】［全体構成］図１は、本発明の実施の形態
のメモリの全体構成図である。この例では、チップ１０
上に１Ｍビットのメモリセルを有するメモリセルブロッ
クＭＣＢが合計１６個設けられている。そして、メモリ
セルブロックＭＣＢの間の領域には、アドレスバッフ
ァ、読み出しアンプ、書き込みアンプ、入出力回路、そ
の他の制御回路等が設けられた周辺回路１６と、リフレ
ッシュ不良セル用の冗長メモリセルアレイＡ２とそのア
ドレス比較回路Ａ１、また固定不良セル用の冗長メモリ
セルアレイＢ２とそのアドレス比較回路Ｂ１とが設けら
れている。

【００５９】メモリセルブロックＭＣＢ内には、例えば
ＤＲＡＭの場合では１トランジスタと１キャパシタから
なるメモリセルがワード線とビット線の交差部に配置さ
れ、ビット線に接続されるセンスアンプによりメモリセ
ルのデータが読みだされる。このメモリセルの回路構成
は前述の公知例等にも開示される通り、良く知られた構
成であるので、ここでは省略する。但し、図２０に従っ
て後にその例を説明する。

【００６０】メモリセルブロックＭＣＢ内にはそれぞれ
ローカルバスＬＢＵＳが設けられ、メモリセルへのデー
タのアクセスに使用される。ローカルバスＬＢＵＳは例
えばローカルバス用のアンプ及び選択回路１２を介して
グローバルバスＧＢＵＳに接続され、グローバルバスア
ンプ１４に接続される。

【００６１】一方、固定不良セルを救済するためのライ
ン冗長セルまたはブロック冗長セルはＢ２に示される通
り、各メモリセルブロックＭＣＢ毎に配置される分散型
ではなく、一か所に集中して配置される。従って、固定
不良セルが一つのメモリセルブロックに集中して発生し
た場合でも、効率的に冗長セルへの置換を行うことが可
能になる。

【００６２】また、リフレッシュ不良セルを救済するた
めの冗長セルは、ビット単位での或いは数ビット単位で
の置換を行う構成である。かかる冗長セルアレイは図中
Ａ２に示される通り、全チップに対して一か所に集中し
て配置される。従って、リフレッシュ不良セルの場合
も、どのような分布をもって発生しても柔軟に冗長セル
への置換を行うことができる。

【００６３】本発明では、固定不良セルとリフレッシュ
不良セルの両方を救済するためのライン・ブロック冗長
セルＢ２とビット単位冗長セルＡ２を設ける為、その冗
長セルへのアクセスか否かを判定するアドレス比較回路
は大容量になる。このアドレス比較回路は、冗長セルに
置換されるべきアドレスを記憶するＲＯＭ回路と入力さ
れるアドレスとＲＯＭの値を比較する比較回路とから構
成される。従って、アドレス比較回路には１６Ｍビット
の場合には２４本のアドレス線を供給する必要があり、
図１に示される通り集中的に一か所で構成することがス
ペース効率的に優位である。冗長セルを各メモリブロッ
クに分散させることに伴い、アドレス比較回路も分散さ
せることはより大きなスペースを必要とするからであ
る。

【００６４】本発明では、アドレス比較回路の消費電流
を抑えるために、後述するＡＮＤ型の比較回路を採用し
ている。但し、この回路は、前述のＮＯＲ回路に比べて
アドレスマッチングの結果が得られるまで比較的長い時
間を要する。従って、そのデメリットを補う為に、本発
明では、不良セルがアクセスされる場合に、通常のメモ
リセルブロック内でもそのセルがアクセスされ、同時に
冗長セルもアクセスされる。アドレス比較回路のアドレ
スマッチングに要する時間が長くとも、通常のメモリセ
ルブロックからローカルバス、グローバルバス、それら
のアンプを介して出力信号が出力されるまでには、冗長
セルからの出力がまにあうようにしている。従って、最
終段の入出力回路Ｉ／Ｏの前段で、それらの出力をマル
チプレクサＭＰＸにて選択するようにしている。

【００６５】図１に示される通り、固定不良セル用の冗
長セルアレイＢ２は、ライン毎またはブロック毎の置換
であるので、冗長セルアレイ自身の容量は比較的大きく
なる。しかし、その為のアドレス比較回路Ｂ１の容量は
比較的小さくなる。一方、リフレッシュ不良セル用の冗
長セルアレイＡ２は、ビット単位での置換であるので、
その容量は比較的小さい。しかし、その為のアドレス比
較回路Ａ１は大容量になる。

【００６６】図２は、本発明の別の実施の形態のメモリ
の全体構成図である。図１と異なる点は、固定不良セル
救済用の冗長セルアレイＢ２とリフレッシュ不良セル用
の冗長セルアレイＡ２用のアドレス比較回路Ｃ１が融合
している点である。即ち、アドレス比較回路Ｃ１は、ラ
インまたはブロック冗長セルであってもビット単位冗長
セルであっても全てのアドレスとの比較が必要な点では
同じであるので、両者を融合することでよりスペース効
率を上げることが可能になる。

【００６７】図３は、図１または図２のメモリのマルチ
プレクサＭＰＸの論理構成を示す図である。前述した通
り、アドレス比較回路Ｂ１，Ｂ２に多少スピードは遅く
なるが消費電流を抑えることができるＡＮＤ型の回路を
採用したため、通常のメモリセルブロックＭＣＢからの
出力と両冗長セルアレイからの出力とをマルチプレクサ
ＭＰＸで選択し、最終の入出力回路Ｉ／Ｏに出力してい
る。

【００６８】図中１７は、メモリセルブロックを構成す
る通常のメモリセルのための書き込み及び読み出しアン
プ部分を示し、Ｂ３，Ａ３も同様にアンプ部分を示す。
図１，２中の左右のグローバルバス線ＧＢＵＳは、ＯＲ
ゲート２１にて何れか一方が選択される。固定不良用の
アドレス比較回路Ｂ１からは比較一致信号／ＣＦが出力
され、アドレスが一致した時は冗長セルアレイＢ２内の
記憶データが置換データバスＤＢＦに出力される。アド
レスバッファ１８から供給されるアドレスとアドレス比
較回路Ｂ１内のＲＯＭのデータとが一致した場合には、
比較一致信号／ＣＦがＬレベルとなり、ＡＮＤゲート２
３を介してＡＮＤゲート２５からの通常のメモリセルブ
ロックからの出力を禁止する。そして、リフレッシュ不
良セル用のアドレス比較回路Ａ１で不一致が検出される
とその比較一致信号／ＣＲがＨレベルとなり、ＡＮＤゲ
ート２４を介して置換データバスＤＢＦの出力がＡＮＤ
ゲート２６を介して選択される。

【００６９】また、リフレッシュ不良セル救済用の冗長
メモリセルＡ２からの出力ＤＢＲについては、アドレス
が一致した時は比較一致信号／ＣＲがＬレベルになり、
ＡＮＤゲート２３，２４により通常のメモリセルブロッ
クＭＣＢからの出力、固定不良セル用の冗長セルアレイ
Ｂ２からの出力がを禁止され、出力ＤＢＲがＡＮＤゲー
ト２８を介して選択される。

【００７０】それぞれの３つの出力はＯＲゲート２９を
介して入出力回路Ｉ／Ｏに出力される。ＩＯＥは入出力
イネーブル信号である。

【００７１】図３から理解される通り、メモリセルブロ
ックＭＣＢ内の固定不良セルに対しては、ラインまたは
ブロック冗長セルによりラインまたはブロック単位で置
換され、更に、メモリセルブロックＭＣＢ内または固定
不良セル用の冗長セルＢ２内のリフレッシュ不良セルに
対しては、ビット単位の冗長セルＡ２によりビット単位
または数ビット単位で置換される。

【００７２】［リフレッシュ不良セル救済用冗長メモリ
セルアレイ］図４は、リフレッシュ不良セル救済用冗長
メモリセルアレイＡ２とそれに隣接されるアドレス比較
回路Ａ１の構成図である。この例では、アドレス比較回
路Ａ１には、行アドレスＡ０−Ａ１１を比較する行アド
レス比較回路ＲＡＣと列アドレスＡ１２−Ａ２３を比較
する列アドレス比較回路ＣＡＣとが隣接して設けられ
る。両比較回路ＲＡＣ，ＣＡＣ内のＲＯＭのデータと一
致した時に一方のレベルになるアドレス一致信号（Addr
ess Matching Signal)ＡＭＳ０−ＡＭＳＮａが冗長メモ
リセルアレイＡ２に出力される。

【００７３】アドレス比較回路ＲＡＣ，ＣＡＣは、それ
ぞれＮａセットのＡＮＤ回路から構成され、それぞれの
セットが行アドレスと列アドレスを入力し、ＲＯＭ内の
記憶アドレス（置換ビットに対応するアドレス）と比較
し、一致した時アドレス一致信号ＡＭＳを例えばＨレベ
ルにする。

【００７４】冗長メモリセルアレイＡ２内には、Ｎａビ
ットの冗長メモリセルが設けられ、アドレス一致信号Ａ
ＭＳのＨレベルにより選択される。冗長メモリセル内の
記憶データは、バス線ＢＵＳを介してアンプＡ３で増幅
され、置換データバスＤＢＲを介してマルチプレクサ回
路に出力される。また、アドレス一致信号により生成さ
れる比較一致信号／ＣＲは置換状態を表すＬレベル信号
となる。

【００７５】図５は、その冗長メモリセルアレイ（スペ
アメモリ）Ａ２の回路図である。冗長メモリセルは、４
つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と二つの容量
Ｃ１，Ｃ２から構成される４トランジスタ・ダイナミッ
ク型メモリセルである。アドレス一致信号ＡＭＳのＨレ
ベルによりトランジスタＱ１，Ｑ２が選択され、二つの
容量Ｃ１，Ｃ２のいずれかに蓄積されたＨレベル電位が
読みだされる。読みだされたデータはバス線対ＢＵＳ，
／ＢＵＳを介してアンプＡ３に伝えられる。

【００７６】このメモリセルは上記４トランジスタ・ダ
イナミック型メモリセルに限定する必要はなく、静的ま
たは動的な負荷回路をそれぞれのメモリセルに設けても
よい。その一例として、図２１に示したＣＭＯＳインバ
ータを交差接続したフリップフロップをメモリセルにし
たＳＲＡＭメモリセルが好ましい。このタイプのメモリ
セルは良く知られているので詳しい説明は省略する。図
５と対応する部分には同じ番号が付されている。

【００７７】また、アドレス一致信号ＡＭＳは比較一致
信号／ＣＲを生成するためにトランジスタＱ５，Ｑ６に
与えられる。いずれか一本のアドレス一致信号ＡＭＳが
Ｈレベルになると、トランジスタＱ５，Ｑ６等がオン状
態となり、比較一致信号／ＣＲがＬレベルとなる。

【００７８】図６は、アドレス比較回路Ａ１と冗長メモ
リセルアレイＡ２の別の構成例を示す図である。この例
では、アドレス比較回路Ａ１が行アドレス比較回路ＲＡ
Ｃと列アドレス比較回路ＣＡＣに分割され、それぞれの
比較回路からのアドレス一致信号ＲＡＭＳ，ＣＡＭＳが
冗長メモリセルアレイ（スペアＲＡＭ）Ａ２に与えられ
る。そして、後述する通り冗長メモリセルアレイＡ２内
で両アドレス一致ＲＡＭＳ，ＣＡＭＳのＡＮＤを取り、
冗長メモリセルの選択信号としている。

【００７９】かかる構成にすることで、後述するＡＮＤ
回路で構成されるアドレス比較回路の全体のスピードを
上げることができる。行アドレスと列アドレスとを平行
して比較するので、図４の如く一括して比較するよりも
約２倍の高速化ができる。

【００８０】図７は、図６の冗長メモリセルアレイＡ２
内の回路図である。４トランジスタ・ダイナミック型メ
モリで冗長メモリセルが構成されている点は同じであ
る。唯一、行アドレス比較回路からの一致信号ＲＡＭＳ
と列アドレス比較回路からの一致信号ＣＡＭＳを入力と
するＡＮＤゲートが設けられている点のみ異なる。

【００８１】［アドレス比較回路］図８は、アドレス比
較回路Ａ１の回路図である。図４，６で説明した通り、
アドレス比較回路Ａ１はＮａセットのＡＮＤ回路から構
成される。図８ではＡＣ１，ＡＣ２がそれぞれのＡＮＤ
回路セットである。ＡＮＤ回路ＡＣ１は、電源ＶＬに接
続され判定アクティブイネーブル信号／ＪＡＥにより活
性化されるアクティブ化回路ＪＡＣ、冗長ビットのアド
レスが記憶され入力アドレスＡ０−Ａｎと比較するＡＮ
Ｄゲート３０、クランプ回路３４及びバッファアンプＢ
ＵＦから構成される。

【００８２】この回路の基本的な動作は、アクティブ化
回路ＪＡＣがアクティブ状態になると電源ＶＬから電流
をＡＮＤゲート３０に供給する。従って、ノードＮ１，
ｎはＨレベルとなる。ＡＮＤゲートのヒューズ３０３，
３０４，３０７，３０８，３１１，３１２からなるＲＯ
Ｍには、予め不良セルに対応するアドレスが記憶され
る。図８のＡＮＤ回路ＡＣ１では、全て右側のフューズ
が書き込みにより開放状態にされている。従って、アド
レスＡｎ，Ａ１，Ａ０が全てＨレベルの時、トランジス
タ３０１，３０５，３０９がオン状態となりノードＮ
１，０にＨレベルが出力される。即ち、アドレスＡｎ，
Ａ１，Ａ０のＡＮＤ論理が出力される。

【００８３】従って、アドレスが一致する場合のみ電流
が電源ＶＬから各ノードの容量負荷を充電してＨレベル
にしていくだけである。アドレスがＲＯＭに記憶されて
いるアドレスと一致しない場合は、何れかのノードで電
流が止まることになる。その為、アドレスに対して１つ
だけが比較一致となるので、殆どのＡＮＤ回路での消費
電流は僅かなものとなる。これに比べて、前述の特開平
4-232688に開示されたＮＯＲ回路の場合は、比較不一致
回路の各ＮＯＲトランジスタ全てに電流が流れ、比較一
致するＮＯＲ回路のみ電流が流れない構成になっている
ので、消費電流が大きくなる。

【００８４】アクティブ化回路ＪＡＣには、Ｐチャネル
トランジスタ３２２，３２３、ヒューズ３２４，３２６
及びＮチャネルトランジスタ３２５が設けられている。
判定アクティブイネーブル信号／ＪＡＥによりＰチャネ
ルトランジスタ３２２が導通し、アドレス比較回路を活
性状態にする。工場出荷時における最終チェック試験で
不良セルが見つかると、それに対応するアドレスがＡＮ
Ｄ回路ＡＣ１，ＡＣ２内のフューズからなるＲＯＭに書
き込まれる。そして、一旦アドレスが書き込まれると、
フィーズ３２６が開放状態にされる。従って、アクティ
ブ化回路ＪＡＣによりノードＮ２，ｎに電流が供給され
る。また、アドレスが書き込まれないＡＮＤ回路に対し
ては、フューズ３２４が開放状態にされる。従って、ア
ドレスが書き込まれないＡＮＤ回路のノードＮ２，ｎは
強制的にＧＮＤレベルに固定される。ブロックイネーブ
ル信号／ＦＢＥは、複数ブロックに分割されたアドレス
比較回路に対して、使用ブロックだけを活性化するため
の信号である。使用ブロックに対してはＬレベル、不使
用ブロックにはＨレベルが供給されるようにする。ブロ
ックイネーブル信号／ＦＢＥは、その発生回路３２内の
フューズ３２１を開放にして使用状態の信号Ｌレベルに
固定される。

【００８５】クランプ回路３４はデプレッショントラン
ジスタ３４１とクランプ活性化信号ＳＣＡで導通状態に
なるトランジスタ３４２から構成される。リセット時に
クランプ活性化信号ＳＣＡをＨレベルにしてノードＮ1,
0 ，Ｎ2,0 をＬレベルにクランプする。このクランプ回
路３４はアクティブ回路である必要はない。例えば、所
定のインピーダンスを介して常時グランドに接続させる
回路であっても良い。図８の例では、アドレス比較回路
の出力のアドレス一致信号／ＡＭＳ１，／ＡＭＳ２は、
図４，６の場合と逆相になっている。

【００８６】図９は、図８と同様のアドレス比較回路内
のＡＮＤ回路の別の例である。この例では、不良セルに
対応するアドレスを記憶するＲＯＭはＥＥＰＲＯＭ（フ
ラッシュメモリを含む）等の電気的に書き込みと消去が
可能な素子（メモリセル）で構成されている。このＥＥ
ＰＲＯＭは、図９の右下に示される通り、書き込み状態
でトランジスタの閾値電圧Ｖｔｈが高くなり、消去状態
で低くなる特性を有する。従って、書き込み状態では如
何なる信号がゲートに印加されても導通状態にならず、
フューズの開放状態と同等の機能を持つことになる。

【００８７】このようなＥＥＰＲＯＭを利用することに
より、図９に示される通り、ＡＮＤ回路の各素子４０を
ＲＯＭとＡＮＤ回路のトランジスタの両方の機能を持つ
トランジスタで構成することができる。図９の例では、
ＡＮＤ回路ＡＣ１では、トランジスタ４０２，４０４，
４０５に書き込みがなされ、閾値電圧が高い状態になっ
ている。従って、アドレス信号Ａｎ，Ａ１，Ａ０がＨ，
Ｈ，Ｌレベルになった時のみ最下段のノードＮ1,0 まで
電流が達してＨレベルにする。

【００８８】判定アクティブ化回路ＪＡＣとクランプ回
路４４、ブロックイネーブル信号発生回路４２は図８と
同様の機能を有する。アクティブ化回路ＪＡＣは、Ｐチ
ャネルトランジスタ４２２、二つのＥＥＰＲＯＭトラン
ジスタ４２３，４２４及びＮチャネルトランジスタ４２
５から構成される。不良セルに対応するアドレスが書き
込まれると、トランジスタ４２４が書き込まれ高い閾値
電圧状態とされる。一方、アドレスが書き込まれないＡ
ＮＤ回路にはトランジスタ４２３が書き込まれ、電源か
らの電流がカットされる。

【００８９】またブロックイネーブル信号ＦＢＥを生成
する回路では、使用中のブロックに対してトランジスタ
４２１が書き込み状態とされ、ブロックイネーブル信号
ＦＢＥがＨレベルとされる。その結果、トランジスタ４
２３がオン、４２５がオフとなり、電源ＶＬからの電流
がＡＮＤ回路に供給される。

【００９０】尚、図９ではＥＥＰＲＯＭを利用している
が、説明を簡単にするためそれらのＥＥＰＲＯＭ素子へ
の書き込み及び消去回路は省略されている。また、ＥＥ
ＰＲＯＭ素子は、消去状態が高い閾値電圧で書き込むこ
とにより閾値電圧が低くなる場合でも同様に使用するこ
とができる。その場合は、ブロックイネーブル信号の生
成回路４２において、トランジスタ４２１が電源ＶＬと
インバータとの間に設けられる点で異なる。

【００９１】図８や図９で示したＡＮＤ型のアドレス比
較回路は、電源から供給される電流パスが、アドレス信
号に対応するＡＮＤ素子のトランジスタが全て導通した
時に形成され、比較結果としてアドレス一致信号が出力
される。従って、アドレス信号が多くなるとそれだけ比
較結果が出力されるまで長い時間を要することになる。
これが、このＡＮＤ型のアドレス比較回路の不利な点で
ある。

【００９２】図１０は、その点を改良したアドレス比較
回路の構成図である。図１０のアドレス比較回路は、ア
ドレス信号Ａ１１−Ａ８を比較する回路部分ＡＣＩと、
アドレス信号Ａ７−Ａ４を比較する回路部分IIと、アド
レス信号Ａ３−Ａ０を比較する回路部分ＡＣIIIの３つ
の部分に分割されている。そして、それぞれのアドレス
比較回路ＡＣの出力部にはクランプ回路４４とバッファ
４６が挿入されている。リセット時にクランプ信号ＳＣ
Ａで一斉にバッファの入力端子がＬレベルになった後、
アドレスが入力される。従って、電源ＶＬからの電流
は、先ず判定アクティブ化回路ＪＡＣからアドレスＡ１
１−Ａ８を入力するＡＮＤ回路ＡＣＩを流れる。その上
位ビットで一致した場合は、今度は再度バッファ４６に
接続される電源からの電流が中位ビットＡ７−Ａ４を入
力するＡＮＤ回路ＡＣIIを流れる。再度その中位ビット
で一致した場合は、最後にバッファ４６からの電流が下
位ビットＡ３−Ａ０を入力するＡＮＤ回路ＡＣIIIを流
れる。全て一致した場合のみ、アドレス一致信号／ＡＭ
Ｓ１−ＮａがＬレベルとなる。

【００９３】従って、それぞれのバッファ回路ＪＡＣ，
４６が駆動すべきＡＮＤ回路の長さが短くなり、それに
応じてそのＣＲ時定数が小さくなり、出力の確定を高速
に行うことができる。しかも、消費電流は単純に３倍に
はならない。

【００９４】尚、図１０の例ではアドレス比較回路は、
縦方向にも複数のブロックに分割されている。例えば、
上側の４セットのＡＮＤ回路はブロックイネーブル信号
／ＦＢＥ１で活性化され、下側の４セットのＡＮＤ回路
はブロックイネーブル信号／ＦＢＥ２で活性化される。

【００９５】図１１は、更に図１０のアドレス比較回路
を改良した例を示す図である。アドレス比較回路をＡＣ
Ｉ，ＡＣII，ＡＣIIIに分割した点は同じである。そし
て、アドレスＡ１１−Ａ８を比較するＡＮＤ回路ＡＣＩ
の部分をＮａ／２セットに減らして、２セットのＡＮＤ
回路に１つの上位アドレス用のＡＮＤ回路を配置するよ
うにした点で異なる。こうすることで、ＡＮＤ回路の個
数を減らすことができ、その分消費電流を節約すること
ができる。勿論、アドレス比較回路ＡＣＩの部分をもっ
と少ないセット数に減らしても良い。

【００９６】図１１の例では、最上位アドレス部分と残
りの下位アドレス部分との間が１対２の対応関係になっ
ている。従って、上位アドレスＡ１１−Ａ８を比較した
比較一致信号は、バッファ４６を介して下位の２セット
のＡＮＤ回路に供給される。この様な構成にしても、置
換される冗長セルの数が減っていないので、救済できる
アドレスのビット数は単純には減ることはない。しか
し、確率的には救済できるアドレスの数が減ることにな
る。つまり、アドレス信号の上位の４ビットＡ１１−Ａ
８が共通な領域で２ビット救済が行われずに１ビットの
みが救済される場合が続出すると、最悪ケースでは全体
で救済可能なセル数は１／２まで減少することになる。

【００９７】しかしながら、通常は、リフレッシュ期間
が短い不良セルの分布はポアソン分布に類似するふるま
いをするので、上記の様に最悪ケースとなることは殆ど
ない。従って、リフレッシュ不良セルの分布を考慮しな
がら、省略すべき上位ビットのＡＮＤ回路の数を最適化
すれば、少ない消費電流で、十分なビット数のリフレッ
シュ不良セルを救済することができる。

【００９８】このような省略を実施する方法は、種々考
えられるが、後でマスク変更が可能なように、バルクト
ランジスタはそのまま残しておき、将来のマスク変更
で、省略ＡＮＤ回路セットを変更する方法が有効であ
る。その場合は、プロセスの最終工程に近いマスク層で
そのような切り替えを行うことができるようにしておく
ことで、省略する回路の変更を柔軟に行うことができ
る。特に、最上層に位置する配線層（通常メタル層）の
マスクオプションで省略するＡＮＤ回路の数を変更する
ことが好ましい。

【００９９】［固定不良セル救済用冗長セルアレイとア
ドレス比較回路］図１，２にて、固定不良セルを救済す
るためのライン毎またはブロック毎に置換される冗長セ
ルアレイＢ２を、チップ内の複数のメモリセルブロック
に共通に設けることを説明した。以下、その固定不良セ
ル救済用の冗長セルアレイの例を説明する。

【０１００】図１２は、そのような共通に設けられた冗
長セルアレイＢ２が不良セルを含むラインまたはブロッ
クとどの様に置換されるかについて説明する図である。
この例では、半導体チップ１０上に１６つのメモリセル
ブロックＭＣＢが設けられ、その間に周辺回路が設けら
れている。チップ１０内には図示しないが、冗長セルア
レイＢ２とアドレス比較回路Ｂ１も設けられる。

【０１０１】今、仮に斜線の５０と５２の領域に固定不
良セルが検出されたとする。例えば、５０はワード線の
短絡不良、５２がビット線の短絡不良とする。その場合
は、領域５０は複数の隣接ワード線を一括して冗長メモ
リセルアレイＢ２内の領域５０Ｓと置き換えられる。ま
た、領域５２は複数の隣接ビット線を一括して冗長メモ
リセルアレイＢ２内の領域５２Ｓと置き換えられる。冗
長メモリセルアレイＢ２内には、チップ１０内のメモリ
セルブロックＭＣＢと同じ容量のメモリセルアレイ５４
がセンスアンプＳＡ、行デコーダ・ドライバＲＤＥＣ，
列デコーダ・選択回路ＣＤＥＣに加えて、行方向の冗長
メモリセルアレイ５１と列方向の冗長メモリセルアレイ
５３がそれぞれのデコーダＤＥＣと共に設けられてい
る。この冗長メモリセルアレイ５１，５３に対するデコ
ーダＤＥＣには、アドレス比較回路Ｂ１からのアドレス
一致信号ＡＭＳが供給され、置き換えられた冗長セル領
域５０Ｓ，５２Ｓが選択される。また、行及び列デコー
ダＲＤＥＣ，ＣＤＥＣには通常のアドレス信号が供給さ
れ、置換された冗長メモリセルへのアクセスを通常通り
行なう。

【０１０２】図１３は、冗長メモリセルアレイＢ２とそ
のアドレス比較回路Ｂ１との関係を詳細に示す図であ
る。冗長メモリセルアレイＢ２の構成は、図１２に示し
たのと略同じである。通常のメモリセルブロックと同じ
容量の２５６×４０９６のメモリセルアレイ５４に加え
て、Ｎｘセットのワード線からなる行側の冗長メモリセ
ルアレイ５１と、Ｎｙセットのビット線対からなる列側
の冗長メモリセルアレイ５３とが設けられている。ワー
ド線の置換セットが４本のワード線からなる場合は、冗
長メモリセルアレイ５１のワード線本数はＮｘ×４とな
る。またビット線対の置換セットが２対のビット線対か
らなる場合は、冗長メモリセルアレイ５３のビット線対
の数はＮｙ×２となる。従って、センスアンプＳＡは、
合計４０９６＋（Ｎｙ×２）個設けられる。

【０１０３】アドレス比較回路Ｂ１は、行アドレス比較
回路ＲＡＣと列アドレス比較回路ＣＡＣに分けられ、そ
れぞれのアドレス一致信号ＡＭＳが冗長セルアレイ５
１，５３のデコーダＤＥＣに供給される。図１３の例で
は、行アドレス比較回路ＲＡＣは、ＮｂセットのＡＮＤ
回路からなり、従ってＮｂ個の行アドレスを記憶するこ
とができる。しかしながら、前述した通り、冗長セルア
レイへの置換は複数のワード線単位で行なうのがより効
率的であるので、Ｎｂ個のアドレス一致信号ＡＭＳは一
旦エンコーダ５６で行側の冗長セルアレイのワード線の
置換セット数のＮｘにエンコードされる。そして、配線
の引回し領域を節約する為に、ワード線セットＮｘを選
択するために必要な選択信号log₂Nxビットが出力され
る。また、同時に行側アドレス比較回路ＲＡＣに入力さ
れた行アドレスＡ０−Ａ１１の内下位の８ビットＡ０−
Ａ７は、冗長セルアレイの行デコーダＲＤＥＣにも入力
される。

【０１０４】一方、列アドレス比較回路ＣＡＣも同様
に、ＮｃセットのＡＮＤ回路から構成されＮｃ個の列ア
ドレスを記憶する。そして、エンコーダ５８によりＮｙ
ビットにエンコードされ、列側冗長メモリセルアレイ５
３のデコーダＤＥＣにビット線対Ｎｙセットを選択する
ために必要な選択信号log₂Nyビットが出力される。ま
た、同時に列側アドレス比較回路ＣＡＣに入力された列
アドレスＡ１２−Ａ２３は、冗長セルアレイの列デコー
ダＣＤＥＣにも入力される。

【０１０５】行アドレス比較回路ＲＡＣから出力される
行アドレス一致信号ＲＡＭＳと列アドレス比較回路ＣＡ
Ｃから出力される列アドレス一致信号ＣＡＭＳとがＡＮ
Ｄゲートを介して比較一致信号／ＣＦとしてマルチプレ
クサＭＰＸに供給される。更に、置換データバスＤＢＦ
からの置換データもマルチプレクサＭＰＸに供給され
る。行アドレス一致信号ＲＡＭＳは行デコーダ・ドライ
バＲＤＥＣに与えられ、冗長セルアレイ５１が選択され
る時にセルアレイ５４が選択されるのが禁止される。ま
た列アドレス一致信号ＣＡＭＳも同様に列デコーダＣＤ
ＥＣに与えられ、冗長セルアレイ５３が選択される時に
セルアレイ５４が選択されるのが禁止される。

【０１０６】図１４は、冗長セルアレイＢ２の他の構成
例を示す図である。固定不良セルの発生は、例えばワー
ド線方向において配線短絡不良等が発生する確率がビッ
ト線方向において同等の不良が発生する確率よりも高い
場合がある。或いは、ワード線の置換はできるだけ多く
のワード線を含むブロック単位で行なうことが歩留りの
改善につながる場合もある。その場合は、ワード線側の
置換に使用する冗長メモリセルの容量をビット線側より
も大きくすることが、置換効率の改善につながる。

【０１０７】図１４では、ワード線側の置換用の冗長メ
モリセルアレイを５１Ａ，５１Ｂ，５１Ｃと大きな容量
にしている。ビット線側の置換用の冗長メモリセルアレ
イ５３は、行側に比較して３分の１の容量である。行・
列デコーダＲＤＥＣ，ＣＤＥＣや冗長メモリセルアレイ
用のデコーダＤＥＣを共用してスペース効率を上げる為
に、図１４の例では、行側の冗長メモリセルアレイ５１
Ａ，５１Ｂ，５１Ｃと列側の冗長メモリセルアレイ５３
とが図示される様に配置されている。それぞれのデコー
ダには、図示される通りのアドレス信号Ａ，Ｃとエンコ
ードされた冗長メモリセル選択信号Ｂ，Ｄが与えられ
る。

【０１０８】図１４の例では、行側の冗長メモリセルア
レイ５１は、２５６本×３＝７６８本のワード線を有す
る。また列側の冗長メモリセルアレイ５３は、４０９６
対のビット線対を有する。

【０１０９】図１５は、図１４と同等の構成をもつ固定
不良セル用の冗長メモリセルアレイＢ２の変形例であ
る。この例では、行側の冗長メモリセルアレイ５１Ａ，
５１Ｂ，５１Ｃはそれぞれ６４本のワード線を有するの
で、全部で６４×３＝１９２本のワード線を有する。ま
た、列側の冗長メモリセルアレイ５３は１０２４対のビ
ット線対を有する。これらのワード線とビット線対の比
率は、それぞれのチップが持つ不良発生状況に応じて最
適化されることが好ましい。

【０１１０】［融合したアドレス比較回路と冗長セルア
レイ］図１６は、リフレッシュ不良セル用のアドレス比
較回路Ａ１、その冗長メモリセルアレイＡ２と、固定不
良セル用のアドレス比較回路Ｂ１、その冗長メモリセル
アレイＢ２とが融合した場合の詳細なブロック図であ
る。融合させる場合は、図２で示した通り、アドレス比
較回路Ａ１，Ｂ１がＣ１として融合するのが最も効率的
である。

【０１１１】図１６では、行アドレスＡ０−Ａ１１と列
アドレスＡ１２−Ａ２３の供給に対して、リフレッシュ
不良セル用のアドレス比較回路６０Ｒ，６０Ｃ、固定不
良セル用のアドレス比較回路６２Ｒ，６２Ｃ，６４Ｒ，
６４Ｃが図示される通り配置されている。また、リフレ
ッシュ不良セル用の冗長メモリセルアレイＡ２では、対
応するアドレス比較回路６０Ｒ，６０Ｃからのアドレス
一致信号ＡＭＳにより直接置換すべきメモリセルがアク
セスされる。一方、固定不良セル用の冗長メモリセルア
レイＢ２では、図１３で説明した通り、アドレス比較回
路Ｂ１からのアドレス一致信号ＡＭＳをエンコーダ５
６，５８を介して与えられる選択信号Ｂ，Ｄをデコード
して、置換すべきメモリセルがアクセスされる。

【０１１２】そして、リフレッシュ不良セル用の比較一
致信号／ＣＲと置換データＤＢＲが図３で示したマルチ
プレクサＭＰＸに与えられる。また、固定不良セル用の
比較一致信号／ＣＦと置換データＤＢＦも同様にマルチ
プレクサＭＰＸに与えられる。

【０１１３】図１６の例では、冗長セルアレイＡ２は、
１ビット単位で置換される。従って対応するアドレス比
較回路Ａ１には、全ての１６Ｍビット分に対応するアド
レス信号Ａ０−Ａ２３が供給され、前述したＡＮＤ回路
により記憶された置換アドレスとの比較が行なわれる。

【０１１４】また、図１６の例では、冗長セルアレイＢ
２は、１ビット単位で置換されることもできるし、また
前述してきた通りライン毎またはブロック毎の置換を行
なうこともできる。アドレス比較回路Ｂ１には、全ての
アドレス信号が入力されて、置換アドレスとの比較を行
なうＡＮＤ回路群６２Ｒ，６２Ｃ，６４Ｒ，６４Ｃが設
けられている。従って、理論的には１ビット単位での冗
長メモリセルとの置換が可能になる。但し、現実的には
ライン毎またはブロック毎の置換になり、その場合は、
対応するＡＮＤ回路からの比較一致信号が一部無視され
る。

【０１１５】固定不良セル用の冗長メモリセルアレイＢ
２は、図１６では、２ブロックに分割され、各ブロック
が中央に行デコーダＲＤＥＣ／ＤＥＣを有する。この冗
長メモリセルアレイＢ２は、大容量である為、１トラン
ジスタと１キャパシタからなるメモリセルをマトリクス
状に並べたＤＲＡＭと同じ構成である。

【０１１６】図１７は、同様に図２で示した融合型のア
ドレス比較回路と冗長メモリセルアレイの構成例を示す
図である。この例では、図１６と比べると、固定不良セ
ル用のアドレス比較回路Ｂ１の内、行アドレスを比較す
るＡＮＤ回路群６２Ｒと列アドレスを比較するＡＮＤ回
路群６４Ｃとが省略されている。

【０１１７】図１３で示した通り、固定不良セル用の冗
長メモリセルアレイは、不良の発生確率からワード線ま
たはビット線単位のライン毎の置換が現実的である。そ
の場合、行デコーダＲＤＥＣ／ＤＥＣに供給される選択
信号は、行アドレスを比較した比較回路６４Ｒからのア
ドレス一致信号ＡＭＳから生成されれば十分である。ま
た、列デコーダＣＤＥＣ／ＤＥＣに供給される選択信号
も、列アドレスを比較した比較回路６２Ｃからのアドレ
ス一致信号ＡＭＳから生成されれば十分である。従っ
て、図１６の場合と比較して、ＡＮＤ回路群６２Ｒと６
４Ｃが省略された分、消費電流が節約できることにな
る。

【０１１８】図１８は、図１７の例を更に改良した融合
型のアドレス比較回路と冗長メモリセルアレイの構成例
を示す図である。この例では、先ず第一に、リフレッシ
ュ不良セル用の冗長メモリセルアレイＡ２が１６ビット
出力になっている。従って置換データバスＤＢＲ，ＤＢ
Ｆはそれぞれ１６本で構成される。それに伴って、アド
レス比較回路６０Ｃ、６２Ｃからは、４ビット分の列ア
ドレスを比較するＡＮＤ回路群７０と７２が省略されて
いる。従ってアドレス比較回路６０Ｃでは、アドレスＡ
１２〜Ａ２０の８本についての記憶回路と比較回路が設
けられるだけで足りる。冗長メモリセルアレイＡ２内
は、図５で示したスタティック型のメモリセルが、アド
レス一致信号ＡＭＳに沿って１６個設けられる構成とな
る。また、冗長メモリセルアレイＢ２内では、１６のビ
ット線対単位で一括して置換される。

【０１１９】第二に、固定不良セル用の冗長メモリセル
アレイＢ２は、４本のワード線単位で置換が行なわれ
る。従って、アドレス比較回路６４Ｒから、２ビット分
の行アドレスを比較するＡＮＤ回路群７４が省略されて
いる。そのため、アドレス比較回路６４Ｒではアドレス
Ａ０〜Ａ９の１０本に対応する構成となっている。

【０１２０】第三に、各アドレス比較回路６０Ｒ，６０
Ｃ，６４Ｒ，６２Ｃは、図１０で説明した通り、太線で
示される如く複数ブロックに分割されている。図１８中
には示されないが、図１０で示した通り、分割ブロック
間にはクランプ回路と増幅バッファ回路が設けられて、
アドレス比較のスピードを上げている。

【０１２１】図１８の例では、置換データバスＤＢＦ，
ＤＢＲが１６ビット構成である。この構成は、メモリ内
のグローバルデータバス線が１６ビットで入出力回路も
１６ビットで構成される場合には整合性が高い。即ち、
図３で示したマルチプレクサＭＰＸでは、これらの１６
ビットのデータ信号についてのマルチプレクスが行なわ
れるからである。

【０１２２】図１９は、更に図１８の例を改良した融合
型のアドレス比較回路と冗長メモリセルアレイの構成例
を示す図である。図１９の例では、第一に、リフレッシ
ュ不良セル用の冗長メモリセルアレイＡ２とそのアドレ
ス比較回路Ａ１との関係を、図６で示した様にした点
が、図１８と異なる。即ち、行アドレス比較回路６０Ｒ
と列アドレス比較回路６０Ｃとの間に冗長メモリセルア
レイＡ２を設けた。こうすることで、固定不良セル用の
アドレス比較回路も行側６４Ｒと列側６２Ｃをそれぞれ
エンコーダ５６，５８の両側に配置することができる。
図から明らかな通り、図１８に比較してスペース効率が
向上する。

【０１２３】第二に、リフレッシュ不良セル用のアドレ
ス比較回路Ａ１の行側６０Ｒについて、図１１で示した
通り、アドレス２ビット分についてのＡＮＤ回路を半分
にしている。即ち、行アドレスの左から２ビットＡ０，
Ａ１が入力されるＡＮＤ回路は、一つ飛びに省略され
る。図中７６が省略されたＡＮＤ回路部分であり、図中
７８のＡＮＤ回路の出力が、他のアドレス信号を受ける
ＡＮＤ回路群の２セットに対して供給される。

【０１２４】図１９の場合は、ＡＮＤ回路群の数が非常
に少なくなっているので、アドレス比較回路のスピード
を向上させることができる。また、無駄なＡＮＤ回路群
が省略されたため、消費電流も節約される。

【０１２５】図２０は、本発明のメモリ装置内のメモリ
セルアレイ又は固定不良セル用の冗長メモリセルアレイ
Ｂ２に利用されるメモリセルの回路例を示す。各メモリ
セルＭＣは、一個のトランジスタＱ１とキャパシタＣ１
から構成される。このようなダイナミック型メモリセル
は、一般的によく知られている通り、キャパシタＣ１に
データを表示する電荷が蓄積され、ビット線ＢＬを介し
てセンスアンプＳＡにより読みだされる。そして、キャ
パシタＣ１に蓄積された電荷は、所定の時間後に所定の
許容レベルまで減少する前に、センスアンプＳＡで増幅
され再書き込みが行なわれる。これが、リフレッシュ動
作である。プロセス条件等により、その許容レベルまで
電荷が減少する時間は、メモリセルによりバラツキがあ
る。

【０１２６】以上説明したが、リフレッシュ不良セル用
の冗長メモリは、前述した４トランジスタ・ダイナミッ
ク型メモリセルを含むダイナミック型のメモリセルより
も、リフレッシュ時間が長いか無限大のスタティック型
のメモリセルのほうが好ましい場合がある。リフレッシ
ュ不良セルに対しては、前述した通り、単位ビットまた
は数ビット単位での置換が効率が良い。従って、アドレ
ス比較回路では、全てのアドレス信号との比較を行なう
必要があり、アドレス比較に時間がかかる場合がある。
それに対して、スタティック型のメモリセルではセンス
アンプ回路による増幅が容易に高速化でき、冗長メモリ
セルアレイとしてのアクセスタイムも大幅に高速にでき
る。勿論、メモリセルの素子数は多いので面積が大きく
なるが、ビット単位で置換されるメモリであるので、そ
れほどの容量は求められない。

【０１２７】一方、固定不良セル用の冗長メモリは、不
良の発生の原因からライン毎またはブロック単位での置
換が好ましい。従って、大容量のメモリになりがちであ
る。そのため、冗長メモリセルは、１トランジスタと１
キャパシタからなるＤＲＡＭタイプのメモリセルで構成
することが好ましい。

【０１２８】しかしながら、本発明はそれに限定される
わけではない。全てをスタティック型または全てをダイ
ナミック型のメモリセルにすることでも良い。また、本
発明は、１トランジスタと１キャパシタで構成されるメ
モリセルのＤＲＡＭに限らず、４トランジスタで構成さ
れるメモリセルのＳＲＡＭの場合でも適用することが可
能である。

【０１２９】［階層構造のリフレッシュ不良救済用の冗
長セル構造］以上説明してきたメモリ装置は、基本的に
図１或いは図２で示した様なリフレッシュ不良用の冗長
メモリセルをチップ全体で一箇所に集中して配置させた
例である。このような集中型の構成は、リフレッシュ不
良がチップ全体に分散的に発生するので、不良セルの救
済の柔軟性を上げてその救済確率を上げることができる
と言う利点を有する。

【０１３０】しかしながら、メモリの大容量化に伴いそ
のような集中的に形成されるリフレッシュ不良用の冗長
セルアレイとそのアドレス比較回路は、チップ内の大き
な領域を占有することになると共に、アドレス比較回路
での消費電力が増大ししかもスピードが遅くなるという
欠点を有する。従って、例えば２５６Ｍビットの様に大
容量化されたメモリ装置では、上記した様な集中的に配
置したリフレッシュ不良用の冗長セル構成では限界を招
く。

【０１３１】そこで、考えられる解決策は、メモリ装置
を構成する複数のメモリセルブロック毎にリフレッシュ
不良救済用の冗長セルとそのアドレス比較回路を設ける
ことである。即ち分散型の冗長セル構成である。ところ
が、そのような分散型の構成では、集中型と同等の救済
可能なビット数を確保する為には、各ブロックに要求さ
れる救済用冗長セルのビット数がを非常に多く設けなけ
ればならず、チップ全体でのトータルの救済用冗長セル
のビット数は膨大な数になる。

【０１３２】この点を説明する為に、一例として、１Ｍ
（２²⁰）ビットのメモリであって、６４Ｋ（２¹⁶）ビッ
トのメモリブロックが１６ブロック設けられている場合
を仮定する。そして、平均的に１６Ｋ（２¹⁶）ビット当
たり１ビット分の不良率まで救済したいとする。即ち、
チップ全体では６４ビット（１Ｍ／１６Ｋ）のリフレッ
シュ不良セルをある程度十分な救済確率（例えば９９
％）程度救済するとする。この場合に、前述してきた救
済用の冗長セルを集中的に配置する場合は、単純に６４
セット（単ビット救済なら６４ビット、１６ビット一括
救済なら６４セット）の冗長セルアレイとそれに対応す
るアドレス比較回路を設ければ良い。その場合の各セッ
トのアドレス幅は行と列を合わせて２０ビット（１Ｍ＝
２²⁰）となる。

【０１３３】一方、１６個からなる６４Ｋビットのメモ
リブロック毎に救済用の冗長セルアレイを形成する分散
式の場合は、平均値である４ビット（＝６４Ｋ／１６
Ｋ）分を救済する４セットの冗長セルアレイでは、同様
の救済確率を得ることができない。即ち、各メモリブロ
ックでｎビット救済可能な確率をｆ（ｎ）とすると、チ
ップ全体での救済確率はそのべき乗の｛ｆ（ｎ）｝¹⁶と
なるからである。従って、ブロック内での救済確率ｆ
（ｎ）＝０．９９であったとしても、チップ全体では、
｛ｆ（ｎ）｝¹⁶＝０．８５に低下してしまう。

【０１３４】図２２は、１つのメモリブロック内でのリ
フレッシュ不良ビット数とその発生確率の関係を示すグ
ラフである。前述した様に、ブロック内では４ビットの
不良が発生する確率が最も大きいが、１０ビット以上の
不良が発生する確率が０になることはない。図２３は、
図２２のグラフの不良ビット数とそれに対応する積分値
を示すグラフである。このグラフから明らかな通り、１
メモリブロック内での救済確率を９９％より高くする為
には、救済できる不良ビット数を例えば１１ビット以上
にする必要がある（１１ビットで９９．６％）。それで
も、チップ全体での救済確率は、上記した様にその１６
乗になる。従って、仮に１メモリブロック内に１２ビッ
トの冗長セルアレイを設けたとすると、１６個のメモリ
ブロックを合計すると１２×１６＝１９２ビットとな
り、集中型にした場合の６４ビットに比較してかなり多
くなる。

【０１３５】ブロック毎にリフレッシュ不良救済用の冗
長セルアレイを設けることにより、各ブロック内のアド
レスの本数が、上記の例では１６ビットに減るので、そ
のアドレス比較回路で比較すべきアドレスの本数が少な
くなり、集中型の欠点を補うことができるが、一方で、
図２２、２３に示される通り、救済確率を上げる為には
ブロック毎に用意すべき冗長セルアレイのビット数（セ
ット数）が大きくなり、チップ全体での合計の冗長セル
アレイの容量が非常に大きくなる。

【０１３６】そこで、リフレッシュ不良セルを救済する
為の冗長セルアレイ構成として、本実施の形態例では、
各メモリブロック毎にある程度の救済確率を達成できる
程度の冗長セルアレイを設け、更にチップ全体で共通に
救済用の冗長セルアレイを設けるという階層構造を採用
する。かかる階層構造にすることで、各メモリブロック
では例えば平均不良ビット数あるいはそれより少し多い
不良ビットまでを救済し、各ブロックで救済できなかっ
た不良セルをチップ全体に共通に設けた救済用冗長セル
アレイで救済する。更に、この階層構造は２層ではなく
３層、４層とすることもできる。全体のメモリ容量とメ
モリブロック数、そのブロックの容量等のパラメータに
従って最適の階層数が選択される。

【０１３７】図２４は、かかる階層構造のリフレッシュ
不良セル救済用の冗長セルアレイを有するメモリ装置の
チップ全体構成図である。この例は、２５６Ｍビットの
容量を有するメモリの例であり、図１と対応する部分に
は同様の引用番号を付している。チップ１０内には、そ
れぞれ３２ＭビットのメモリセルブロックＭＣＢ（１６
Ｍのブロックが図示しないコラムデコーダの両側に設け
られている。）が８個設けられ、その間に周辺回路１６
が設けられている。そして、リフレッシュ不良セル救済
用の冗長セルアレイは、各メモリブロックＭＣＢ毎に設
けた下位の冗長セルアレイＡ２０１〜Ａ２０８とチップ
全体で共通の上位の冗長セルアレイＡ２０の２階層構造
となっている。そして、それぞれのアドレス比較回路Ａ
１０１〜Ａ１０８とＡ１０がそれらの冗長セルアレイに
併設される。

【０１３８】そして、集中型の冗長セルアレイＡ２０で
は、例えばＮ１セット分の冗長セルアレイを有する。そ
して、対応するアドレス比較回路Ａ１０ではメモリ全体
のアドレス（１６ビットの行アドレスと１２ビットの列
アドレス、２²⁸＝２５６Ｍ）について、不良アドレスの
記憶とアドレス比較ができる様に構成される。一方、各
メモリブロックＭＣＢに設けられた分散型の冗長セルア
レイＡ２０１〜２０８では、例えばＮ２セット分の冗長
セルアレイを有する。また、各メモリブロックＭＣＢで
のアドレス比較回路Ａ１０１〜１０８では、１３ビット
の行アドレスと１２ビットの列アドレス（２¹⁵＝３２
Ｍ）について不良アドレスを記憶し入力されるアドレス
と比較する。

【０１３９】そして、各メモリブロックＭＣＢでの不良
ビットは、それぞれのブロック内の冗長セルと置換さ
れ、ブロック内の不良ビット数がＮ２を越える時は、集
中型の冗長セルアレイＡ２０内の冗長セルアレイと置換
される。

【０１４０】図２５は、図２４のメモリの全体のブロッ
ク図の例である。この例では、リフレッシュ不良セル救
済用の冗長セルアレイに加えて、固定不良セル救済用の
冗長セルの構成も示している。この例では、固定不良セ
ル救済用の冗長セルアレイは、各メモリブロックＭＣＢ
内にそれぞれ設けられている。

【０１４１】ブロック１内には、メモリセルアレイＭＣ
に隣接してその中の固定不良セルを救済する為の冗長セ
ルアレイＢ２０１（例えばＳＲＡＭ）がアドレス比較回
路Ｂ１０１と共に設けられている。そして、メモリセル
ＭＣまたは冗長セルアレイＢ２０１のいずれかのデータ
が出力される。メモリセルブロックＭＣＢには、その中
のリフレッシュ不良セルを救済する為の冗長セルアレイ
Ａ２０１とそのアドレス比較回路Ａ１０１とが設けられ
ている。そして、分散型の冗長セルアレイＡ２０１から
は、アドレス信号の比較一致信号judge と置換データバ
スdataとが出力される。そして、ブロック内に設けたマ
ルチプレクサＭＵＸにより、いずれかのデータが比較一
致信号judge に従って選択されて、ブロック１の出力デ
ータとしてローカルバス線ＬＢＳに出力される。

【０１４２】この様に、固定不良セル用の冗長セルアレ
イを一般的に行われる様にメモリセルＭＣに併設したの
で、そのアドレス比較回路はＮＯＲ回路により高速に動
作し、通常のメモリセルか救済用の置換される冗長セル
かの一方がアクセスされて、記憶されたデータを読みだ
す。一方、分散型のリフレッシュ不良救済用の冗長セル
のアドレス比較回路Ａ１０１では、前述してきた様なＡ
ＮＤ回路構成にして、スピードは劣るがその消費電力が
低減された構成になっている。従って、前述した通りに
一致信号judge と置換データdataとがマルチプレクサ回
路ＭＵＸに与えられて、メモリセルからのデータと置換
データのいずれか一方が選択される。

【０１４３】各ブロック内で、各ブロックに設けた集中
型の冗長セルアレイで救済できない程多くのビット数の
リフレッシュ不良セルが発生した場合は、足りない分の
ビットが、チップに共通に設けた集中型の冗長セルアレ
イＡ２０にて救済される。従って、各ブロック内のリフ
レッシュ不良救済用の冗長セルアレイＡ２０１のビット
数をそれ程大きくすることなく、全体の救済確率を上げ
ることができる。

【０１４４】図２５に示される様に、各ブロックからの
ローカルバスＬＢＳはブロック出力選択回路ＢＯＳにて
選択され、更に、マルチプレクサＭＵＸにて集中型の冗
長セルアレイＡ２０からの置換データdataとグローバル
バスＧＢＳとの間の選択が、比較一致信号judge に従っ
て行われる。この場合も、集中型の冗長セル用のアドレ
ス比較回路Ａ１０は、前述したＡＮＤ構成の回路が採用
される。

【０１４５】図２６は、チップ全体に共通に設けられた
集中型の冗長回路の冗長セルアレイＡ２０とそのアドレ
ス比較回路Ａ１０とを示すブロック図である。この図
は、図１９に示したリフレッシュ不良救済用のアドレス
比較回路Ａ１とその冗長セルアレイＡ２と同等である。
但し、この例のメモリ容量が２５６Ｍと大きいので、行
アドレスはＡ０〜Ａ１５と１６本あり、列アドレスはＡ
１６〜Ａ２７と１２本ある。即ち、２²⁸＝２５６Ｍビッ
トである。但し、置換用の冗長セルアレイＡ２０は同様
に１６ビット構成であるので、アドレス比較回路Ａ１０
内の列アドレス比較回路ＣＡＣへのアドレスはＡ２０〜
Ａ２７の８本である。

【０１４６】更に、この集中型の冗長用回路では、置換
可能セット数がＮ１セット（例えば１０２４（１Ｋ）セ
ット）設けられている。従って、各ブロックで救済でき
なかったリフレッシュ不良ビットの数が１Ｋビットにな
るまで、そのチップを救済することができる。

【０１４７】尚、１６ビットの出力セットが置換データ
バスdata(DBR) に出力され、アドレス比較回路の出力が
比較一致信号judge(/CR)として出力される点は、前述し
た図１９の場合と同じであり、ここでの説明は省略す
る。

【０１４８】図２７は、図２５中の各ブロックの構成を
示すブロック図である。この図は、図２５のブロック１
を例にしている。１６Ｍビットのメモリセルブロックが
真ん中に設けられたコラムデコーダ８０の両側（図中で
は上下側）に設けられ、トータルで３２Ｍビットのブロ
ックになっている。しかも、上下の１６Ｍビットのブロ
ックも真ん中の行デコーダ・ドライバ８１をはさんで両
側に分けられている。アドレス信号Ａ３〜Ａ２７は、各
行デコーダ・ドライバ８１、列デコーダ８０に与えられ
ると共に、ブロック内の固定不良用のアドレス比較回路
Ｂ１０１にも与えられる。そして、行側のアドレス比較
回路Ｂ１０１で一致信号ＲＯＭ１，ＲＯＭ２が出力され
たときは、通常のメモリセルＭＣへのアクセスは禁止さ
れ、置換用に設けた固定不良用の冗長セルの冗長ワード
線ＲＷＬが立ち上がり、冗長ワード線が代わりにアクセ
スされる。また、列側のアドレス比較回路Ｂ１０１で一
致信号ＣＯＭが出力された時は、通常のセンスアンプＳ
Ａではなく冗長センスアンプＲＳＡが選択されてデータ
バス線に接続される。上記の構成は、一般的に実施され
ている固定不良救済用の冗長回路の場合と同等である。

【０１４９】図２７のブロック内には、ブロック内のリ
フレッシュ不良セル救済用の冗長セルアレイＡ１０１と
そのアドレス比較回路Ａ２０１とが設けられている。そ
して、アドレス比較回路Ａ２０１内にはリフレッシュ不
良セルのアドレスがフューズやＥＥＰＲＯＭからなるＲ
ＯＭ内に記憶され、供給されるアドレス信号と比較され
る。そして、比較一致信号JUDGE と冗長セルＡ１０１か
らのdataとがブロック内のマルチプレクサ回路ＭＵＸに
供給される。そして、比較一致信号JUDGE に従って、メ
モリセルからのデータバスのデータか、リフレッシュ不
良救済用の冗長セルアレイＡ１０１からのデータかの選
択が行われ、ローカルバスＬＢＳに選択されたデータが
出力される。

【０１５０】図２８は、図２７のブロック内に設けられ
る分散型の冗長回路Ａ１０１，Ａ２０１のブロック図で
ある。この分散型のリフレッシュ不良セル救済用の冗長
回路は、基本的には図２６の集中型の冗長回路と同等の
構成である。但し、ブロック内のリフレッシュ不良セル
を救済する為の回路であるので、その行アドレスＡ３〜
Ａ１５は１３本と少なくなっている。また、救済できる
セット数はＮ２セットであり、例えば２０４８（２Ｋ）
セットである。即ち、平均的な不良ビット数である３２
Ｍ／１６Ｋ＝２Ｋである。このブロック内に設けられる
分散型の冗長回路は、そのブロックが選択されない時は
アドレス比較回路Ａ１０１の活性化が行われず、ブロッ
クが選択された時のみ、ブロック選択信号により活性化
信号／ＪＡＥがＡＮＤゲートを介して活性化回路ＪＡＣ
に与えられて活性化する。

【０１５１】従って、図２６に示した集中型の冗長回路
では常にアドレス比較回路が活性化されるのに対して、
各ブロックに設けた分散型の冗長回路では、当該ブロッ
クが選択されている時のみ活性化する。従って、集中型
冗長回路の場合に比較してトータルの消費電力という観
点では有利である。なお、行アドレスＡ３〜Ａ１５をブ
ロック選択信号により活性化される時のみ比較回路に供
給する構成にしても良い。

【０１５２】さて、本例では２５６Ｍビットの容量のメ
モリが３２Ｍビットのメモリブロック８個から構成され
る。そして、図２６に示した集中型の冗長回路内の置換
可能なセット数の例は、例えば１０２４ビット（１Ｋビ
ット）、また図２８に示した分散型の各ブロックに設け
られた冗長回路の置換可能セットの数は例えばそれぞれ
２０４８ビット（２Ｋビット）である。前述した通り、
リフレッシュ不良セルが発生する確率が１６Ｋビットに
１個までを救済可能とした場合、集中型の冗長回路だけ
で対応すると、その置換可能セットの数は１６３８４セ
ット（１６Ｋ＝２５６Ｍ／１６Ｋ）である。

【０１５３】しかしながら、本発明の階層型の冗長構成
を採用することで、各ブロックに２Ｋセットでトータル
１６Ｋセット、そしてチップ全体に共通に１Ｋセットと
することで、同等の救済確率を得ることができ、それぞ
れの比較回路はできるだけ少なくできる。この場合のト
ータルの置換可能セット数は、１７Ｋセットである。従
って、トータルの冗長セル容量は、全て集中型の冗長セ
ルにした場合よりも大きくなるが、個々の冗長回路内の
置換可能セット数は十分小さくすることができる。従っ
て、集中的に大電流が消費されるなどの回路構成を避け
ることができる。しかも、それに伴う追加の冗長回路の
容量はさほど大きなものではない。そして、全て分散型
の冗長回路で実現するよりも、トータルの冗長回路内の
置換可能セット数は少なくなる。

【０１５４】更に、上記の上位階層の集中型の冗長回路
を、チップ全体で単一の構成とせずに、チップの１／４
の６４Ｍビットに対してそれぞれ上位階層の冗長回路と
して２５６セット（１０２４ビットの１／４）の置換可
能セットを配置しても良い。その場合は、それぞれ記憶
すべきアドレスと比較すべきアドレスの数は２ビット少
なくなる。但し、その場合は、１０２４セットの集中冗
長回路を上位階層として設ける場合よりもその救済確率
は低下する。それを避ける為には、更に上位階層の冗長
回路をチップ全体で一つ設け、その置換可能セット数を
４セット等の最適のセット数に設定すれば良い。従っ
て、その場合は冗長回路が各ブロック毎とチップ１／４
毎とチップ全体用との３階層の構造となる。

【０１５５】図２９は、リフレッシュ不良救済用の冗長
回路を階層型にした場合の別の例を示すブロック図であ
る。この例では、図２５の例と比較して、固定不良セル
救済用の冗長回路Ｂ１，Ｂ２をチップ全体で共通に設け
た例である。従って、固定不良セルに対しては集中型の
冗長回路を、リフレッシュ不良セルに対しては集中型と
分散型の階層構造の冗長回路を設けている。こうするこ
とで、前述の通りアドレス比較回路のレイアウトを効率
的に行うことができる。それ以外の点は、図２５の場合
と同等である。

【０１５６】図３０は、図２９の固定不良用冗長回路Ｂ
１，Ｂ２とリフレッシュ不良用の冗長回路Ａ１０，Ａ２
０を融合させて配置した例を示す図である。この回路図
は、図１９に示した回路図と殆ど同等である。しかしな
がら、本例ではリフレッシュ不良救済用の冗長回路を階
層構造にしているので、その置換可能セット数Ｎ１は、
図１９の場合に比較するとかなり少なくなっている。上
記した２５６Ｍビットの例では、ここの置換可能セット
数Ｎ１は例えば１０２４ビット（１Ｋビット）である。

【０１５７】それ以外の固定不良用の冗長回路のエンコ
ーダ５６、５８や、冗長セルアレイＢ２の構成等は、図
１９の場合と同様であるので繰り返して説明することは
しない。

【０１５８】［階層化ＲＡＭ型のリフレッシュ不良救済
用冗長回路］リフレッシュ不良セルを救済する冗長回路
を階層化する点について説明した。上記の説明から理解
される通り、冗長回路を階層化すると、最も最下層にあ
る冗長回路はメモリセルアレイに隣接して設けられるこ
とになる。そこで、以下の実施の形態例では、ランダム
・アクセス・メモリ（ＲＡＭ）であるメモリセルに不良
ビットのアドレスを記憶させる構成を取ることで、最下
層の冗長回路のアドレス記憶回路を簡略化する。

【０１５９】一般に、不良ビットのアドレスをＲＯＭで
はなく、メモリセルと同じＲＡＭで構成することが提案
されている。その場合の方法として、電源投入時にメモ
リチップ外に設けたプログラム可能なＲＯＭ（ＰＲＯ
Ｍ）から冗長アドレスを内部のメモリに書き込む方式
と、メモリチップの周辺に形成したＲＯＭから電源投入
時に冗長アドレスを内部のメモリに書き込む方式とが提
案されている。従って、かかるＲＡＭ内に冗長アドレス
を記憶させる方式を採用することで、最下層のブロック
内の冗長回路を簡略化することができる。

【０１６０】図３１は、このＲＡＭ型の冗長回路を採用
したメモリセルブロック（３２Ｍビット）の全体ブロッ
ク図である。この構成は、図面の水平方向にワード線が
配置され、そのワード線はメインワード線ＭＷＬ８４と
サブワードデコーダ８５によって駆動されるサブワード
線から構成される。２５６本のメインワード線を有する
１Ｍビットのブロック８２が３２個形成されている。そ
して、それらのブロック８２の中央にメインワードデコ
ーダとそのドライバ８３が形成される。センスアンプ９
２は、各１Ｍビットのブロック８２の間にシェアードセ
ンスアンプ方式で形成されている。従って、各１Ｍビッ
トのブロックはその上下にあるセンスアンプを使用す
る。また、列アドレスをデコードするコラムデコーダ８
６がブロックの下側に配置され、センスアンプを選択す
る。

【０１６１】そして、この１Ｍビットのブロックは、更
に１６個の６４ＫビットのセルアレイＭＣからなり、そ
れぞれのセルアレイＭＣ毎に、冗長アドレスを実質的に
記憶するマークＲＡＭ８７、８８が形成される。即ち、
１Ｍビットのブロックは２５６本のワード線と２５６対
のビット線、センスアンプＳＡから構成される。

【０１６２】図３２は、図３１の６４Ｋビットのメモリ
セルアレイの部分を拡大した図である。上記した通り、
６４ＫのメモリセルアレイＭＣは、２５６本のサブ・ワ
ード線ＷＬと上下に１２８個づつのセンスアンプ９２か
ら構成される。そして、サブワードデコーダ８５によっ
て選択されたサブワード線が立ち上げられ、その記憶デ
ータがセンスアンプ９２で増幅されて、コラムデコーダ
８６で選択されてデータが出力される。１００はプリデ
コードされた列アドレスである。

【０１６３】このメモリセルアレイＭＣの左端に、本例
の特徴的な点であるマークＲＡＭ８７、８８が形成さ
れ、更にリフレッシュ不良セルとの置換がされる冗長Ｒ
ＡＭ８９、９０がその横に形成される。この例では、８
ビットを１セットとしてセット９３が冗長ＲＡＭ８９
と、セット９４が冗長ＲＡＭ９０と置換される。不良セ
ルのアドレスを記憶するアドレス記憶回路は、マークＲ
ＡＭ８７、８８に置き換えられる。即ち、前述した通
り、電源がオンになると同時にアドレス記憶用のＲＯＭ
からその記憶アドレスに従って、マークＲＡＭ８７、８
８のデータが書き込まれる。その結果、不良セル９３、
９４を選択するアドレスが入力されると、マークＲＡＭ
８７、８８がオール０以外のそれぞれの位置データをマ
ークＲＡＭ用のセンスアンプ８７ＳＡを介してマークＲ
ＡＭ出力９７出力する。従って、置換される不良セルが
アクセスされると、その行アドレスに関してはマークＲ
ＡＭ８７、８８等により出力９７にオール０以外の場所
データがＥＯＲ回路９３に与えられる。

【０１６４】従って、冗長アドレスの内、行アドレスに
関しては、マークＲＡＭ８７、８８を選択して出力９７
にオール０以外のデータが出力されることで入力アドレ
スとの比較一致が行われる。そこで残るは、その行にお
ける冗長列アドレスと入力される列アドレスとが一致す
るか否かの判定が必要である。

【０１６５】その為に、図３２の例では、ＥＯＲ回路９
３、マークＲＡＭ番号ＲＡＭ９４、冗長コラムアドレス
ＲＡＭ９５を設けている。マークＲＡＭ番号ＲＡＭ９４
と冗長コラムアドレスＲＡＭ９５には、その３２本のワ
ード線にメモリブロック選択信号１０２が３２本与えら
れる。例えば、各メモリブロック（１Ｍビット）で４セ
ットの置き換えを可能にするとすると、ブロック選択信
号１０２に沿って横方向に４セットのマークＲＡＭ番号
ＲＡＭ９４、冗長コラムアドレスＲＡＭ９５及びＥＯＲ
回路９３１〜９３４が設けられる。

【０１６６】図３３は、ＥＯＲ回路９３１の例を示すブ
ロック図である。このＥＯＲ回路９３１内には、マーク
ＲＡＭ８７、８８の出力９７とマークＲＡＭ番号ＲＡＭ
９４１の記憶データと比較する４ビットのＥＯＲ回路１
１０〜１１３と、それらの出力の論理和をとるＡＮＤ回
路１２６を有する。更に、ＥＯＲ回路９３１内には、マ
ークＲＡＭ８７、８８の行に対応する列アドレスを記憶
するコラムアドレスＲＡＭ９５１の記憶アドレスと入力
されるコラムアドレス信号１００とを比較するＥＯＲ回
路１１４〜１２５とそれらの論理和をとるＡＮＤ回路１
２８を有する。そして、両ＡＮＤ回路１２６，１２８の
論理和をとるＡＮＤ回路１２７が設けられる。

【０１６７】従って、対応するブロック選択信号１０２
が選択されて立ち上がった時に、そのブロック内の記憶
した冗長列アドレスが入力アドレスと一致するか否かの
比較が行われ、一致する場合には、一致信号ｊｕｄｇｅ
がＯＲ回路１２９を介して出力される。

【０１６８】上記の様に、マークＲＡＭを利用する場合
においては、最下層のリフレッシュ不良セル救済用の冗
長セルアレイを通常のメモリ領域内に設けることがで
き、少なくとも行アドレスについての比較一致回路が不
要になる。そして、各メモリブロックでリフレッシュ不
良セルが救済できない場合は、更に上層の冗長セルアレ
イによって救済される。この上層の冗長セルアレイは、
マークＲＡＭの如き構成にはならず、前述と同等のＡＮ
Ｄ型の比較回路とＳＲＡＭメモリ等の様な冗長セルアレ
イから構成される。

【０１６９】

【発明の効果】以上説明した通り、本発明によれば、リ
フレッシュ・インターバル期間が短い不良セルを冗長メ
モリセルに置換することができると共に、固定不良セル
に対しても専用の冗長メモリセルに置換することができ
る。しかも、リフレッシュ不良セルの発生分布が分散的
であるので、単ビットまたは数ビットのメモリセルを置
換の単位とすることが効率的であり、それに伴い大容量
の欠陥ビットのアドレス記憶部とアドレス比較回路を設
ける必要がある。しかし、本発明ではＡＮＤ型のアドレ
ス比較回路を採用することで、大容量化したアドレス記
憶部及びアドレス比較回路での消費電流を抑えることが
できる。ただし、ＡＮＤ型の場合には従来一般的なＮＯ
Ｒ型に比べてスピードが劣るので、それぞれの冗長メモ
リからのデータと通常メモリからのデータとを入出力回
路の前段付近に設けたマルチプレクサ回路で適宜選択
し、全体としてのメモリのアクセス時間が長くならない
ようにしている。

【０１７０】更に、２５６Ｍビットの様に大容量化した
場合、リフレッシュ不良セル救済用の冗長回路を階層構
造にすることで、スペースと消費電力を効率的に配置さ
せることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態のメモリの全体構成図であ
る。

【図２】本発明の別の実施の形態のメモリの全体構成図
である。

【図３】マルチプレクサＭＰＸの論理構成を示す図であ
る。

【図４】リフレッシュ不良セル救済用冗長メモリセルア
レイＡ２とそれに隣接されるアドレス比較回路Ａ１の構
成図である。

【図５】冗長メモリセルアレイ（スペアメモリ）Ａ２の
回路図である。

【図６】アドレス比較回路Ａ１と冗長メモリセルアレイ
Ａ２の別の構成例を示す図である。

【図７】図６の冗長メモリセルアレイＡ２内の回路図で
ある。

【図８】アドレス比較回路Ａ１の回路図である。

【図９】アドレス比較回路内のＡＮＤ回路の別の例であ
る。

【図１０】改良したアドレス比較回路の構成図である。

【図１１】別の改良したアドレス比較回路の構成図であ
る。

【図１２】共通に設けられた冗長セルアレイＢ２が不良
セルを含むラインまたはブロックとどの様に置換される
かについて説明する図である。

【図１３】冗長メモリセルアレイＢ２とそのアドレス比
較回路Ｂ１との関係を詳細に示す図である。

【図１４】冗長セルアレイＢ２の他の構成例を示す図で
ある。

【図１５】図１４と同等の構成をもつ固定不良セル用の
冗長メモリセルアレイＢ２の変形例である。

【図１６】リフレッシュ不良セル用のアドレス比較回路
Ａ１、その冗長メモリセルアレイＡ２と、固定不良セル
用のアドレス比較回路Ｂ１、その冗長メモリセルアレイ
Ｂ２とが融合した場合の詳細なブロック図である。

【図１７】融合型のアドレス比較回路と冗長メモリセル
アレイの別の構成例を示す図である。

【図１８】図１７の例を更に改良した融合型のアドレス
比較回路と冗長メモリセルアレイの構成例を示す図であ
る。

【図１９】図１８の例を改良した融合型のアドレス比較
回路と冗長メモリセルアレイの構成例を示す図である。

【図２０】本発明のメモリ装置内のメモリセルアレイ又
は固定不良セル用の冗長メモリセルアレイＢ２に利用さ
れるメモリセルの回路例を示す図である。

【図２１】冗長メモリセルアレイ（スペアメモリ）Ａ２
の別の回路図である。

【図２２】１つのメモリブロック内でのリフレッシュ不
良ビット数とその発生確率の関係を示すグラフである。

【図２３】図２２のグラフの不良ビット数とそれに対応
する積分値を示すグラフである。

【図２４】階層構造のリフレッシュ不良セル救済用の冗
長セルアレイを有するメモリ装置のチップ全体構成図で
ある。

【図２５】図２４のメモリの全体のブロック図の例であ
る。

【図２６】チップ全体に共通に設けられた集中型の冗長
セルアレイＡ２０とそのアドレス比較回路Ａ１０とを示
すブロック図である。

【図２７】図２５中の各ブロックの構成を示すブロック
図である。

【図２８】ブロック内に設けられる分散型の冗長回路Ａ
１０１，Ａ２０１のブロック図である。

【図２９】リフレッシュ不良救済用の冗長回路を階層型
にした場合の別の例を示すブロック図である。

【図３０】図２９の固定不良用冗長回路Ｂ１，Ｂ２とリ
フレッシュ不良用の冗長回路Ａ１０，Ａ２０を融合させ
て配置した例を示す図である。

【図３１】ＲＡＭ型の冗長回路を採用したメモリセルブ
ロック（３２Ｍビット）の全体ブロック図である。

【図３２】図３１の６４Ｋビットのメモリセルアレイの
部分を拡大した図である。

【図３３】ＥＯＲ回路９３１の例を示すブロック図であ
る。

【符号の説明】

１０半導体チップＭＣＢメモリセルアレイブロックＡ１第一のアドレス比較回路Ａ２第一の冗長メモリセルアレイＢ１第二のアドレス比較回路Ｂ２第二の冗長メモリセルアレイＭＰＸマルチプレクサＩ／Ｏ入出力回路／ＣＲ，／ＣＦ比較一致信号ＤＢＲ，ＤＢＦ置換データバスＲＡＣ行アドレス比較部ＣＡＣ列アドレス比較部ＡＭＳアドレス一致信号ＲＡＭＳ行アドレス一致信号ＣＡＭＳ列アドレス一致信号４６バッファ回路

Claims

【特許請求の範囲】

【請求項１】複数のワード線とそれに交差する複数のビ
ット線と、それらの交差部に配置されるメモリセルとを
有するメモリセルアレイを有するメモリ装置において、前記メモリセルとビット単位または少数ビット単位で置
換される第一の冗長メモリセルアレイと、該置換されるメモリセルに対応するアドレスを記憶し、
入力されるアドレスと一致する時に前記第一の冗長メモ
リセルとの置換を有効にする第一のアドレス比較回路
と、前記メモリセルアレイとワード線単位またはビット線単
位で置換される第二の冗長メモリセルアレイと、該置換されるワード線またはビット線に対応するアドレ
スを記憶し、入力されるアドレスと一致する時に前記第
二の冗長メモリセルとの置換を有効にする第二のアドレ
ス比較回路とを有することを特徴とするメモリ装置。
【請求項２】請求項１記載のメモリ装置において、前記第一のアドレス比較回路によって有効にされる置換
において、当該置換されるメモリセルの記憶データを表
示する電荷が所定の許容レベル以下まで低下するデータ
保持時間が、該第一の冗長メモリセルアレイ内の置換対
象のメモリセルの該データ保持時間よりも短いことを特
徴とする。
【請求項３】請求項１記載のメモリ装置において、前記第二のアドレス比較回路によって有効にされる置換
において、当該置換されるワード線またはビット線に属
するメモリセルは、読み出しまたは書き込み動作に不良
があることを特徴とする。
【請求項４】請求項１記載のメモリ装置において、前記第二のアドレス比較回路は、ワード線選択用の行ア
ドレスが記憶されているアドレスと一致する時に、前記
ワード線単位での置換を有効にし、ビット線選択用の列アドレスが記憶されているアドレス
と一致する時に、前記ビット線単位での置換を有効にす
る。
【請求項５】請求項１記載のメモリ装置において、前記メモリセルアレイから出力されるデータと、前記第
一の冗長メモリセルアレイから出力されるデータと、前
記第二の冗長メモリセルアレイから出力されるデータの
中から、メモリ装置の出力段に設けられたマルチプレク
サにより一つのデータが選択されて出力されることを特
徴とする。
【請求項６】複数のワード線とそれに交差する複数のビ
ット線と、それらの交差部に配置されデータを表示する
電荷を保持する容量を含むメモリセルとを有するメモリ
セルアレイを有するメモリ装置において、該メモリセルアレイは、前記電荷が所定の許容レベルま
で低下するデータ保持時間が第一の時間とそれより短い
第二の時間を有するメモリセルを有し、該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する第一の冗長メモリセ
ルアレイと、該第二の時間を有するメモリセルに対応するアドレスを
記憶し、入力されるアドレスが該記憶されたアドレスと
一致する時に、前記第一の冗長メモリセルアレイ内の該
第二の時間より長い第三の時間を持つメモリセルへの置
換を有効にする第一のアドレス比較回路とを有し、該第一のアドレス比較回路は、前記入力されるアドレス
が該記憶アドレスとが一致した時に出力端への電流パス
が形成されるＡＮＤ型の論理回路で構成されたことを特
徴とするメモリ装置。
【請求項７】請求項６記載のメモリ装置において、前記第一のアドレス比較回路は、入力されるアドレス信
号がゲートに与えられるトランジスタとそれに接続され
るフューズ素子とからなる１対の単位回路が、比較する
アドレスの数に対応して縦列接続され、該一対のフューズ素子に前記記憶アドレスが記憶され、
該トランジスタの導通とフューズ素子の導通状態によっ
て前記電流パスが形成された時に、アドレス一致信号が
出力されることを特徴とする。
【請求項８】請求項６記載のメモリ装置において、前記第一のアドレス比較回路は、入力されるアドレス信
号がゲートに与えられ電気的手段によってその閾値電圧
が上昇または低下される一対のトランジスタからなる単
位回路が、比較するアドレスの数に対応して縦列接続さ
れ、該トランジスタに前記記憶アドレスが閾値電圧の上昇ま
たは低下で記憶され、該トランジスタの導通状態によっ
て前記電流パスが形成された時にアドレス一致信号が出
力されることを特徴とする。
【請求項９】請求項７または８記載のメモリ装置におい
て、前記アドレスは、行アドレスと列アドレスを有し、前記第一のアドレス比較回路は、該行アドレスを比較す
る行アドレス比較回路と該列アドレスを比較する列アド
レス比較回路とを有し、該行アドレス比較回路内及び該
列アドレス比較回路内に前記電流パスが形成された時
に、前記アドレス一致信号が出力されることを特徴とす
る。
【請求項１０】請求項７または８記載のメモリ装置にお
いて、前記第一のアドレス比較回路は、該縦列接続された複数
の単位回路が複数のブロックに分割され、該ブロック間
に該電流パスを増幅するバッファ回路が設けられたこと
を特徴とする。
【請求項１１】請求項７または８記載のメモリ装置にお
いて、前記第一のアドレス比較回路は、該縦列接続された複数
の単位回路を複数セット有し、それぞれの縦列接続され
た複数の単位回路が少なくとも二つのブロックに分割さ
れ、一方のブロックの出力が複数のセットに属する他方
のブロックに供給されることを特徴とする。
【請求項１２】請求項１１記載のメモリ装置において、前記一方のブロックの出力が供給される該他方のブロッ
クのセット数がマスクオプションにより適宜変更される
ことを特徴とするメモリ装置。
【請求項１３】請求項１２記載のメモリ装置において、前記マスクオプションは、最上層のメタル層で行われる
ことを特徴とする。
【請求項１４】複数のワード線とそれに交差する複数の
ビット線と、それらの交差部に配置されるメモリセルと
を有するメモリセルアレイを有するメモリ装置におい
て、前記メモリセルアレイ内のメモリセルとビット単位また
は少数ビット単位で置換される第一の冗長メモリセルア
レイと、該置換されるメモリセルに対応するアドレスを記憶し、
入力されるアドレスと一致する時に前記第一の冗長メモ
リセルアレイ内の第一のリフレッシュサイクル期間を有
するメモリセルと前記メモリセルアレイ内の第一のリフ
レッシュサイクル期間より短い第二のリフレッシュサイ
クル期間を有するメモリセルとの置換を有効にする第一
のアドレス比較回路と、前記メモリセルアレイとワード線単位またはビット線単
位で置換される第二の冗長メモリセルアレイと、該置換されるワード線またはビット線に対応するアドレ
スを記憶し、入力されるアドレスと一致する時に前記第
二の冗長メモリセルアレイ内のワード線またはビット線
との置換を有効にする第二のアドレス比較回路と、前記メモリセルアレイから出力されるデータと、前記第
一の冗長メモリセルアレイから出力されるデータと、前
記第二の冗長メモリセルアレイから出力されるデータの
中から、一つのデータを選択して出力するマルチプレク
サとを有することを特徴とするメモリ装置。
【請求項１５】請求項１４記載のメモリ装置において、該メモリ装置は、半導体チップ上に形成され、前記第一のアドレス比較回路と第二のアドレス比較回路
とが隣接して設けられ、前記入力されるアドレス信号が
該第一及び第二のアドレス比較回路に共通に与えられる
ことを特徴とする。
【請求項１６】請求項１４記載のメモリ装置において、該メモリ装置は、半導体チップ上に形成され、前記メモリセルアレイは、該チップ上に複数設けられ、前記第一及び第二の冗長メモリセルアレイが該複数のメ
モリセルアレイに対して共通に設けられ、該第一の冗長メモリセルアレイに隣接して該第一のアド
レス比較回路が設けられ、該第二の冗長メモリセルアレ
イに隣接して該第二のアドレス比較回路が設けられ、該
第一及び第二のアドレス比較回路に前記入力されるアド
レス信号が共通に与えられることを特徴とする。
【請求項１７】請求項１４記載のメモリ装置において、該メモリ装置は、半導体チップ上に形成され、前記第一のアドレス比較回路と第二のアドレス比較回路
とが隣接して設けられ、前記入力されるアドレス信号の
一部が該第一及び第二のアドレス比較回路に共通に与え
られ、該アドレス信号の残りの部分が該第一のアドレス
比較回路に与えられ、該第二のアドレス比較回路がアドレス一致信号を出力し
て、複数のワード線またはビット線単位での置換を有効
にすることを特徴とする。
【請求項１８】請求項１４記載のメモリ装置において、該メモリ装置は半導体チップ上に形成され、該アドレスは行アドレスと列アドレスとを有し、前記第一のアドレス比較回路は、該行アドレスを記憶し
入力される行アドレスとの比較を行なう第一の行アドレ
ス比較部と、該列アドレスを記憶し入力される列アドレ
スとの比較を行なう第一の列アドレス比較部とを有し、前記第二のアドレス比較回路は、該行アドレスを記憶し
入力される行アドレスとの比較を行なう第二の行アドレ
ス比較部と、第列アドレスを記憶し入力される列アドレ
スとの比較を行なう第二の列アドレス比較部とを有し、前記第一の冗長メモリセルアレイは、該第一の行アドレ
ス比較部と第一の列アドレス比較部との間に配置され、
それぞれのアドレス一致信号に応答して置換されるメモ
リセルのデータを出力し、前記第二の行アドレス比較部は前記第一の行アドレス比
較部に隣接して設けられ、それらに該入力される行アド
レス信号が共通に与えられ、前記第二の列アドレス比較部は前記第一の列アドレス比
較部に隣接して設けられ、それらに該入力される列アド
レス信号が共通に与えられることを特徴とする。
【請求項１９】請求項１８記載のメモリ装置において、前記メモリセルアレイが該チップ上に複数個設けられ、前記第二の冗長メモリセルアレイが、前記第二のアドレ
ス比較回路に隣接して配置され、前記複数個のメモリセ
ルアレイに対して共通に設けられていることを特徴とす
る。
【請求項２０】複数のワード線とそれに交差する複数の
ビット線と、それらの交差部に配置されデータを表示す
る電荷を保持する容量を含むメモリセルとを有するメモ
リセルアレイを有するメモリ装置において、該メモリセルアレイは、前記電荷が所定の許容レベルま
で低下するデータ保持時間が第一の時間とそれより短い
第二の時間を有するメモリセルを有し、該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する第一の冗長メモリセ
ルアレイと、該第二の時間を有するメモリセルに対応するアドレスを
記憶し、入力されるアドレスが該記憶されたアドレスと
一致する時に、前記第一の冗長メモリセルアレイ内の該
第二の時間より長い第三の時間を持つメモリセルへの置
換を有効にする第一のアドレス比較回路とを有し、該第二の時間を有するメモリセルに対応するアドレスが
供給された時、前記メモリセルアレイと共に第一の冗長
メモリセルアレイの対応するメモリセルへのアクセス動
作が行われ、それぞれの出力が前記第一のアドレス比較
回路で選択されることを特徴とするメモリ装置。
【請求項２１】複数のワード線とそれに交差する複数の
ビット線と、それらの交差部に配置されデータを表示す
る電荷を保持する容量を含むメモリセルとを有するメモ
リセルアレイを有するメモリ装置において、該メモリセルアレイは、前記電荷が所定の許容レベルま
で低下するデータ保持時間が第一の時間とそれより短い
第二の時間を有するメモリセルを有し、該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する冗長メモリセルアレ
イと、該第二の時間を有するメモリセルに対応するアドレスを
記憶し、入力されるアドレスが該記憶されたアドレスと
一致する時に、前記冗長メモリセルアレイ内の該第二の
時間より長い第三の時間を持つメモリセルへの置換を有
効にするアドレス比較回路とを有し、前記冗長メモリセルアレイとそれに対応するアドレス比
較回路を有する冗長回路が、分割されたメモリセルアレ
イそれぞれに対応して設けられた複数の第一の層の冗長
回路と、該複数の第一の層の冗長回路に共通に設けられ
た第二の層の冗長回路とを有し、前記分割されたメモリ
セルアレイ内の前記第二の時間を有するメモリセルが対
応する該第一の層の冗長回路内の冗長メモリセルアレイ
のメモリセルと置換され、更に該第一の層の冗長回路で
置換されない前記第二の時間を有するメモリセルが前記
第二の層の冗長回路内の冗長メモリセルアレイのメモリ
セルと置換されることを特徴とするメモリ装置。
【請求項２２】請求項２１記載のメモリ装置において、前記分割されたメモリセルアレイがそれぞれ第一のアド
レスのセットが与えられるメモリセルブロックを構成
し、該メモリセルブロック毎に前記第一の層の冗長回路
が形成され、該第一の層の冗長回路のアドレス比較回路
が前記第一のアドレスのセットの比較を行い、当該アド
レスが一致した時に該第一の層の冗長回路の冗長メモリ
セルアレイとの置換が行われ、複数の該メモリセルブロックに共通に前記第二の層の冗
長回路が形成され、該第二の層の冗長回路のアドレス比
較回路が前記第一の層の冗長回路で救済されないメモリ
セルに対応するアドレスを前記第一のアドレスのセット
より多い第二のアドレスのセットで記憶し、入力される
対応アドレスとの比較を行い、当該アドレスが一致した
時に該第二の層の冗長回路の冗長メモリセルアレイとの
置換が行われることを特徴とする。
【請求項２３】請求項２１又は２２記載のメモリ装置に
おいて、前記メモリセルアレイ内の固定不良セルを少なくともワ
ード線単位またはビット線単位で置換して救済する為の
固定不良用冗長回路を更に有し、該固定不良用冗長回路が前記分割されたメモリセルアレ
イ毎にそれぞれ設けられていることを特徴とする。
【請求項２４】請求項２１又は２２記載のメモリ装置に
おいて、前記メモリセルアレイ内の固定不良セルを少なくともワ
ード線単位またはビット線単位で置換して救済する為の
固定不良用冗長回路を更に有し、該固定不良用冗長回路が前記分割されたメモリセルアレ
イに共通に設けられていることを特徴とする。
【請求項２５】請求項２４記載のメモリ装置において、前記固定不良冗長回路のアドレス比較回路が前記第二の
層の冗長回路のアドレス回路に並設されて、入力アドレ
ス信号が両アドレス比較回路に共通に供給されることを
特徴とする。
【請求項２６】複数のワード線とそれに交差する複数の
ビット線と、それらの交差部に配置されデータを表示す
る電荷を保持する容量を含むメモリセルとを有するメモ
リセルアレイを有するメモリ装置において、該メモリセルアレイは、前記電荷が所定の許容レベルま
で低下するデータ保持時間が第一の時間とそれより短い
第二の時間を有するメモリセルを有し、該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する冗長メモリセルアレ
イと、該第二の時間を有するメモリセルに対応するアドレスを
記憶し、入力されるアドレスが該記憶されたアドレスと
一致する時に、前記冗長メモリセルアレイ内の該第二の
時間より長い第三の時間を持つメモリセルへの置換を有
効にするアドレス比較回路とを有し、更に、該メモリ装置は、所定容量のメモリセルアレイを
有するメモリブロックを複数有し、該メモリブロック内のメモリセルアレイ内に、該冗長メ
モリセルアレイと、該第二の時間を有するメモリセルと
同じワード線を有し当該ワード線が選択された時に所定
の位置データを出力するマークメモリセルアレイとを有
し、前記アドレス比較回路が、当該ワード線上の該第二の時
間を有するメモリセルの列アドレスを記憶し、当該ワー
ド線が選択された時に、入力される列アドレスと該記憶
列アドレスとの比較を行い前記置換を有効にし、更に、前記メモリブロック内の冗長メモリセルアレイで
救済されない該第二の時間を有するメモリセルを救済す
る上層の冗長メモリセルアレイとそれに対応する上層の
アドレス比較回路とが、該複数のメモリブロックに共通
に設けられたことを特徴とするメモリ回路。
【請求項２７】複数のワード線とそれに交差する複数の
ビット線と、それらの交差部に配置されデータを表示す
る電荷を保持する容量を含むメモリセルとを有するメモ
リセルアレイを有するメモリ装置において、該メモリセルアレイは、前記電荷が所定の許容レベルま
で低下するデータ保持時間が第一の時間とそれより短い
第二の時間を有するメモリセルを有し、該メモリセルアレイ内の該第二の時間を有するメモリセ
ルと置換されるメモリセルを有する冗長メモリセルアレ
イと、該第二の時間を有するメモリセルに対応するアドレスを
記憶し、入力されるアドレスが該記憶されたアドレスと
一致する時に、前記冗長メモリセルアレイ内の該第二の
時間より長い第三の時間を持つメモリセルへの置換を有
効にするアドレス比較回路とを有し、更に、該メモリ装置は、所定容量のメモリセルアレイを
有するメモリブロックを複数有し、該メモリブロック内
のメモリセルアレイ内に、該冗長メモリセルアレイと、
該第二の時間を有するメモリセルと同じワード線を有し
当該ワード線が選択された時に所定の位置データを出力
するマークメモリセルアレイとを有し、更に、前記メモリブロック内の冗長メモリセルアレイで
救済されない該第二の時間を有するメモリセルを救済す
る上層の冗長メモリセルアレイが、該複数のメモリブロ
ックに共通に設けられたことを特徴とするメモリ回路。