JPH02210696A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02210696A JPH02210696A JP1030435A JP3043589A JPH02210696A JP H02210696 A JPH02210696 A JP H02210696A JP 1030435 A JP1030435 A JP 1030435A JP 3043589 A JP3043589 A JP 3043589A JP H02210696 A JPH02210696 A JP H02210696A
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- 210000004027 cell Anatomy 0.000 description 81
- 230000007547 defect Effects 0.000 description 23
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
高速化および高集積化を確保しつつ、欠陥セルの救済を
行うことのできる半導体記憶装置を提供することを目的
とし、 予めデータが固定された第１の記憶部を有し、アドレス
信号に従って該固定されたデータを多ビット出力として
読み出す半導体記憶装置において、前記第１の記憶部を
、アドレス信号に従って選択され、かつ多ビットのデー
タを同時に出力可能な複数の記憶領域に分割するととも
に、書換可能で、かつ冗長アドレスに従って選択される
不揮発性の第２の記憶部と、前記アドレス信号が、第１
の記憶部の何れかの記憶領域の欠陥セルを示す冗長アド
レスに一致すると切換指令信号を出力する指令手段と、
通常は前記固定されたデータを選択する一方、指令手段
から切換指令信号が出力されると、第２の記憶部からの
データを選択して多ビットで出力する切換手段と、を設
けたことを特徴とするように構成する。
行うことのできる半導体記憶装置を提供することを目的
とし、 予めデータが固定された第１の記憶部を有し、アドレス
信号に従って該固定されたデータを多ビット出力として
読み出す半導体記憶装置において、前記第１の記憶部を
、アドレス信号に従って選択され、かつ多ビットのデー
タを同時に出力可能な複数の記憶領域に分割するととも
に、書換可能で、かつ冗長アドレスに従って選択される
不揮発性の第２の記憶部と、前記アドレス信号が、第１
の記憶部の何れかの記憶領域の欠陥セルを示す冗長アド
レスに一致すると切換指令信号を出力する指令手段と、
通常は前記固定されたデータを選択する一方、指令手段
から切換指令信号が出力されると、第２の記憶部からの
データを選択して多ビットで出力する切換手段と、を設
けたことを特徴とするように構成する。
本発明は、半導体記憶装置に係り、詳しくはメモリセル
について冗長構成を採用し、マスクＲＯＭと称される半
導体記憶装置に関する。
について冗長構成を採用し、マスクＲＯＭと称される半
導体記憶装置に関する。
メモリＬＳＩの高密度化、大容量化に伴って、チップ全
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。そして、６４にビット以上の
ＳＲＡＭでは冗長構成の採用は一般的になりつつある。
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。そして、６４にビット以上の
ＳＲＡＭでは冗長構成の採用は一般的になりつつある。
すなわち、メモリチップの製造歩留りを実用的水準以上
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルをあらかじめチップ内に配置する方法
が用いられる。
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルをあらかじめチップ内に配置する方法
が用いられる。
このようなメモリ構成は冗長構成と称される。近時は、
ＳＲＡＭに限らず、ＤＲＡＭ、ＥＰＲＯＭ、マスクＲＯ
Ｍにもメモリセルの冗長が要求される傾向にある。
ＳＲＡＭに限らず、ＤＲＡＭ、ＥＰＲＯＭ、マスクＲＯ
Ｍにもメモリセルの冗長が要求される傾向にある。
上記のような技術的背景下、従来のＲＯＭにおいては高
速化を実現するために、ワード線やビット線を分割し、
配線長を短くしてＣＲ時定数を短くしている。また、多
ビット出力（例えば、×８ビット、×１６ビツト出力等
のように出力データが複数の出力端子から同時に出力さ
れるもの）の構成が一般的であり、このような具体的構
成としては、例えば第４図の上部に示すようなものがあ
る。
速化を実現するために、ワード線やビット線を分割し、
配線長を短くしてＣＲ時定数を短くしている。また、多
ビット出力（例えば、×８ビット、×１６ビツト出力等
のように出力データが複数の出力端子から同時に出力さ
れるもの）の構成が一般的であり、このような具体的構
成としては、例えば第４図の上部に示すようなものがあ
る。
同図に示すものは１６ビツト出力の例であり、メモリセ
ルは１６個のセル面１〜１６に分割され、各セル面１〜
１６にはそれぞれコラムデコーダ２１〜３６およびセン
スアンプ４１〜５６が配置される。また、セル面１〜１
６には４個を１つの単位としてローデコーダ５７〜６０
が配置される。なお、以上の部分はいわゆるマスクＲＯ
Ｍ （図中では、ＭＲＯＭと表記）である。そして、外
部アドレスに対応するデータは各セル面１〜１６から同
一タイミングで読み出され、１６ビツトのデータとして
制御回路６１に送られる。すなわち、各セル面１〜１６
に均等に出力データがビット毎に割当てられる。
ルは１６個のセル面１〜１６に分割され、各セル面１〜
１６にはそれぞれコラムデコーダ２１〜３６およびセン
スアンプ４１〜５６が配置される。また、セル面１〜１
６には４個を１つの単位としてローデコーダ５７〜６０
が配置される。なお、以上の部分はいわゆるマスクＲＯ
Ｍ （図中では、ＭＲＯＭと表記）である。そして、外
部アドレスに対応するデータは各セル面１〜１６から同
一タイミングで読み出され、１６ビツトのデータとして
制御回路６１に送られる。すなわち、各セル面１〜１６
に均等に出力データがビット毎に割当てられる。
このような構成のマスクＲＯＭに対してセル欠陥の不良
救済を行うための冗長技術としては、同図の下部に示す
ような冗長構成が考えられる。この例では４個の冗長セ
ルフ１ａ〜７１ｄが配置され、各冗長セルフ１ａ〜７１
ｄについて冗長制御回路７２ａ〜７２ｄ、ｏ−デコーダ
７３ａ〜７３ｄ、コラムデコーダ７４ａ〜７４ｄおよび
センスアンプ７５ａ〜７５ｄが設けられる。冗長セルフ
１ａ〜７１ｄにはマスクＲＯＭではなく、外部からプロ
グラム可能なＦＲＯＭが用いられる。また、冗長制御回
路？２ａ〜７２ｄは外部アドレスを不良アドレスと比較
して一致したとき、冗長セルフ１ａ〜７１ｄをデコード
するための各種制御を行うものであり、このような各種
制御等は冗長制御バス７６を通して行われる。そして、
上記両アドレスが一致したときは制御回路６１によって
マスクＲＯＭの出力に代えて冗長セルフ１ａ〜７１ｄの
出力が切り換えられて外部に出力される。
救済を行うための冗長技術としては、同図の下部に示す
ような冗長構成が考えられる。この例では４個の冗長セ
ルフ１ａ〜７１ｄが配置され、各冗長セルフ１ａ〜７１
ｄについて冗長制御回路７２ａ〜７２ｄ、ｏ−デコーダ
７３ａ〜７３ｄ、コラムデコーダ７４ａ〜７４ｄおよび
センスアンプ７５ａ〜７５ｄが設けられる。冗長セルフ
１ａ〜７１ｄにはマスクＲＯＭではなく、外部からプロ
グラム可能なＦＲＯＭが用いられる。また、冗長制御回
路？２ａ〜７２ｄは外部アドレスを不良アドレスと比較
して一致したとき、冗長セルフ１ａ〜７１ｄをデコード
するための各種制御を行うものであり、このような各種
制御等は冗長制御バス７６を通して行われる。そして、
上記両アドレスが一致したときは制御回路６１によって
マスクＲＯＭの出力に代えて冗長セルフ１ａ〜７１ｄの
出力が切り換えられて外部に出力される。
上記のような冗長構成としているのは、次の理由による
。すなわち、１６面に均等に分割したメモリセルにつき
不良救済を行う場合、例えば第５図（ａ）に示すように
セル面１．２につきワード線方向に不良（×印）が発生
するとともに、セル面１４につきビット線方向に不良（
×印）が発生したときのように、セル面が互いに異なっ
ていれば、冗長セルに入力するアドレスは互いに異なる
こととなる。そのため、セル面１．２の不良については
第５図（ｂ）に示すように２つの不良を救済すべく冗長
セル８１ａ、８１ｂについてデコーダ８２．８３および
センスアンプ８４．８５を配置し、また、セル面１４の
不良については冗長セル８６について別個にデコーダ８
７．８８およびセンスアンプ８９を配置してワード線救
済およびビット線救済を行う必要がある。したがって、
各冗長セル毎にデコーダが配置される。
。すなわち、１６面に均等に分割したメモリセルにつき
不良救済を行う場合、例えば第５図（ａ）に示すように
セル面１．２につきワード線方向に不良（×印）が発生
するとともに、セル面１４につきビット線方向に不良（
×印）が発生したときのように、セル面が互いに異なっ
ていれば、冗長セルに入力するアドレスは互いに異なる
こととなる。そのため、セル面１．２の不良については
第５図（ｂ）に示すように２つの不良を救済すべく冗長
セル８１ａ、８１ｂについてデコーダ８２．８３および
センスアンプ８４．８５を配置し、また、セル面１４の
不良については冗長セル８６について別個にデコーダ８
７．８８およびセンスアンプ８９を配置してワード線救
済およびビット線救済を行う必要がある。したがって、
各冗長セル毎にデコーダが配置される。
ところで、実際上は第４図に示すような冗長技術は未だ
ＲＯＭにおいても実現はしていないのであるが、仮りに
そのような構成を採った場合、本体セル部を分割してい
るため高速化は望めるが、各冗長セル毎にデコーダを配
置する必要があるため、不良救済数が増加する程、冗長
セルについてのデコーダの数も増え、その結果、チップ
の占有面積が増えて近時の要請である高集積化に反する
という問題点があった。
ＲＯＭにおいても実現はしていないのであるが、仮りに
そのような構成を採った場合、本体セル部を分割してい
るため高速化は望めるが、各冗長セル毎にデコーダを配
置する必要があるため、不良救済数が増加する程、冗長
セルについてのデコーダの数も増え、その結果、チップ
の占有面積が増えて近時の要請である高集積化に反する
という問題点があった。
例えば、マスクＲＯＭとＦＲＯＭとのセル面積比は一般
におよそ１：３０で、ＰＲＯＭ側がきわめて大面積であ
る。したがって、冗長セルにＦＲＯＭを用いる以上、集
積度はＦＲＯＭのセル面積の大きな影響を受け、結局、
集積度が高いというマスクＲＯＭの特長を生かすことが
できず集積度が低下してしまう。
におよそ１：３０で、ＰＲＯＭ側がきわめて大面積であ
る。したがって、冗長セルにＦＲＯＭを用いる以上、集
積度はＦＲＯＭのセル面積の大きな影響を受け、結局、
集積度が高いというマスクＲＯＭの特長を生かすことが
できず集積度が低下してしまう。
そこで本発明は、高速化および高集積化を確保しつつ、
欠陥セルの救済を行うことのできる半導体記憶装置を提
供することを目的としている。
欠陥セルの救済を行うことのできる半導体記憶装置を提
供することを目的としている。
本発明による半導体記憶装置は上記目的達成のため、予
めデータが固定された第１の記憶部を有し、アドレス信
号に従って該固定されたデータを多ビット出力として読
み出す半導体記憶装置において、前記第１の記憶部を、
アドレス信号に従って選択され、かつ多ビットのデータ
を同時に出力可能な複数の記憶領域に分割するとともに
、書換可能で、かつ冗長アドレスに従って選択される不
揮発性の第２の記憶部と、前記アドレス信号が、第１の
記憶部の何れかの記憶領域の欠陥セルを示す冗長アドレ
スに一致すると切換指令信号を出力する指令手段と、通
常は前記固定されたデータを選択する一方、指令手段か
ら切換指令信号が出力されると、第２の記憶部からのデ
ータを選択して多ビットで出力する切換手段と、を設け
ている。
めデータが固定された第１の記憶部を有し、アドレス信
号に従って該固定されたデータを多ビット出力として読
み出す半導体記憶装置において、前記第１の記憶部を、
アドレス信号に従って選択され、かつ多ビットのデータ
を同時に出力可能な複数の記憶領域に分割するとともに
、書換可能で、かつ冗長アドレスに従って選択される不
揮発性の第２の記憶部と、前記アドレス信号が、第１の
記憶部の何れかの記憶領域の欠陥セルを示す冗長アドレ
スに一致すると切換指令信号を出力する指令手段と、通
常は前記固定されたデータを選択する一方、指令手段か
ら切換指令信号が出力されると、第２の記憶部からのデ
ータを選択して多ビットで出力する切換手段と、を設け
ている。
本発明では、第１の記憶部（マスクＲＯＭ部に相当）が
多ビットのデータを同時に出力可能な複数の記憶領域に
分割され、通常はアドレス信号に従って１つの記憶領域
から多ビットのデータが出力される。一方、冗長アドレ
スが記憶領域の欠陥セルと一致すると、第２の記憶部か
らのデータが多ビットで出力される。この場合、冗長ア
ドレスアクセス時における不良救済モードは−通りであ
る。
多ビットのデータを同時に出力可能な複数の記憶領域に
分割され、通常はアドレス信号に従って１つの記憶領域
から多ビットのデータが出力される。一方、冗長アドレ
スが記憶領域の欠陥セルと一致すると、第２の記憶部か
らのデータが多ビットで出力される。この場合、冗長ア
ドレスアクセス時における不良救済モードは−通りであ
る。
したがって、第２の記憶部（冗長セル部に相当）の冗長
デコーダを共有することができ、アクセスの高速化を達
成しつつ、チップサイズも低減して高集積化できる。
デコーダを共有することができ、アクセスの高速化を達
成しつつ、チップサイズも低減して高集積化できる。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図は半導体記憶装置の構成図であり
、この図において、１００は第１の記憶部である。第１
の記憶手段１００は１６ビツトのデータが予め固定・記
憶される（いわゆるマスクＲＯＭ）とともに、アドレス
信号に従ってそれぞれ選択される８個のセル面１０１〜
１０８と、セル面１０１〜１０８毎に配置されたコラム
デコーダ１０９〜１１６と、同じくセンスアンプ１１７
〜１２４と、４個のローデコーダ１２５〜１２８とを有
している。以上の部分は通常のマスクＲＯＭであり、本
実施例では特にメモリセルを８個の領域に分割し、何れ
もアドレス信号に従って１６ビツトのデータを読み出す
ことができるようにしたものである。
示す図である。第１図は半導体記憶装置の構成図であり
、この図において、１００は第１の記憶部である。第１
の記憶手段１００は１６ビツトのデータが予め固定・記
憶される（いわゆるマスクＲＯＭ）とともに、アドレス
信号に従ってそれぞれ選択される８個のセル面１０１〜
１０８と、セル面１０１〜１０８毎に配置されたコラム
デコーダ１０９〜１１６と、同じくセンスアンプ１１７
〜１２４と、４個のローデコーダ１２５〜１２８とを有
している。以上の部分は通常のマスクＲＯＭであり、本
実施例では特にメモリセルを８個の領域に分割し、何れ
もアドレス信号に従って１６ビツトのデータを読み出す
ことができるようにしたものである。
アドレス信号（外部アドレス）は冗長制御回路（指令手
段に相当）１２９に入力されており、冗長制御回路１２
９は、例えばアドレス比較ＲＯＭにより構成され、アド
レス信号が第１の記憶手段１００の何れかのセル面１０
１〜１０Ｂの欠陥セルを示す冗長アドレスに一致すると
切換指令信号を冗長制御バス１３０を介して制御回路（
切換手段に相当）１３１に出力する。制御回路１３１は
通常はアドレス信号に従って１つのセル面を選択し、該
当するセンスアンプからの１６ビツトデータを冗長制御
バス１３０を介し出力制御回路１３２から出力データＯ
９〜０６．として外部に出力する。一方、後述の冗長制
御回路１２９から切換指令信号が出力されると、ローデ
コーダ１３３、コラムデコーダ１３４、データを書き換
え可能な不揮発性の冗長セル（いわゆるＥＰＲＯＭ）１
３５およびセンスアンプ１３６により構成される第２の
記憶手段１３７からのデータを選択して１６ビツトで外
部に出力する。なお、冗長セル１３５は１６ビツト構成
で、デコーダ１３３．１３４は単一で１つの冗長セル１
３５に対して設けられているのみである。
段に相当）１２９に入力されており、冗長制御回路１２
９は、例えばアドレス比較ＲＯＭにより構成され、アド
レス信号が第１の記憶手段１００の何れかのセル面１０
１〜１０Ｂの欠陥セルを示す冗長アドレスに一致すると
切換指令信号を冗長制御バス１３０を介して制御回路（
切換手段に相当）１３１に出力する。制御回路１３１は
通常はアドレス信号に従って１つのセル面を選択し、該
当するセンスアンプからの１６ビツトデータを冗長制御
バス１３０を介し出力制御回路１３２から出力データＯ
９〜０６．として外部に出力する。一方、後述の冗長制
御回路１２９から切換指令信号が出力されると、ローデ
コーダ１３３、コラムデコーダ１３４、データを書き換
え可能な不揮発性の冗長セル（いわゆるＥＰＲＯＭ）１
３５およびセンスアンプ１３６により構成される第２の
記憶手段１３７からのデータを選択して１６ビツトで外
部に出力する。なお、冗長セル１３５は１６ビツト構成
で、デコーダ１３３．１３４は単一で１つの冗長セル１
３５に対して設けられているのみである。
以上の構成において、まず、フォトマスクを用いてマス
クＲＯＭである第１の記憶手段１００に１６ビツトのデ
ータを各セル面１０１〜１０８毎にワード線方向に沿っ
て固定し、その検査をする。検査の結果、セル面１０１
〜１０日内に欠陥セルが見つかると、この欠陥セルを示
す冗長アドレスを冗長制御回路１２９に設定し、さらに
欠陥セルを含む一行分のセルに書き込まれるデータと同
一のデータを冗長セル１３５の一行に書込む。
クＲＯＭである第１の記憶手段１００に１６ビツトのデ
ータを各セル面１０１〜１０８毎にワード線方向に沿っ
て固定し、その検査をする。検査の結果、セル面１０１
〜１０日内に欠陥セルが見つかると、この欠陥セルを示
す冗長アドレスを冗長制御回路１２９に設定し、さらに
欠陥セルを含む一行分のセルに書き込まれるデータと同
一のデータを冗長セル１３５の一行に書込む。
そして、入力されたアドレス信号が冗長アドレスと一致
するものであるときは、冗長制御回路１２９によって切
換指令信号が制御回路１３１に出力されて冗長セル１３
５からのデータが選択され、出力制御回路１３２から１
６ビツトのデータとして出力される。すなわち、第１の
記憶手段１００内の欠陥セルが冗長セル１３５によって
置換され、欠陥の救済が行われる。
するものであるときは、冗長制御回路１２９によって切
換指令信号が制御回路１３１に出力されて冗長セル１３
５からのデータが選択され、出力制御回路１３２から１
６ビツトのデータとして出力される。すなわち、第１の
記憶手段１００内の欠陥セルが冗長セル１３５によって
置換され、欠陥の救済が行われる。
ここで、本実施例では各セル面１０１〜１０８が同時に
作動することなく、ｌアドレスアクセス時には何れか１
つのセル面内における１本のワード線のみが活性化して
１６ビツトに対応する全出力分のデータがセンスアンプ
から出力される。また、結果的にアドレス信号はセル面
選択用となり、これでセル面１０１〜１０８の切換えが
行われる。したがって、このようなセル面１０１〜１０
日の分割と１本のワード線のみの活性化によりアクセス
の高速化が実現する。
作動することなく、ｌアドレスアクセス時には何れか１
つのセル面内における１本のワード線のみが活性化して
１６ビツトに対応する全出力分のデータがセンスアンプ
から出力される。また、結果的にアドレス信号はセル面
選択用となり、これでセル面１０１〜１０８の切換えが
行われる。したがって、このようなセル面１０１〜１０
日の分割と１本のワード線のみの活性化によりアクセス
の高速化が実現する。
次に、欠陥セルの救済について本実施例の特徴を考察す
る。欠陥セルの実体は第２図のように示され、図中の■
〜■は次の場合に相当する。
る。欠陥セルの実体は第２図のように示され、図中の■
〜■は次の場合に相当する。
■：ワード線不良
■：ワード線不良
（同一面内にビット線不良あり）
■二ビット線不良
（同一面内にワード線不良あり）
■：ビット線不良
上記■〜＠の場合はそれぞれ第３図（ａ）〜（ｄ）に示
すように、該当するセル面についての冗長アドレスを設
定することで、救済される。すなわち、第３図（ａ）の
ようにセル面１０１についてワード線不良が検出された
ときはそのアドレスが冗長アドレスとして設定され、該
ワード線の正規のデータを冗長セル１３５の一行に１６
ビツト分として書き込み、これを１対のデコーダ１３３
．１３４によりデコードして読み出すことで、ワード線
不良の救済が行われる。同様に、第３図（ｂ）のように
ワード線不良とビット線不良とが同一セル面１０２内に
あり、ワード線の不良として検出された場合は、ビット
線不良にかかわらずワード線不良として救済される。ま
た、第３図（Ｃ）のように同一のセル面１０２内でビッ
ト線不良が検出されワード線不良が検出されない場合に
は、ビット線不良として救済される。さらに、第３図（
ｄ）のようにセル面１０７内でビット線不良が検出され
た場合は、ビット線不良救済が行われる。
すように、該当するセル面についての冗長アドレスを設
定することで、救済される。すなわち、第３図（ａ）の
ようにセル面１０１についてワード線不良が検出された
ときはそのアドレスが冗長アドレスとして設定され、該
ワード線の正規のデータを冗長セル１３５の一行に１６
ビツト分として書き込み、これを１対のデコーダ１３３
．１３４によりデコードして読み出すことで、ワード線
不良の救済が行われる。同様に、第３図（ｂ）のように
ワード線不良とビット線不良とが同一セル面１０２内に
あり、ワード線の不良として検出された場合は、ビット
線不良にかかわらずワード線不良として救済される。ま
た、第３図（Ｃ）のように同一のセル面１０２内でビッ
ト線不良が検出されワード線不良が検出されない場合に
は、ビット線不良として救済される。さらに、第３図（
ｄ）のようにセル面１０７内でビット線不良が検出され
た場合は、ビット線不良救済が行われる。
このように、特定アドレスアクセス時における不良救済
モードは必ず１つであり、すなわち、１つのワード線不
良救済又は１つのビット線救済の双方について１６ビツ
トの正規のデータを冗長セル１３５に一行分として書き
込み、しかもこれを１対のデコーダ１３３．１３４で読
み出し可能であるから、第２の記憶手段１３７の必要面
積を少なくしてチップ全体として高集積化を図ることが
できる。
モードは必ず１つであり、すなわち、１つのワード線不
良救済又は１つのビット線救済の双方について１６ビツ
トの正規のデータを冗長セル１３５に一行分として書き
込み、しかもこれを１対のデコーダ１３３．１３４で読
み出し可能であるから、第２の記憶手段１３７の必要面
積を少なくしてチップ全体として高集積化を図ることが
できる。
なお、上記実施例は出力データが１６ビツトの例である
が、これに限らず、他の複数ビット（例えば、８ビツト
）でもよく、その場合には同一セル面からこの複数ビッ
トのデータが同時に出力され、かつ冗長セルの１行に書
き込まれるようにすればよい。
が、これに限らず、他の複数ビット（例えば、８ビツト
）でもよく、その場合には同一セル面からこの複数ビッ
トのデータが同時に出力され、かつ冗長セルの１行に書
き込まれるようにすればよい。
また、第２の記憶部をＥＦＲＯＭ構成としたが、例えば
ＦＲＯＭにしてもよ（、要は書き換え可能で、かつ不揮
発性のものであればよい。
ＦＲＯＭにしてもよ（、要は書き換え可能で、かつ不揮
発性のものであればよい。
本発明によれば、マスクＲＯＭのメモリセルを複数のセ
ル面に分割し、１つのセル面内のワード線のみの活性化
によってアクセスしているので、アクセスの高速化を達
成できる。また、特定アドレスアクセス時における不良
救済モードは１つであり、しかも冗長セルには一対のデ
コーダを配置しているのみなので、冗長セルの面積を低
減してチップ全体の高集積化を図ることができる。
ル面に分割し、１つのセル面内のワード線のみの活性化
によってアクセスしているので、アクセスの高速化を達
成できる。また、特定アドレスアクセス時における不良
救済モードは１つであり、しかも冗長セルには一対のデ
コーダを配置しているのみなので、冗長セルの面積を低
減してチップ全体の高集積化を図ることができる。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその構成図、 第２図はその欠陥セルの実態を示す図、第３図はその欠
陥セルの救済方法を説明する図、第４図は従来のマスク
ＲＯＭについて冗長構成を採用した場合の仮定の構成図
、 第５図は従来のマスクＲＯＭについて不良救済を行う場
合の仮定の構成図である。 ・・・・・・第１の記憶手段、 〜１０８・・・・・・セル面、 〜１１６・・・・・・コラムデコーダ、〜１２４・・・
・・・センスアンプ、 〜１２８・・・・・・ローデコーダ、 ・・・・・・冗長制御回路（指令手段）、・・・・・・
制御回路（切換手段）、 ・・・・・・出力制御回路、 ・・・・・・ローデコーダ、 ・・・・・・コラムデコーダ、 ・・・・・・冗長セル、 ・・・・・・センスアンプ、 ・・・・・・第２の記憶手段。 第２図
示す図であり、 第１図はその構成図、 第２図はその欠陥セルの実態を示す図、第３図はその欠
陥セルの救済方法を説明する図、第４図は従来のマスク
ＲＯＭについて冗長構成を採用した場合の仮定の構成図
、 第５図は従来のマスクＲＯＭについて不良救済を行う場
合の仮定の構成図である。 ・・・・・・第１の記憶手段、 〜１０８・・・・・・セル面、 〜１１６・・・・・・コラムデコーダ、〜１２４・・・
・・・センスアンプ、 〜１２８・・・・・・ローデコーダ、 ・・・・・・冗長制御回路（指令手段）、・・・・・・
制御回路（切換手段）、 ・・・・・・出力制御回路、 ・・・・・・ローデコーダ、 ・・・・・・コラムデコーダ、 ・・・・・・冗長セル、 ・・・・・・センスアンプ、 ・・・・・・第２の記憶手段。 第２図
Claims (1)
- 【特許請求の範囲】 予めデータが固定された第１の記憶部を有し、アドレス
信号に従って該固定されたデータを多ビット出力として
読み出す半導体記憶装置において、 前記第１の記憶部を、アドレス信号に従って選択され、
かつ多ビットのデータを同時に出力可能な複数の記憶領
域に分割するとともに、 書換可能で、かつ冗長アドレスに従って選択される不揮
発性の第２の記憶部と、 前記アドレス信号が、第１の記憶部の何れかの記憶領域
の欠陥セルを示す冗長アドレスに一致すると切換指令信
号を出力する指令手段と、 通常は前記固定されたデータを選択する一方、指令手段
から切換指令信号が出力されると、第２の記憶部からの
データを選択して多ビットで出力する切換手段と、 を設けたことを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043589A JP2594638B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
| EP19900300935 EP0383452B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| EP95111838A EP0686980B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| DE1990632844 DE69032844T2 (de) | 1989-01-31 | 1990-01-30 | Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen |
| KR9001096A KR930001657B1 (en) | 1989-01-31 | 1990-01-31 | Semiconductor memory device having means for replacing defective memory cells |
| US07/794,705 US5179536A (en) | 1989-01-31 | 1991-11-20 | Semiconductor memory device having means for replacing defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043589A JP2594638B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210696A true JPH02210696A (ja) | 1990-08-22 |
| JP2594638B2 JP2594638B2 (ja) | 1997-03-26 |
Family
ID=12303864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043589A Expired - Fee Related JP2594638B2 (ja) | 1989-01-31 | 1989-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594638B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048458A (ja) * | 2001-01-17 | 2007-02-22 | Toshiba Corp | 半導体記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
| JPS58125299A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | 冗長度を有するメモリ装置 |
| JPS58203699A (ja) * | 1982-05-19 | 1983-11-28 | Mitsubishi Electric Corp | 半導体固定メモリ装置 |
| JPS59188964A (ja) * | 1982-10-29 | 1984-10-26 | インモス，リミテツド | １つまたはそれ以上の欠陥があることが判明している行を有するｒｏｍアレイを修理する方法およびメモリ回路 |
| JPS60160100A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | メモリの誤り部分或いは欠陥部分の訂正・修正回路方式 |
| JPS62143295A (ja) * | 1985-12-17 | 1987-06-26 | Toshiba Corp | 半導体メモリ |
-
1989
- 1989-02-09 JP JP3043589A patent/JP2594638B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
| JPS58125299A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | 冗長度を有するメモリ装置 |
| JPS58203699A (ja) * | 1982-05-19 | 1983-11-28 | Mitsubishi Electric Corp | 半導体固定メモリ装置 |
| JPS59188964A (ja) * | 1982-10-29 | 1984-10-26 | インモス，リミテツド | １つまたはそれ以上の欠陥があることが判明している行を有するｒｏｍアレイを修理する方法およびメモリ回路 |
| JPS60160100A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | メモリの誤り部分或いは欠陥部分の訂正・修正回路方式 |
| JPS62143295A (ja) * | 1985-12-17 | 1987-06-26 | Toshiba Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594638B2 (ja) | 1997-03-26 |
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