JPH02210696A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02210696A
JPH02210696A JP1030435A JP3043589A JPH02210696A JP H02210696 A JPH02210696 A JP H02210696A JP 1030435 A JP1030435 A JP 1030435A JP 3043589 A JP3043589 A JP 3043589A JP H02210696 A JPH02210696 A JP H02210696A
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靖 笠
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 高速化および高集積化を確保しつつ、欠陥セルの救済を
行うことのできる半導体記憶装置を提供することを目的
とし、 予めデータが固定された第1の記憶部を有し、アドレス
信号に従って該固定されたデータを多ビット出力として
読み出す半導体記憶装置において、前記第1の記憶部を
、アドレス信号に従って選択され、かつ多ビットのデー
タを同時に出力可能な複数の記憶領域に分割するととも
に、書換可能で、かつ冗長アドレスに従って選択される
不揮発性の第2の記憶部と、前記アドレス信号が、第1
の記憶部の何れかの記憶領域の欠陥セルを示す冗長アド
レスに一致すると切換指令信号を出力する指令手段と、
通常は前記固定されたデータを選択する一方、指令手段
から切換指令信号が出力されると、第2の記憶部からの
データを選択して多ビットで出力する切換手段と、を設
けたことを特徴とするように構成する。
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、詳しくはメモリセル
について冗長構成を採用し、マスクROMと称される半
導体記憶装置に関する。
メモリLSIの高密度化、大容量化に伴って、チップ全
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばSRAMに
おいても16にビットから不良救済回路を内蔵した冗長
構成(リダンダンシイ: redundancy)を採
用する素子が現れ始めた。そして、64にビット以上の
SRAMでは冗長構成の採用は一般的になりつつある。
すなわち、メモリチップの製造歩留りを実用的水準以上
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルをあらかじめチップ内に配置する方法
が用いられる。
このようなメモリ構成は冗長構成と称される。近時は、
SRAMに限らず、DRAM、EPROM、マスクRO
Mにもメモリセルの冗長が要求される傾向にある。
〔従来の技術〕
上記のような技術的背景下、従来のROMにおいては高
速化を実現するために、ワード線やビット線を分割し、
配線長を短くしてCR時定数を短くしている。また、多
ビット出力(例えば、×8ビット、×16ビツト出力等
のように出力データが複数の出力端子から同時に出力さ
れるもの)の構成が一般的であり、このような具体的構
成としては、例えば第4図の上部に示すようなものがあ
る。
同図に示すものは16ビツト出力の例であり、メモリセ
ルは16個のセル面1〜16に分割され、各セル面1〜
16にはそれぞれコラムデコーダ21〜36およびセン
スアンプ41〜56が配置される。また、セル面1〜1
6には4個を1つの単位としてローデコーダ57〜60
が配置される。なお、以上の部分はいわゆるマスクRO
M (図中では、MROMと表記)である。そして、外
部アドレスに対応するデータは各セル面1〜16から同
一タイミングで読み出され、16ビツトのデータとして
制御回路61に送られる。すなわち、各セル面1〜16
に均等に出力データがビット毎に割当てられる。
このような構成のマスクROMに対してセル欠陥の不良
救済を行うための冗長技術としては、同図の下部に示す
ような冗長構成が考えられる。この例では4個の冗長セ
ルフ1a〜71dが配置され、各冗長セルフ1a〜71
dについて冗長制御回路72a〜72d、o−デコーダ
73a〜73d、コラムデコーダ74a〜74dおよび
センスアンプ75a〜75dが設けられる。冗長セルフ
1a〜71dにはマスクROMではなく、外部からプロ
グラム可能なFROMが用いられる。また、冗長制御回
路?2a〜72dは外部アドレスを不良アドレスと比較
して一致したとき、冗長セルフ1a〜71dをデコード
するための各種制御を行うものであり、このような各種
制御等は冗長制御バス76を通して行われる。そして、
上記両アドレスが一致したときは制御回路61によって
マスクROMの出力に代えて冗長セルフ1a〜71dの
出力が切り換えられて外部に出力される。
上記のような冗長構成としているのは、次の理由による
。すなわち、16面に均等に分割したメモリセルにつき
不良救済を行う場合、例えば第5図(a)に示すように
セル面1.2につきワード線方向に不良(×印)が発生
するとともに、セル面14につきビット線方向に不良(
×印)が発生したときのように、セル面が互いに異なっ
ていれば、冗長セルに入力するアドレスは互いに異なる
こととなる。そのため、セル面1.2の不良については
第5図(b)に示すように2つの不良を救済すべく冗長
セル81a、81bについてデコーダ82.83および
センスアンプ84.85を配置し、また、セル面14の
不良については冗長セル86について別個にデコーダ8
7.88およびセンスアンプ89を配置してワード線救
済およびビット線救済を行う必要がある。したがって、
各冗長セル毎にデコーダが配置される。
〔発明が解決しようとする課題〕
ところで、実際上は第4図に示すような冗長技術は未だ
ROMにおいても実現はしていないのであるが、仮りに
そのような構成を採った場合、本体セル部を分割してい
るため高速化は望めるが、各冗長セル毎にデコーダを配
置する必要があるため、不良救済数が増加する程、冗長
セルについてのデコーダの数も増え、その結果、チップ
の占有面積が増えて近時の要請である高集積化に反する
という問題点があった。
例えば、マスクROMとFROMとのセル面積比は一般
におよそ1:30で、PROM側がきわめて大面積であ
る。したがって、冗長セルにFROMを用いる以上、集
積度はFROMのセル面積の大きな影響を受け、結局、
集積度が高いというマスクROMの特長を生かすことが
できず集積度が低下してしまう。
そこで本発明は、高速化および高集積化を確保しつつ、
欠陥セルの救済を行うことのできる半導体記憶装置を提
供することを目的としている。
〔課題を解決するための手段〕
本発明による半導体記憶装置は上記目的達成のため、予
めデータが固定された第1の記憶部を有し、アドレス信
号に従って該固定されたデータを多ビット出力として読
み出す半導体記憶装置において、前記第1の記憶部を、
アドレス信号に従って選択され、かつ多ビットのデータ
を同時に出力可能な複数の記憶領域に分割するとともに
、書換可能で、かつ冗長アドレスに従って選択される不
揮発性の第2の記憶部と、前記アドレス信号が、第1の
記憶部の何れかの記憶領域の欠陥セルを示す冗長アドレ
スに一致すると切換指令信号を出力する指令手段と、通
常は前記固定されたデータを選択する一方、指令手段か
ら切換指令信号が出力されると、第2の記憶部からのデ
ータを選択して多ビットで出力する切換手段と、を設け
ている。
〔作用〕
本発明では、第1の記憶部(マスクROM部に相当)が
多ビットのデータを同時に出力可能な複数の記憶領域に
分割され、通常はアドレス信号に従って1つの記憶領域
から多ビットのデータが出力される。一方、冗長アドレ
スが記憶領域の欠陥セルと一致すると、第2の記憶部か
らのデータが多ビットで出力される。この場合、冗長ア
ドレスアクセス時における不良救済モードは−通りであ
る。
したがって、第2の記憶部(冗長セル部に相当)の冗長
デコーダを共有することができ、アクセスの高速化を達
成しつつ、チップサイズも低減して高集積化できる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第1〜3図は本発明に係る半導体記憶装置の一実施例を
示す図である。第1図は半導体記憶装置の構成図であり
、この図において、100は第1の記憶部である。第1
の記憶手段100は16ビツトのデータが予め固定・記
憶される(いわゆるマスクROM)とともに、アドレス
信号に従ってそれぞれ選択される8個のセル面101〜
108と、セル面101〜108毎に配置されたコラム
デコーダ109〜116と、同じくセンスアンプ117
〜124と、4個のローデコーダ125〜128とを有
している。以上の部分は通常のマスクROMであり、本
実施例では特にメモリセルを8個の領域に分割し、何れ
もアドレス信号に従って16ビツトのデータを読み出す
ことができるようにしたものである。
アドレス信号(外部アドレス)は冗長制御回路(指令手
段に相当)129に入力されており、冗長制御回路12
9は、例えばアドレス比較ROMにより構成され、アド
レス信号が第1の記憶手段100の何れかのセル面10
1〜10Bの欠陥セルを示す冗長アドレスに一致すると
切換指令信号を冗長制御バス130を介して制御回路(
切換手段に相当)131に出力する。制御回路131は
通常はアドレス信号に従って1つのセル面を選択し、該
当するセンスアンプからの16ビツトデータを冗長制御
バス130を介し出力制御回路132から出力データO
9〜06.として外部に出力する。一方、後述の冗長制
御回路129から切換指令信号が出力されると、ローデ
コーダ133、コラムデコーダ134、データを書き換
え可能な不揮発性の冗長セル(いわゆるEPROM)1
35およびセンスアンプ136により構成される第2の
記憶手段137からのデータを選択して16ビツトで外
部に出力する。なお、冗長セル135は16ビツト構成
で、デコーダ133.134は単一で1つの冗長セル1
35に対して設けられているのみである。
以上の構成において、まず、フォトマスクを用いてマス
クROMである第1の記憶手段100に16ビツトのデ
ータを各セル面101〜108毎にワード線方向に沿っ
て固定し、その検査をする。検査の結果、セル面101
〜10日内に欠陥セルが見つかると、この欠陥セルを示
す冗長アドレスを冗長制御回路129に設定し、さらに
欠陥セルを含む一行分のセルに書き込まれるデータと同
一のデータを冗長セル135の一行に書込む。
そして、入力されたアドレス信号が冗長アドレスと一致
するものであるときは、冗長制御回路129によって切
換指令信号が制御回路131に出力されて冗長セル13
5からのデータが選択され、出力制御回路132から1
6ビツトのデータとして出力される。すなわち、第1の
記憶手段100内の欠陥セルが冗長セル135によって
置換され、欠陥の救済が行われる。
ここで、本実施例では各セル面101〜108が同時に
作動することなく、lアドレスアクセス時には何れか1
つのセル面内における1本のワード線のみが活性化して
16ビツトに対応する全出力分のデータがセンスアンプ
から出力される。また、結果的にアドレス信号はセル面
選択用となり、これでセル面101〜108の切換えが
行われる。したがって、このようなセル面101〜10
日の分割と1本のワード線のみの活性化によりアクセス
の高速化が実現する。
次に、欠陥セルの救済について本実施例の特徴を考察す
る。欠陥セルの実体は第2図のように示され、図中の■
〜■は次の場合に相当する。
■:ワード線不良 ■:ワード線不良 (同一面内にビット線不良あり) ■二ビット線不良 (同一面内にワード線不良あり) ■:ビット線不良 上記■〜@の場合はそれぞれ第3図(a)〜(d)に示
すように、該当するセル面についての冗長アドレスを設
定することで、救済される。すなわち、第3図(a)の
ようにセル面101についてワード線不良が検出された
ときはそのアドレスが冗長アドレスとして設定され、該
ワード線の正規のデータを冗長セル135の一行に16
ビツト分として書き込み、これを1対のデコーダ133
.134によりデコードして読み出すことで、ワード線
不良の救済が行われる。同様に、第3図(b)のように
ワード線不良とビット線不良とが同一セル面102内に
あり、ワード線の不良として検出された場合は、ビット
線不良にかかわらずワード線不良として救済される。ま
た、第3図(C)のように同一のセル面102内でビッ
ト線不良が検出されワード線不良が検出されない場合に
は、ビット線不良として救済される。さらに、第3図(
d)のようにセル面107内でビット線不良が検出され
た場合は、ビット線不良救済が行われる。
このように、特定アドレスアクセス時における不良救済
モードは必ず1つであり、すなわち、1つのワード線不
良救済又は1つのビット線救済の双方について16ビツ
トの正規のデータを冗長セル135に一行分として書き
込み、しかもこれを1対のデコーダ133.134で読
み出し可能であるから、第2の記憶手段137の必要面
積を少なくしてチップ全体として高集積化を図ることが
できる。
なお、上記実施例は出力データが16ビツトの例である
が、これに限らず、他の複数ビット(例えば、8ビツト
)でもよく、その場合には同一セル面からこの複数ビッ
トのデータが同時に出力され、かつ冗長セルの1行に書
き込まれるようにすればよい。
また、第2の記憶部をEFROM構成としたが、例えば
FROMにしてもよ(、要は書き換え可能で、かつ不揮
発性のものであればよい。
〔発明の効果〕
本発明によれば、マスクROMのメモリセルを複数のセ
ル面に分割し、1つのセル面内のワード線のみの活性化
によってアクセスしているので、アクセスの高速化を達
成できる。また、特定アドレスアクセス時における不良
救済モードは1つであり、しかも冗長セルには一対のデ
コーダを配置しているのみなので、冗長セルの面積を低
減してチップ全体の高集積化を図ることができる。
【図面の簡単な説明】
第1〜3図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第1図はその構成図、 第2図はその欠陥セルの実態を示す図、第3図はその欠
陥セルの救済方法を説明する図、第4図は従来のマスク
ROMについて冗長構成を採用した場合の仮定の構成図
、 第5図は従来のマスクROMについて不良救済を行う場
合の仮定の構成図である。 ・・・・・・第1の記憶手段、 〜108・・・・・・セル面、 〜116・・・・・・コラムデコーダ、〜124・・・
・・・センスアンプ、 〜128・・・・・・ローデコーダ、 ・・・・・・冗長制御回路(指令手段)、・・・・・・
制御回路(切換手段)、 ・・・・・・出力制御回路、 ・・・・・・ローデコーダ、 ・・・・・・コラムデコーダ、 ・・・・・・冗長セル、 ・・・・・・センスアンプ、 ・・・・・・第2の記憶手段。 第2図

Claims (1)

  1. 【特許請求の範囲】 予めデータが固定された第1の記憶部を有し、アドレス
    信号に従って該固定されたデータを多ビット出力として
    読み出す半導体記憶装置において、 前記第1の記憶部を、アドレス信号に従って選択され、
    かつ多ビットのデータを同時に出力可能な複数の記憶領
    域に分割するとともに、 書換可能で、かつ冗長アドレスに従って選択される不揮
    発性の第2の記憶部と、 前記アドレス信号が、第1の記憶部の何れかの記憶領域
    の欠陥セルを示す冗長アドレスに一致すると切換指令信
    号を出力する指令手段と、 通常は前記固定されたデータを選択する一方、指令手段
    から切換指令信号が出力されると、第2の記憶部からの
    データを選択して多ビットで出力する切換手段と、 を設けたことを特徴とする半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048458A (ja) * 2001-01-17 2007-02-22 Toshiba Corp 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5633873A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Read only memory device
JPS58125299A (ja) * 1982-01-19 1983-07-26 Toshiba Corp 冗長度を有するメモリ装置
JPS58203699A (ja) * 1982-05-19 1983-11-28 Mitsubishi Electric Corp 半導体固定メモリ装置
JPS59188964A (ja) * 1982-10-29 1984-10-26 インモス,リミテツド 1つまたはそれ以上の欠陥があることが判明している行を有するromアレイを修理する方法およびメモリ回路
JPS60160100A (ja) * 1984-01-30 1985-08-21 Sharp Corp メモリの誤り部分或いは欠陥部分の訂正・修正回路方式
JPS62143295A (ja) * 1985-12-17 1987-06-26 Toshiba Corp 半導体メモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5633873A (en) * 1979-08-29 1981-04-04 Hitachi Ltd Read only memory device
JPS58125299A (ja) * 1982-01-19 1983-07-26 Toshiba Corp 冗長度を有するメモリ装置
JPS58203699A (ja) * 1982-05-19 1983-11-28 Mitsubishi Electric Corp 半導体固定メモリ装置
JPS59188964A (ja) * 1982-10-29 1984-10-26 インモス,リミテツド 1つまたはそれ以上の欠陥があることが判明している行を有するromアレイを修理する方法およびメモリ回路
JPS60160100A (ja) * 1984-01-30 1985-08-21 Sharp Corp メモリの誤り部分或いは欠陥部分の訂正・修正回路方式
JPS62143295A (ja) * 1985-12-17 1987-06-26 Toshiba Corp 半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置

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