JP2594638B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2594638B2 JP2594638B2 JP3043589A JP3043589A JP2594638B2 JP 2594638 B2 JP2594638 B2 JP 2594638B2 JP 3043589 A JP3043589 A JP 3043589A JP 3043589 A JP3043589 A JP 3043589A JP 2594638 B2 JP2594638 B2 JP 2594638B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- redundant
- data
- bit
- defect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 高速化および高集積化を確保しつつ、欠陥セルの救済
を行うことのできる半導体記憶装置を提供することを目
的とし、 予め固定された複数ビットのデータを多ビットデータ
として同時に出力する第１の記憶部と、冗長アドレスに
よって選択される第２の記憶部とを有する半導体記憶装
置において、前記第１の記憶部は複数の記憶領域に分割
され、該記憶領域のそれぞれが前記多ビットデータを同
時に出力するとともに、前記第１の記憶部の記憶領域に
おける欠陥がワード線不良又はビット線不良として検知
され、該ワード線又はビット線についての正規の前記多
ビットデータが前記第２の記憶部の１本のワード線上に
書き込まれるように構成する。
を行うことのできる半導体記憶装置を提供することを目
的とし、 予め固定された複数ビットのデータを多ビットデータ
として同時に出力する第１の記憶部と、冗長アドレスに
よって選択される第２の記憶部とを有する半導体記憶装
置において、前記第１の記憶部は複数の記憶領域に分割
され、該記憶領域のそれぞれが前記多ビットデータを同
時に出力するとともに、前記第１の記憶部の記憶領域に
おける欠陥がワード線不良又はビット線不良として検知
され、該ワード線又はビット線についての正規の前記多
ビットデータが前記第２の記憶部の１本のワード線上に
書き込まれるように構成する。
〔産業上の利用分野〕 本発明は、半導体記憶装置に係り、詳しくはメモリセ
ルについて冗長構成を採用し、マスクROMと称される半
導体記憶装置に関する。
ルについて冗長構成を採用し、マスクROMと称される半
導体記憶装置に関する。
メモリLSIの高密度化、大容量化に伴って、チップ全
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばSRAMにおい
ても16Kビットから不良救済回路を内蔵した冗長構成
（リダンダンシィ:redundancy）を採用する素子が現れ
始めた。そして、64Kビット以上のSRAMでは冗長構成の
採用は一般的になりつつある。
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばSRAMにおい
ても16Kビットから不良救済回路を内蔵した冗長構成
（リダンダンシィ:redundancy）を採用する素子が現れ
始めた。そして、64Kビット以上のSRAMでは冗長構成の
採用は一般的になりつつある。
すなわち、メモリチップの製造歩留りを実用的水準以
上に保つことは、記憶容量の増大に伴って難しくなる。
この歩留り低下の主原因である欠陥メモリセルを救済す
るために、欠陥メモリセルを回路的に置換することがで
きる予備メモリセルをあらかじめチップ内に配置する方
法が用いられる。このようなメモリ構成は冗長構成と称
される。近時は、SRAMに限らず、DRAM、EPROM、マスクR
OMにもメモリセルの冗長が要求される傾向にある。
上に保つことは、記憶容量の増大に伴って難しくなる。
この歩留り低下の主原因である欠陥メモリセルを救済す
るために、欠陥メモリセルを回路的に置換することがで
きる予備メモリセルをあらかじめチップ内に配置する方
法が用いられる。このようなメモリ構成は冗長構成と称
される。近時は、SRAMに限らず、DRAM、EPROM、マスクR
OMにもメモリセルの冗長が要求される傾向にある。
上記のような技術的背景下、従来のROMにおいては高
速化を実現するために、ワード線やビット線を分割し、
配線長を短くしてCR時定数を短くしている。また、多ビ
ット出力（例えば、×８ビット，×16ビット出力等のよ
うに出力データが複数の出力端子から同時に出力される
もの）の構成が一般的であり、このような具体的構成と
しては、例えば第４図の上部に示すようなものがある。
同図に示すものは16ビット出力の例であり、メモリセル
は16個のセル面１〜16に分割され、各セル面１〜16には
それぞれコラムデコーダ21〜36およびセンスアンプ41〜
56が配置される。また、セル面１〜16には４個を１つの
単位としてローデコーダ57〜60が配置される。なお、以
上の部分はいわゆるマスクROM（図中では、MROMと表
記）である。そして、外部アドレスに対応するデータは
各セル面１〜16から同一タイミングで読み出され、16ビ
ットのデータとして制御回路61に送られる。すなわち、
各セル面１〜16に均等に出力データがビット毎に割当て
られる。
速化を実現するために、ワード線やビット線を分割し、
配線長を短くしてCR時定数を短くしている。また、多ビ
ット出力（例えば、×８ビット，×16ビット出力等のよ
うに出力データが複数の出力端子から同時に出力される
もの）の構成が一般的であり、このような具体的構成と
しては、例えば第４図の上部に示すようなものがある。
同図に示すものは16ビット出力の例であり、メモリセル
は16個のセル面１〜16に分割され、各セル面１〜16には
それぞれコラムデコーダ21〜36およびセンスアンプ41〜
56が配置される。また、セル面１〜16には４個を１つの
単位としてローデコーダ57〜60が配置される。なお、以
上の部分はいわゆるマスクROM（図中では、MROMと表
記）である。そして、外部アドレスに対応するデータは
各セル面１〜16から同一タイミングで読み出され、16ビ
ットのデータとして制御回路61に送られる。すなわち、
各セル面１〜16に均等に出力データがビット毎に割当て
られる。
このような構成のマスクROMに対してセル欠陥の不良
救済を行うための冗長技術としては、同図の下部に示す
ような冗長構成が考えられる。この例では４個の冗長セ
ル71a〜71dが配置され、各冗長セル71a〜71dについて冗
長制御回路72a〜72d、ローデコーダ73a〜73d、コラムデ
コーダ74a〜74dおよびセンスアンプ75a〜75dが設けられ
る。冗長セル71a〜71dにはマスクROMではなく、外部か
らプログラム可能なPROMが用いられる。また、冗長制御
回路72a〜72dは外部アドレスを不良アドレスと比較して
一致したとき、冗長セル71a〜71dをデコードするための
各種制御を行うものであり、このような各種制御等は冗
長制御バス76を通して行われる。そして、上記両アドレ
スが一致したときは制御回路61によってマスクROMの出
力に代えて冗長セル71a〜71dの出力が切り換えられて外
部に出力される。
救済を行うための冗長技術としては、同図の下部に示す
ような冗長構成が考えられる。この例では４個の冗長セ
ル71a〜71dが配置され、各冗長セル71a〜71dについて冗
長制御回路72a〜72d、ローデコーダ73a〜73d、コラムデ
コーダ74a〜74dおよびセンスアンプ75a〜75dが設けられ
る。冗長セル71a〜71dにはマスクROMではなく、外部か
らプログラム可能なPROMが用いられる。また、冗長制御
回路72a〜72dは外部アドレスを不良アドレスと比較して
一致したとき、冗長セル71a〜71dをデコードするための
各種制御を行うものであり、このような各種制御等は冗
長制御バス76を通して行われる。そして、上記両アドレ
スが一致したときは制御回路61によってマスクROMの出
力に代えて冗長セル71a〜71dの出力が切り換えられて外
部に出力される。
上記のような冗長構成としているのは、次の理由によ
る。すなわち、16面に均等に分割したメモリセルにつき
不良救済を行う場合、例えば第５図（ａ）に示すように
セル面１、２につきワード線方向に不良（×印）が発生
するとともに、セル面14につきビット線方向に不良（×
印）が発生したときのように、セル面が互いに異なって
いれば、冗長セルに入力するアドレスは互いに異なるこ
ととなる。そのため、セル面１、２の不良については第
５図（ｂ）に示すように２つの不良を救済すべく冗長セ
ル81a、81bについてデコーダ82、83およびセンスアンプ
84、85を配置し、また、セル面14の不良については冗長
セル86について別個にデコーダ87、88およびセンスアン
プ89を配置してワード線救済およびビット線救済を行う
必要がある。したがって、各冗長セル毎にデコーダが配
置される。
る。すなわち、16面に均等に分割したメモリセルにつき
不良救済を行う場合、例えば第５図（ａ）に示すように
セル面１、２につきワード線方向に不良（×印）が発生
するとともに、セル面14につきビット線方向に不良（×
印）が発生したときのように、セル面が互いに異なって
いれば、冗長セルに入力するアドレスは互いに異なるこ
ととなる。そのため、セル面１、２の不良については第
５図（ｂ）に示すように２つの不良を救済すべく冗長セ
ル81a、81bについてデコーダ82、83およびセンスアンプ
84、85を配置し、また、セル面14の不良については冗長
セル86について別個にデコーダ87、88およびセンスアン
プ89を配置してワード線救済およびビット線救済を行う
必要がある。したがって、各冗長セル毎にデコーダが配
置される。
ところで、実際上は第４図に示すような冗長技術は未
だROMにおいても実現はしていないのであるが、仮りに
そのような構成を採った場合、本体セル部を分割してい
るため高速化は望めるが、各冗長セル毎にデコーダを配
置する必要があるため、不良救済数が増加する程、冗長
セルについてのデコーダの数も増え、その結果、チップ
の占有面積が増えて近時の要請である高集積化に反する
という問題点があった。
だROMにおいても実現はしていないのであるが、仮りに
そのような構成を採った場合、本体セル部を分割してい
るため高速化は望めるが、各冗長セル毎にデコーダを配
置する必要があるため、不良救済数が増加する程、冗長
セルについてのデコーダの数も増え、その結果、チップ
の占有面積が増えて近時の要請である高集積化に反する
という問題点があった。
後えば、マスクROMとPROMとのセル面積比は一般にお
よそ1:30で、PROM側がきわめて大面積である。したがっ
て、冗長セルにPROMを用いる以上、集積度はPROMのセル
面積の大きな影響を受け、結局、集積度が高いというマ
スクROMの特長を生かすことができず集積度が低下して
しまう。
よそ1:30で、PROM側がきわめて大面積である。したがっ
て、冗長セルにPROMを用いる以上、集積度はPROMのセル
面積の大きな影響を受け、結局、集積度が高いというマ
スクROMの特長を生かすことができず集積度が低下して
しまう。
そこで本発明は、高速化および高集積化を確保しつ
つ、欠陥セルの救済を行うことのできる半導体記憶装置
を提供することを目的としている。
つ、欠陥セルの救済を行うことのできる半導体記憶装置
を提供することを目的としている。
本発明による半導体記憶装置は上記目的達成のため、
予め固定された複数のビットのデータを多ビットデータ
として同時に出力する第１の記憶部と、冗長アドレスに
よって選択される第２の記憶部とを有する半導体記憶装
置において、前記第１の記憶部は複数の記憶領域に分割
され、該記憶領域のそれぞれが前記多ビットデータを同
時に出力するとともに、前記第１の記憶部の記憶領域に
おける欠陥がワード線不良又はビット線不良として検知
され、該ワード線又はビット線についての正規の前記多
ビットデータが前記第２の記憶部の１本のワード線上に
書き込まれるように構成している。
予め固定された複数のビットのデータを多ビットデータ
として同時に出力する第１の記憶部と、冗長アドレスに
よって選択される第２の記憶部とを有する半導体記憶装
置において、前記第１の記憶部は複数の記憶領域に分割
され、該記憶領域のそれぞれが前記多ビットデータを同
時に出力するとともに、前記第１の記憶部の記憶領域に
おける欠陥がワード線不良又はビット線不良として検知
され、該ワード線又はビット線についての正規の前記多
ビットデータが前記第２の記憶部の１本のワード線上に
書き込まれるように構成している。
本発明では、第１の記憶部（マスクROM部に相当）が
多ビットのデータを同時に出力可能な複数の記憶領域に
分割され、通常はアドレス信号に従って１つの記憶領域
から多ビットのデータが出力される。一方、冗長アドレ
スが記憶領域の欠陥セルと一致すると、第２の記憶部か
らのデータが多ビットで出力される。この場合、冗長ア
ドレスアクセス時における不良救済モードは一通りであ
る。
多ビットのデータを同時に出力可能な複数の記憶領域に
分割され、通常はアドレス信号に従って１つの記憶領域
から多ビットのデータが出力される。一方、冗長アドレ
スが記憶領域の欠陥セルと一致すると、第２の記憶部か
らのデータが多ビットで出力される。この場合、冗長ア
ドレスアクセス時における不良救済モードは一通りであ
る。
したがって、第２の記憶部（冗長セル部に相当）の冗
長デコーダを共有することができ、アクセスの高速化を
達成しつつ、チップサイズも低減して高集積化できる。
長デコーダを共有することができ、アクセスの高速化を
達成しつつ、チップサイズも低減して高集積化できる。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の一実施例
を示す図である。第１図は半導体記憶装置の構成図であ
り、この図において、100は第１の記憶部である。第１
の記憶手段100は16ビットのデータが予め固定・記憶さ
れる（いわゆるマスクROM）とともに、アドレス信号に
従ってそれぞれ選択される８個のセル面101〜108と、セ
ル面101〜108毎に配置されたコラムデコーダ109〜116
と、同じくセンスアンプ117〜124と、４個のローデコー
ダ125〜128とを有している。以上の部分は通常のマスク
ROMであり、本実施例では特にメモリセルを８個の領域
に分割し、何れもアドレス信号に従って16ビットのデー
タを読み出すことができるようにしたものである。
を示す図である。第１図は半導体記憶装置の構成図であ
り、この図において、100は第１の記憶部である。第１
の記憶手段100は16ビットのデータが予め固定・記憶さ
れる（いわゆるマスクROM）とともに、アドレス信号に
従ってそれぞれ選択される８個のセル面101〜108と、セ
ル面101〜108毎に配置されたコラムデコーダ109〜116
と、同じくセンスアンプ117〜124と、４個のローデコー
ダ125〜128とを有している。以上の部分は通常のマスク
ROMであり、本実施例では特にメモリセルを８個の領域
に分割し、何れもアドレス信号に従って16ビットのデー
タを読み出すことができるようにしたものである。
アドレス信号（外部アドレス）は冗長制御回路（指令
手段に相当）129に入力されており、冗長回路129は、例
えばアドレス比較ROMにより構成され、アドレス信号が
第１の記憶手段100の何れかのセル面101〜108の欠陥セ
ルを示す冗長アドレスに一致すると切換指令信号を冗長
制御バス130を介して制御回路（切換手段に相当）131に
出力する。制御回路131は通常はアドレス信号に従って
１つのセル面を選択し、該当するセンスアンプからの16
ビットデータを冗長制御バス130を介し出力制御回路132
から出力データ01〜O16として外部に出力する。一方、
後述の冗長制御回路129から切換指令信号が出力される
と、ローデコーダ133、コラムデコーダ134、データを書
き換え可能な不揮発性の冗長セル（いわゆるEPROM）135
およびセンスアンプ136により構成される第２の記憶手
段137からのデータを選択して16ビットで外部に出力す
る。なお、冗長セル135は16ビット構成で、デコーダ13
3、134は単一で１つの冗長セル135に対して設けられて
いるのみである。
手段に相当）129に入力されており、冗長回路129は、例
えばアドレス比較ROMにより構成され、アドレス信号が
第１の記憶手段100の何れかのセル面101〜108の欠陥セ
ルを示す冗長アドレスに一致すると切換指令信号を冗長
制御バス130を介して制御回路（切換手段に相当）131に
出力する。制御回路131は通常はアドレス信号に従って
１つのセル面を選択し、該当するセンスアンプからの16
ビットデータを冗長制御バス130を介し出力制御回路132
から出力データ01〜O16として外部に出力する。一方、
後述の冗長制御回路129から切換指令信号が出力される
と、ローデコーダ133、コラムデコーダ134、データを書
き換え可能な不揮発性の冗長セル（いわゆるEPROM）135
およびセンスアンプ136により構成される第２の記憶手
段137からのデータを選択して16ビットで外部に出力す
る。なお、冗長セル135は16ビット構成で、デコーダ13
3、134は単一で１つの冗長セル135に対して設けられて
いるのみである。
以上の構成において、まず、フォトマスクを用いてマ
スクROMである第１の記憶手段100に16ビットのデータを
各セル面101〜108毎にワード線方向に沿って固定し、そ
の検査をする。検査の結果、セル面101〜108内に欠陥セ
ルが見つかると、この欠陥セルを示す冗長アドレスを冗
長制御回路129に制定し、さらに欠陥セルを含む一行分
のセルに書き込まれるデータと同一のデータを冗長セル
135の一行に書込む。
スクROMである第１の記憶手段100に16ビットのデータを
各セル面101〜108毎にワード線方向に沿って固定し、そ
の検査をする。検査の結果、セル面101〜108内に欠陥セ
ルが見つかると、この欠陥セルを示す冗長アドレスを冗
長制御回路129に制定し、さらに欠陥セルを含む一行分
のセルに書き込まれるデータと同一のデータを冗長セル
135の一行に書込む。
そして、入力されたアドレス信号が冗長アドレスと一
致するものであるときは、冗長制御回路129によって切
換指令信号が制御回路131に出力されて冗長セル135から
のデータが選択され、出力制御回路132から16ビットの
データとして出力される。すなわち、第１の記憶手段10
0内の欠陥セルが冗長セル135によって置換され、欠陥の
救済が行われる。
致するものであるときは、冗長制御回路129によって切
換指令信号が制御回路131に出力されて冗長セル135から
のデータが選択され、出力制御回路132から16ビットの
データとして出力される。すなわち、第１の記憶手段10
0内の欠陥セルが冗長セル135によって置換され、欠陥の
救済が行われる。
ここで、本実施例では各セル面101〜108が同時に作動
することなく、１アドレスアクセス時には何れか１つの
セル面内における１本のワード線のみが活性化して16ビ
ットに対応する全出力分のデータがセンスアンプから出
力される。また、結果的にアドレス信号はセル面選択用
となり、これでセル面101〜108の切換えが行われる。し
たがって、このようなセル面101〜108の分割と１本のワ
ード線のみの活性化によりアクセスの高速化が実現す
る。
することなく、１アドレスアクセス時には何れか１つの
セル面内における１本のワード線のみが活性化して16ビ
ットに対応する全出力分のデータがセンスアンプから出
力される。また、結果的にアドレス信号はセル面選択用
となり、これでセル面101〜108の切換えが行われる。し
たがって、このようなセル面101〜108の分割と１本のワ
ード線のみの活性化によりアクセスの高速化が実現す
る。
次に、欠陥セルの救済について本実施例の特徴を考察
する。欠陥セルの実体は第２図のように示され、図中の
〜は次の場合に相当する。
する。欠陥セルの実体は第２図のように示され、図中の
〜は次の場合に相当する。
：ワード線不良 ：ワード線不良 （同一面内にビット線不良あり） ：ビット線不良 （同一面内にワード線不良あり） ：ビット線不良 上記〜の場合はそれぞれ第３図（ａ）〜（ｄ）に
示すように、該当するセル面についての冗長アドレスを
設定することで、救済される。すなわち、第３図（ａ）
のようにセル面101についてワード線不良が検出された
ときはそのアドレスが冗長アドレスとして設定され、該
ワード線の正規のデータを冗長セル135の一行に16ビッ
ト分として書き込み、これを１対のデコーダ133、134に
よりデコードして読み出すことで、ワード線不良の救済
が行われる。同様に、第３図（ｂ）のようにワード線不
良とビット線不良とが同一セル面102内にあり、ワード
線の不良として検出された場合は、ビット線不良にかか
わらずワード線不良として救済される。また、第３図
（ｃ）のように同一のセル面102内でビット線不良が検
出されワード線不良が検出されない場合には、ビット線
不良として救済される。さらに、第３図（ｄ）のように
セル面107内でビット線不良が検出された場合は、ビッ
ト線不良救済が行われる。
示すように、該当するセル面についての冗長アドレスを
設定することで、救済される。すなわち、第３図（ａ）
のようにセル面101についてワード線不良が検出された
ときはそのアドレスが冗長アドレスとして設定され、該
ワード線の正規のデータを冗長セル135の一行に16ビッ
ト分として書き込み、これを１対のデコーダ133、134に
よりデコードして読み出すことで、ワード線不良の救済
が行われる。同様に、第３図（ｂ）のようにワード線不
良とビット線不良とが同一セル面102内にあり、ワード
線の不良として検出された場合は、ビット線不良にかか
わらずワード線不良として救済される。また、第３図
（ｃ）のように同一のセル面102内でビット線不良が検
出されワード線不良が検出されない場合には、ビット線
不良として救済される。さらに、第３図（ｄ）のように
セル面107内でビット線不良が検出された場合は、ビッ
ト線不良救済が行われる。
このように、特定アドレスアクセス時における不良救
済モードは必ず１つであり、すなわち、１つのワード線
不良救済又は１つのビット線救済の双方について16ビッ
トの正規のデータを冗長セル135に一行分として書き込
み、しかもこれを１対のデコーダ133、134で読み出し可
能であるから、第２の記憶手段137の必要面積を少なく
してチップ全体として高集積化を図ることができる。
済モードは必ず１つであり、すなわち、１つのワード線
不良救済又は１つのビット線救済の双方について16ビッ
トの正規のデータを冗長セル135に一行分として書き込
み、しかもこれを１対のデコーダ133、134で読み出し可
能であるから、第２の記憶手段137の必要面積を少なく
してチップ全体として高集積化を図ることができる。
なお、上記実施例は出力データが16ビットの例である
が、これに限らず、他の複数ビット（例えば、８ビッ
ト）でもよく、その場合には同一セル面からこの複数ビ
ットのデータが同時に出力され、かつ冗長セルの１行に
書き込まれるようにすればよい。
が、これに限らず、他の複数ビット（例えば、８ビッ
ト）でもよく、その場合には同一セル面からこの複数ビ
ットのデータが同時に出力され、かつ冗長セルの１行に
書き込まれるようにすればよい。
また、第２の記憶部をEPROM構成としたが、例えばPRO
Mにしてもよく、要は書き換え可能で、かつ不揮発性の
ものであればよい。
Mにしてもよく、要は書き換え可能で、かつ不揮発性の
ものであればよい。
本発明によれば、マスクROMのメモリセルを複数のセ
ル面に分割し、１つのセル面内のワード線のみの活性化
によってアクセスしているので、アクセスの高速化を達
成できる。また、特定アドレスアクセス時における不良
救済モードは１つであり、しかも冗長セルには一対のデ
コーダを配置しているのみなので、冗長セルの面積を低
減してチップ全体の高集積化を図ることができる。
ル面に分割し、１つのセル面内のワード線のみの活性化
によってアクセスしているので、アクセスの高速化を達
成できる。また、特定アドレスアクセス時における不良
救済モードは１つであり、しかも冗長セルには一対のデ
コーダを配置しているのみなので、冗長セルの面積を低
減してチップ全体の高集積化を図ることができる。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその構成図、 第２図はその欠陥セルの実態を示す図、 第３図はその欠陥セルの救済方法を説明する図、 第４図は従来のマスクROMについて冗長構成を採用した
場合の仮定の構成図、 第５図は従来のマスクROMについて不良救済を行う場合
の仮定の構成図である。 100……第１の記憶手段、 101〜108……セル面、 109〜116……コラムデコーダ、 117〜124……センスアンプ、 125〜128……ローデコーダ、 129……冗長制御回路（指令手段）、 131……制御回路（切換手段）、 132……出力制御回路、 133……ローデコーダ、 134……コラムデコーダ、 135……冗長セル、 136……センスアンプ、 137……第２の記憶手段。
示す図であり、 第１図はその構成図、 第２図はその欠陥セルの実態を示す図、 第３図はその欠陥セルの救済方法を説明する図、 第４図は従来のマスクROMについて冗長構成を採用した
場合の仮定の構成図、 第５図は従来のマスクROMについて不良救済を行う場合
の仮定の構成図である。 100……第１の記憶手段、 101〜108……セル面、 109〜116……コラムデコーダ、 117〜124……センスアンプ、 125〜128……ローデコーダ、 129……冗長制御回路（指令手段）、 131……制御回路（切換手段）、 132……出力制御回路、 133……ローデコーダ、 134……コラムデコーダ、 135……冗長セル、 136……センスアンプ、 137……第２の記憶手段。
Claims (1)
- 【請求項１】予め固定された複数ビットのデータを多ビ
ットデータとして同時に出力する第１の記憶部と、冗長
アドレスによって選択される第２の記憶部とを有する半
導体記憶装置において、 前記第１の記憶部は複数の記憶領域に分割され、該記憶
領域のそれぞれが前記多ビットデータを同時に出力する
とともに、 前記第１の記憶部の記憶領域における欠陥がワード線不
良又はビット線不良として検知され、該ワード線又はビ
ット線についての正規の前記多ビットデータが前記第２
の記憶部の１本のワード線上に書き込まれることを特徴
とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043589A JP2594638B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
| EP95111838A EP0686980B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| DE1990632844 DE69032844T2 (de) | 1989-01-31 | 1990-01-30 | Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen |
| EP19900300935 EP0383452B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| KR9001096A KR930001657B1 (en) | 1989-01-31 | 1990-01-31 | Semiconductor memory device having means for replacing defective memory cells |
| US07/794,705 US5179536A (en) | 1989-01-31 | 1991-11-20 | Semiconductor memory device having means for replacing defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043589A JP2594638B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210696A JPH02210696A (ja) | 1990-08-22 |
| JP2594638B2 true JP2594638B2 (ja) | 1997-03-26 |
Family
ID=12303864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043589A Expired - Fee Related JP2594638B2 (ja) | 1989-01-31 | 1989-02-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594638B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048458A (ja) * | 2001-01-17 | 2007-02-22 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633873A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Read only memory device |
| JPS58125299A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | 冗長度を有するメモリ装置 |
| JPS58203699A (ja) * | 1982-05-19 | 1983-11-28 | Mitsubishi Electric Corp | 半導体固定メモリ装置 |
| GB2129585B (en) * | 1982-10-29 | 1986-03-05 | Inmos Ltd | Memory system including a faulty rom array |
| JPS60160100A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | メモリの誤り部分或いは欠陥部分の訂正・修正回路方式 |
| JPS62143295A (ja) * | 1985-12-17 | 1987-06-26 | Toshiba Corp | 半導体メモリ |
-
1989
- 1989-02-09 JP JP3043589A patent/JP2594638B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048458A (ja) * | 2001-01-17 | 2007-02-22 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02210696A (ja) | 1990-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5295101A (en) | Array block level redundancy with steering logic | |
| JP3019869B2 (ja) | 半導体メモリ | |
| KR100867562B1 (ko) | 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법 | |
| US6324105B1 (en) | Redundant row topology circuit, and memory device and test system using same | |
| EP0313040B1 (en) | Erasable programmable read only memory device | |
| JP5033887B2 (ja) | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 | |
| JPH05166396A (ja) | 半導体メモリ装置 | |
| KR100284716B1 (ko) | 반도체 기억 장치 | |
| JP4257353B2 (ja) | 半導体記憶装置 | |
| US5675543A (en) | Integrated semiconductor memory device | |
| US7359260B2 (en) | Repair of memory cells | |
| KR100270007B1 (ko) | 워드라인 및 비트라인 예비회로를 갖는 메모리 어레이 및 그 관리방법 | |
| CN112216332A (zh) | 半导体存储器装置和操作半导体存储器装置的方法 | |
| US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
| US7177209B2 (en) | Semiconductor memory device and method of driving the same | |
| JP2002093162A (ja) | 半導体メモリ集積回路 | |
| US6072735A (en) | Built-in redundancy architecture for computer memories | |
| JP2594638B2 (ja) | 半導体記憶装置 | |
| US5784321A (en) | Semiconductor memory device with redundant circuit | |
| JP2848451B2 (ja) | 半導体メモリ | |
| US6956786B2 (en) | Random access memory with optional inaccessible memory cells | |
| JP2540201B2 (ja) | 半導体記憶装置 | |
| EP1408513A1 (en) | Carry decoder for a memory | |
| JP2892715B2 (ja) | 半導体メモリ装置 | |
| JP2003157695A (ja) | 半導体記憶装置およびその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |