JP5033887B2 - 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 - Google Patents

Description

本発明は、一般的には半導体メモリデバイスに関する。より詳細には、本発明は半導体メモリデバイス内の冗長回路に関する。

本発明は、１９９９年４月６日に出願された、「半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法および装置」と題する、共に出願中の仮の米国特許出願番号第６０／１２８，０４０号について、米国特許法１１９条（ｅ）に基づき、優先権を主張する。１９９９年４月６日に出願され、「半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法および装置」と題する、仮の出願番号第６０／１２８，０４０号は、この中で、引用され参照される。

ランダムアクセスメモリ（ＲＡＭ）は、エレクトロニックシステム内において使用される構成要素であり、そのシステム内の他の構成要素が使用するデータを保存する。ダイナミックＲＡＭ（ＤＲＡＭ）は、コンデンサ型の保存を使用するＲＡＭの型であり、ＤＲＡＭ内に保存されたデータを維持するためには周期的なリフレッシングが必要である。スタティックＲＡＭ（ＳＲＡＭ）は、電力が印加されている限り、ＳＲＡＭ内に保存された情報を保持する別の型のＲＡＭである。ＳＲＡＭは、保存されたデータを維持するために、周期的なリフレッシングを必要としない。シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、同期メモリシステム内で作動し、そのため、入力信号及び出力信号は、システムクロックのアクティブエッジまで同期する。

ＲＡＭは、一般に、システム内でアドレス可能なブロックの形に構成されている。個々のブロックは所定の数のメモリセルを含む。ＲＡＭ内の各メモリセルは、１ビットの情報を示す。メモリセルは、ロウとカラムの形に構成される。メモリセルの個々のロウは１ワードを形成する。１つのロウ内の各メモリセルは、そのロウ内のメモリセルをアクティブにするために使用される同じワード線に接続される。１つのメモリブロックの各カラム内のメモリセルもまたそれぞれ、一対のビットラインに接続される。これらのビット線はまた、ローカル入力／出力（ＬＩＯ）線に接続される。これらのローカル入力／出力線は、アクティブにされたメモリアレイからのデータを読み出す、あるいはアクティブにされたメモリアレイにデータを書き込むために使用される。対のビット線は、１つのビット線と１つの逆ビット線を含む。そのため、一つのメモリセルは適当なワード線と１対のビット線とをアクティブにすることによりアクセスされる。

メモリ回路はウエハ上に作製する。ウエハの歩留まりは、１枚の所定のウエハ上に作製された総チップ数に対する合格チップの比率として規定される。一般に、半導体メモリデバイスにおける集積密度が増加するにつれ、いずれのメモリアレイ内の不良セルの見込みも増加する。そのため、１枚の所定のウエハ上に作製されるチップの集積密度が高くなればなるほど、ウエハの歩留まりは低くなる。

ウエハの歩留まりを増加させる有効な方法として、欠陥メモリの代わりに冗長メモリが使用されてきた。冗長メモリは、ロウ及び／またはカラムの形に構成された冗長メモリセルを含み、一つ以上の欠陥メモリセルを有することがわかった主メモリアレイのロウ及び／またはカラムの代わりに使用される。

特開昭６１−５０２９４号公報 特開平８−１５３３９９号公報 特公平５−４２０７９号公報 特公平６−６６３９４号公報

各主メモリアレイに対する冗長メモリ回路を備えた２−アレイメモリ回路のブロック図を図１に示す。第１の冗長メモリ回路６は主メモリアレイ２と関連し、一方、第２の冗長メモリ回路８は主メモリアレイ４と関連する。各主メモリアレイは、対応するメモリ制御装置５を有する。冗長メモリ回路６及び８は、それぞれ、冗長メモリアレイ１及び３、冗長デコーダ回路７及び９を有する。冗長メモリアレイ１及び３は、ロウ及び／またはカラムに配列された冗長メモリセルの群である。

最初に、冗長メモリアレイ１及び３は、特定されていないアドレスを有する。作製後、主メモリアレイ２及び４内のメモリセルは試験される。冗長メモリロウ及び／またはカラムはその後、欠陥メモリセルを含んでいることがわかった主メモリアレイ２及び４内のロウ及び／またはカラムの代わりに使用される。冗長デコーダ回路７及び９は、欠陥メモリセルを含む主メモリアレイ２及び４内のロウ及び／またはカラムのアドレスにマッチするようにプログラムすることができる。主メモリアレイ２及び４内の欠陥ロウ及び／またはカラムはその後、適当な冗長デコーダ回路７及び９の出力を使用して電気的に、あるいは局所的なヒューズを用いて物理的に、分断されるあるいは無効とされる。

典型的な主メモリアレイと冗長メモリアレイコンフィギュレーションの組織的構造のより詳細な代表的ブロック図が図２に示されている。図示されているように、コンフィギュレーションは、２つの正規ｎＸｍ主メモリアレイ１０を含む。ここで、ｎは各アレイ内のロウの数であり、ｍはカラムの数である。コンフィギュレーションはさらに、ｎＸｋ次元の２つの冗長メモリアレイ５０を含む。ここで、ｎは各冗長メモリアレイ内の冗長ロウの数であり、ｋは冗長カラムの数である。

最初に、冗長メモリアレイ５０内の冗長ロウは、プログラムされたアドレスを持っていない。代わりに、冗長アドレスデコーダ６０が、冗長メモリアレイ５０と正規メモリアレイ１０との間に接続される。欠陥セルがメモリデバイスの試験中に発見されると、冗長アドレスデコーダ６０は欠陥ロウのアドレスを冗長メモリアレイ５０内の冗長ロウにマッチさせる。欠陥ロウのアドレスが冗長メモリアレイ内の１つのロウに位置付けされると、欠陥ロウは分断されるあるいは無効とされる。冗長メモリアレイ５０内で利用できるロウが多ければ多いほど、交換可能な正規メモリアレイ１０内の欠陥セルを有するロウが多くなる。

動作において、メモリ書き込みあるいはメモリ読み出しサイクルが実行される場合、正規メモリアレイ１０内の欠陥ロウへのアクセスが阻止される。なぜなら、冗長アドレスデコーダ６０は、冗長ロウ５０のアドレスに対してのみ応答するからである。書き込みあるいは読み出しサイクルが欠陥メモリセルを含む場合、冗長アドレスデコーダ６０は、そのアドレスを認識し、冗長メモリアレイ５０内の適当な冗長ロウへのまたは冗長ロウからの経路を定める。冗長アドレスデコーダ６０がアドレスを認識しないと、読み出しあるいは書き込み動作が通常どおり実行され、情報は主メモリアレイ１０へのまたは主メモリアレイからの経路をたどる。正規ロウアドレスデコーダ２０及び正規ロウドライバ４０は、正規メモリアレイ５０へのまたは正規メモリアレイ５０からの情報の流れを制御するために使用される。

その代わりに、さらに精度を確実にするものとして、メモリコンフィギュレーションは、付随のヒューズアレイ３０を含んでもよい。このヒューズアレイでは、ポリシリコンのヒューズ可能な結合が正規主メモリアレイ１０内の各ロウアドレスに接続される。欠陥メモリセルが正規メモリアレイ１０内で発見されると、冗長メモリアレイ５０内の有効な冗長ロウが冗長アドレスデコーダ６０によりプログラムされ、主メモリアレイ１０内の欠陥ロウは、正規メモリアレイ１０内の欠陥ロウに対応するロウアドレスへのポリシリコンヒューズ可能結合をとばすことにより無効とされる。

正規のメモリアレイ１つあたり冗長メモリアレイが１つという典型的なコンフィギュレーションは、正規メモリアレイ内の全ての欠陥セルの代用をするには、しばしば不十分である。しばしば、メモリデバイスのウエハ歩留まりを増加させるために、正規メモリアレイ１つに対し、複数の冗長メモリアレイが使用される。図３は、１つの正規メモリアレイ３０１につき２つの冗長メモリ回路３００を使用する冗長メモリコンフィギュレーションのブロック図を示す。正規メモリアレイ３０１にはそれぞれメモリ制御装置３０４が付随する。各冗長メモリ回路３００は、冗長ロウメモリアレイ３０２と冗長ロウアドレスデコーダ回路３０３とを含む。冗長ロウアドレスデコーダ回路３０３は、欠陥セルが正規メモリアレイ３０１内で発見されるといつでも、冗長メモリアレイ３０２をプログラムするために使用される。より多くの冗長メモリ回路３００が使用されるので、ウエハ歩留まりは増加する。

しかしながら、複数の正規メモリアレイ３０１を有する半導体メモリでは、それぞれの追加の冗長メモリ回路３００は、メモリ回路が形成されているダイ上に、かなりの空間と、追加のトレースレイアウトを必要とする。さらに、各冗長メモリ回路３００は、それ自体の冗長ロウメモリアレイ３０２と冗長ロウアドレスデコーダ回路３０３とを必要とし、それによっても、ダイ上に追加の空間とトレースレイアウトが必要となる。これらの追加のコストと空間の要求により、典型的な冗長メモリコンフィギュレーションは魅力がない。必要なのは、ウエハ歩留まりを増加させ、実行するのに必要なダイ空間が少ない改良冗長メモリ構成である。

半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための装置は、ロウ及び／またはカラムに配列された複数のメモリセルから成る少なくとも２つの主メモリアレイと、共有冗長回路とを含む。冗長回路は好ましくは、複数の冗長ロウと、読み出しあるいは書き込み動作が、冗長ロウが代用されている主メモリアレイ内の欠陥ロウの使用を含む場合いつでも冗長ロウにアクセスするためにコンフィギュアされた冗長デコーダとを含む。

好ましくは、各主メモリアレイは共有冗長回路へのアクセスを有する。共有冗長回路は、対応する主メモリアレイ内の欠陥ロウの代用をするために使用される。共有冗長回路は、主メモリアレイの両方に対し、余分な冗長容量を提供する。このように、複数の主メモリアレイを有するメモリデバイスでは、効果的な冗長メモリコンフィギュレーションを実行するのに必要とされる冗長回路の数が減らされる。

本発明の好ましい実施形態では、各冗長デコーダは、正規メモリアレイ内の各ロウに接続されている複数のポリシリコンヒューズを有するヒューズアレイを含む。冗長ロウは、２つの主メモリアレイの１つの内の欠陥ロウの代用をするようにプログラムされた後、付随のヒューズアレイ内のポリシリコンヒューズがとばされ、主メモリアレイ内の対応するロウへの接続が無効とされる。共有冗長回路内のヒューズアレイは、主メモリアレイの両方に接続され、そのため、２つの主メモリアレイは１つのヒューズアレイと共有冗長回路用の１つの冗長アドレスデコーダを共有する。

本発明の一実施形態において、メモリ回路内の冗長メモリを提供する方法は、主メモリセルの群を含む複数の主メモリアレイを作製する工程と、冗長メモリセル群を含む冗長メモリアレイを作製する工程と、主メモリセル群の試験を行い主メモリセル群のいずれかが欠陥メモリセルを含むかどうかを決定する工程と、主メモリセル群内で欠陥メモリセルが発見された場合、冗長メモリセル群を１以上の欠陥メモリセルを含む主メモリセル群の代わりに用いる工程と、を含み、冗長メモリセル群は複数の主メモリアレイ間で共有される。冗長メモリセル群は、冗長メモリアレイ内のロウであり、主メモリセル群は主メモリアレイ群内のロウである。この方法はまた、１つ以上の欠陥メモリセルを含む主メモリセル群に対するアドレスを決定する工程と、そのアドレスを、１以上の欠陥メモリセルを含むことが発見された主メモリセル群の代わりに用いられる冗長メモリセル群に割り当てる工程と、冗長メモリセル群が代用される主メモリセル群を無効とする工程とを含む。

本発明の他の実施形態において、２つの主メモリアレイに接続され、２つの主メモリアレイ内の欠陥主メモリセル群の代わりに冗長メモリセル群を用いるための冗長メモリセル群に配列された複数のメモリセルを含むようにコンフィギュアされる。冗長メモリセル群は冗長メモリ回路内のロウである。冗長メモリ回路は冗長メモリセル群に接続され、欠陥メモリセルが発見されると、冗長メモリセル群内のロウアドレスを２つの主メモリアレイの１つの内の欠陥ロウアドレスとマッチさせるための冗長アドレスデコーダをさらに含む。

本発明のさらに別の実施形態において、複数の主メモリアレイに冗長メモリを提供するための装置は、主メモリセル群を含む複数の主メモリアレイと、冗長メモリセル群を含むと共に、１つ以上の欠陥メモリセルを含む主メモリセル群の代わりに冗長メモリセル群を用いるために複数の主メモリ回路に接続された冗長メモリ回路とを含む。冗長メモリセル群は、複数の主メモリアレイ間で共有される冗長メモリアレイ内で形成される。冗長メモリセル群は冗長メモリアレイ内のロウであり、主メモリセル群は主メモリアレイ内のロウである。装置はさらに、１以上の欠陥メモリセルを有することを発見された主メモリセル群のアドレスを決定する手段と、同一のアドレスを１以上の欠陥メモリセルを含む主メモリセル群の代わりに用いられる冗長メモリセル群に割り当てるための手段と、欠陥メモリセルを含むことが見出された主メモリセル群を無効とするための手段とを含む。

本発明のさらに別の実施形態において、半導体メモリデバイスのための冗長メモリコンフィギュレーションは、それぞれが主ロウと主カラムのマトリクスに配列されている複数の主メモリセルを含む複数のメモリアレイと、主メモリアレイに接続され、複数の冗長ロウを含む共有冗長回路と、主メモリアレイ間に接続されると共に共有冗長回路に接続され、欠陥メモリセルを有する主ロウの代わりに共有冗長回路内の冗長ロウの１つを用いるために共有冗長回路をプログラムするための手段と、を含む。プログラミング手段は、メモリ読み出し／書き込み動作中に、複数の冗長ロウへのアクセスを制御するための冗長ドライブ手段を含む。冗長メモリコンフィギュレーションは欠陥メモリセルが発見されると、複数の冗長ロウ内のロウアドレスを主メモリアレイの１つの内の欠陥ロウアドレスとマッチさせる冗長アドレスデコーダをさらに含む。プログラミング手段はプログラム可能なアレイを含む。プログラム可能なアレイは、複数のプログラム可能な素子を含み、各プログラム可能な素子は２つの正規メモリアレイのそれぞれの中のロウアドレスに接続され、さらに、各プログラム可能な素子は、プログラム可能な素子が接続されているいずれかのロウ内で欠陥セルが発見されるとプログラムされる。

本発明のさらに別の実施形態において、メモリ回路は、ロウとカラムの第１のマトリクスに配列された第１の複数のメモリセルを含む第１の主メモリアレイと、第１の主メモリアレイに接続され、冗長メモリセルの第１の群に配列された第２の複数のメモリセルを含む第１の専用冗長メモリアレイであって、冗長メモリセルの第１の群は第１の主メモリアレイ内のメモリセルの代わりに用いられる第１の専用冗長メモリセルと、ロウとカラムの第２のマトリクスに配列された第３の複数のメモリセルを含む第２の主メモリアレイと、第２の主メモリアレイに接続され、冗長メモリセルの第２の群に配列された第４の複数のメモリセルを含む第２の専用冗長メモリアレイと、第１及び第２の主メモリアレイの両方に接続され、第１及び第２の主メモリアレイの両方の内のメモリセルの代わりに用いられる冗長メモリセルの第３の群に配列された第５の複数のメモリセルを含む共有冗長メモリアレイと、を含む。メモリ回路は第１及び第２のマトリクスの選択的な１つの内の欠陥メモリセルを有するロウを冗長メモリセルの第３の群の１つで代用するための、共有冗長メモリに接続された共有冗長デコーダをさらに含む。共有冗長デコーダは、プログラム可能なアレイを含む。共有冗長デコーダは、共有冗長メモリアレイに接続され、メモリ読み出し／書き込み動作中に冗長メモリセルの第３の群へのアクセスを制御するための、冗長ドライバ手段を含む。

デコーダを含む、典型的な従来の主メモリと冗長メモリコンフィギュレーションの組織構造の代表的なブロック図である。 典型的な従来のメモリとロウ冗長コンフィギュレーションのより詳細な図である。 １つの主メモリアレイにつき２つの冗長メモリ回路を使用する従来の冗長メモリコンフィギュレーションの代表的なブロック図である。 本発明の好ましい実施の形態のメモリとロウ冗長コンフィギュレーションに対する代表的なブロック図である。 本発明のメモリとロウ冗長コンフィギュレーションのより詳細なブロック図である。 共有冗長回路を備えた４アレイ主メモリシステムのブロック図である。

本発明によれば、メモリ回路は、少なくとも２つの正規メモリアレイと共有冗長回路とを含む。共有冗長回路は２つの主メモリアレイ間で共有され、２つの主メモリアレイのいずれかあるいは両方の中の欠陥ロウの代用をするために使用される。共有冗長回路は好ましくは、複数の冗長ロウと、読み出しあるいは書き込み動作において冗長ロウが代用される２つの主メモリアレイの１つの内の欠陥ロウの使用が含まれるときにはいつも冗長ロウにアクセスするようにコンフィギュアされた冗長デコーダと、を含む。

図４は、本発明の好ましい実施形態のマルチ−アレイメモリとロウ冗長コンフィギュレーションのブロック図である。２つのブロックメモリアレイ１００、１０１はそれぞれ、２つの個々のメモリ制御装置１５０、１５１に接続される。ブロックメモリアレイ１００，１０１のそれぞれが、専用の、対応する、冗長メモリ回路１１４，１２４に接続される。共有冗長メモリ回路１０４は、２つのブロックメモリアレイ１００と１０１との間に接続される。共有冗長メモリ回路１０４は、冗長メモリロウアレイ１０２と、冗長デコーダ回路１０３と、を含む。各専用冗長メモリ回路は、専用冗長メモリロウアレイ１１２，１２２と、専用冗長デコーダ１１３，１２３とを含む。２つのブロックメモリアレイ１００，１０１は、共有冗長回路１０４内の冗長メモリロウアレイ１０２と冗長デコーダ回路１０３とを共有する。

図５は、本発明のメモリとロウ冗長コンフィギュレーションのより詳細なブロック図である。図示されているように、本発明は、少なくとも２つのｍＸｎ正規あるいは主メモリアレイ１００，１０１と、１つのｎＸｋ共有冗長メモリロウアレイ１０２と、２つのｎＸｋエンド冗長メモリアレイ１１２，１２２とを含む。共有冗長メモリロウアレイ１０２は、共有冗長デコーダ回路１０３に接続され、共有冗長デコーダ回路１０３は、正規メモリアレイ１００，１０１の両方に接続される。エンド冗長メモリロウアレイ１１２は冗長デコーダ回路１１３に接続される。エンド冗長メモリロウアレイ１２２は冗長デコーダ回路１２３に接続される。

各冗長デコーダ回路１０３，１１３，１２３は、それぞれ、冗長ドライバ１０８，１１８，１２８と、冗長アドレスデコーダ１０５，１１５，１２５と、プログラム可能なアレイ１０６，１１６，１２６とを含む。好ましい実施形態では、プログラム可能なアレイ１０６，１１６，１２６はヒューズアレイを有する。しかしながら、ＥＰＲＯＭやアンチヒューズアレイなどのプログラミング用のどのような代わりの手段も使用できることを理解すべきである。プログラム可能なアレイ１０６，１１６，１２６は、それぞれ、デコードされると、対応する正規メモリアレイ１００，１０１内の１からｍのロウアドレスのそれぞれにリンクする複数のプログラム可能な素子を含む。好ましい実施の形態では、複数のプログラム可能な素子は、複数のヒューズを含み、各ヒューズは、正規メモリアレイ１００，１０１内の１からｍのロウアドレスのそれぞれに接続される。プログラム可能なアレイ１０６，１１６，１２６は、冗長メモリロウアレイ１０２をプログラムするために使用される。正規メモリアレイ１００，１０１の１つの中の欠陥セルが試験中に発見されると、対応する冗長アドレスデコーダ１０５，１１５または１２５がプログラムされ、対応する冗長メモリロウアレイ１０２，１１２また１２２内のロウの冗長ロウアドレスが正規メモリアレイ１００または１０１内の欠陥ロウのアドレスとマッチされる。したがって、主メモリ内のロウはメモリ用に有効ではなく、その代わりに、冗長メモリロウアレイ１０２内の対応するロウにより代用されるであろう。このように、正規ロウアドレスにアクセスしようとすると、共有冗長アドレスデコーダ１０５，１１５，１２５は、それぞれ、冗長メモリロウアレイ１０２，１１２，１２２内の正しいロウを、欠陥ロウアドレスとマッチさせる。適当なプログラム可能なアレイ１０６，１１６または１２６がその後、欠陥セルの存在するロウを無効とする。共有プログラム可能アレイ１０６が使用されると、欠陥セルが存在するロウは、隣接する正規メモリアレイ内の対応するロウと共に無効とされる。好ましい実施の形態では、ロウの無効は、欠陥ロウアドレスに接続されているヒューズをとばすことによりなされる。したがって、正規メモリアレイ内のそれらのロウはメモリ用には有効ではなく、代わりに、冗長メモリロウアレイ１０２内の対応するロウにより代用される。例として、メモリアレイ１００内の第３のロウが試験中に欠陥セルを含むことが見出された場合、冗長アドレスデコーダ１０５は冗長メモリロウアレイ１０２内の有効なロウをプログラムし、冗長ロウアドレスを、欠陥ロウのアドレスとマッチさせる。その後、メモリアレイ１００内の第３のロウと、メモリアレイ１０１内の第３のロウは両方とも、プログラム可能なアレイ１０６により無効とされる。好ましい実施の形態では、これは、ロウ３に対応する正規ロウアドレスへのヒューズをとばすことによりなされる。

冗長アドレスデコーダ１０５，１１５，１２５は、対応する冗長メモリロウアレイ１０２，１１２，１２２内でプログラムされているアドレスにのみ応答する。このように、正規の読み出しまたは書き込み動作中に、冗長アドレスデコーダ１０５，１１５，１２５は、その動作が対応する冗長メモリロウアレイ１０２，１１２，１２２内のロウのいずれかを含むかどうかを決定する。そうであれば、メモリから読み出す情報は、適当な冗長メモリロウアレイ１０２，１１２，１２２から検索され、メモリに書きこむ情報は、適当な冗長メモリロウアレイ１０２，１１２，１２２内に保存されるであろう。

好ましい実施の形態では、各正規メモリアレイ１００，１０１は付随の専用エンド冗長メモリアレイ１１２及び１２２を有する。これは、正規メモリアレイ１００，１０１の両方共がこのコンフィギュレーションのエンドアレイであるからである。２以上の正規メモリアレイを有するコンフィギュレーションでは、エンドアレイはそれぞれ、専用の冗長メモリアレイを有し、センターアレイは共有冗長アレイへのアクセスを有することは当業者にとっては明らかである。共有冗長アレイを含む他のそのようなコンフィギュレーションも可能であることもまた、当業者にとっては明らかである。

作製後、主メモリアレイ１００，１０１内のメモリセルの試験を行う。好ましくは、専用冗長メモリアレイ１１２，１２２内の冗長メモリロウは、最初に、各正規メモリアレイ１００，１０１内で欠陥メモリセルを含んでいることが見出されたロウの代用をするために使用される。共有冗長メモリアレイ１０２とは異なり、正規メモリアレイ１００，１０１の１つの内の欠陥ロウが専用冗長メモリアレイ１１２，１２２内のロウで代用される場合、隣接する正規メモリアレイ内の対応するロウは無効とはならない。専用冗長メモリアレイ１１２、１２２のいずれかが、完全に使用されると、共有冗長メモリアレイ１０２内の冗長メモリロウは、正規メモリアレイ１００，１０１内の欠陥ロウの代用をするために使用される。

各専用冗長メモリアレイ１１２，１２２は、付随の冗長デコーダ１１３，１２３を有する。冗長アドレスデコーダ１０５，１１５，１２５は欠陥メモリセルを含むことが見出された正規メモリアレイ１００，１０１内のロウのアドレスを、代用のために使用される冗長メモリロウアレイ１０２，１１２，１２２内の対応するロウとマッチさせるためにプログラムされる。

各専用エンド冗長メモリアレイ１１２，１２２もまた、それぞれ、プログラム可能なアレイ１１６，１２６を有する。プログラム可能なアレイ１１６，１２６は、それぞれ、正規メモリアレイ１００，１０１内の欠陥メモリセルを有するロウを無効とするために使用される。好ましい実施の形態では、プログラム可能なアレイはヒューズアレイを含む。しかしながら、ＥＰＲＯＭあるいはアンチヒューズアレイを含むプログラミング用の代わりのいずれの手段を使用してもよいことを理解すべきである。好ましくは、各プログラム可能なアレイ１１６，１２６内のプログラム可能な素子は、正規メモリアレイ１００，１０１内の各ロウに接続される。好ましい実施の形態においては、複数のプログラム可能な素子は、複数のヒューズであり、各ヒューズは正規メモリアレイ１００，１０１中の１からｍまでのロウアドレスの各々に接続される。欠陥ロウは、好ましくは、そのロウに接続された適当なヒューズをとばすことにより無効とされる。

メモリ回路が２よりも多い主メモリアレイを含む場合、主メモリアレイは好ましくは、冗長目的のための対にグループ分けされる。各エンド主メモリアレイは図４及び図５に示されているように、好ましくは専用の、対応する冗長回路を有し、好ましくは１つの共有冗長回路を共有する。共有冗長回路を備える４アレイ主メモリシステムのブロック図を図６に示す。各ブロックメモリアレイ２００，２０２，２０４，２０６はそれぞれ、個々のメモリ制御装置２１０，２１２，２１４，２１６に接続される。各エンドブロックメモリアレイ２００，２０６は、それぞれ、専用冗長メモリ回路２２０，２６０に接続される。共有冗長メモリ回路２３０は、２つのブロックメモリアレイ２００と２０２との間に接続される。共有冗長メモリ回路２４０は、２つのブロックメモリアレイ２０２と２０４との間に接続される。共有冗長メモリ回路２５０は、２つのブロックメモリアレイ２０４と２０６との間に接続される。

冗長メモリ回路２２０は、冗長メモリロウアレイ２２２と冗長デコーダ回路２２４とを含む。冗長メモリ回路２３０は、冗長メモリロウアレイ２３２と冗長デコーダ回路２３４とを含む。２つのブロックメモリアレイ２００，２０２は、共有冗長回路２３０内の冗長メモリロウアレイ２３２と冗長デコーダ回路２３４を共有する。冗長メモリ回路２４０は、冗長メモリロウアレイ２４２と冗長デコーダ回路２４４とを含む。２つのブロックメモリアレイ２０２，２０４は、共有冗長回路２４０内の冗長メモリアレイロウ２４２と冗長デコーダ２４４を共有する。冗長メモリ回路２５０は、冗長メモリアレイ２５２と冗長デコーダ回路２５４とを含む。２つのブロックメモリアレイ２０４と２０６は、共有冗長回路２５０内の冗長メモリロウアレイ２５２と冗長デコーダ回路２５４を共有する。冗長メモリ回路２６０は、冗長メモリロウアレイ２６２と冗長デコーダ回路２６４とを含む。

本発明については、本発明の構成及び動作の原理の理解が容易になるように、特定の実施の形態の観点から詳細に説明してきた。この中における特定の実施の形態についての言及及びその詳細は、添付の請求の範囲を限定するものではない。説明のために選択した実施の形態において、この発明の精神及び範囲内で、変更が可能であることは当業者においては明らかであろう。

Claims (16)

1. メモリ回路内で冗長メモリを提供する方法であって、上記方法は、
   ａ．第１及び第２の主メモリアレイを含む複数の主メモリアレイを作製するステップを含み、上記主メモリアレイのそれぞれは主メモリセル群を含み、
   ｂ．冗長メモリセル群をそれぞれ含む第１及び第２の冗長メモリアレイを作製するステップを含み、上記第１の冗長メモリアレイは上記第１の主メモリアレイに接続されて上記第１の主メモリアレイに専用にされ、上記第２の冗長メモリアレイは上記第１及び第２の主メモリアレイに接続されて上記第１及び第２の主メモリアレイの間で共用され、
   ｃ．上記主メモリセル群の試験を行い、上記主メモリセル群のいずれかが欠陥メモリセルを含むか否かを決定するステップを含み、上記試験は、第１の冗長デコーダ及び第２の冗長デコーダを含むメモリシステムにおいて実行され、上記第１の冗長デコーダは、上記第１の冗長メモリアレイに接続され、上記第１の主メモリアレイ専用で動作し、上記第１の冗長デコーダは、上記第１の主メモリアレイ内の少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第１の冗長メモリアレイ内のアドレスをデコードし、上記第２の冗長デコーダは、上記第２の冗長メモリアレイに接続され、上記第１及び第２の主メモリアレイによって共用され、上記第２の冗長デコーダは、上記第１及び第２の主メモリアレイのいずれかにおける少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第２の冗長メモリアレイ内のアドレスをデコードし、
   ｄ．上記主メモリセル群内で欠陥メモリセルが発見された場合、１以上の欠陥メモリセルを含む主メモリセル群の代わりに冗長メモリセル群を用いるステップを含む、メモリ回路内で冗長メモリを提供する方法。
2. 上記冗長メモリセル群は上記冗長メモリアレイ内のロウであり、上記主メモリセル群は上記主メモリアレイ内のロウである請求項１記載の方法。
3. 第１及び第２の主メモリアレイに接続され、複数のメモリセルを含むように構成された冗長メモリ回路であって、
   上記複数のメモリセルは、上記第１及び第２の主メモリアレイ内の欠陥主メモリセル群の代わりに用いるための冗長メモリセル群として構成され、
   上記冗長メモリセル群は、上記第１の主メモリアレイに接続されて上記第１の主メモリアレイに専用にされた第１の冗長メモリアレイ内の第１の冗長メモリセル群と、上記第１及び第２の主メモリアレイに接続されて上記第１及び第２の主メモリアレイの間で共用される第２の冗長メモリアレイ内の第２の冗長メモリセル群とを含み、
   上記冗長メモリ回路は、第１の冗長アドレスデコーダ及び第２の冗長アドレスデコーダを備え、上記第１の冗長アドレスデコーダは、上記第１の冗長メモリアレイに接続され、上記第１の主メモリアレイ専用で動作し、上記第２の冗長アドレスデコーダは、上記第２の冗長メモリアレイに接続され、上記第１及び第２の主メモリアレイによって共用され、
   上記第１の冗長アドレスデコーダは、上記第１の主メモリアレイ内の欠陥ロウアドレスを上記第１の冗長メモリアレイ内のロウアドレスにマッチさせるように構成され、上記第２の冗長アドレスデコーダは、上記第１及び第２の主メモリアレイのいずれかにおける欠陥ロウアドレスを上記第２の冗長メモリアレイ内のロウアドレスにマッチさせるように構成される冗長メモリ回路。
4. 上記冗長メモリセル群は上記冗長メモリ回路内のロウである請求項３記載の冗長メモリ回路。
5. 複数の主メモリアレイに冗長メモリを提供するための装置であって、上記装置は、
   ａ．第１及び第２の主メモリアレイを含む複数の主メモリアレイを備え、上記主メモリアレイのそれぞれは主メモリセル群を含み、
   ｂ．冗長メモリセル群を含む複数の冗長メモリアレイを備え、上記複数の冗長メモリアレイは、上記第１の主メモリアレイに接続されて上記第１の主メモリアレイに専用にされた第１の冗長メモリアレイと、上記第１及び第２の主メモリアレイに接続されて上記第１及び第２の主メモリアレイの間で共用される第２の冗長メモリアレイとを含み、上記冗長メモリアレイのそれぞれは、１以上の欠陥メモリセルを含む主メモリセル群の代わりに上記冗長メモリセル群を用いるように構成され、
   ｃ．上記第１の冗長メモリアレイに接続された第１の冗長デコーダを備え、上記第１の冗長デコーダは、上記第１の主メモリアレイ内の少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第１の冗長メモリアレイ内のアドレスをデコードするように構成され、上記第１の冗長デコーダは上記第１の主メモリアレイ専用で動作し、
   ｄ．上記第２の冗長メモリアレイに接続された第２の冗長デコーダを備え、上記第２の冗長デコーダは、上記第１及び第２の主メモリアレイのうちの１つ以上における少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第２の冗長メモリアレイ内のアドレスをデコードするように構成され、上記第２の冗長デコーダは上記第１及び第２の主メモリアレイによって共用される装置。
6. 上記冗長メモリセル群は上記複数の主メモリアレイ間で共有される冗長メモリアレイ内で形成される請求項５記載の冗長メモリを提供するための装置。
7. 上記冗長メモリセル群は上記冗長メモリアレイ内のロウであり、上記主メモリセル群は上記主メモリアレイ内のロウである請求項６記載の冗長メモリを提供するための装置。
8. ａ．複数の主ロウ及び複数の主カラムからなるマトリクスに配列された複数のメモリセルをそれぞれ含む複数の主メモリアレイと、
   ｂ．上記主メモリアレイに接続されて上記主メモリアレイ間で共有される、複数の冗長ロウを含む共有冗長回路と、
   ｃ．上記主メモリアレイ間に接続され、かつ上記共有冗長回路に接続され、欠陥メモリセルを有する主ロウの代わりに上記共有冗長回路内の冗長ロウのうちの１つを用いるための、上記共有冗長回路をプログラムする手段と、
   ｄ．上記主メモリアレイのうちの１つに接続されて該１つに専用にされた専用冗長回路と、を備える、半導体メモリデバイスのための冗長メモリコンフィギュレーション。
9. 上記プログラムする手段は、メモリ読み出し／書き込み動作中に、上記複数の冗長ロウへのアクセスを制御する冗長ドライブ手段を含む請求項８記載の冗長メモリコンフィギュレーション。
10. 欠陥メモリセルが発見されると、上記複数の冗長ロウ内のロウアドレスを、上記主メモリアレイのうちの１つにおける欠陥ロウアドレスとマッチさせる冗長アドレスデコーダをさらに備える請求項８記載の冗長メモリコンフィギュレーション。
11. 上記プログラムする手段はプログラム可能なアレイを含む請求項８記載の冗長メモリコンフィギュレーション。
12. 上記プログラム可能なアレイは、複数のプログラム可能な素子を含み、各プログラム可能な素子は、２つの主メモリアレイの各々におけるロウアドレスに接続され、さらに、各プログラム可能な素子は、欠陥セルが上記プログラム可能な素子が接続されているいずれかのロウ内で発見されるとプログラムされる請求項１１記載の冗長メモリコンフィギュレーション。
13. ａ．複数のロウ及び複数のカラムからなる第１のマトリクスに配列された第１の複数のメモリセルを含む第１の主メモリアレイと、
    ｂ．上記第１の主メモリアレイに接続されて上記第１の主メモリアレイに専用にされた、第１の冗長メモリセル群に配列された第２の複数のメモリセルを含む第１の専用冗長メモリアレイであって、上記第１の冗長メモリセル群は上記第１の主メモリアレイ内のメモリセルの代わりに用いられる第１の専用冗長メモリアレイと、
    ｃ．複数のロウ及び複数のカラムからなる第２のマトリクスに配列された第３の複数のメモリセルを含む第２の主メモリアレイと、
    ｄ．上記第２の主メモリアレイに接続されて上記第２の主メモリアレイに専用にされた、第２の冗長メモリセル群に配列された第４の複数のメモリセルを含む第２の専用冗長メモリアレイと、
    ｅ．上記第１及び第２の主メモリアレイの両方に接続されて上記第１及び第２の主メモリアレイの間で共用される共有冗長メモリアレイであって、上記第１及び第２の両方の主メモリアレイの内のメモリセルの代わりに用いられる第３の冗長メモリセル群に配列された第５の複数のメモリセルを含む共有冗長メモリアレイと、
    を含むメモリ回路。
14. 上記共有冗長メモリに接続された共有冗長デコーダであって、上記第１及び第２のマトリクスのうちの選択的な１つにおける欠陥メモリセルを有するロウの代わりに、上記第３の冗長メモリセル群のうちの１つを用いるための共有冗長デコーダをさらに備える請求項１３記載のメモリ回路。
15. 上記共有冗長デコーダはプログラム可能なアレイを含む請求項１４記載のメモリ回路。
16. 上記共有冗長デコーダは、共有冗長メモリアレイに接続された冗長ドライバ手段であって、メモリ読み出し／書き込み動作中に上記第３の冗長メモリセル群へのアクセスを制御する冗長ドライバ手段を含む請求項１４記載のメモリ回路。

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