JP2010080057A5 - - Google Patents

Claims (16)

1. メモリ回路内で冗長メモリを提供する方法であって、上記方法は、
   ａ．第１及び第２の主メモリアレイを含む複数の主メモリアレイを作製するステップを含み、上記主メモリアレイのそれぞれは主メモリセル群を含み、
   ｂ．冗長メモリセル群をそれぞれ含む第１及び第２の冗長メモリアレイを作製するステップを含み、上記第１の冗長メモリアレイは上記第１の主メモリアレイに接続され、上記第２の冗長メモリアレイは上記第１及び第２の主メモリアレイに接続され、
   ｃ．上記主メモリセル群の試験を行い、上記主メモリセル群のいずれかが欠陥メモリセルを含むか否かを決定するステップを含み、上記試験は、第１の冗長デコーダ及び第２の冗長デコーダを含むメモリシステムにおいて実行され、上記第１の冗長デコーダは、上記第１の冗長メモリアレイに接続され、上記第１の主メモリアレイ専用で動作し、上記第１の冗長デコーダは、上記第１の主メモリアレイ内の少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第１の冗長メモリアレイ内のアドレスをデコードし、上記第２の冗長デコーダは、上記第２の冗長メモリアレイに接続され、上記第１及び第２の主メモリアレイによって共用され、上記第２の冗長デコーダは、上記第１及び第２の主メモリアレイのいずれかにおける少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第２の冗長メモリアレイ内のアドレスをデコードし、
   ｄ．上記主メモリセル群内で欠陥メモリセルが発見された場合、１以上の欠陥メモリセルを含む主メモリセル群の代わりに冗長メモリセル群を用いるステップを含む、メモリ回路内で冗長メモリを提供する方法。
2. 上記冗長メモリセル群は上記冗長メモリアレイ内のロウであり、上記主メモリセル群は上記主メモリアレイ内のロウである請求項１記載の方法。
3. 第１及び第２の主メモリアレイに接続され、複数のメモリセルを含むように構成された冗長メモリ回路であって、
   上記複数のメモリセルは、上記第１及び第２の主メモリアレイ内の欠陥主メモリセル群の代わりに用いるための冗長メモリセル群として構成され、
   上記冗長メモリセル群は、上記第１の主メモリアレイに接続された第１の冗長メモリアレイ内の第１の冗長メモリセル群と、上記第１及び第２の主メモリアレイに接続された第２の冗長メモリアレイ内の第２の冗長メモリセル群とを含み、
   上記冗長メモリ回路は、第１の冗長アドレスデコーダ及び第２の冗長アドレスデコーダを備え、上記第１の冗長アドレスデコーダは、上記第１の冗長メモリアレイに接続され、上記第１の主メモリアレイ専用で動作し、上記第２の冗長アドレスデコーダは、上記第２の冗長メモリアレイに接続され、上記第１及び第２の主メモリアレイによって共用され、
   上記第１の冗長アドレスデコーダは、上記第１の主メモリアレイ内の欠陥ロウアドレスを上記第１の冗長メモリアレイ内のロウアドレスにマッチさせるように構成され、上記第２の冗長アドレスデコーダは、上記第１及び第２の主メモリアレイのいずれかにおける欠陥ロウアドレスを上記第２の冗長メモリアレイ内のロウアドレスにマッチさせるように構成される冗長メモリ回路。
4. 上記冗長メモリセル群は上記冗長メモリ回路内のロウである請求項３記載の冗長メモリ回路。
5. 複数の主メモリアレイに冗長メモリを提供するための装置であって、上記装置は、
   ａ．第１及び第２の主メモリアレイを含む複数の主メモリアレイを備え、上記主メモリアレイのそれぞれは主メモリセル群を含み、
   ｂ．冗長メモリセル群を含む複数の冗長メモリアレイを備え、上記複数の冗長メモリアレイは、上記第１の主メモリアレイに接続された第１の冗長メモリアレイと、上記第１及び第２の主メモリアレイに接続された第２の冗長メモリアレイとを含み、上記冗長メモリアレイのそれぞれは、１以上の欠陥メモリセルを含む主メモリセル群の代わりに上記冗長メモリセル群を用いるように構成され、
   ｃ．上記第１の冗長メモリアレイに接続された第１の冗長デコーダを備え、上記第１の冗長デコーダは、上記第１の主メモリアレイ内の少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第１の冗長メモリアレイ内のアドレスをデコードするように構成され、上記第１の冗長デコーダは上記第１の主メモリアレイ専用で動作し、
   ｄ．上記第２の冗長メモリアレイに接続された第２の冗長デコーダを備え、上記第２の冗長デコーダは、上記第１及び第２の主メモリアレイのうちの１つ以上における少なくとも１つの欠陥メモリセルを含むアドレスへアクセスする試みに応答して上記第２の冗長メモリアレイ内のアドレスをデコードするように構成され、上記第２の冗長デコーダは上記第１及び第２の主メモリアレイによって共用される装置。
6. 上記冗長メモリセル群は上記複数の主メモリアレイ間で共有される冗長メモリアレイ内で形成される請求項５記載の冗長メモリを提供するするための装置。
7. 上記冗長メモリセル群は上記冗長メモリアレイ内のロウであり、上記主メモリセル群は上記主メモリアレイ内のロウである請求項６記載の冗長メモリを提供するための装置。
8. ａ．複数の主ロウ及び複数の主カラムからなるマトリクスに配列された複数のメモリセルをそれぞれ含む複数の主メモリアレイと、
   ｂ．上記主メモリアレイに接続され、複数の冗長ロウを含む共有冗長回路と、
   ｃ．上記主メモリアレイ間に接続され、かつ上記共有冗長回路に接続され、欠陥メモリセルを有する主ロウの代わりに上記共有冗長回路内の冗長ロウのうちの１つを用いるための、上記共有冗長回路をプログラムする手段とを備える、半導体メモリデバイスのための冗長メモリコンフィギュレーション。
9. 上記プログラムする手段は、メモリ読み出し／書き込み動作中に、上記複数の冗長ロウへのアクセスを制御する冗長ドライブ手段を含む請求項８記載の冗長メモリコンフィギュレーション。
10. 欠陥メモリセルが発見されると、上記複数の冗長ロウ内のロウアドレスを、上記主メモリアレイのうちの１つにおける欠陥ロウアドレスとマッチさせる冗長アドレスデコーダをさらに備える請求項８記載の冗長メモリコンフィギュレーション。
11. 上記プログラムする手段はプログラム可能なアレイを含む請求項８記載の冗長メモリコンフィギュレーション。
12. 上記プログラム可能なアレイは、複数のプログラム可能な素子を含み、各プログラム可能な素子は、２つの正規メモリアレイの各々におけるロウアドレスに接続され、さらに、各プログラム可能な素子は、欠陥セルが上記プログラム可能な素子が接続されているいずれかのロウ内で発見されるとプログラムされる請求項１１記載の冗長メモリコンフィギュレーション。
13. ａ．複数のロウ及び複数のカラムからなる第１のマトリクスに配列された第１の複数のメモリセルを含む第１の主メモリアレイと、
    ｂ．上記第１の主メモリアレイに接続され、第１の冗長メモリセル群に配列された第２の複数のメモリセルを含む第１の専用冗長メモリアレイであって、上記第１の冗長メモリセル群は上記第１の主メモリアレイ内のメモリセルの代わりに用いられる第１の専用冗長メモリアレイと、
    ｃ．複数のロウ及び複数のカラムからなる第２のマトリクスに配列された第３の複数のメモリセルを含む第２の主メモリアレイと、
    ｄ．上記第２の主メモリアレイに接続され、第２の冗長メモリセル群に配列された第４の複数のメモリセルを含む第２の専用冗長メモリアレイと、
    ｅ．上記第１及び第２の主メモリアレイの両方に接続された共有冗長メモリアレイであって、上記第１及び第２の両方の主メモリアレイの内のメモリセルの代わりに用いられる第３の冗長メモリセル群に配列された第５の複数のメモリセルを含む共有冗長メモリアレイと、
    を含むメモリ回路。
14. 上記共有冗長メモリに接続された共有冗長デコーダであって、上記第１及び第２のマトリクスのうちの選択的な１つにおける欠陥メモリセルを有するロウの代わりに、上記第３の冗長メモリセル群のうちの１つを用いるための共有冗長デコーダをさらに備える請求項１３記載のメモリ回路。
15. 上記共有冗長デコーダはプログラム可能なアレイを含む請求項１４記載のメモリ回路。
16. 上記共有冗長デコーダは、共有冗長メモリアレイに接続された冗長ドライバ手段であって、メモリ読み出し／書き込み動作中に上記第３の冗長メモリセル群へのアクセスを制御する冗長ドライバ手段を含む請求項１４記載のメモリ回路。