JP7392181B2 - 冗長バンクを使用した故障メインバンクの修理を伴うメモリデバイス - Google Patents

冗長バンクを使用した故障メインバンクの修理を伴うメモリデバイス Download PDF

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Description

関連出願の相互参照
本出願は、2021年3月24日に出願された「MEMORY DEVICE WITH FAILED MAIN BANK REPAIR USING REDUNDANT BANK」という名称の国際出願第PCT/CN2021/082696号、および2021年3月24日に提出された「MEMORY DEVICE WITH FAILED MAIN BANK REPAIR USING REDUNDANT BANK」という名称の国際出願番号PCT/CN2021/082687に対する優先権の利益を主張し、そのどちらも参照によりその全体が本明細書に組み込まれる。
本開示は、メモリデバイスおよびその動作方法に関する。
フラッシュメモリは、電気的に消去および再プログラムすることができる、低コストで高密度の不揮発性固体記憶媒体である。フラッシュメモリには、NORフラッシュメモリまたはNANDフラッシュメモリが含まれる。フラッシュメモリのメモリセルの数が増え続けると、メモリデバイスの製造中に故障(不良)メモリセルが発生し得る。
例えば、ほとんどのNANDフラッシュメモリデバイスは、いくつかの故障メモリセルと共に製造工場から出荷される。これらのセルは通常、指定された故障セルマーキング戦略に従って識別される。一部の不良セルを可能にすることで、製造者は、すべてのセルが良好であることを確認する必要がある場合よりも高い歩留まりを達成できる。これにより、NANDフラッシュメモリのコストが大幅に削減され、部品の記憶容量がわずかに減少するだけである。
一態様では、メモリデバイスは、メモリセルのアレイ、入力/出力(I/O)回路、およびI/O回路に結合されたI/O制御ロジックを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれ、共有されるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。I/O回路は、バンクのP個のグループに結合され、P×N個のデータをそれぞれP×N個の作業バンクに、またはそこから向けるように構成される。I/O制御ロジックは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループからP×N個の作業バンクを決定するように構成される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。I/O制御ロジックはまた、I/O回路を制御して、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成されている。
別の態様では、システムは、データを記憶するように構成されたメモリデバイスと、メモリデバイスに結合され、メモリデバイスを制御するように構成されたメモリコントローラとを含む。メモリデバイスは、メモリセルのアレイ、I/O回路、およびI/O回路に結合されたI/O制御ロジックを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれ、共有されるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。I/O回路は、バンクのP個のグループに結合され、P×N個のデータをそれぞれP×N個の作業バンクに、またはそこから向けるように構成される。I/O制御ロジックは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループからP×N個の作業バンクを決定するように構成される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。I/O制御ロジックはまた、I/O回路を制御して、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成されている。
さらに別の態様では、メモリデバイスを動作する方法が提供される。メモリデバイスは、メモリセルのアレイを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。P×N個の作業バンクは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループから決定される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。P×N個のデータは、それぞれP×N個の作業バンクに向けられ、またはそこから向けられる。
本明細書に組み込まれ、明細書の一部を形成する添付の図面は、本開示の態様を示し、説明とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用できるようにするのに役立つ。
本開示のいくつかの態様による、メモリデバイスを有する例示的なシステムのブロック図を示す。 本開示のいくつかの態様による、メモリデバイスを有する例示的なメモリカードの図を示す。 本開示のいくつかの態様による、メモリデバイスを有する例示的な固体ドライブ(SSD)の図を示す。 本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、メモリセルアレイおよび周辺回路を含む例示的なメモリデバイスのブロック図を示す。 冗長バンクを使用して故障メインバンク修復方式を実装するメモリデバイスのブロック図を示す。 図5のメモリデバイスによって実装される冗長バンクを使用する故障メインバンク修復方式を示す。 図5のメモリデバイスによって実装される冗長バンクを使用する故障メインバンク修復方式を示す。 本開示のいくつかの態様による、データ入力に冗長バンクを使用する故障メインバンク修復方式を実装する例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、データ出力に冗長バンクを使用する故障メインバンク修復方式を実装する例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、メモリデバイス内の例示的なI/O制御ロジックのブロック図を示している。 本開示のいくつかの態様による、図7～9のメモリデバイスによって実装される冗長バンクを使用する例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、図7～9のメモリデバイスによって実装される冗長バンクを使用する例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、図7～9のメモリデバイスによって実装される冗長バンクを使用する例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、故障メインバンクおよび冗長バンクを有するメモリデバイスを動作させるための例示的な方法のフローチャートを示す。 本開示のいくつかの態様による、故障メインバンクおよび冗長バンクを有するメモリデバイスを動作させるための別の例示的な方法のフローチャートを示す。 本開示のいくつかの態様による、複数の平面を含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、メモリデバイス内の例示的な平面の概略図を示している。 本開示のいくつかの態様による、図14Aの平面における例示的なデータバスの概略図を示す。 本開示のいくつかの態様による、複数の第2レベルのメモリユニットおよびI/O回路を有する第1レベルのメモリユニットを含む例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、複数の平面およびI/O回路を有するダイを含む例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、複数の平面およびI/O回路を有するダイを含む別の例示的なメモリデバイスのブロック図を示す。 本開示のいくつかの態様による、図15Cのメモリデバイスにおける例示的なデータバスの概略図を示す。 本開示のいくつかの態様による、複数の平面および複数のI/O回路をそれぞれが含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、複数の平面および複数のI/O回路をそれぞれが含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、複数の平面および複数のI/O回路をそれぞれが含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、複数の平面および複数のI/O回路をそれぞれが含む例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、複数の書き込みサブアレイを有する書き込みマルチプレクサ(MUX)アレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、2つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、図18Aのメモリデバイスによって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、図18Aのメモリデバイスによって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、2つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する別の例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、3つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、図19Aのメモリデバイスによって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、図19Aのメモリデバイスによって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、複数の読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、2つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力に故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、図21Aメモリデバイスによって実装されるデータ出力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、2つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する別の例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、3つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力に故障メインバンク修復方式を実装する例示的なメモリデバイスの概略図を示す。 本開示のいくつかの態様による、図21Aのメモリデバイスによって実装されるデータ出力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、図21Aのメモリデバイスによって実装されるデータ出力における例示的な故障メインバンク修復方式を示す。 本開示のいくつかの態様による、故障メインバンク修復方式を実装するメモリデバイスを動作させるための例示的な方法のフローチャートを示す。
本開示は、添付の図面を参照して説明される。
特定の構成および配置が論じられているが、これは例示のみを目的として行われていることを理解されたい。したがって、本開示の範囲から逸脱することなく、他の構成および配置を使用することができる。また、本開示は、様々な他の用途にも使用することができる。本開示に記載された機能的および構造的特徴は、これらの組み合わせ、調整、および修正が本開示の範囲内にあるように、図面に具体的に示されていない方法で、互いに組み合わせ、調整、および修正することができる。
一般に、専門用語は、文脈における使用法から少なくとも部分的に理解することができる。例えば、本明細書で使用される「1つまたは複数」という用語は、少なくとも部分的に文脈に応じて、任意の機能、構造、または特徴を単数で説明するために使用することができ、または機能、構造、または特徴の組み合わせを複数で説明するために使用することができる。同様に、「a」、「an」、または「the」などの用語は、少なくとも部分的に文脈に応じて、単数の用法を伝えるか、または複数の用法を伝えると理解され得る。さらに、「に基づく」という用語は、排他的な要因のセットを伝えることを必ずしも意図するものではなく、代わりに、少なくとも部分的に文脈に応じて、必ずしも明示的に説明されていない追加の要因の存在を許容し得ると理解され得る。
メモリセルの数が増加し続けて、より大きな記憶容量に対する絶え間ない要求を満たすために、メモリデバイスの製造中にメモリセルが故障する可能性も増加する。故障メモリセルに対処する1つの方法は、メインメモリセル領域(例えば、メインバンク、別名メイン列またはメイングループ)のほかに冗長メモリセル領域(例えば、冗長バンク、別名冗長列または冗長グループ)を追加することである。各メモリデバイスについて、製造後テスト中に識別された不良メモリセル領域の数が制限を下回る場合(例えば、冗長メモリセル領域の数を超えない場合)、次に、メモリデバイスの動作時にデータの読み取りおよび書き込みのために、冗長メモリセル領域が故障メモリセル領域を置き換えることができるように、修復方式を採用することができる。
NANDフラッシュメモリデバイスなどの一部の既知のメモリデバイスは、物理的に分離された8つのメインメモリセル領域(メインバンクなど)に、またはそこから8個のデータ(例えば8バイト)を読み書きするための同時データ入出力(I/O)動作を実行できる。メインメモリセル領域には、同数の8つの冗長メモリセル領域(例えば、冗長バンク)がそれぞれ結合される。メインメモリセル領域が故障メインメモリセル領域として識別されると、対応する冗長メモリセル領域が、既知の修復方式に従って、データ入力および出力において故障メモリセル領域に置き換わる。しかし、このような修復方式と冗長バンク設計には様々な問題がある。例えば、多数の冗長バンクは、多くの場合それらのすべてが使用され得るとは限らないため、チップ領域を浪費し得る。比較的多数の冗長バンクも、修復方式の柔軟性に影響を与える可能性がある。また、各メインバンクおよびそれぞれの冗長バンクを結合するための追加のルーティング長により、データ線のスキューが増加し得る。
前述の問題の1つまたは複数に対処するには、本開示は、NANDフラッシュメモリデバイスなどのメモリデバイス内の故障メインバンクを処理するために、メインバンクよりも少数の冗長バンクを柔軟な修復方式とともに使用できる解決策を紹介する。本開示の特定の態様と一致して、入力または出力データが隣接するバンク(メインバンクまたは冗長バンクのいずれか)間でシフトできるように、マルチプレクサを使用して隣接するバンクを結合することができる。その結果、冗長バンクは特定のメインバンク専用ではなくなり、代わりに各メインバンクに結合することなく、故障メインバンクを置き換えることができる。したがって、冗長バンクの合計チップ領域、ならびに冗長バンク領域を浪費する可能性を大幅に削減できる。さらに、データシフトベースの修復方式により、各バンクが隣接するバンクのみに接続されるため、各データ線間のスキューも削減され得、データ線の配線長が短くなる。本明細書で開示される冗長バンク設計およびデータシフトベースの修復方式は、既知のアプローチと比較して少数の冗長バンクでも修復の柔軟性を高めることができる。
本開示の特定の態様と一致して、本明細書で開示されるデータシフトベースの修復方式は、メモリデバイスのダイレベル(または平面レベル)で実装することができる。データシフトベースの修復方式を実装するために使用されるI/O回路およびI/O制御ロジックは、ダイ内の複数の平面によって共有される(または平面内の複数の平面セクションによって共有される)ことができる。例えば、すべての平面の各平面セクションにI/O回路のインスタンスおよびI/O制御ロジックのインスタンスを実装する代わりに、I/O回路およびI/O制御ロジックをダイに実装し、ダイ内の異なる平面で共有できる。あるいは、I/O回路のインスタンスおよびI/O制御ロジックのインスタンスを各平面に実装し、それぞれの平面内の異なる平面セクションによって共有することができる。その結果、ダイの異なる平面(またはそれぞれの平面の異なる平面セクション)でI/O回路およびI/O制御ロジックが共有されるため、回路領域のオーバーヘッドを削減でき、データシフトベースの修復方式のタイミング制御の最適化をより容易に実装できる。
本開示の特定の態様と一致して、メモリデバイスにおける同時データ入力/出力のためのバンクの各グループは、複数のメインバンクおよび冗長バンクを含み得る。本明細書で開示されるI/O回路は、書き込みMUXアレイおよび読み取りMUXアレイを含み得、書き込みMUXアレイおよび読み取りMUXアレイの各々は、複数のサブアレイ(例えば、複数レベルのデータシフトサブ回路)を含む。この場合、バンクの各グループ内の冗長バンクは、同じグループ内の複数のメインバンクによって共有されるだけでなく、1つまたは複数の他のグループ内の故障メインバンクを置き換えるために、1つまたは複数の他のバンクのグループによっても共有され得る。したがって、冗長バンクの総チップ領域、ならびに冗長バンク領域を浪費する可能性をさらに削減することができる。
図1は、本開示のいくつかの態様による、メモリデバイスを有する例示的なシステム100のブロック図を示す。システム100は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲーム機、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実(VR)デバイス、引数現実(AR)デバイス、またはストレージを有する他の適切な電子デバイスとすることができる。図1に示すように、システム100は、ホスト108と、1つまたは複数のメモリデバイス104およびメモリコントローラ106を有するメモリシステム102とを含み得る。ホスト108は、中央処理装置(CPU)などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ(AP)などのシステムオンチップ(SoC)であり得る。ホスト108は、メモリデバイス104との間でデータを送信または受信するように構成することができる。
メモリデバイス104は、本開示で開示される任意のメモリデバイスであり得る。以下で詳細に開示されるように、NANDフラッシュメモリデバイスなどのメモリデバイス104は、メインバンクよりも少数の冗長バンクを含むことができ、メモリデバイス104の製造後テスト中に識別された故障メインバンクを処理するために、データ入力および出力動作で柔軟なデータシフトベースの修復方式を実装できる。
いくつかの実装によれば、メモリコントローラ106は、メモリデバイス104およびホスト108に結合され、メモリデバイス104を制御するように構成される。メモリコントローラ106は、メモリデバイス104に記憶されたデータを管理し、ホスト108と通信することができる。いくつかの実装では、メモリコントローラ106は、セキュアデジタル(SD)カード、コンパクトフラッシュ(登録商標)(CF)カード、ユニバーサルシリアルバス(USB)フラッシュドライブ、または、パソコン、デジタルカメラ、携帯電話などの電子機器で使用するその他のメディアのような低デューティサイクル環境で動作するように設計されている。いくつかの実装では、メモリコントローラ106は、高デューティサイクル環境SSDまたは、スマートフォン、タブレット、ラップトップコンピュータなどのモバイルデバイスおよびエンタープライズストレージアレイのデータストレージとして使用される組み込み型マルチメディアカード(eMMC)で動作するように設計されている。メモリコントローラ106は、読み取り、消去、およびプログラム動作などのメモリデバイス104の動作を制御するように構成することができる。メモリコントローラ106はまた、不良ブロック管理、ガベージコレクション、ロジックアドレスから物理アドレスへの変換、ウェアレベリング等を含むがこれらに限定されない、メモリデバイス104に記憶された、または記憶される予定のデータに関する様々な機能を管理するように構成することができる。いくつかの実装では、メモリコントローラ106は、メモリデバイス104から読み取られた、またはメモリデバイス104に書き込まれたデータに関してエラー訂正コード(ECC)を処理するようにさらに構成される。例えば、メモリデバイス104をフォーマットするなど、任意の他の適切な機能もメモリコントローラ106によって実行され得る。メモリコントローラ106は、特定の通信プロトコルに従って外部デバイス(例えば、ホスト108)と通信することができる。例えば、メモリコントローラ106は、USBプロトコル、MMCプロトコル、周辺構成要素の相互接続(PCI)プロトコル、PCI-express(PCI-E)プロトコル、アドバンスト・テクノロジー・アタッチメント(ATA)プロトコル、シリアルATAプロトコル、パラレルATAプロトコル、小型コンピュータ小型インターフェース(SCSI)プロトコル、強化された小型ディスクインターフェース(ESDI)プロトコル、統合ドライブ・エレクトロニクス(IDE)プロトコル、ファイアワイヤープロトコルなど様々なインターフェースプロトコルのうちの少なくとも1つを介して外部デバイスと通信することができる。
メモリコントローラ106および1つまたは複数のメモリデバイス104は、様々なタイプのストレージデバイスに統合することができ、例えば、ユニバーサルフラッシュストレージ(UFS)パッケージまたはeMMCパッケージなどの同じパッケージに含めることができる。すなわち、メモリシステム102は、様々なタイプの最終電子製品に実装およびパッケージ化することができる。図2Aに示す一例では、メモリコントローラ106および単一のメモリデバイス104は、メモリカード202に統合され得る。メモリカード202は、PCカード(PCMCIA、パーソナルコンピュータメモリカード国際協会)、CFカード、スマートメディア(SM)カード、メモリースティック、マルチメディアカード(MMC、RS-MMC、MMCmicro)、SDカード(SD、miniSD、microSD、SDHC)、UFSなどを含み得る。メモリカード202は、メモリカード202をホスト(例えば、図1のホスト108)に結合するメモリカードコネクタ204をさらに含むことができる。図2Bに示す別の例では、メモリコントローラ106および複数のメモリデバイス104は、SSD206に統合され得る。SSD206は、SSD206をホスト(例えば、図1のホスト108)に結合するSSDコネクタ208をさらに含むことができる。いくつかの実装では、SSD206の記憶容量および/または動作速度は、メモリカード202のものよりも大きい。
図3は、本開示のいくつかの態様による、周辺回路を含む例示的なメモリデバイス300の概略回路図を示す。メモリデバイス300は、図1のメモリデバイス104の一例であり得る。メモリデバイス300は、メモリセルアレイ301と、メモリセルアレイ301に結合された周辺回路302とを含み得る。メモリセルアレイ301は、メモリセル306がそれぞれ基板(図示せず)の上方に垂直に延びるNANDメモリストリング308のアレイの形態で提供されるNANDフラッシュメモリセルアレイとすることができる。いくつかの実装では、各NANDメモリストリング308は、直列に結合され、垂直に積み重ねられた複数のメモリセル306を含む。各メモリセル306は、メモリセル306の領域内に捕捉された電子の数に依存する、電圧または電荷などの連続的なアナログ値を保持することができる。各メモリセル306は、フローティングゲートトランジスタを含むフローティングゲートタイプのメモリセル、または電荷トラップトランジスタを含む電荷トラップタイプのメモリセルのいずれかであり得る。
いくつかの実装では、各メモリセル306は、2つの可能なメモリ状態を有し、したがって1ビットのデータを記憶できる単一レベルセル(SLC)である。例えば、第1メモリ状態「0」は電圧の第1範囲に対応することができ、第2メモリ状態「1」は電圧の第2範囲に対応することができる。いくつかの実装では、各メモリセル306は、4つを超えるメモリ状態で1ビットを超えるデータを記憶することができるマルチレベルセル(MLC)である。例えば、MLCはセルあたり2ビット、セルあたり3ビット(トリプルレベルセル(TLC)とも呼ばれる)、またはセルあたり4ビット(クワッドレベルセル(QLC)とも呼ばれる)を記憶できる。各MLCは、可能な公称記憶値の範囲を想定するようにプログラムできる。一例では、各MLCが2ビットのデータを記憶する場合、MLCは、3つの可能な公称記憶値のうちの1つをセルに書き込むことによって、消去された状態から3つの可能なプログラミングレベルのうちの1つを取るようにプログラムすることができる。第4公称記憶値は、消去された状態に使用できる。
図3に示すように、各NANDメモリストリング308は、そのソース端にソース選択ゲート(SSG)310を含み、そのドレイン端にドレイン選択ゲート(DSG)312を含むことができる。SSG310およびDSG312は、読み取りおよびプログラム動作中に、選択されたNANDメモリストリング308(アレイの列)をアクティブ化するように構成することができる。いくつかの実装では、同じブロック304内のNANDメモリストリング308のSSG310は、同じソース線(SL)314、例えば共通SLを介して、例えば接地に結合される。いくつかの実装によれば、各NANDメモリストリング308のDSG312は、出力バス(図示せず)を介してデータを読み書きできるそれぞれのビット線316に結合される。いくつかの実装では、各NANDメモリストリング308は、選択電圧(例えば、DSG312を有するトランジスタの閾値電圧以上)もしくは選択解除電圧(例えば、0V)を、1つまたは複数のDSG線313を介してそれぞれのDSG312に適用することによっておよび/または選択電圧(例えば、SSG310を有するトランジスタの閾値電圧を超える)もしくは選択解除電圧(例えば、0V)を、1つまたは複数のSSG線315を介してそれぞれのSSG310に適用することによって、選択または選択解除されるように構成される。
図3に示すように、NANDメモリストリング308は、複数のブロック304に編成することができ、各ブロックは共通ソース線314を有することができる。いくつかの実装では、各ブロック304は、消去動作の基本データ単位である。すなわち、同じブロック304上のすべてのメモリセル306が同時に消去される。隣接するNANDメモリストリング308のメモリセル306は、メモリセル306のどの行が読み取りおよびプログラム動作によって影響を受けるかを選択するワード線318を介して結合することができる。いくつかの実装では、各ワード線318は、プログラム動作の基本データ単位であるメモリセル306のページ320に結合される。ビット単位の1ページ320のサイズは、1ブロック304内のワード線318によって結合されたNANDメモリストリング308の数に関連し得る。各ワード線318は、それぞれのページ320内の各メモリセル306に複数の制御ゲート(ゲート電極)と、制御ゲートを結合するゲート線とを含むことができる。
周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313を介してメモリセルアレイ301に結合することができる。周辺回路302は、ビット線316、ワード線318、ソース線314、SSG線315、およびDSG線313を介して、各ターゲット・メモリ・セル306に、またはそこから電圧信号および/または電流信号を適用し、感知することにより、メモリセルアレイ301の動作を容易にするために、任意の適切なアナログ、デジタル、および混合信号回路を含むことができる。周辺回路302は、金属酸化物半導体(MOS)技術を使用して形成された様々なタイプの周辺回路を含むことができる。例えば、図4は、ページバッファ/感知増幅器404、列デコーダ/ビット線ドライバ406、I/O回路407、行デコーダ/ワード線ドライバ408、電圧発生器410、制御ロジック413、レジスタ414、インターフェース416、およびデータバス418を含むいくつかの例示的な周辺回路302を示す。制御ロジック413は、I/O回路407の動作を制御するように構成されたI/O制御ロジック412を含み得る。いくつかの例では、図4に示されていない追加の周辺回路も含まれ得ることが理解される。
ページバッファ/感知増幅器404は、制御ロジック413からの制御信号に従って、メモリセルアレイ301から、およびメモリセルアレイ301にデータを読み取り、かつプログラム(書き込み)するように構成することができる。一例では、ページバッファ/感知増幅器404は、メモリセルアレイ301の1つのページ320にプログラムされる1ページのプログラムデータ(書き込みデータ)を記憶することができる。別の例では、ページバッファ/感知増幅器404は、プログラム確認動作を実行して、選択されたワード線318に結合されたメモリセル306にデータが適切にプログラムされたことを確認することができる。さらに別の例では、ページバッファ/感知増幅器404は、メモリセル306に記憶されたデータビットを表すビット線316からの低電力信号を感知し、読み取り動作において小さな電圧スイングを認識可能なロジックレベルに増幅することもできる。
列デコーダ/ビット線ドライバ406は、制御ロジック413によって制御され、電圧発生器410から生成されたビット線電圧を適用することによって1つまたは複数のNANDメモリストリング308を選択するように構成することができる。I/O回路407は、ページバッファ/感知増幅器404および/または列デコーダ/ビット線ドライバ406に結合することができ、データバス418からのデータ入力をメモリセルアレイ301の所望のメモリセル領域(例えば、バンク)に向ける(経路指定する)ように構成され、ならびに所望のメモリセル領域からデータバス418にデータ出力を向けるように構成され得る。以下に詳細に説明するように、I/O回路407は、制御ロジック413(I/O制御ロジック412を含む)によって制御されるように、本明細書に開示される柔軟なデータシフトベースの修復方式を実装するために、書き込みマルチプレクサ(MUX)アレイおよび読み取りMUXアレイを含むことができる。
行デコーダ/ワード線ドライバ408は、制御ロジック413と、メモリセルアレイ301の選択ブロック304と、選択されたブロック304のワード線318とによって制御されるように構成することができる。行デコーダ/ワード線ドライバ408は、電圧発生器410から生成されたワード線電圧を使用して、選択されたワード線318を駆動するようにさらに構成することができる。電圧発生器410は、制御ロジック413によって制御され、メモリセルアレイ301に供給されるワード線電圧(例えば、読み取り電圧、プログラム電圧、パス電圧、ローカル電圧、および確認電圧)を生成するように構成することができる。
周辺回路302の一部として、制御ロジック413は、上述の他の周辺回路に結合され、他の周辺回路の動作を制御するように構成され得る。レジスタ414は、制御ロジック413に結合することができ、各周辺回路の動作を制御するためのステータス情報、コマンド動作コード(OPコード)、およびコマンドアドレスを記憶するためのステータスレジスタ、コマンドレジスタ、およびアドレスレジスタを含むことができる。インターフェース416は、制御ロジック413に結合され、ホスト(図示せず)から受信した制御コマンドをバッファリングし、制御ロジック413に中継し、制御ロジック413から受信したステータス情報をホストに中継する制御バッファとして機能することができる。インターフェース416はまた、データバス418を介してI/O回路407に結合され、データI/Oインターフェースおよびデータバッファとして機能することができ、ホスト(図示せず)から受信した書き込みデータをバッファリングしてI/O回路407に中継し、I/O回路407からの読み取りデータをホストに中継する。例えば、インターフェース416は、データバス418に結合されたデータI/O417を含み得る。
図5は、冗長バンクを使用して故障メインバンク修復方式を実装するメモリデバイス500のブロック図を示す。メモリデバイス500内のメモリセルアレイ301は、8つのメインバンク502(<0>…および<7>)のiセットと、8つの冗長バンク504(<0>…および<7>)のjセットとを含み、各メインバンク502は、それぞれのデータ線(L<0>・・・またはL<7>)を介してそれぞれの冗長バンク504に結合される。すなわち、各メインバンク502は、メインバンク502が製造後のテスト中に故障メインバンクとして識別された場合のバックアップとして専用の冗長バンク504を有する。メモリデバイス500は、8個のメインバンク502にそれぞれ8個のデータ(例えば、8バイト)を同時に入力または出力することができる。メモリデバイス500は、8つのメインバンク502のiセットと、8つの冗長バンク504のjセットとを含む。
メモリデバイス500の列デコーダ/ビット線ドライバ406は、8個のメインバンク502バンクのiセットにそれぞれ結合されたi個のメインデコーダ510と、8個の冗長バンク504のjセットにそれぞれ結合されたj個の冗長デコーダ511とを含む。メモリデバイス500の列デコーダ/ビット線ドライバ406はまた、i個のメインデコーダ510に結合されたメインプレデコーダ506と、j個の冗長デコーダ511に結合された冗長(RED)プレデコーダ508とを含む。メモリデバイス500のI/O制御ロジック412は、冗長有効信号(RED_EN)などの制御信号を介してメインプレデコーダ506および冗長プレデコーダ508を制御することにより、故障メインバンク修復方式を実装する。I/O制御ロジック412からの制御信号に基づいて、メインプリデコーダ506は、i個のメインデコーダ510のそれぞれに、選択/非選択信号(YSEL<0>…、YSEL<i>)を使用して、それぞれのメインバンクセット内の故障メインバンクである8つのメインバンク502のいずれかを無効にする。一方、I/O制御ロジック412からの制御信号に基づいて、冗長プリデコーダ508は、j個の冗長デコーダ511のそれぞれに、8個の冗長バンク504のいずれかを有効にさせ、これは、選択/選択解除信号(YREDSEL<0>…、およびYREDSEL<j>)を使用して、それぞれの冗長バンクセット内で、それぞれのビット線を介して対応する故障メインバンクに結合される。メモリデバイス500のページバッファ/感知増幅器404は、メインバンク502および冗長バンク504によって共有され、読み取りおよび書き込み動作を行う。
図6Aおよび図6Bは、図5のメモリデバイス500によって実装される冗長バンクを使用する故障メインバンク修復方式を示す。図6Aおよび図6Bは、8つの主バンク502の1つのセットおよび8つの冗長バンク504の1つのセットを示す。8つのメインバンク502は、バンク0低(B0_L)、バンク0高(B0_H)、バンク1低(B1_L)、バンク1高(B1_H)、バンク2低(B2_L)、バンク2高(B2_H)、バンク3低(B3_L)、およびバンク3高(B3_H)を含む。8つのメインバンク502は互いに分離されている。すなわち、1つのメインバンク502を対象とするデータは、データ線によって結合されていないため、別のメインバンク502に向け直しできない。代わりに、各メインバンク502は、それらの間のデータ線(例えば、図5のL<0>…、またはL<7>)を介してそれぞれの冗長バンク504(図6Aおよび図6Bに示すように、右側に隣接するもの)に結合される。
図6Aは、8つのメインバンク502のすべてが作業バンクである場合、すなわち製造後テストによって識別された故障メインバンクがない場合を示している。この場合、第1の8個のデータ(0、...、および7)は、それぞれ8つのメインバンク502に、またはそこから向けられ、一方、8つのすべての冗長バンク704は使用されない、すなわち、データなし(「x」とラベル付けされている)である。同様に、第2の8個のデータ(8...、および15)は、それぞれ8つのメインバンク502に、またはそこから向けられ、一方、8つの冗長バンク504はすべて未使用のまま、すなわちデータなしのままである(「x」とラベル付けされている)。
図6Bは、8つのメインバンク502のうちの1つが製造後テストによって識別された故障メインバンクである場合を示す。B2_Hが故障メインバンクである1つの例では、第1の8個のデータのうちの7個(0、1、2、3、4、6、および7)は、それぞれ7つの作業メインバンク502(B2_Hを除く)に、またはそこから向けられ、一方、データ(5)はB2_Hに、またはそこから向け直される。すなわち、故障メインバンクB2_Hは、専用のバックアップ(データの入出力用にB2_Hに結合された冗長バンク504)に置き換えられる。B0_Lが故障メインバンクである別の例では、第2の8個のデータのうちの7個(9...、および15)は、それぞれ7つの作業メインバンク502(B0_Lを除く)に、またはそこから向けられ、一方、データ(8)は、B0_Lに結合された冗長バンク504に、またはそこから向け直される。すなわち、故障メインバンクB0_Lは、専用のバックアップ(データの入出力用にB0_Lに結合された冗長バンク504)に置き換えられる。
上述のように、図5、図6A、および図6Bに示される冗長バンク設計および関連する修復方式は、様々な問題を抱えている。第1に、8個の冗長バンク504のうちの7個が浪費され、冗長バンク504のうちの1つだけが、1つの故障メインバンクを修復するために使用される。第2に、故障メインバンクは、事前に割り当てられた専用の冗長バンク504にしか置き換えできないため、修理方式は柔軟性に欠ける。第3に、各メインバンク502は、データ線を介してそれぞれの冗長バンク504に結合される必要があり、これにより、データ線のルーティング長およびデータ線のスキューが増加する。
これらの問題の1つまたは複数を克服するために、本開示は、より少ない数の冗長バンクおよび関連する柔軟なデータシフトベースの修復方式を有する改善された冗長バンク設計を提供する。本開示の範囲と一致して、メモリデバイスは、メモリセルのアレイ(例えば、図3および4のメモリセルアレイ301)、I/O回路(例えば、図4のI/O回路407)、および制御ロジック(例えば、図4のI/O制御ロジック412)を含むことができる。メモリセルのアレイには、N個のメインバンクおよびM個の冗長バンクを含めることができ、NおよびMはそれぞれ正の整数であり、NはMよりも大きい。すなわち、メモリセルのアレイは、メインバンクよりも少ない数の冗長バンクを有することができる。図5のメモリデバイス500と同様に、メモリセルのアレイは、N個のメインバンクの複数のセットならびにM個の冗長バンクの複数のセットを含み得ることが理解される。それにもかかわらず、Nは、メモリセルのアレイに同時に入力(書き込み/プログラム)および出力(読み取り)できるデータの数である。本明細書で使用される「バンク」という用語(「メインバンク」、「冗長バンク」、または「作業バンク」のいずれかの文脈で)は、N個の同時データのうちの1つが向けられるか、またはそこから向けられるメモリセル領域を指し得るということも理解される。バンクは、例えば、メモリセルのアレイ内のページ、ブロック、または平面の一部であり得る。
I/O回路は、N個のメインバンクおよびM個の冗長バンクに結合され、N個のデータをN個の作業バンクに、またはそこからそれぞれ向けるように構成することができる。いくつかの実装では、I/O回路は、N個のメインバンクおよびM個の冗長バンクの隣接するバンクの各対に結合されるため、I/O回路は、N個のデータのうちの1個のデータを、隣接するバンクの対のいずれかのバンクに、またはそこから向けるように構成される(例えば、以下の図7および図8を参照)。
いくつかの実装では、Mは1に等しい。すなわち、単一の冗長バンクを使用して、N個(2、3、4、5など)のメインバンクのセットを修復できる。これにより、冗長バンクのチップ領域および未使用の冗長バンクの無駄を大幅に削減できる。例えば、図7および図8は、本開示のいくつかの態様による、それぞれデータ入力およびデータ出力に冗長バンクを使用する故障メインバンク修復方式を実装する例示的なメモリデバイス700のブロック図を示す。メモリデバイス700は、図3および図4のメモリデバイス300の例であり得る。説明を簡単にするために、メモリデバイス300内の構成要素の詳細は、メモリデバイス700の説明において省略されてもよく、同様にメモリデバイス700に適用されてもよい。図7および図8に示すように、メモリデバイス700は、8つのメインバンク702(B0_L、B0_H、B1_L、B1_H、B2_L、B2_H、B3_L、およびB3_H)、および1つの冗長バンク704(RED)を有するメモリセルアレイ301を含むことができる。すなわち、メモリデバイス700において、Nは8に等しく、Mは1に等しい。換言すれば、メモリセルアレイ301は、いくつかの実装によれば、8つのメインバンク702および1つの冗長バンク704を含む9つのバンクを含む。
I/O回路407は、例えば、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406を介して、8つのメインバンク702および1つの冗長バンク704に結合することができる。図7に示すいくつかの実装では、データ入力(例えば、書き込み動作)において、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406は、8つのメインバンク702および1つの冗長バンク704にそれぞれ結合された9つのドライバ706を含む。図8に示すいくつかの実装では、データ出力(例えば、読み取り動作)において、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406は、8つのメインバンク702および1つの冗長バンク704にそれぞれ結合された9つの感知増幅器802を含む。
I/O回路407は、8個のデータを8個の作業バンクに、またはそこからそれぞれ向けるように構成することができる。図7に示すいくつかの実装では、データ入力において、I/O回路407は、8個の入力データ(例えば、書き込みデータ:gwd<7:0>、gwd<15:8>、gwd<23:16>、gwd<31:24>、gwd<39:32>、gwd<47):40>、gwd<55:48>、およびgwd<63:56>)を9つのバンクのうちの8つの作業バンク(すなわち、8つのメインバンク702および1つの冗長バンク704)、例えば、7つのメインバンク702および1つの冗長バンク704に向けるように構成される。図8に示すいくつかの実装では、データ出力において、I/O回路407は、9つのバンクのうちの8つのバンク、例えば、7つのメインバンク702および1つの冗長バンク704から、8個の出力データ(例えば、読み取りデータ:grd<7:0>、grd<15:8>、grd<23:16>、grd<31:24>、grd<39:32>、grd<47):40>、grd<55:48>、およびgrd<63:56>)を向けるように構成される。図7および図8に示すように、いくつかの実装では、I/O回路407は、隣接するバンクの各対に結合されるため、I/O回路407は、1つの書き込みデータ(gwd)を隣接するバンクの対のいずれかのバンクに向けるか、または1つの読み取りデータ(grd)を隣接するバンクの対のいずれかのバンクから向けるように構成される。隣接するバンクの対は、両方のメインバンク702、または1つのメインバンク702および1つの冗長バンク704のいずれかであり得る。いくつかの実装では、冗長バンク704は、I/O回路407を介して2つのメインバンク702に結合される。冗長バンク704は、図7および図8に示されるように、8つのメインバンク702の中間にあるI/O回路407によって、2つのメインバンク702(B1_HおよびB2_L)にそれぞれ結合されるが、いくつかの例では、冗長バンク704は、I/O回路407によって任意の2つのメインバンク702にそれぞれ結合されるか、または8つのメインバンク702の端で1つのメインバンク702(例えば、B0_LまたはB3_H)のみに結合されてもよいことが理解される。
I/O回路407は、1つまたは複数のMUXアレイで実装することができる。図7に示されるように、いくつかの実装において、メモリデバイス700のI/O回路407は、書き込みMUXアレイ707を含む。書き込みMUXアレイ707は、データ入力のために8つのメインバンク702および1つの冗長バンク704にそれぞれ結合された9つの書き込みMUX708のセットを含むことができる。各書き込みMUX708は、出力(Out)、2つの入力(AおよびB)、および選択ポート(S)を含むことができる。各書き込みMUX708の出力は、それぞれのバンク702または704に結合される。書き込みMUX708の選択ポートは、1つの入力(AまたはB)の選択を示す書き込み選択信号(red_en_b0_l_wt、...、red_en_b12_wt、...、またはred_en_b3_h_wt)を受信するように構成することができる。例えば、正バイアス書き込み選択信号、すなわち、書き込み選択信号が有効化されると、入力Bを選択することができる。
いくつかの実装では、両端で2つのメインバンク702(B0_LおよびB3_H)に結合された(すなわち、1つの別のメインバンク702のみに結合された)書き込みMUX708を除いて、それぞれのメインバンク702に結合された各書き込みMUX708は、2つのデータを入力するように構成された2つの入力を有し、それぞれ、それぞれのメインバンク702を対象とする1つの書き込みデータと、隣接するメインバンク702を対象とする別の書き込みデータを含む。例えば、B0_Hに結合された書き込みMUX708は、書き込みデータgwd<15:8>を入力するように構成された入力Aと、書き込みデータgwd<7:0>を入力するように構成された入力Bとを有することができる。
冗長バンク704に結合された書き込みMUX708に関しては、2つのデータを入力するように構成された2つの入力を有することができ、それぞれ、1つの隣接するメインバンク702を対象とする1つの書き込みデータ、および別の隣接するメインバンク702を対象とする別の書き込みデータを含む。例えば、REDに結合された書き込みMUX708は、書き込みデータgwd<31:24>を入力するように構成された入力Aと、書き込みデータgwd<39:32>を入力するように構成された入力Bとを有することができる。
端で2つのメインバンク702(B0_LおよびB3_H)に結合された書き込みMUX708に関して、その入力の1つは、それぞれのメインバンク702を対象とする書き込みデータの1つの部分を入力するように構成され得、その入力のうちの別の1つは、バンク故障によるデータ禁止を示す信号、例えばシステム電圧Vddを入力するように構成できる。その結果、各書き込みデータを隣接する2つのバンクの2つの入力に結合し、隣接する2つのバンクのいずれかの入力に入力することができる。
いくつかの実装では、図8に示されるように、メモリデバイス700のI/O回路407は、読み取りMUXアレイ807を含む。読み取りMUXアレイ807は、データ出力のために、8つのメインバンク702および1つの冗長バンク704に結合された8つの読み取りMUX804のセットを含み得る。各読み取りMUX804は、出力(Out)、2つの入力(AおよびB)、および選択ポート(S)を含むことができる。読み取りMUX804の選択ポートは、1つの入力(AまたはB)の選択を示す読み取り選択信号(red_en_b0_l_rd、...またはred_en_b3_h_rd)を受信するように構成することができる。例えば、正のバイアスの読み取り選択信号、すなわち読み取り選択信号が有効になると、入力Bが選択され得る。
いくつかの実装では、各読み取りMUX804は、2つの隣接するバンクに結合された2つの入力を有する。例えば、最も左の読み取りMUX804は、B0_Lに結合された入力Aと、B0_Hに結合された入力Bとを有することができる。中間読み取りMUX804は、B1_Hに結合された入力Aと、REDに結合された入力Bとを有することができる。換言すれば、両端の2つのメインバンク702(B0_LおよびB3_H)を除いて、各バンク702または704は、2つの読み取りMUX804の入力にそれぞれ結合することができる。各読み取りMUX804の出力は、それぞれの読み取り選択信号に基づいて、入力AまたはBのいずれかから1つのデータ、すなわち2つの隣接するバンクに記憶されたデータのいずれかを出力するように構成することができる。例えば、一番左の読み取りMUX804から出力される読み取りデータgwd<7:0>は、B0_LまたはB0_Hのいずれかからのものであり得、中間読み取りMUX804から出力される読み取りデータgwd<31:24>は、B1_HまたはREDのいずれかからのものであり得る。
図7および図8に関して上述したように、I/O回路407は、隣接するバンクの各対に結合され、隣接するバンクの各対のいずれかのバンクに、またはそこからデータを向けるように構成され得る。I/O回路407内の書き込みMUXアレイ707および読み取りMUXアレイ807の例示的な設計は、メモリデバイス700に関して上で説明され、これは8個のメインバンク702および1個の冗長バンク704を有するが、N個のメインバンクおよびM個の冗長バンクを有するメモリデバイスに同様の設計を一般に適用することができ、NおよびMはそれぞれ正の整数であり、NはMより大きい。メモリセルアレイ内の冗長バンクおよびI/O回路内のMUXアレイの設計に基づいて、柔軟なデータシフトベースの修復方式を実装できる。I/O制御ロジックは、I/O回路に結合され、N個のメインバンクのうちのK個の故障メインバンクを示すバンク故障情報に基づいて、N個のメインバンクおよびM個の冗長バンクからN個の作業バンクを決定するように構成され得る。N個の作業バンクには、M個の冗長バンクのうちのK個の冗長バンクを含めることができ、Kは、M以下の正の整数である。I/O制御ロジック412は、I/O回路を制御して、N個のデータのうちのK個のデータをそれぞれK個の冗長バンクに、またはそこから向けるようにさらに構成することができる。
例えば、図9に示すように、I/O制御ロジック412は、読み取り冗長有効ロジック902、書き込み冗長有効ロジック904、および作業バンクロジック906を含み得る。各ロジック902、904、または906は、マイクロプロセッサ、マイクロコントローラ(別名マイクロコントローラユニット(MCU))、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブルロジックデバイス(PLD)、ステートマシン、ゲートロジック、ディスクリートハードウェア回路、ならびに以下で詳細に説明する様々な機能を実行するように構成されたその他の適切なハードウェア、ファームウェア、および/またはソフトウェアにより実装され得る。いくつかの実装では、読み取り冗長有効ロジック902、書き込み冗長有効ロジック904、および作業バンクロジック906のうちの1つまたは複数がコンテント・アドレッサブル・メモリ(CAM)で実装される。
いくつかの実装では、作業バンクロジック906は、レジスタ414に結合され、メモリデバイス(例えば、メモリデバイス700)のメインバンクの1つまたは複数の故障メインバンク、例えば、N個のメインバンクのK個の故障メインバンクを示すバンク故障情報を取得するように構成されている。製造後のテスト中に、メモリデバイスから不良(機能しない)メモリセルが検出され得、少なくとも1つの不良メモリセルを含む各メインバンクが故障メインバンクとして識別され得る。いくつかの実装では、バンク故障情報は、メモリデバイスの故障メインバンクのそれぞれを示し、メモリデバイス、例えばレジスタ414に保存される。したがって、各メモリデバイスは、それ自体のバンク故障情報を有することができる。メモリデバイスを動作させる前に、作業バンクロジック906は、レジスタ414からバンク故障情報を取得し、データ入力および出力に使用できるメモリデバイスのN個の作業バンクを決定することができる。いくつかの実装によれば、作業バンクの数(N)は、同時入力/出力データの(N)個(例えば、メモリデバイス700内の8個)と同じである。すなわち、作業バンクロジック906は、N個の作業バンクがK個の冗長バンクおよびN-K個のメインバンクを含むことができるように、K個の故障メインバンクを同じ数(K)の冗長バンクに置き換えることができる。メモリデバイス700では、I/O制御ロジック412の作業バンクロジック906によって決定されるように、8つのメインバンク702のうちの1つの故障メインバンクを冗長バンク704と置き換えて、8つの作業バンクを形成することができる。
決定されたN個の作業バンクに基づいて、読み取り冗長有効ロジック902、書き込み冗長有効ロジック904は、I/O回路407を制御して、N個のデータのうちのK個のデータをそれぞれK個の冗長バンクに、またはそこから向けるように構成することができる。いくつかの実装では、データ入力の場合、書き込み冗長有効ロジック904は、I/O回路407の書き込みMUXアレイ707内の書き込みMUX708に結合され、書き込みMUX708に複数の書き込み選択信号905を提供するように構成される。例えば、書き込み冗長有効ロジック904は、I/O回路407の9つの書き込みMUX708に結合され、決定された8つの作業バンクに基づいて、9つの書き込み選択信号(例えば、red_en_b0_l_wt,...,red_en_b12_wt...,およびred_en_b3_h_wt))を9つの書き込みMUX708にそれぞれ提供するように構成される。いくつかの実装では、データ出力のために、読み取り冗長有効ロジック902は、I/O回路407の読み取りMUXアレイ807内の読み取りMUX804に結合され、読み取りMUX804に複数の読み取り選択信号903を提供するように構成される。例えば、読み取り冗長有効ロジック902は、8つの読み取りMUX804に結合され、決定された8つの作業バンクに基づいて、8つの読み取り選択信号(例えば、red_en_b0_l_rd、...、およびred_en_b3_h_rd))を8つの読み取りMUX804にそれぞれ提供するように構成される。いくつかの実装では、読み取り冗長有効ロジック902および書き込み冗長有効ロジック904はまた、それぞれ読み取りMUX804および書き込みMUX708のストローブクロックに同期信号を提供して、データおよび選択信号を整列させる。
各選択信号は、K個の故障メインバンクに基づいて有効化(例えば、正バイアス)または無効化(例えば、負バイアス)することができる。いくつかの実装では、隣接するバンクの対の第1バンクが、K個の故障メインバンクのうちの1つの故障メインバンクである場合、読み取り冗長有効ロジック902および書き込み冗長有効ロジック904は、I/O回路407を制御して、隣接するバンクの対の第2バンクに、またはそこからデータを向けるように構成される。すなわち、I/O制御ロジック412は、いくつかの実装によれば、バンク故障情報に基づいて隣接するバンクの各対の1つのバンクを選択し、I/O回路407を制御するように構成され、隣接するバンクの各対の選択されたバンクに、またはそこからデータを向ける。
ここで図7を参照すると、データ入力において、書き込み冗長有効ロジック904は、第1バンク(すなわち、故障メインバンク)に結合された第1書き込みMUX708を制御するように構成することができ、第1書き込みMUX708の入力Aからデータを入力し、データを第1バンクに出力することを禁止する。代わりに、書き込み冗長有効ロジック904は、第2バンク(例えば、メインバンク702または第1バンクに隣接する冗長バンク704)に結合された第2書き込みMUX708を制御して、第2の書き込みMUX708の入力Bからデータを入力し、データを第2のバンクに出力することを可能にする。すなわち、故障メインバンクを対象とするデータを書き込み冗長有効ロジック904によって制御されるように、故障メインバンクに結合された書き込みMUX708によって、メインバンク702または冗長バンク704のいずれかの隣接するバンクに向け直すことができる。データ入力が隣接するバンク間でシフトされるように、隣接するバンクの各対に同じ動作を適用することができる。
例えば、B0_Lが故障メインバンクであると仮定すると、書き込み冗長有効ロジック904は、red_en_b0_l_wtおよびred_en_b0_h_wtを有効にすることができるため、Vddは入力BからB0_Lに入力され、gwd<7:0>は入力BからB0_Hに向け直されて入力される。データ入力をシフトするために、書き込み冗長有効ロジック904は、red_en_b1_l_wtおよびred_en_b1_h_wtを有効にすることもできるため、gwd<15:8>は入力BからB1_Lに向け直されて入力され、gwd<23:16>は入力BからB1_Hに向け直されて入力される。書き込み冗長有効ロジック904は、gwd<31:24>が入力AからREDに向け直され、入力されるように、red_en_b12_wtをさらに無効にすることができる。すなわち、それに応じて入力データが故障メインバンクB0_Lから冗長バンクREDにシフトされてもよい。他のメインバンクB2_L、B2_H、B3_L、およびB3_Hについては、書き込み冗長有効ロジック904がred_en_b2_l_wt、red_en_b2_h_wt、red_en_b3_l_wt、およびred_en_b3_h_wtを無効にすることができるように、入力データシフトは必要とされないことがある。その結果、B2_L、B2_H、B3_L、およびB3_Hのそれぞれは依然として、データシフトなしで入力Aからデータを入力することができる。
ここで図8を参照すると、データ出力において、読み取り冗長有効ロジック902は、第1および第2バンク(すなわち、故障メインバンク、および故障メインバンクに隣接するメインバンク702または冗長バンク704)に結合された読み取りMUX804を制御するように構成することができ、第2バンク(例えば、故障メインバンクに隣接するメインバンク702または冗長バンク704)からのデータの出力を可能にする。すなわち、故障メインバンクを対象とするデータは、読み取り冗長有効ロジック902によって制御される読み取りMUX804によって、メインバンク702または冗長バンク704のいずれかの隣接するバンクから向け直すことができる。データ出力が隣接するバンク間でシフトされるように、隣接するバンクの各対に同じ動作を適用することができる。
例えば、B0_Lが故障メインバンクであると仮定すると、読み取り冗長有効ロジック902は、grd<7:0>が入力Bに結合されたB0_Hから向け直され、出力されるように、red_en_b0_1_rdを有効することができる。データ出力をシフトするために、読み取り冗長有効ロジック902は、red_en_b0_h_rd、red_en_b1_l_rd、およびred_en_b1_h_rdを有効にすることもできるため、grd<15:8>が入力Bに結合されたB1_Lから向け直され、出力され、grd<23:16>は入力Bに結合されたB1_Hから向け直され、出力され、grd<31:24>は入力Bに結合されたREDから向け直され、出力される。すなわち、それに応じて、出力データが故障メインバンクB0_Lから冗長バンクREDにシフトされ得る。他のメインバンクB2_L、B2_H、B3_L、およびB3_Hについては、出力データシフトは不要であり、読み取り冗長有効ロジック902は、red_en_b2_l_rd、red_en_b2_h_rd、red_en_b3_l_rd、およびred_en_b3_h_rdを無効にすることができる。その結果、データは依然として、データシフトなしで入力AからB2_L、B2_H、B3_L、およびB3_Hから出力され得る。
図10A～10Cは、本開示のいくつかの態様による、メモリデバイス700によって実装される冗長バンク704を使用する故障メインバンク修復方式のさらなる例を示す。図10Aは、8つのメインバンク702のすべてが作業バンクである場合、すなわち製造後テストによって識別された故障メインバンクがない場合を示している。この場合、第1の8個のデータ(0、...、および7)はそれぞれ8つのメインバンク702に、またはそこから向けられるが、冗長バンク704は使用され得ない、すなわち、データなし (「x」とラベル付け)。同様に、第2の8個のデータ(8...、および15)は、再び、8つのメインバンク702に、またはそこからそれぞれ向けられ、一方、冗長バンク704は未使用、すなわちデータなし(「x」とラベル付け)のままであり得る。
図10Bおよび図10Cは、8つのメインバンク702のうちの1つが製造後テストによって識別された故障メインバンクである場合を示す。図10Bに示すように、B2_Hが故障メインバンクである一例では、第1の8つのデータのうちの第1の4つ(1、2、3、および4)は、4つの対応する作業メインバンクB0_L、B0_H、B1_L、およびB1_Hに、またはそこからそれぞれ向けられ得る。これらは冗長バンク704によってB2_Hから分離されている。B2_Hを対象とするデータ(5)は、隣接する作業メインバンクB2_Lに向け直され、B2_Lを対象とするデータ(4)は、冗長バンク704に向け直され得る(左にシフトするデータ)。B2_Hは未使用になる可能性がある。すなわち、B2_Hと冗長バンク704との間でデータシフトが発生し得る。第1の8個のデータのうちの最後の2個(6および7)は、データシフトなしで、対応する2つの作業メインバンクB3_LおよびB3_Hに、またはそこからそれぞれ向けられ得る。B0_Lが故障メインバンクである別の例では、第2の8個のデータの第1の4個(8、9、10、および11)は、隣接する作業メインバンクB0_H、B1_L、およびB1_Hならびに冗長バンク704(データを右にシフト)に、またはそこからそれぞれ向け直すことができる。B0_Lは未使用になる可能性がある。すなわち、B0_Lと冗長バンク704の間でデータシフトが発生し得る。第2の8個のデータのうちの最後の4個(12、13、14、および15)は、データシフトなしで、対応する4つの作業メインバンクB2_L、B2_H、B3_L、およびB3_Hに、またはそこからそれぞれ向けられ得る。
図10Cに示されるように、B1_Lが故障メインバンクである一例では、第1の8個のデータのうちの第1の2つ(0および1)は、2つの対応する作業メインバンクB0_LおよびB0_Hに、またはそこからそれぞれ向けられ得る。第1の8個のデータのうちの次の2個(2および3)は、隣接する作業メインバンクB1_Hならびに冗長バンク704(右にシフトするデータ)に、またはそこからそれぞれ向け直され得る。B1_Lは未使用になる可能性がある。すなわち、B1_Lと冗長バンク704との間でデータシフトが発生し得る。第2の8個のデータのうちの最後の4個(4、5、6、および7)は、データシフトなしで、対応する4つの作業メインバンクB2_L、B2_H、B3_L、およびB3_Hに、またはそこからそれぞれ向けられ得る。B2_Lが故障メインバンクである別の例では、第2の8個のデータのうちの第1の4個(8、9、10、および11)は、対応する作業メインバンクB0_L、B0_H、B1_L、およびB1_Hに、またはそこから向けられ、冗長バンク704によってB2_Lから分離されている。B2_Lを対象とするデータ(12)は、冗長バンク704に、またはそこから向け直すことができ(データは左にシフトする)、B2_Lは未使用になる可能性がある。すなわち、B2_Lと冗長バンク704との間でデータシフトが発生し得る。第2の8個のデータのうちの最後の3個(13、14、および15)は、データシフトなしで、対応する3つの作業メインバンクB2_H、B3_L、およびB3_Hに、またはそこからそれぞれ向けられ得る。
図11は、本開示のいくつかの態様による、故障メインバンクおよび冗長バンクを有するメモリデバイスを動作させるための例示的な方法1100のフローチャートを示す。メモリデバイスは、本明細書に開示される任意の適切なメモリデバイスであり得る。方法1100は、I/O制御ロジック412によって実装され得る。方法1100に示される動作は網羅的なものではなく、図示された動作のいずれかの前、後、またはその間に他の動作も同様に実行できることが理解される。さらに、動作のいくつかは、同時に、または図11に示される順序とは異なる順序で実行されてもよい。
図11を参照すると、方法1100は動作1102で開始し、複数のメインバンクのうちの故障メインバンクを示すバンク故障情報が取得される。故障メインバンクは、メモリデバイスの製造後のテストによって識別できる。例えば、作業バンクロジック906は、メモリデバイスを動作させる前に、レジスタ414からバンク故障情報を取得することができる。
方法1100は、図11に示されるように、動作1104に進む。ここでは、バンク故障情報に基づいて、複数のメインバンクおよび冗長バンクから複数の作業バンクが決定される。複数の作業バンクは、冗長バンクを含むことができる。例えば、作業バンクロジック906は、冗長バンクおよび残りのメインバンクを含む作業バンクを決定することができる。
方法1100は、図11に示されるように、動作1106に進む。ここでは、バンク故障情報に基づいて、複数のバンクの隣接するバンクの各対の1つのバンクが選択される。いくつかの実装によれば、選択されたバンクは作業バンクである。例えば、作業バンクロジック906は、バンク故障情報に基づいて、隣接するバンクの各対の1つの作業バンクを選択することができる。
方法1100は、図11に示されるように、動作1108に進む。ここでは、隣接するバンクの各対の選択されたバンクへの、または選択されたバンクからデータを向けることが制御される。データを向けることを制御するには、いくつかの実装によれば、隣接するバンクの1つの対の第1バンクが故障メインバンクであると決定され、隣接するバンクの対の第2バンクに向けられ、またはそこからデータが向けられる。一例では、書き込み冗長有効ロジック904は、第1書き込みMUX708を制御して、データを第1バンクに出力することを禁止し、第2書き込みMUX708を制御して、データを第2バンクに出力できるようにすることができる。別の例では、読み取り冗長有効ロジック902は、読み取りMUX804を制御して、第2バンクからのデータの出力を可能にすることができる。
図12は、本開示のいくつかの態様による、故障メインバンクおよび冗長バンクを有するメモリデバイスを動作させるための別の例示的な方法1200のフローチャートを示す。メモリデバイスは、本明細書に開示される任意の適切なメモリデバイスであり得る。方法1200は、I/O制御ロジック412によって実装され得る。方法1200に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も同様に実行できることが理解される。さらに、動作のいくつかは、同時に、または図12に示される順序とは異なる順序で実行されてもよい。
図12を参照すると、方法1200は動作1202で始まり、ここでN個のメインバンクのうちのK個の故障メインバンクを示すバンク故障情報が取得される。Kは、N以下の正の整数にすることができる。K個の故障メインバンクは、メモリデバイスの製造後テストによって識別できる。例えば、作業バンクロジック906は、メモリデバイスを動作させる前に、レジスタ414からバンク故障情報を取得することができる。
方法1200は、図12に示すように、動作1204に進む。ここで、バンク故障情報に基づいて、N個のメインバンクおよびM個の冗長バンクからN個の作業バンクが決定される。N個の作業バンクは、M個の冗長バンクのうちのK個の冗長バンクを含むことができる。例えば、作業バンクロジック906は、K個の冗長バンクおよび残りのメインバンクを含むN個の作業バンクを決定することができる。いくつかの実装では、Mは1に等しく、1つの作業バンクが、バンク故障情報に基づいて、N個のメインバンクおよび冗長バンクの隣接するバンクの各対から選択される。
方法1200は、図12に示されるように、動作1206に進む。図12では、N個のデータのうちのK個のデータがそれぞれK個の冗長バンクに、またはそこから向けられる。いくつかの実装では、Mは1に等しく、K個のデータのうちの1個のデータは、N個のメインバンクおよび冗長バンクの隣接するバンクの各対の選択された作業バンクに、またはそこから向けられる。
図13は、本開示のいくつかの態様による、複数の平面1302を含む例示的なメモリデバイス1300の概略図を示す。複数の平面1302は、ダイ1301に含まれ得る。いくつかの実装では、平面1302は、読み取り動作、プログラム動作、または消去動作を実行する際に相互に独立し得る。例えば、各平面1302は、制御ロジック413からの読み取り制御信号の受信に応答して、独立して読み取り動作を実行するように構成され得る。いくつかの実装では、各平面1302は、読み取りおよびプログラムデータのローカルバッファリングをカバーし、動作を並行して処理できるため、動作速度が向上する。その独立した動作を可能にするために、各平面1302は、メモリセルアレイ301のブロック304のセットと、ページバッファ/感知増幅器404、列デコーダ/ビット線ドライバ406、および行デコーダ/ワード線ドライバ408などの周辺回路のセットとを含むことができる。
いくつかの他の実装では、平面1302は、読み取り動作、プログラム動作、または消去動作を連続して実行するように構成することができる。例えば、読み取り動作、プログラム動作、または消去動作は、制御ロジック413からの対応する制御信号の受信に応答して、複数の平面1302において1つずつ実行され得る。
図14Aは、本開示のいくつかの態様による、平面1302の例示的なレイアウトを示す。図14Bは、本開示のいくつかの態様による、図14Aの平面1302における例示的なデータバスの概略図を示す。いくつかの実装では、平面1302内のメモリセルは、複数のセクション(本明細書では平面セクションと呼ばれる)に分割することができる。平面1302は、複数の部分1406(本明細書ではページバッファ/感知増幅器部分1406と呼ぶ)に分割されたページバッファ/感知増幅器404を含むことができる。各ページバッファ/感知増幅器部分1406は、平面1302内の平面セクションに対応することができ、制御ロジック413からの制御信号に従って、平面セクション内のメモリセルからデータを読み取り、かつメモリセルにデータをプログラムする(書き込む)ように構成され得る。
図14Aに示すように、ページバッファ/感知増幅器404は、4つの物理的に分離された部分1406a、1406b、1406c、および1406d(例えば、4等分)を含む。部分の数は4つに限定されず、1よりも大きい任意の整数(例えば、2、3、4、5、6など)、例えば2等分であってもよいことが理解される。ページバッファ/感知増幅器404は、平面1302内のメモリセルから読み取られるか、またはメモリセルに書き込まれるデータの1つまたは複数のページを一時的に記憶(バッファリング)するための複数の記憶ユニット(例えば、ラッチ、キャッシュ、またはレジスタ)を含むことができる。いくつかの実装では、各部分1406a、1406b、1406c、または1406dは、同じサイズ、すなわち、ページバッファ/感知増幅器404の4分の1を有する。例えば、ページバッファ/感知増幅器404は、16Kバイトのデータを記憶することができ、各部分1406a、1406b、1406c、または1406dは、4Kバイトのデータを記憶することができる。
いくつかの実装では、グローバルデータバス1418は、各ページバッファ/感知増幅器部分1406a、1406b、1406c、または1406dにそれぞれ結合され得る。図14Aおよび図14Bを合わせて参照すると、グローバルデータバス1418は、各ジャンクション1401、1402、1404a、または1404bで分岐して、その分岐データバスを形成することができる。例えば、グローバルデータバス1418は、ジャンクション1401で2つの平面分岐データバス1403aおよび1403bに分岐し得る。平面分岐データバス1403aは、ジャンクション1402で2つのセクション分岐データバス1405aおよび1405bに分岐することができる。セクション分岐データバス1405aは、ジャンクション1404aで2つのセクションサブ分岐データバス1407aおよび1407bに分岐することができる。同様に、セクション分岐データバス1405bは、ジャンクション1404bで2つのセクションサブ分岐データバス1407cおよび1407dに分岐することができる。その結果、グローバルデータバス1418は、分岐データバス(例えば、1403a、1405a、1405b、1407a、1407b、1407c、および1407d)のうちの1つまたは複数を介してそれぞれのページバッファ/感知増幅器部分1406a、1406b、1406c、または1406dに結合され得る。
いくつかの実装では、平面1302は、複数の行デコーダ/ワード線ドライバ部分に分割することができる行デコーダ/ワード線ドライバ408を含むことができる。各行デコーダ/ワード線ドライバ部分は、平面1302内の平面セクションに対応することができ、制御ロジック413によって制御され、平面セクション内のメモリセルアレイ301のブロック304を選択し、選択されたブロック304のワード線318を選択するように構成することができる。
いくつかの実装では、平面1302は、複数の列デコーダ/ビット線ドライバ部分に分割できる列デコーダ/ビット線ドライバ406を含むことができる。各列デコーダ/ビット線ドライバ部分は、平面1302内の平面セクションに対応することができ、制御ロジック413によって制御され、電圧発生器410から生成されたビット線電圧を適用することによって平面セクション内の1つまたは複数のNANDメモリストリング308を選択するように構成され得る。
図15Aは、本開示のいくつかの態様による、複数の第2レベルのメモリユニットおよびI/O回路を有する第1レベルのメモリユニットを含む例示的なメモリデバイス1500のブロック図を示す。例えば、メモリデバイス1500は、第1レベルのメモリユニット1514を含むメモリセルのアレイを含み得る。第1レベルのメモリユニット1514は、第2レベルのメモリユニット1515aおよび1515bを含み得る。各第2レベルのメモリユニット1515aまたは1515bは、1つまたは複数のバンクのグループを含み得、バンクの各グループは、同時データ入力および/またはデータ出力のためのN個のメインバンクおよび冗長バンクを含む。
各第2レベルのメモリユニット1515aまたは1515bは、それぞれのページバッファ/感知増幅器404(またはそれぞれのページバッファ/感知増幅器部分1406)、それぞれの列デコーダ/ビット線ドライバ406(またはそれぞれの列デコーダ/ビット線ドライバ部分1506)、およびそれぞれの行デコーダ/ワード線ドライバ408(またはそれぞれの行デコーダ/ワード線ドライバ部分1504)に結合され得る。
図15Aに示されるように、第1レベルのメモリユニット1514は、I/O回路407、I/O制御ロジック412、およびレジスタ414を含み得る。I/O回路407およびI/O制御ロジック412は、第2レベルのメモリユニット1515aおよび1515bによって共有され得る。各第2レベルのメモリユニット1515aまたは1515bは、対応する第2レベルのメモリユニット1515aまたは1515bのバンク故障情報を記憶するように構成された1つまたは複数のそれぞれのレジスタ414に対応し得る。いくつかの実装では、I/O回路407、I/O制御ロジック412、およびレジスタ414のうちの1つまたは複数は、第1レベルのメモリユニット1514の外側(例えば、第1レベルのメモリユニット1514の周辺領域)に配置され得る。
いくつかの実装では、I/O回路407は、第1レベルのデータバス1510に結合され得る。第1レベルデータバス1510は、ジャンクション1511で分岐して、分岐データバス1512aおよび1512bを含む2つの分岐データバスを形成することができる。その結果、第1レベルデータバス1510および分岐データバス1512aまたは1512bを介して、I/O回路407をページバッファ/感知増幅器404(またはページバッファ/感知増幅器部分1406)、および第2レベルのメモリユニット1515aまたは1515b内の列デコーダ/ビット線ドライバ406(または列デコーダ/ビット線ドライバ部分1506)に結合することができる。I/O回路407は、第1レベルのデータバス1510および分岐データバス1512aまたは1512bをそれぞれ介して、第2レベルのメモリユニット1515aまたは1515b内のN個の作業バンクに、またはそこからN個のデータを向けるように構成され得る。
I/O制御ロジック412は、I/O回路407に結合され、N個のメインバンクのうちの故障メインバンクを示すバンク故障情報に基づいて、第2レベルのメモリユニット1515aまたは1515b内のN個のメインバンクおよび冗長バンクからN個の作業バンクを決定するように構成され得る。I/O制御ロジック412は、I/O回路407を制御して、N個のデータをN個の作業バンクに、またはそこからそれぞれ向けることができる。I/O制御ロジック412は、図9を参照して上述され、ここでは同様の説明は繰返さない。
いくつかの実装では、第1レベルのメモリユニット1514は、複数の平面を含むダイであり得、各第2レベルのメモリユニット1515aまたは1515bは、ダイ内の対応する平面であり得る。第1レベルデータバス1510は、ダイ内のグローバルデータバスであり得る。I/O回路407は、グローバルデータバスに結合することができ、対応する平面内のグローバルデータバスおよび1つまたは複数の分岐データバスを介して、それぞれ対応する平面内のN個の作業バンクに、またはそこからN個のデータを向けるように構成することができる。実施例は、図15B～図15Dを参照して示され、第1レベルのメモリユニット1514はダイであり、第2レベルのメモリユニット1515aまたは1515bは平面であり、第1レベルデータバス1510はグローバルデータバスであり、I/O回路407はグローバルデータバスに結合されている。
いくつかの実装では、第1レベルのメモリユニット1514は、複数の平面セクションを含む平面であり得、各第2レベルのメモリユニット1515aまたは1515bは、平面内の対応する平面セクションであり得る。第1レベルデータバス1510は、平面内の平面分岐データバスであり得る。I/O回路407は、平面分岐データバスに結合することができ、平面分岐データバスおよびセクション分岐データバスをそれぞれ介して、対応する平面セクション内のN個の作業バンクに、またはそこから、N個のデータを向けるように構成することができる。例は、図16Aを参照して示され、第1レベルのメモリユニット1514は平面であり、第2レベルのメモリユニット1515aまたは1515bは平面セクションであり、第1レベルデータバス1510は平面分岐データバスであり、I/O回路407は平面分岐データバスに結合されている。
いくつかの実装では、第1レベルのメモリユニット1514は、複数の平面セクションを含む平面であり得、各第2レベルのメモリユニット1515aまたは1515bは、平面内の対応する平面セクションであり得る。第1レベルデータバス1510は、平面内のセクション分岐データバスであり得る。I/O回路407は、セクション分岐データバスに結合され、セクション分岐データバスおよびセクションサブ分岐データバスを介して、それぞれ対応する平面セクション内のN個の作業バンクに、またはそこから、N個のデータを向けるように構成され得る。実施例は、図16Bおよび図16Dを参照して以下に示される。第1レベルのメモリユニット1514は平面であり、第2レベルのメモリユニット1515は平面セクションであり、第1レベルデータバス1510はセクション分岐データバスであり、I/O回路407はセクション分岐データバスに結合されている。
図15Bは、本開示のいくつかの態様による、複数の平面およびI/O回路(例えば、I/O回路407)を有するダイを含む例示的なメモリデバイス1530のブロック図を示す。ダイ(例えば、ダイ1301)は、複数の平面1302aおよび1302bを含み得る。メモリデバイス1530は、本明細書に開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。
いくつかの実装では、制御ロジック413は、グローバルデータバス1418を介してデータ入力および出力を制御するように構成されたグローバルI/O制御ロジックを含むことができる。例えば、制御ロジック413は、グローバルデータバス1418への、またはグローバルデータバス1418からのデータ入力/出力のバッファリングを制御することができ、入力/出力データに対して完全性チェックを実行することができる。いくつかの例では、レジスタ414も制御ロジック413内に含まれ得る。
I/O制御ロジック412およびI/O回路407は、平面1302aおよび1302bによって共有され得る。I/O回路407は、グローバルデータバス1418に結合され得る。グローバルデータバス1418は、ジャンクション1401で分岐して、平面分岐データバス1403aおよび1403bを形成することができる。I/O回路407は、グローバルデータバス1418および平面分岐データバス1403aまたは1403bをそれぞれ介して、平面1302aまたは1302b内のN個の作業バンクに、またはそこからN個のデータを向けるように構成され得る。
図15Cは、本開示のいくつかの態様による、複数の平面およびI/O回路(例えば、I/O回路407)を有するダイを含む別の例示的なメモリデバイス1550のブロック図を示す。図15Dは、本開示のいくつかの態様による、図15Cのメモリデバイス1550における例示的なデータバスの概略図を示す。図15C～図15Dのダイ(例えば、ダイ1301)は、複数の平面1302aおよび1302bを含むことができ、各平面1302aまたは1302bは、複数の平面セクション1502a、1502b、1502c、および1502dを含む。I/O制御ロジック412およびI/O回路407は、平面1302aおよび1302bによって共有され得る(例えば、各平面1302aまたは1302bの平面セクション1502a、1502b、1502c、および1502dによっても共有され得る)。メモリデバイス1550は、本明細書で開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。
図15C～図15Dに示されるように、I/O回路407は、グローバルデータバス1418に結合され得る。グローバルデータバス1418は、ジャンクション1401で分岐して、平面分岐データバス1403aおよび1403bを形成することができる。平面1302aに関して、平面分岐データバス1403aは、ジャンクション1402aで分岐して、セクション分岐データバス1405a、1405b、1405c、および1405dを形成することができる。その結果、I/O回路407は、平面1301aの各平面セクション1502a、1502b、1502c、または1502dに結合され、それぞれ、グローバルデータバス1418、平面分岐データバス1403a、およびセクション分岐データバス1405a、1405b、1405c、または1405dを介して各平面セクション1502a、1502b、1502c、または1502d内のN個の作業バンクに、またはそこからN個のデータを向けるように構成され得る。
平面1302bに関して、平面分岐データバス1403bは、ジャンクション1402bで分岐して、セクション分岐データバス1405e、1405f、および1405gを形成することができる。セクション分岐データバス1405gは、ジャンクション1404で分岐して、セクションサブ分岐データバス1407aおよび1407bを形成することができる。その結果、I/O回路407は、平面1302bの平面セクション1502aまたは1502bに結合され、それぞれ、グローバルデータバス1418、平面分岐データバス1403b、およびセクション分岐データバス1405eまたは1405fを介してN個のデータを平面セクション1502aまたは1502b内のN個の作業バンクに、またはそこから向けるように構成され得る。さらに、I/O回路407は、平面1302bの平面セクション1502cまたは1502dに結合することができ、グローバルデータバス1418、平面分岐データバス1403b、セクション分岐データバス1405g、およびセクションサブ分岐データバス1407aまたは1407bを介して、それぞれ平面セクション1502cまたは1502d内のN個の作業バンクに、またはそこからN個のデータを向けるように構成され得る。
図16A～図16Dは、本開示のいくつかの態様による、複数の平面および複数のI/O回路をそれぞれが含む例示的なメモリデバイス1610、1620、1630、および1640の概略図を示す。図16Aを参照すると、メモリデバイス1610は、本明細書に開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。図16Aでは、各平面1302aまたは1302bは、それぞれのI/O回路407aまたは407bを含むことができる。メモリデバイス1610は、複数の平面1302aおよび1302bによって共有される1つのI/O制御ロジック412を含むが、いくつかの実装では、各平面1302aまたは1302bは、(1)それぞれのI/O回路407aまたは407bに結合されたそれぞれのI/O制御ロジック412、(2)それぞれのI/O制御ロジック412に結合された1つまたは複数のそれぞれのレジスタ414を含み得る。
平面1302aに関して、I/O回路407a(平面1302aに存在する場合、それぞれのI/O制御ロジック412およびそれぞれのレジスタ414も同様)は、平面1302aの平面セクション1502a、1502b、1502c、および1502dによって共有され得る。I/O回路407aは、平面分岐データバス1403aに結合され得る。I/O回路407aは、平面1302aの各平面セクション1502a、1502b、1502c、または1502dに結合することができ、平面分岐データバス1403aおよびセクション分岐データバス1405a、1405b、1405c、または1405dを介して、それぞれ各平面セクション1502a、1502b、1502c、または1502d内のN個の作業バンクに、またはそれらからN個のデータを向けるように構成され得る。
平面1302bに関して、I/O回路407b(平面1302bに存在する場合、それぞれのI/O制御ロジック412およびそれぞれのレジスタ414も同様)は、平面1302bの平面セクション1502a、1502b、1502c、および1502dによって共有され得る。I/O回路407bは、平面分岐データバス1403bに結合され得る。I/O回路407bは、平面1302b内の平面セクション1502aまたは1502bに結合され、それぞれ、平面分岐データバス1403bおよびセクション分岐データバス1405eまたは1405fを介してN個のデータを平面セクション1502aまたは1502b内のN個の作業バンクに、またはそこから向けるように構成され得る。さらに、I/O回路407bは、平面1302bの平面セクション1502cまたは1502dに結合することができ、平面分岐データバス1403b、セクション分岐データバス1405g、およびセクションサブ分岐データバス1407aまたは1407bを介して、それぞれ、平面セクション1502cまたは1502d内のN個の作業バンクに、またはそれらからN個のデータを向けるように構成され得る。
図16Bを参照すると、メモリデバイス1620は、本明細書で開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。図16Bでは、平面1302aは、平面1302aの平面セクション1405a～1405dによって共有されるI/O回路407aを含み得る。平面1302bは、I/O回路407b、407c、および407dを含み得る。
平面1302bに関して、I/O回路407b(ならびに、平面1302bに存在する場合、それぞれのI/O制御ロジック412およびそれぞれのレジスタ414)は、平面1302bの平面セクション1502cおよび1502dによって共有され得る。I/O回路407bは、セクション分岐データバス1405gに結合され得る。I/O回路407bは、平面1302bの平面セクション1502cまたは1502dに結合され、それぞれ、セクション分岐データバス1405gおよびセクションサブ分岐データバス1407aまたは1407bを介してN個のデータを平面セクション1502cまたは1502d内のN個の作業バンクに、またはそこから向けるように構成され得る。I/O回路407cは、セクション分岐データバス1405fに結合され得る。I/O回路407cは、平面1302bの平面セクション1502bに結合され、セクション分岐データバス1405fを介して平面セクション1502b内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407dは、セクション分岐データバス1405eに結合され得る。I/O回路407dは、平面1302bの平面セクション1502aに結合され、セクション分岐データバス1405eを介して平面セクション1502a内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。
図16Cを参照すると、メモリデバイス1630は、本明細書に開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。平面1302aは、平面1302a内の平面セクション1502a、1502b、1502c、および1502dにそれぞれ対応するI/O回路407a、407b、407c、および407dを含み得る。I/O回路407aは、平面1302aの平面セクション1502aに結合され、セクション分岐データバス1405aを介して平面セクション1502a内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407bは、平面1302aの平面セクション1502bに結合され、セクション分岐データバス1405bを介して平面セクション1502b内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407cは、平面1302aの平面セクション1502cに結合され、セクション分岐データバス1405cを介して平面セクション1502c内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407dは、平面1302aの平面セクション1502dに結合され、セクション分岐データバス1405dを介して平面セクション1502d内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。
平面1302bは、平面1302b内の平面セクション1502a、1502b、1502c、および1502dにそれぞれ対応するI/O回路407e、407f、407g、および407hを含み得る。I/O回路407eは、平面1302bの平面セクション1502aに結合され、セクション分岐データバス1405eを介して平面セクション1502a内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407fは、平面1302bの平面セクション1502bに結合され、セクション分岐データバス1405fを介して平面セクション1502b内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。I/O回路407gは、平面1302bの平面セクション1502cに結合され、セクションサブ分岐データバス1407aをそれぞれ介して、平面セクション1502c内のN個の作業バンクに、またはそこからN個のデータを向けるように構成され得る。I/O回路407hは、平面1302bの平面セクション1502dに結合され、セクションサブ分岐データバス1407bを介して平面セクション1502d内のN個の作業バンクに、またはそこからN個のデータをそれぞれ向けるように構成され得る。
図16Dを参照すると、メモリデバイス1640は、本明細書に開示される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。図16Dでは、平面1302aは、平面1302aの平面セクション1502a、1502b、1502c、および1502dによって共有されるI/O回路407aを含み得る。平面1302bは、I/O回路407bおよび407cを含み得る。
平面1302bに関して、平面分岐データバス1403bは、ジャンクション1402bで分岐して、セクション分岐データバス1405eおよび1405fを形成することができる。セクション分岐データバス1405eは、ジャンクション1404aで分岐して、セクションサブ分岐データバス1407aおよび1407bを形成することができる。セクション分岐データバス1405fは、ジャンクション1404bで分岐して、セクションサブ分岐データバス1407cおよび1407dを形成することができる。I/O回路407b(ならびに、平面1302bに存在する場合、それぞれのI/O制御ロジック412およびそれぞれのレジスタ414)は、平面1302bの平面セクション1502aおよび1502bによって共有され得る。I/O回路407bは、セクション分岐データバス1405eに結合され得る。I/O回路407bは、平面1302bの平面セクション1502aまたは1502bに結合され、それぞれ、セクション分岐データバス1405eおよびセクションサブ分岐データバス1407aまたは1407bを介してN個のデータを平面セクション1502aまたは1502b内のN個の作業バンクに、またはそこから向けるように構成され得る。
I/O回路407c(ならびに、平面1302bに存在する場合、それぞれのI/O制御ロジック412およびそれぞれのレジスタ414)は、平面1302bの平面セクション1502cおよび1502dによって共有され得る。I/O回路407cは、セクション分岐データバス1405fに結合され得る。I/O回路407dは、平面1302bの平面セクション1502cまたは1502dに結合され、それぞれ、セクション分岐データバス1405fおよびセクションサブ分岐データバス1407cまたは1407dを介してN個のデータを平面セクション1502cまたは1502d内のN個の作業バンクに、またはそこから向けるように構成され得る。
図17は、本開示のいくつかの態様による、複数の書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイス1700の概略図を示す。メモリデバイス1700は、本明細書で説明される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。
いくつかの実装では、メモリデバイス1700は、バンクのP個のグループを含むメモリセルのアレイを含むことができ、ここで、Pは正の整数であり得る。バンクの各グループは、N個のメインバンク702(例えば、N=8)と同時データ入力/出力用の冗長バンク704とを含み、P個の冗長バンクがバンクのP個のグループに含まれ、共有される。I/O回路407は、例えば、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406(またはページバッファ/感知増幅器部分1406および列デコーダ/ビット線ドライバ部分1506)を介して、メモリデバイス1700内のバンクのP個のグループに結合することができる。図17に示すいくつかの実装では、データ入力(例えば、書き込み動作)において、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406(またはページバッファ/感知増幅器部分1406および列デコーダ/ビット線ドライバ部分1506)は、9個のドライバ706を含み得、バンクの各グループ内の8つのメインバンク702および1つの冗長バンク704にそれぞれ結合される。
I/O回路407は、データバス1701および配線セットを介してバンクの各グループ内のN個のメインバンク702および冗長バンク704にそれぞれ結合されたN+1個の出力を含み得る。配線のセットは、配線1702、1704、1706、1708、1710、1712、1714、1716、および1718を含み得る。例えば、I/O回路407の出力は、データバス1701のそれぞれのデータ線および配線のセット内のそれぞれのワイヤを介してそれぞれのバンクに結合することができる。
いくつかの実装では、I/O回路407は、図15Aに示すように、第1レベルのメモリユニット1514に配置され、複数の第2レベルのメモリユニット1515aおよび1515bによって共有され得る。データバス1701は、図15Aの第1レベルデータバス1510とすることができる。配線のセットは、N個のメインバンク702および冗長バンク704が配置される第2レベルのメモリユニット1515aまたは1515bに応じて、分岐データバス1512aまたは1512bを含み得る。
いくつかの実装では、I/O回路407は、ダイに配置され、複数の平面によって共有され得る(例えば、図15B～図15Dに示されるように)。例えば、データバス1701は、図15Bに示されるグローバルデータバス1418であり得る。配線のセットは、図15Bに示される平面分岐データバス1403aまたは1403bを含み得る。これは、N個のメインバンク702および冗長バンク704がどの平面に配置されているかに依存する。別の例では、データバス1701は、図15Cまたは図15Dに示されるグローバルデータバス1418であり得る。配線のセットは、図15Dに示される平面分岐データバス1403aまたは1403b、セクション分岐データバス1405a～1405g、およびセクションサブ分岐データバス1407aまたは1407bのうちの1つまたは複数を含み得、平面1302aまたは平面1302bのどのセクションにN個のメインバンク702および冗長バンク704が配置されているかに依存する。
いくつかの実装では、I/O回路407は平面に配置され、平面内の複数の平面セクションによって共有され得る。例えば、図17のI/O回路407は、図16AのI/O回路407aまたは407bとすることができる。また、データバス1701は、図16Aに示す平面分岐データバス1403aまたは1403bとすることができる。配線のセットは、図16Aに示されるセクション分岐データバス1405a～1405gおよび/またはセクションサブ分岐データバス1407aまたは1407bを含み得、平面1302aまたは平面1302bのどのセクションにN個のメインバンク702および冗長バンク704が配置されているかに依存する。別の例では、図17のI/O回路407bは、図16DのI/O回路407bとすることができる。データバス1701は、図16Dの平面1302b内のセクション分岐データバス1405eとすることができる。配線のセットは、図16Dに示されるセクションサブ分岐データバス1407aまたは1407bを含み得、N個のメインバンク702および冗長バンク704が配置される平面1302bの平面セクション1502aまたは1502bに依存する。さらに別の例では、図17のI/O回路407cは、図16DのI/O回路407cとすることができる。また、データバス1701は、図16Dの平面1302bのセクション分岐データバス1405fとすることができる。配線のセットは、図16Dに示されるセクションサブ分岐データバス1407cまたは1407dを含み得、N個のメインバンク702および冗長バンク704が、平面1302bのどの平面セクション1502cまたは1502dに配置されるかに依存する。
I/O回路407は、書き込みMUXアレイ707を含み得る。いくつかの実装では、書き込みMUXアレイ707は、直列に適用されるP個の書き込みサブアレイ1720(例えば、第1書き込みサブアレイ、第2書き込みサブアレイ、…、およびP番目の書き込みサブアレイ)を含み得る。各書き込みサブアレイ1720の様々な例示的な構造は、図18A、18D、および19Aを参照して以下でより詳細に説明される。
図18Aは、本開示のいくつかの態様による、2つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイス1800の概略図を示す。メモリデバイス1800は、本明細書で説明される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。いくつかの実装では、メモリデバイス1800は、P=2のバンクのP個のグループ、例えばグループ0およびグループ1を含むメモリセルのアレイを含み得る。バンクの各グループは、N個のメインバンク702(例えば、N=8)と同時データ入力/出力用の1個の冗長バンク704とを含むことができ、したがって、2個の冗長バンク704が2個のバンクのグループに含まれて共有される。
図18Aに示すいくつかの実装では、I/O回路407の書き込みMUXアレイ707は、第1書き込みサブアレイ1720aおよび第2書き込みサブアレイ1720bを含み得る。各書き込みサブアレイ1720aまたは1720bは、冗長書き込みMUX1881およびN個のメイン書き込みMUX1880(例えば、N=8)を含み得る。冗長書き込みMUX1881は、各書き込みサブアレイ1720aまたは1720b内のN個のメイン書き込みMUX1880の間に配置され得る。各メイン書き込みMUX1880および各冗長書き込みMUX1881は、それぞれ、第1入力A、第2入力B、選択ポートS、および出力Outを含み得る。第2書き込みサブアレイ1720b内の冗長書き込みMUX1881は、第1冗長入力Cをさらに含み得るが、第1書き込みサブアレイ1720a内の冗長書き込みMUX1881は冗長入力を含まない。
いくつかの実装では、第1書き込みサブアレイ1720aおよび第2書き込みサブアレイ1720bのそれぞれは、図7に示される書き込みMUXアレイ707と同様の構造を有し得る。しかし、第2書き込みサブアレイ1720bの冗長書き込みMUX1881は、第1冗長入力Cをさらに含むことができるが、図7の書き込みMUXアレイ707の書き込みMUXは冗長入力を含まない。いくつかの実装では、図7の書き込みMUXアレイ707の2つのインスタンスを直列にカスケード接続し、それを変更して、2つの書き込みサブアレイ1720aおよび1720bを有する図18Aの書き込みMUXアレイ707を形成することができる。一般に、図7の書き込みMUXアレイ707のP個のインスタンスは、直列にカスケード接続し、それを変更して、P個の書き込みサブアレイを有する書き込みMUXアレイを形成することができる。
第1書き込みサブアレイ1720aに関して、各メイン書き込みMUX1880の出力は、対応する信号線(例えば、1811、1812、1813、1814、1816、1817、1818、または1819)を介して、第2書き込みサブアレイ1720b内の対応するメイン書き込みMUX1880の第1入力Aに結合される。第1書き込みサブアレイ1720a内の冗長書き込みMUX1881の出力は、信号線1815を介して、第2書き込みサブアレイ1720b内の冗長書き込みMUX1881の冗長入力Cに結合される。第1書き込みサブアレイ1720a内の各メイン書き込みMUX1880の第1入力Aは、対応するI/Oデータ線(例えば、1801、1802、1803、1804、1806、1807、1808、または1809)に結合され、対応するI/Oデータ線から対応するデータを受信するように構成される。
第2書き込みサブアレイ1720bに関して、N個のメイン書き込みMUX1880および冗長書き込みMUX1881の出力は、信号線1821、1822、1823、1824、1825、1826、1827、1828、および1829を介して、それぞれバンクの対応するグループ内のN個のメインバンク702および冗長バンク704に結合される。
各書き込みサブアレイ1720aまたは1720bに関して、冗長書き込みMUX1881の第1入力Aおよび第2入力Bは、同じ書き込みサブアレイ内の2つの隣接するメイン書き込みMUX1880の第1入力Aにそれぞれ結合される。各書き込みサブアレイ1720aまたは1720b内の各メイン書き込みMUX1880の第2入力Bは、同じ書き込みサブアレイ内の隣接するメイン書き込みMUX1880のVdd信号線または第1入力Aに結合される。Vdd信号線は、システム電圧Vddを受け取るように構成され得る。例えば、各書き込みサブアレイ1720aまたは1720bの左端または右端に位置する各メイン書き込みMUX1880について、それぞれのメイン書き込みMUX1880の第2入力BがVdd信号線に結合される。冗長書き込みMUX1881(左端のメイン書き込みMUXではない)の左側の各メイン書き込みMUX1880に対して、それぞれのメイン書き込みMUX1880の第2入力Bは、その左側で隣接するメイン書き込みMUX1880の第1入力Aに結合される。冗長書き込みMUX1881(右端のメイン書き込みMUXではない)の右側の各メイン書き込みMUX1880に対して、それぞれのメイン書き込みMUX1880の第2入力Bは、その右側で隣接するメイン書き込みMUX1880の第1入力Aに結合される。
各メイン書き込みMUX1880の選択ポートSは、1つの入力(AまたはB)の選択を示す書き込み選択信号を受信するように構成することができる。例えば、各メイン書き込みMUX1880の正バイアス書き込み選択信号、すなわち、書き込み選択信号が有効化されると、第2入力Bを選択することができる。各メイン書き込みMUX1880の負バイアス書き込み選択信号、すなわち、書き込み選択信号が無効化されると、第1入力Aを選択することができる。いくつかの実装では、第1書き込みサブアレイ1720a内のそれぞれのメイン書き込みMUX1880の書き込み選択信号は、red1_en_b0_l_wt、red1_en_b0_h_wt、red1_en_b1_l_wt、red1_en_b1_h_wt、red1_en_b2_l_wt、red1_en_b2_h_wt、red1_en_b3_b3_l_wt、またはred1_en_b3_b3_h_wtであり得る。第2書き込みサブアレイ1720b内のそれぞれのメイン書き込みMUX1880に対する書き込み選択信号は、red2_en_b0_l_wt、red2_en_b0_h_wt、red2_en_b1_l_wt、red2_en_b1_h_wt、red2_en_b2_l_wt、red2_en_b2_h_wt、red2_en_b3_l_en_wt、またはred2_en_b3_h_wtであり得る。
各冗長書き込みMUX1880の選択ポートSは、1つの入力(A、B、C、または任意の他の利用可能な冗長入力)の選択を示す書き込み選択信号を受信するように構成することができる。例えば、書き込み選択信号の第1レベル(書き込み選択信号が無効であることを示す)は、第1入力Aを選択することができ、書き込み選択信号の第2レベルは第2入力Bを選択し、書き込み選択信号の第3レベルは第1冗長入力Cを選択でき、以下同様である。いくつかの実装では、第1書き込みサブアレイ1720a内の冗長書き込みMUX1881の書き込み選択信号は、red1_en_b12_wtとすることができる。第2書き込みサブアレイ1720b内の冗長書き込みMUX1881の書き込み選択信号は、red2_en_b12_wtとすることができる。
いくつかの実装では、各メイン書き込みMUX1880または冗長書き込みMUX1881は、メモリ機能を備えた保持ユニットとして構成され得る。保持ユニットは、以前の出力信号を一時的に記憶し、現在の入力が何であるかに関係なく、現在のクロックサイクルで以前の出力信号を出力し続けるように構成され得る。例えば、書き込み選択信号は、特定の電圧レベルまたは電流レベル(本明細書では保持レベルと呼ばれる)を有するように構成され得るため、メイン書き込みMUX1880または冗長書き込みMUX1881は、保持レベルを有する書き込み選択信号の受信に応答して保持ユニットになることができる。保持ユニットの例示的な用途については、図18B～図18Cおよび図19B～図19Cを参照して以下に説明する。
図18B～18Cは、本開示のいくつかの態様による、図18Aのメモリデバイス1800によって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。図18Bを参照すると、グループ0およびグループ1に合計2つの故障メインバンクが含まれると仮定する。表1856に示されるように、2つの故障メインバンクはグループ0に分散され得る(例えば、グループ0のB0_LおよびB0_Hは故障メインバンクである)。図18Bは、図9および図18Aを組み合わせて参照して本明細書で説明される。
いくつかの実装では、I/O制御ロジック412の作業バンクロジック906は、レジスタ414に結合され、グループ0から2つの故障メインバンクを示すバンク故障情報を取得するように構成される。作業バンクロジック906は、データ入力および出力に使用できるグループ0およびグループ1から2×N個の作業バンクを決定することができる。すなわち、作業バンクロジック906は、2×Nの作業バンクがグループ0およびグループ1からの2つの冗長バンクおよび2×N-2メインバンクを含むことができるように、2つの故障メインバンクを同じ数の冗長バンクに置き換えることができる。
決定された2×N個の作業バンクに基づいて、書き込み冗長有効ロジック904は、I/O回路407を制御して、2×N個のデータを2×N個の作業バンクにそれぞれ向けるように構成することができる。例えば、書き込み冗長有効ロジック904は、各書き込みサブアレイ1720aまたは1720bの各メイン書き込みMUX1880および各冗長書き込みMUX1881に結合される。書き込み冗長有効ロジック904は、決定された2×N個の作業バンクに基づいて、各書き込みサブアレイ1720aまたは1720b内のメイン書き込みMUX1880および冗長書き込みMUX1881に複数の書き込み選択信号903を提供するように構成される。
(0,0)、(0,1)、…、および(0,7)(N=8)を含む第1N個のデータが、グループ0のN個のメインバンクに記憶されることを意図し、(1,0)、(1,1)、…、および(1,7)を含む第2N個のデータは、グループ1のN個のメインバンクに記憶されることを意図していると仮定する。図18Bのデータ書き込み順序は、グループ0からグループ1までである。表1850の第1行は、第1N個のデータがクロック信号0(clk0)でI/O信号線1801～1804および1806～1809にそれぞれロードされることを示す。表1850の第2行はまた、第2N個のデータがクロック信号1(clk1)でI/O信号線1801～1804および1806～1809にそれぞれロードされることを示す。
最初に、clk0で、第1N個のデータ(0,0)、(0,1)、…、および(0,7)が、表1850の第1行に示されるように、I/O信号線1801～1804および1806～1809を介して、それぞれ、第1書き込みサブアレイ1720aのメイン書き込みMUX1880に入力される。
clk1において、グループ0のB0_Lは故障メインバンクであるため、書き込み冗長有効ロジック904は、red1_en_b0_l_wt、…、およびred1_en_b1_h_wtを有効にすることができ,第1書き込みサブアレイ1720a内の冗長書き込みMUX1881の左側の各メイン書き込みMUX1880が、第2入力Bからデータを入力して、1バンクの右データシフトを達成できるようにする。すなわち、データ(0,0)、(0,1)、および(0,2)は、表1852の第1行に示されるように第1書き込みサブアレイ1720aによって1バンクだけ右にシフトされ、信号線1812～1814によってそれぞれ出力される。表1852の第1行に示されるように、(0,3)が第1書き込みサブアレイ1720aの冗長書き込みMUX1881に向け直され、信号線1815によって出力されるように、書き込み冗長有効ロジック904はさらに、red1_en_b12_wtを無効にすることができる。その結果、各データ(0,0)、(0,1)、(0,2)、または(0,3)は、clk1で第1書き込みサブアレイ1720aによって1バンクだけ右にシフトされる。他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは必要ない場合があり、書き込み冗長有効化ロジック904がred1_en_b2_l_wt、red1_en_b2_h_wt、red1_en_b3_l_wt、およびred1_en_b3_h_wtを無効にできるようになる。次に、冗長書き込みMUX1881の右側の各メイン書き込みMUX1880は、データシフトなしで第1入力Aからデータを入力することができ、それぞれ、表1852の第1行に示されているようにデータ(0,4)、(0,5)、(0,6)、および(0,7)は、信号線1816～1819を介して第1書き込みサブアレイ1720aによって出力される。その結果、clk1では、第1N個のデータ(0,0)、(0,1)、(0,2)、(0,3)、(0,4)、(0,5)、(0、6)、および(0、7)は、それぞれ信号1812～1819を介して第2書き込みサブアレイ1720bに入力される。例えば、clk1において、データ(0,3)は、信号線1815を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに入力される。
また、clk1において、第2N個のデータ(1,0)、(1,1)、…、および(1,7)は、表1850の2行目に示されているようにI/O信号線1801～1804および1806～1809を介して、第1書き込みサブアレイ1720aのメイン書き込みMUX1880にそれぞれ入力される。
クロック信号2(clk2)において、グループ0のB0_Hも故障メインバンクであるため、書き込み冗長有効ロジック904は、red2_en_b0_h_wt、red2_en_b1_l_wt、およびred2_en_b1_h_wtを有効にすることができ、第2書き込みサブアレイ1720bの冗長書き込みMUX1881の左側の対応するメイン書き込みMUX1880が、第2入力Bからデータ(0,0)および(0,1)を入力して、1バンクの右データシフトを達成することができるようになる。すなわち、表1854の1行目に示すように、データ(0,0)および(0,1)は、再び1バンク分右シフトされ、信号線1823および1824からそれぞれ出力される。書き込み冗長有効化ロジック904はさらに、red2_en_b12_wtを無効にすることができ、表1854の第1行に示されるように、データ(0,2)が第1入力Aから第2書き込みサブアレイ1720bの冗長書き込みMUX1881に向け直され、信号線1825によって出力されるようになる。結果として、表1854の第1行に示されるように、clk2において、各データ(0,0)、(0,1)、または(0,2)は、第2書き込みサブアレイ1720bによって1バンクだけ右にシフトされる。他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは必要ない場合があり、データ(0,4)、(0,5)、(0,6)および(0,7)は、表1854の第1行に示されるように、信号線1826～1829を介してデータシフトなしで第2書き込みサブアレイ1720bによってそれぞれ出力される。その結果、clk2で、第1N個のデータからデータ(0,0)、(0,1)、(0,2)、(0,4)、(0,5)、(0,6)、および(0,7)は、信号線1823～1829を介してグループ0の7つの作業バンクにそれぞれ出力される。すなわち、第1N個のデータからデータ(0,0)、(0,1)、(0,2)、(0,4)、(0,5)、(0,6)、および(0,7)は、1856の2行目に示すように、グループ0の7つの作業バンクに記憶される。
また、clk2において、第2N個のデータ(1,0)、(1,1)、…、および(1,7)が、表1852の2行目に示されているように、信号線1811～1814および1816～1819を介したデータシフトなしで、それぞれ第1書き込みサブアレイ1720aから出力される。書き込み冗長有効ロジック904は、第1書き込みサブアレイ1720aの冗長書き込みMUX1881に対して保持レベルを有する書き込み選択信号(例えば、保持レベルを有するred1_en_b12_wt)を生成できるため、第1書き込みサブアレイ1720aの冗長書き込みMUX1881が現在の入力に関係なく、以前の出力信号を保持する保持ユニットとして構成されている。したがって、第1書き込みサブアレイ1720aの冗長書き込みMUX1881は、表1852の第2行に示されるように、clk2(例えば、clk1と同じ)で信号線1815を介して依然としてデータ(0、3)を出力し得る。すなわち、データ(0、3)は、信号線1815を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに依然として入力される(例えば、clk1と同じ)。したがって、表1852の第2行に示すように、clk2において、第2N個のデータが第1N個のデータからのデータ(0,3)と結合され、第2書き込みサブアレイ1720bにそれぞれ入力される。
クロック信号3(clk3)で、第2N個のデータ(1,0)、(1,1)、…、および(1,7)が表1854の2行目に示すように、それぞれ信号線1821～1824および1826～1829を介したデータシフトなしで第2書き込みサブアレイ1720bによって出力される。書き込み冗長有効化ロジック904はさらに、red2_en_b12_wtを第3レベルまで有効化することができ、表1854の第2行に示すように、第2書き込みサブアレイ1720bの冗長書き込みMUX1881が冗長入力Cからの出力を選択し、信号線1825を介してデータ(0,3)を出力するようになる。すなわち、clk3で、表1856の第1行に示されるように、第2N個のデータ(1,0)、(1,1)、…、および(1,7)が出力され、グループ1のN個のメインバンクに記憶され、第1N個のデータからデータ(0、3)は、グループ1の冗長バンクに出力され、記憶される。
図18Cを参照すると、表1866(図18Bの表1856と同じ)に示すように、グループ0のB0_LおよびB0_Hが故障メインバンクであると仮定する。図18Bと同様に、(0,0)、(0,1)、…、および(0,7)(N=8)を含む第1N個のデータは、グループ0のN個のメインバンクに記憶されることを意図しており、(1,0)、(1,1)、…、および(1,7)を含む第2N個のデータは、グループ1のN個のメインバンクに記憶されることを意図している。図18Bと図18Cとの違いは、図18Bのデータ書き込み順序はグループ0からグループ1であり、一方、図18Cのデータ書き込み順序はグループ1からグループ0であることを含む。図18Cは、図9および図18Aを組み合わせて参照して本明細書で説明される。
図18Cの表1860の1行目は、第2N個のデータ(1,0)、(1,1)、…、および(1,7)が、clk0で図18AのI/O信号線1801～1804および1806～1809にそれぞれロードされることを示す。すなわち、clk0において、第2N個のデータは、I/O信号線1801～1804および1806～1809を介して、第1書き込みサブアレイ1720aのメイン書き込みMUX1880にそれぞれ入力される。
clk1では、グループ1に故障メインバンクがないため、第2N個のデータ(1,0)、(1,1)、…、および(1,7)は、表1862の第1行に示すように、信号線1811～1814および1816～1819を介してデータシフトなしで第1書き込みサブアレイ1720aからそれぞれ出力される。
また、clk1では、第1N個のデータ(0,0)、(0,1)、…、および(0,7)がそれぞれI/O信号線1801～1804および1806～1809にロードされる。すなわち、clk1において、第1N個のデータは、I/O信号線1801～1804および1806～1809を介して、第1書き込みサブアレイ1720aのメイン書き込みMUX1880にそれぞれ入力される。
clk2では、clk1で第2書き込みサブアレイ1720bに既に入力されている第2N個のデータ(1,0)、(1,1)、…、および(1,7)が、第2書き込みサブアレイ1720bによってまだ処理されていない可能性がある。グループ0のB0_LおよびB0_Hは故障メインバンクであるため、第1N個のデータからのデータを待つために、第2書き込みサブアレイ1720bに第2N個のデータが入力され続け、これにより、グループ1のメインバンクに第2N個のデータを書き込むと同時に、第1N個のデータからのデータをグループ1の冗長バンクに書き込むことができる。
具体的には、clk2において、書き込み冗長有効ロジック904は、第1書き込みサブアレイ1720aの各メイン書き込みMUX1880に対して保持レベルを有する書き込み選択信号を生成することができるため、第1書き込みサブアレイ1720aの各メイン書き込みMUX1880は、現在の入力に関係なくclk1の以前の出力信号を保持するための保持ユニットとして構成される。すなわち、clk2において、第2N個のデータ(1,0)、(1,1)、…、および(1,7)は、表1862の2行目に示すように、信号線1811～1814および1816～1819を介したデータシフトなしに第1書き込みサブアレイ1720aのN個のメイン書き込みMUX1880から依然としてそれぞれ出力される。一方、書き込み冗長有効ロジック904は、第1書き込みサブアレイ1720aの冗長書き込みMUX1881に対して第1レベルを有する書き込み選択信号を生成することができる(例えば、書き込み冗長有効ロジック904は、冗長書き込みMUX1881に対してred1_en_b12_wtを無効にすることができる)ため、第1N個のデータからのデータ(0,3)は、表1862の2行目に示されているようにその入力Aから第1書き込みサブアレイ1720aの冗長書き込みMUX1881に向け直され、信号線1815によって出力される(1バンクの右データシフトを伴う)。この場合、clk2では、第1N個のデータからのデータ(0,3)だけでなく、第2N個のデータ(1,0)、(1,1)、…、および(1,7)も結合され、それぞれ信号線1811～1819を介して第2書き込みサブアレイ1720bに入力される。
また、clk2において、第1N個のデータ(0,0)、(0,1)、…、ならびに(0,7)は、第1書き込みサブアレイ1720aのメイン書き込みMUX1880によって処理されない(しかし、データ(0,3)は、上述のように、第1書き込みサブアレイ1720aの冗長書き込みMUX1881によって処理される)。表1860の第3行に示されるように、第1N個のデータは、I/O信号線1801～1804および1806～1809にそれぞれロードされる。
clk3では、第2N個のデータ(1,0)、(1,1)、…、および(1,7)、および第1N個のデータからのデータ(0,3)は、表1864の第1行に示されるように、信号線1821～1829を介してデータシフトなしで第2書き込みサブアレイ1720bのN個のメイン書き込みMUX1880および冗長書き込みMUX1881からそれぞれ出力される。すなわち、clk3で、表1866の第1行に示すように、第2N個のデータ(1,0)、(1,1)、…、および(1,7)が出力され、グループ1のN個のメインバンクに記憶され、第1N個のデータからデータ(0、3)が出力され、グループ1の冗長バンクに記憶される。
また、clk3では、グループ0のB0_Lが故障メインバンクであるため、データ(0,0)、(0,1)、および(0,2)は、表1862の第3行に示されるように、第1書き込みサブアレイ1720aによって1つのバンクだけ右にシフトされ、信号線1812～1814によってそれぞれ出力される。その他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは不要な場合がある。データ(0,4)、(0,5)、(0,6)、および(0,7)は、それぞれ、表1862の3行目に示されているように信号線1816～1819を介してデータシフトなしで第1書き込みサブアレイ1720aによって出力される。その結果、clk3では、第1N個のデータ(0,0)、(0,1)、(0,2)、(0,4)、(0,5)、(0,6)、および(0,7)は、それぞれ信号線1812～1814および1816～1819を介して第2書き込みサブアレイ1720bに入力される。
クロック信号4(clk4)では、グループ0のB0_Hも故障メインバンクであるため、データ(0,0)および(0,1)は、それぞれ、表1864の2行目に示されているように第2書き込みサブアレイ1720bによって再び1バンクだけ右にシフトされ、信号線1823および1824によって出力される。表1864の第2行に示されるように、データ(0,2)は、その入力Aから第2書き込みサブアレイ1720bの冗長書き込みMUX1881に向け直され、1バンクの右データシフトで信号線1825によって出力される。その結果、各データ(0,0)、(0,1)、または(0,2)は、clk4で第2書き込みサブアレイ1720bによって1バンクだけ右にシフトされる。他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは必要ない場合があり、データ(0,4)、(0,5)(0,6)および(0,7)は、表1864の第2行に示されるように、それぞれ信号線1826～1829を介してデータシフトなしで第2書き込みサブアレイ1720bによって出力される。その結果、clk4で、第1N個のデータからデータ(0,0)、(0,1)、(0,2)、(0,4)、(0,5)、(0,6)、および(0,7)は、信号線1823～1829を介してグループ0の7つの作業バンクにそれぞれ出力される。すなわち、第1N個のデータからデータ(0,0)、(0,1)、(0,2)、(0,4)、(0,5)、(0,6)、および(0,7)は、表1866の2行目に示すように、グループ0の7つの作業バンクにデータが記憶される。
図18Dは、本開示のいくつかの態様による、2つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する別の例示的なメモリデバイス1890の概略図を示す。メモリデバイス1890は、本明細書で説明する任意の適切なメモリデバイス(例えば、図18Aのメモリデバイス1800)の構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返さない。例として、図18Dのグループ0およびグループ1のそれぞれは、N=4のN個のメインバンク702と、同時データ入力/出力用の1個の冗長バンク704とを含み得る。I/O回路407の書き込みMUXアレイ707は、第1書き込みサブアレイ1720aおよび第2書き込みサブアレイ1720bを含み得る。各書き込みサブアレイ1720aまたは1720bは、冗長書き込みMUX1881およびN=4のN個のメイン書き込みMUX1880を含むことができる。
冗長書き込みMUX1881は、各書き込みサブアレイ1720aまたは1720b内のN個のメイン書き込みMUX1880の左側または右側に配置することができる。各書き込みサブアレイ1320aまたは1320b内の冗長書き込みMUX1881の第1および第2入力の一方は、同じ書き込みサブアレイ内の隣接するメイン書き込みMUX1880の第1入力Aに結合され、冗長書き込みMUX1881の第1および第2入力の他方は、Vdd信号線に結合される。例えば、図18Dに示すように、冗長書き込みMUX1881は、各書き込みサブアレイ1720aまたは1720b内のN個のメイン書き込みMUX1880の右側に配置される。冗長書き込みMUX1881の第1入力Aは、左側で隣接するメイン書き込みMUX1880の第1入力Aに結合される。冗長書き込みMUX1881の第2入力Bは、Vdd信号線に結合される。
図19Aは、本開示のいくつかの態様による、3つの書き込みサブアレイを有する書き込みMUXアレイを使用して、データ入力において故障メインバンク修復方式を実装する例示的なメモリデバイス1900の概略図を示す。メモリデバイス1900は、本明細書で説明される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。いくつかの実装では、メモリデバイス1900は、P=3のバンクのP個のグループ、例えばグループ0、グループ1、およびグループ2を含むメモリセルのアレイを含み得る。バンクの各グループは、N個のメインバンク702(例えば、N=4)および同時データ入力/出力用の1個の冗長バンク704を含むことができ、したがって、3個の冗長バンク704が含まれ、これら3個のバンクのグループによって共有される。
図19Aの書き込みMUXアレイ707は、第1書き込みサブアレイ1720a、第2書き込みサブアレイ1720b、および第3書き込みサブアレイ1720cを含み得る。各書き込みサブアレイ1720a、1720b、または1720cは、冗長書き込みMUX1881およびN個のメイン書き込みMUX1880(例えば、N=4)を含み得る。第2書き込みサブアレイ1720b内の冗長書き込みMUX1881は、冗長入力Cを含むことができ、第3書き込みサブアレイ1720c内の冗長書き込みMUX1881は、冗長入力CおよびDを含むことができる。
第1書き込みサブアレイ1720aに関して、各メイン書き込みMUX1880の出力は、対応する信号線(例えば、1913、1914、1916、または1917)を介して、第2書き込みサブアレイ1720b内の対応するメイン書き込みMUX1880の第1入力Aに結合される。第1書き込みサブアレイ1720a内の冗長書き込みMUX1881の出力は、信号線1915を介して、第2書き込みサブアレイ1720b内の冗長書き込みMUX1881の冗長入力Cに結合され、また、信号線1925bを介して第3書き込みサブアレイ1720c内の冗長書き込みMUX1881の冗長入力Dに結合される。信号線1915は信号線1925bに接続されている。第1書き込みサブアレイ1720a内の各メイン書き込みMUX1880の第1入力Aは、対応するI/Oデータ線(例えば、1903、1904、1906、または1907)に結合され、対応するI/Oデータ線から対応するデータを受信するように構成される。
第2書き込みサブアレイ1720bに関して、各メイン書き込みMUX1880の出力は、対応する信号線(例えば、1923、1924、1926、または1927)を介して第3書き込みサブアレイ1720b内の対応するメイン書き込みMUX1880の第1入力Aに結合される。第2書き込みサブアレイ1720bの冗長書き込みMUX1881の出力は、信号線1925aを介して第3書き込みサブアレイ1720cの冗長書き込みMUX1881の冗長入力Cに結合される。
第3書き込みサブアレイ1720cに関して、N個のメイン書き込みMUX1880および冗長書き込みMUX1881の出力は、それぞれ信号線1933、1934、1935、1936、および1937を介して、バンクの対応するグループ内のN個のメインバンク702および冗長バンク704に結合される。
各書き込みサブアレイ1720a、1720b、または1720cに関して、冗長書き込みMUX1881の第1入力Aおよび第2入力Bは、それぞれ同じ書き込みサブアレイ内の2つの隣接するメイン書き込みMUX1880の第1入力Aに結合される。各書き込みサブアレイ1720a、1720b、または1720c内の各メイン書き込みMUX1880の第2入力Bは、同じ書き込みサブアレイ内の隣接するメイン書き込みMUX1880のVdd信号線または第1入力Aに結合される。例えば、各書き込みサブアレイ1720a、1720b、または1720cのそれぞれの端に位置する各メイン書き込みMUX1880について、それぞれのメイン書き込みMUX1880の第2入力Bは、Vdd信号線に結合される。冗長書き込みMUX1881の左側にある各メイン書き込みMUX1880に対して(左端のメイン書き込みMUX1880を除く)、それぞれのメイン書き込みMUX1880の第2入力Bは、左側で隣接するメイン書き込みMUX1880の第1入力Aに結合される。冗長書き込みMUX1881の右側にある各メイン書き込みMUX1880に対して(右端のメイン書き込みMUXを除く)、それぞれのメイン書き込みMUX1880の第2入力Bは、右側で隣接するメイン書き込みMUX1880の第1入力Aに結合される。
各メイン書き込みMUX1880の選択ポートSは、1つの入力(AまたはB)の選択を示す書き込み選択信号を受信するように構成することができる。いくつかの実装では、第1書き込みサブアレイ1720a内のそれぞれのメイン書き込みMUX1880の書き込み選択信号は、red1_en_b0_l_wt、red1_en_b0_h_wt、red1_en_b1_l_wt、またはred1_en_b1_h_wtであり得る。第2書き込みサブアレイ1720b内のそれぞれのメイン書き込みMUX1880の書き込み選択信号は、red2_en_b0_l_wt、red2_en_b0_h_wt、red2_en_b1_l_wt、またはred2_en_b1_h_wtとすることができる。第3書き込みサブアレイ1720c内のそれぞれのメイン書き込みMUX1880に対する書き込み選択信号は、red3_en_b0_l_wt、red3_en_b0_h_wt、red3_en_b1_l_wt、またはred3_en_b1_h_wtであり得る。
各冗長書き込みMUX1880の選択ポートSは、1つの入力(A、B、C、D、または任意の他の利用可能な入力)の選択を示す書き込み選択信号を受信するように構成することができる。例えば、書き込み選択信号の第1レベル(書き込み選択信号が無効であることを示す)は、第1入力Aを選択することができ、書き込み選択信号の第2レベルは第2入力Bを選択し、書き込み選択信号の第3レベルは冗長入力Cを選択し、書き込み選択信号の第4レベルは冗長入力Dを選択し得る。いくつかの実装では、第1書き込みサブアレイ1720a、第2書き込みサブアレイ1720b、および第3書き込みサブアレイ1720c内の冗長書き込みMUX1881の書き込み選択信号は、それぞれ、red1_en_b01_wt、red2_en_b01_wt、およびred3_en_b01_wtとすることができる。
図19B～図19Cは、本開示のいくつかの態様による、図19Aのメモリデバイス1900によって実装されるデータ入力における例示的な故障メインバンク修復方式を示す。図19Bを参照すると、グループ0、グループ1、およびグループ2は、合計3つの故障メインバンクを含み得ると仮定する。表1956に示すように、3つの故障メインバンクは、グループ0に分散され得る(例えば、グループ0のB0_L、B0_H、およびB1_Lは、故障メインバンクである)。図19Bは、図9および図19Aを組み合わせて参照して本明細書で説明される。
いくつかの実装では、I/O制御ロジック412の作業バンクロジック906は、レジスタ414に結合され、グループ0から3つの故障メインバンクを示すバンク故障情報を取得するように構成される。作業バンクロジック906は、グループ0、グループ1、およびグループ3から、データの入力および出力に使用できる3×N個の作業バンクを決定することができる。すなわち、作業バンクロジック906は、3つの故障メインバンクを同数の冗長バンクで置き換えることができるため、3×Nの作業バンクには、グループ0、グループ1、およびグループ2に3つの冗長バンクおよび3×N-3個のメインバンクを含めることができる。
決定された3×N個の作業バンクに基づいて、書き込み冗長有効ロジック904は、I/O回路407を制御して、3×N個のデータを3×N個の作業バンクにそれぞれ向けるように構成することができる。例えば、書き込み冗長有効ロジック904は、各書き込みサブアレイ1720a、1720b、または1720cのメイン書き込みMUX1880および冗長書き込みMUX1881に結合され、決定された3×N個の作業バンクに基づいて、各書き込みサブアレイ1720a、1720b、または1720c内のメイン書き込みMUX1880および冗長書き込みMUX1881に複数の書き込み選択信号903を提供するように構成される。
(0,0)、(0,1)、(0,2)、および(0,3)(N=4)を含む第1N個のデータが、グループ0のN個のメインバンクに記憶されることを意図し、(1,0)、(1,1)、(1,2)、および(1,3)を含む第2N個のデータは、グループ1のN個のメインバンクに記憶されることを意図しており、(2,0)、(2,1)、(2,2)、および(2,3)を含む第3N個のデータは、グループ2のN個のメインバンクに記憶されることを意図していると仮定する。図19Bのデータ書き込み順序は、グループ0からグループ1へ、そしてグループ2へである。図19Bは、clk0でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第1N個のデータを含む表1950を示す。表1950は、clk1でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第2N個のデータも含む。表1950はさらに、clk2でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第3N個のデータを含む。
最初に、clk0で、第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)が、表1950の第1行に示すように、I/O信号線1903、1904、1906、および1907を介して第1書き込みサブアレイ1720aのメイン書き込みMUX1880にそれぞれ入力される。
clk1において、グループ0のB0_Lは故障メインバンクであるため、第1N個のデータからのデータ(0,0)および(0,1)は、表1952の第1行に示すように、第1書き込みサブアレイ1720aによって1バンクだけ右にシフトされ、それぞれ信号線1914～1915を介して出力される。他のデータ(0,2)および(0,3)については、入力データシフトは必要ない場合があり、データ(0,2)および(0,3)は、表1952の第1行に示すように、それぞれ信号線1916および1917を介したデータシフトなしで第1書き込みサブアレイ1720aによって出力される。その結果、clk1で第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)がそれぞれ信号1914～1917を介して第2書き込みサブアレイ1720bに入力される。例えば、clk1において、データ(0,1)は、信号線1915を介して第2書き込みサブアレイ1720b内の冗長書き込みMUX1881の冗長入力Cに入力され、また、信号線1925bを介して第3書き込みサブアレイ1720b内の冗長書き込みMUX1881の冗長入力Dに入力される。
また、clk1において、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)は、表1950の2行目に示すように、I/O信号線1903、1904、1906、および1907を介して第1書き込みサブアレイ1720aのメイン書き込みMUX1880にそれぞれ入力される。
clk2では、グループ0のB0_Hも故障メインバンクであるため、N個のデータからのデータ(0,0)は、表1954の第1行に示されるように、入力Aから第2書き込みサブアレイ1720bの冗長書き込みMUX1881に向け直され、第2書き込みサブアレイ1720bの冗長書き込みMUX1881によって信号線1925aを介して出力される(1バンクの右データシフトを伴う)。その他のデータ(0,2)および(0,3)については、入力データのシフトは必要ない場合があり、データ(0,2)および(0,3)は、表1954の第1行に示されるように、それぞれ信号線1926および1927を介してデータシフトなしで第2書き込みサブアレイ1720bによって出力される。その結果、第1N個のデータからのデータ(0,0)、(0,2)、および(0,3)が、表1954の第1行に示されているようにそれぞれ信号線1925a、1926、および1927を介して第2書き込みサブアレイ1720bによって出力される。
書き込み冗長有効ロジック904は、第1書き込みサブアレイ1720aの冗長書き込みMUX1881に対して保持レベルを有する書き込み選択信号(例えば、保持レベルを有するred1_en_b01_wt)を生成し得る。その結果、第1書き込みサブアレイ1720aの冗長書き込みMUX1881は、保持ユニットとして構成され、clk1の前の出力信号を保持し、clk2で信号線1915を介してデータ(0,1)を引き続き出力する。したがって、clk2において、データ(0,1)は信号線1915を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力C、信号線1925bを介して第3書き込みサブアレイ1720cの冗長書き込みMUX1881の冗長Dに依然として入力される。その結果、clk2では、表1954の第1行に示すように、それぞれ信号線1925a、1925b、1926、および1927を介して第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)が第3書き込みサブアレイ1720bに入力される。
また、clk2において、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、表1952の2行目に示すように、信号線1913、1914、1916、および1917を介したデータシフトなしでそれぞれ第1書き込みサブアレイ1720aから出力される。上述のように、clk2において、データ(0,1)は、信号線1915を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに依然として入力される。その結果、clk2において、それぞれ、表1952の2行目に示されているように信号線1913～1917を介して、第2N個のデータおよび第1N個のデータからのデータ(0,1)がそれぞれ第2書き込みサブアレイ1720bに入力される。
また、clk2では、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)がそれぞれ、表1950の3行目に示すように、I/O信号線1903、1904、1906、および1907を介して第1書き込みサブアレイ1720aのメイン書き込みMUX1880に入力される。
clk3では、グループ0のB1_Lも故障メインバンクであるため、第1N個のデータからのデータ(0,2)は、表1955の第1行に示されているように、入力Bから第3書き込みサブアレイ1720cの冗長書き込みMUX1881に向け直され、信号線1935を介して冗長書き込みMUX1881によって出力される(1バンクの左データシフトで)。データ(0,3)の場合、入力データのシフトは必要ない場合がある。表1955の第1行に示されるように、データ(0,3)は信号線1937を介してデータシフトなしで第3書き込みサブアレイ1720cによって出力される。その結果、clk3において、第1N個のデータからデータ(0,2)および(0,3)が、それぞれ信号線1935および1937を介してグループ0の2つの作業バンクに出力される。すなわち、第1N個のデータからのデータ(0,2)および(0,3)は、表1956の最後の行に示されているように、グループ0の2つの作業バンクに記憶される。
また、clk3では、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、表1954の2行目に示すように、信号線1923、1924、1926、および1927を介したデータシフトなしで第2書き込みサブアレイ1720bのN個のメイン書き込みMUX1880からそれぞれ出力される。さらに、第1書き込みサブアレイ1720aの冗長書き込みMUX1881は、clk2の前の出力信号を保持し、信号線1915を介して第1N個のデータからデータ(0,1)を依然として出力する保持ユニットとして依然として構成されている。したがって、データ(0,1)は依然として、信号線1915を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに入力され、信号線1925bを介して第3書き込みサブアレイ1720cの冗長書き込みMUX1881の冗長Dに入力される。また、第2書き込みサブアレイ1720bの冗長書き込みMUX1881は、保持ユニットとして構成され、clk2の前の出力信号を保持し、clk3で信号線1925aを介して第1N個のデータからデータ(0,0)を出力する。したがって、データ(0,0)は、信号線1925aを介して第3書き込みサブアレイ1720cの冗長書き込みMUX1881の冗長入力Cに依然として入力される。その結果、clk3で、第2N個のデータ、ならびに第1N個のデータからのデータ(0,0)および(0,1)が、表1954の2行目に示すように、それぞれ信号線1913、1924、1925a、1925b、1926、および1927を介してそれぞれ、第3書き込みサブアレイ1720cに入力される。
また、clk3では、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)が、表1952の2行目に示すように、信号線1913、1914、1916、および1917を介したデータシフトなしで第1書き込みサブアレイ1720aのN個のメイン書き込みMUX1880からそれぞれ出力される。上述のように、データ(0,1)は依然として、clk3で信号線1915を介して第2書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに入力される。その結果、clk3で、データ(2,0)、(2,1)、(0,1)、(2,2)、および(2,3)は、それぞれ、表1952の2行目に示されているように信号線1913～1917を介して第2書き込みサブアレイ1720bにそれぞれ入力される。
clk4において、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、表1955の2行目に示すように、信号線1933、1934、1936、および1937を介したデータシフトなしで第3書き込みサブアレイ1720cのN個のメイン書き込みMUX1880からそれぞれ出力される。書き込み冗長有効ロジック904は、red3_en_b01_wtを第3レベルまで有効にすることができるため、表1955の第2行に示すように、第3書き込みサブアレイ1720cの冗長書き込みMUX1881がその冗長入力Cからデータ(0,0)を選択し、信号線1935を介してデータ(0,0)を出力する。その結果、clk4で、第2N個のデータが第1N個のデータからのデータ(0,0)と結合されるため、第2N個のデータおよびデータ(0、0)は、それぞれ信号線1933～1937を介してグループ1の5つの作業バンクに出力される。すなわち、表1956の第2行に示されるように、第2N個のデータおよび第1N個のデータからのデータ(0,0)は、グループ1の5つの作業バンクに記憶される。
また、clk4では、表1954の3行目に示すように、信号線1923、1924、1926、および1927を介したデータシフトなしで、第2書き込みサブアレイ1720bのN個のメイン書き込みMUX1880から、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)がそれぞれ出力される。clk4では、第1書き込みサブアレイ1720aの冗長書き込みMUX1881がまた、clk3の前の出力信号を保持し、信号線1915および1925bを介して第1N個のデータからデータ(0、1)を依然として出力する保持ユニットとして構成される。すなわち、データ(0、1)は、信号線1925bを介して第3書き込みサブアレイ1720cの冗長書き込みMUX1881の冗長Dに依然として入力される。その結果、clk4で、第3N個のデータが第1N個からのデータのデータ(0,1)と結合され、表1954の第3行に示されるように、第3N個のデータおよびデータ(0,1)が、それぞれ信号線1923、1924、1925b、1926、および1927を介して第3書き込みサブアレイ1720cに出力されるようにする。
クロック信号5(clk5)で、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)は、表1955の3行目に示すように、信号線1933、1934、1936、および1937を介したデータシフトなしで第3書き込みサブアレイ1720cのN個のメイン書き込みMUX1880からそれぞれ出力される。書き込み冗長有効ロジック904は、表1955の第3行に示されるように、red3_en_b01_wtを第4レベルまで有効にすることができ、第3書き込みサブアレイ1720cの冗長書き込みMUX1881がその冗長入力Dからデータ(0,1)を選択し、信号線1935を介してデータ(0,1)を出力するようになる。その結果、clk5では、信号線1933～1937を介して、グループ2の5つの作業バンクに、第3N個のデータ、および第1N個のデータからのデータ(0,1)がそれぞれ出力される。すなわち、表1956の第1行に示されるように、第3N個のデータおよび第1N個のデータからのデータ(0,1)は、グループ2の5つの作業バンクに記憶される。
図19Cを参照すると、(0,0)、(0,1)、(0,2)、および(0,3)(N=4)を含む第1N個のデータが、グループ0のN個のメインバンクに記憶されることを意図し、(1,0)、(1,1)、(1,2)、および(1,3)を含む第2N個のデータは、グループ1のN個のメインバンクに記憶されることを意図しており、(2,0)、(2,1)、(2,2)、および(2,3)を含む第3N個のデータは、グループ2のN個のメインバンクに記憶されることを意図している(例えば、図19Bのものと同様)と仮定する。図19(b)と図19(c)の違いは、図19Cでは、グループ0は2つの故障メインバンク(例えば、B0_L、B1_L)を有し、グループ1は、1つの故障メインバンク(例えば、B1_L)を有し、一方、図19Bでは、グループ0は、3つの故障メインバンクを有することを含む。
図19Cは、clk0でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第1N個のデータを含む表1960を示す。表1960は、clk1でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第2N個のデータも含む。表1960はさらに、clk2でI/O信号線1903、1904、1906、および1907にそれぞれロードされた第3N個のデータを含む。
最初に、clk0で、第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)が、表1960の第1行に示されているように、それぞれ、I/O信号線1903、1904、1906、および1907を介して第1書き込みサブアレイ1720aのメイン書き込みMUX1880に入力される。
clk1において、第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)は、表1962の第1行に示すように、信号線1913、1914、1916、および1917を介したデータシフトなしで、それぞれ、第1書き込みサブアレイ1720aのN個のメイン書き込みMUX1880から出力される。
clk2において、グループ0のB1_Lは故障メインバンクであるため、第2書き込みサブアレイ1720bの冗長書き込みMUX1881は、表1964の第1行に示されるように、信号線1925aを介してその入力Bからデータ(0,2)を選択し、データ(0,2)を出力する。その結果、データ(0,2)は、clk2で第2書き込みサブアレイ1720bによって1バンクだけ左にシフトされる。その他のデータ(0,0)、(0,1)、および(0,3)については、入力データのシフトは必要ない場合がある。次に、データ(0,0)、(0,1)、および(0,3)が、表1964の第1行に示すように、それぞれ信号線1923、1924、および1927を介したデータシフトなしで第2書き込みサブアレイ1720bによって出力される。その結果、clk2において、第1N個のデータ(0,0)、(0,1)、(0,2)、および(0,3)が、それぞれ信号線1923、1924、1925a、および1927を介して第3書き込みサブアレイ1720cに入力される。例えば、clk2において、データ(0,2)は、信号線1925aを介して第3書き込みサブアレイ1720c内の冗長書き込みMUX1881の冗長入力Cに入力される。
また、clk2では、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、表1962の2行目に示すように、信号線1913、1914、1916、および1917を介したデータシフトなしで第1書き込みサブアレイ1720aのN個のメイン書き込みMUX1880からそれぞれ出力される。また、clk2では、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)がそれぞれ、表1960の3行目に示すように、I/O信号線1903、1904、1906、および1907を介したデータシフトなしで第1書き込みサブアレイ1720aのメイン書き込みMUX1880に入力される。
clk3では、グループ0のB0_Lも故障メインバンクであるため、第1N個のデータからのデータ(0,0)および(0,1)は、表1965の第1行に示されるように、それぞれ、第3書き込みサブアレイ1720cによって1バンクだけ右にシフトされ、信号線1924および1935を介して出力される。データ(0,3)の場合、入力データのシフトは必要ない場合がある。表1965の第1行に示されるように、データ(0、3)は、信号線1937を介してデータシフトなしで第3書き込みサブアレイ1720cによって出力される。その結果、clk3では、第1N個のデータのうち、(0,0)、(0,1)、および(0,3)のデータが、それぞれ、信号線1934、1935、および1937を介してグループ0の3つの作業バンクに出力される。すなわち、第1N個のデータからのデータ(0,0)、(0,1)、および(0,3)は、表1966の最後の行に示されているように、グループ0の3つの作業バンクに記憶される。
また、clk3では、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、表1964の2行目に示すように、信号線1923、1924、1926、および1927を介したデータシフトなしで第2書き込みサブアレイ1720aのN個のメイン書き込みMUX1880からそれぞれ出力される。第2書き込みサブアレイ1720bの冗長書き込みMUX1881は、保持ユニットとして構成され、clk2の前の出力信号を保持し、clk3で信号線1925aを介してデータ(0,2)を出力するように構成される。したがって、データ(0、2)は、信号線1925aを介して第3書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに依然として入力される。すなわち、clk3では、データ(1,0)、(1,1)、(0,2)、(1,2)、および(1,3)は、それぞれ、表1964の2行目に示されているように信号線1923、1924、1925a、1926、および1927を介して第3書き込みサブアレイ1720bにそれぞれ入力される。
また、clk3では、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)が、表1962の3行目に示すように、信号線1913、1914、1916、および1917を介したデータシフトなしで第1書き込みサブアレイ1720aのN個のメイン書き込みMUX1880からそれぞれ出力される。
clk4では、グループ1のB1_Lも故障メインバンクであるため、表1965の第2行に示されるように、データ(1,2)は、第3書き込みサブアレイ1720cの冗長書き込みMUX1881によって1バンク左にシフトされ、信号線1935を介して出力され得る。データ(1,0)、(1,1)、および(1,3)の場合、入力データのシフトは必要ない場合がある。データ(1,0)、(1,1)、および(1,3)は、それぞれ、表1965の2行目に示されているように信号線1933、1934、および1937を介してデータシフトなしで第3書き込みサブアレイ1720cによって出力される。その結果、clk4で第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)が、それぞれ、信号線1933～1935、および1937を介してグループ1の4つの作業バンクに出力される。すなわち、第2N個のデータ(1,0)、(1,1)、(1,2)、および(1,3)は、表1966の2行目に示されているように、グループ1の4つの作業バンクに記憶される。
また、clk4では、表1964の3行目に示すように、信号線1923、1924、1926、および1927を介したデータシフトなしで、第2書き込みサブアレイ1720aのN個のメイン書き込みMUX1880から、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)がそれぞれ出力される。第2書き込みサブアレイ1720bの冗長書き込みMUX1881も保持ユニットとして構成され、clk3の前の出力信号を保持し、clk4で信号線1925aを介してデータ(0,2)を引き続き出力する。したがって、データ(0、2)は、信号線1925aを介して第3書き込みサブアレイ1720bの冗長書き込みMUX1881の冗長入力Cに依然として入力される。すなわち、clk4で、データ(2,0)、(2,1)、(0,2)、(2,2)、および(2,3)は、それぞれ、表1964の3行目に示されているように信号線1923、1924、1925a、1926、および1927を介して第3書き込みサブアレイ1720cにそれぞれ入力される。
clk5において、第3N個のデータ(2,0)、(2,1)、(2,2)、および(2,3)が、表1965の3行目に示すように、信号線1933、1934、1936、および1937を介したデータシフトなしで第3書き込みサブアレイ1720cのN個のメイン書き込みMUX1880からそれぞれ出力される。第3書き込みサブアレイ1720cの冗長書き込みMUX1881は、その冗長入力Cからデータ(0,2)を選択し、表1965の第3行に示されるように、信号線1935を介してデータ(0,2)を出力する。その結果、clk5では、それぞれ信号線1933～1937を介して、グループ3の5つの作業バンクに、第3N個のデータと第1N個のデータのうちのデータ(0,2)が出力される。すなわち、表1966の第1行に示されるように、第3N個のデータおよび第1N個のデータからのデータ(0,2)は、グループ3の5つの作業バンクに記憶される。
図20は、本開示のいくつかの態様による、複数の読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する例示的なメモリデバイス2000の概略図を示す。図20に示すいくつかの実装では、データ出力(例えば、読み取り動作)では、ページバッファ/感知増幅器404および列デコーダ/ビット線ドライバ406(またはページバッファ/感知増幅器部分1406および列デコーダ/ビット線ドライバ部分1506)は、8つのメインバンク702および1つの冗長バンク704にそれぞれ結合された9つの感知増幅器802を含み得る。メモリデバイス2000は、本明細書で説明する任意の適切なメモリデバイス(例えば、図17のメモリデバイス1700)の構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返さない。
I/O回路407は、データバス1701、ならびにワイヤ1702、1704、1706、1708、1710、1712、1714、1716、および1718を含む配線セットを介してバンクの各グループ内のN個のメインバンク702および冗長バンク704にそれぞれ結合されたN+1個の入力を含み得る。例えば、それぞれのバンクは、データバス1701のそれぞれのデータ線および配線セット内のそれぞれのワイヤを介して、I/O回路407の入力に結合することができる。I/O回路407は、読み取りMUXアレイ807を含み得る。I/O制御ロジック412の制御下で、読み取りMUXアレイ807は、バンクのP個のグループ内のP×N個の作業バンクからのP×N個のデータをそれぞれ向けるように構成され得る。いくつかの実装では、読み取りMUXアレイ807は、直列に適用されるP個の読み取りサブアレイ2020(例えば、第1読み取りサブアレイ、第2読み取りサブアレイ、…、およびP番目の読み取りサブアレイ)を含み得る。各読み取りサブアレイ2020の例示的な構造については、図21A、21C、および22Aを参照して以下でより詳細に説明する。
図21Aは、本開示のいくつかの態様による、2つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する例示的なメモリデバイス2100の概略図を示す。メモリデバイス2100は、本明細書で説明される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。いくつかの実装では、メモリデバイス2100は、P=2のバンクのP個のグループ、例えばグループ0およびグループ1を含むメモリセルのアレイを含み得る。バンクの各グループは、N個のメインバンク702(例えば、N=8)と同時データ入力/出力用の1個の冗長バンク704とを含むことができ、したがって、2個の冗長バンク704が2個のバンクのグループに含まれて共有される。
図21Aに示されるいくつかの実装では、I/O回路407の読み取りMUXアレイ807は、直列に適用される第1読み取りサブアレイ2020aおよび第2読み取りサブアレイ2020bを含み得る。各読み取りサブアレイ2020aまたは2020bは、N個の読み取りMUX2180(例えば、読み取りMUX2180a、読み取りMUX2180bなどを含む)を含み得る。各読み取りMUX2180は、第1入力A、第2入力B、選択ポートS、および出力Outをそれぞれ含み得る。
いくつかの実装では、各読み取りサブアレイ2020aまたは2020bは、図8の読み取りMUXアレイ807と同様の構造を有することができる。例えば、図8の読み取りMUXアレイ807の2つのインスタンスは、直列にカスケード接続し、それを変更して、図21Aの読み取りMUXアレイ807を形成することができる。一般に、図8の読み取りMUXアレイ807のP個のインスタンスは、直列にカスケード接続され、それを変更して、P個の読み取りサブアレイを有する読み取りMUXアレイを形成することができる。
第1読み取りサブアレイ2020aに関して、第1読み取りサブアレイ2020a内の各読み取りMUX2180の第1入力Aは、対応する信号線(例えば、2101、2102、2103、2104、2106、2107、2108、または2109)を介して対応するメインバンク702に結合される。第1読み取りサブアレイ2020a内の各読み取りMUX2180の出力は、対応する信号線(例えば、2111、2112、2113、2114、2116、2117、2118、または2119)を介して、第2読み取りサブアレイ2020b内の対応する読み取りMUX2180の第1入力Aに結合される。
第2読み取りサブアレイ2020bに関して、第2読み取りサブアレイ2020b内の各読み取りMUX2180の出力は、対応するI/Oデータ線(例えば、2121、2122、2123、2124、2126、2127、2128、または2129)に結合され、対応するデータを対応するI/Oデータ線に出力するように構成されている。
各読み取りサブアレイ2020aまたは2020bに関して、各読み取りMUX2180の選択ポートSは、1つの入力(AまたはB)の選択を示す読み取り選択信号を受信するように構成することができる。例えば、各読み取りMUX2180に対する正バイアス読み取り選択信号、すなわち、読み取り選択信号が有効化されると、第2入力Bを選択することができる。読み取りサブアレイ2020aまたは2020b内の各読み取りMUX2180の第2入力Bは、同じ読み取りサブアレイ内の隣接する読み取りMUX2180の第1入力Aに結合され、または対応する信号線(例えば、2105または2115)を介して冗長バンク704に結合される。信号線2115は、信号線2105に接続され、冗長バンク704に結合される。
例えば、バンクの各グループにおいて、冗長バンク704は、N個のメインバンク702の間に配置され得、N個のメインバンク702は、メインバンクの2つのセット(例えば、冗長バンク704の左側および右側にそれぞれ位置するメインバンクの左側のセットおよびメインバンクの右側のセット)に分割され得る。各読み取りサブアレイ2020aまたは2020b内のN個の読み取りMUX2180は、それぞれ、メインバンクの左側のセットおよびメインバンクの右側のセットに対応する読み取りMUX2180の左側のセットおよび読み取りMUX2180の右側のセットに分割することができる。各読み取りサブアレイ2020aまたは2020bにおいて、読み取りMUX2180の左側のセット内の第1読み取りMUX(例えば、読み取りMUX2180b)の第2入力Bは、信号線2105または2115を介して冗長バンク704に結合され、読み取りMUX2180の左側のセット内の残りの各読み取りMUX2180の第2入力Bは、右側の隣接する読み取りMUX2180の第1入力Aに結合される。読み取りMUX2180の右側のセットにおける第1読み取りMUX(例えば、読み取りMUX2180a)の第2入力Bは、信号線2105または2115を介して冗長バンク704に結合され、読み取りMUX2180の右側のセット内の残りの各読み取りMUX2180の第2入力Bは、左側の隣接する読み取りMUX2180の第1入力Aに結合される。
図21Bは、本開示のいくつかの態様による、図21Aのメモリデバイス2100によって実装されるデータ出力における例示的な故障メインバンク修復方式を示す。グループ0およびグループ1に合計2つの故障メインバンクが含まれていると仮定する。表2156に示すように、2つの故障メインバンクは、グループ0に分散され得る(例えば、グループ0のB0_LおよびB0_Hは、故障メインバンクである)。図21Bは、図20および図21Aを組み合わせて参照して本明細書で説明される。
いくつかの実装では、I/O制御ロジック412の作業バンクロジック906は、レジスタ414に結合され、グループ0から2つの故障メインバンクを示すバンク故障情報を取得するように構成される。作業バンクロジック906は、データ入力および出力に使用できるグループ0およびグループ1から2×N個の作業バンクを決定することができる。決定された2×N個の作業バンクに基づいて、読み取り冗長有効ロジック902は、I/O回路407を制御して、2×N個の作業バンクからの2×N個のデータをそれぞれ向けるように構成することができる。例えば、読み取り冗長有効ロジック902は、各読み取りMUX2180に結合され、決定された2×N個の作業バンクに基づいて各読み取りサブアレイ2020aまたは2020b内の読み取りMUX2180に複数の読み取り選択信号905を提供するように構成される。例えば、複数の読み取り選択信号905は、第1読み取りサブアレイ2020a内の読み取りMUX2180のためのred1_en_b0_l_rd、red1_en_b0_h_rd、red1_en_b1_l_rd、red1_en_b1_h_rd,red1_en_b2_l_rd、red1_en_b2_h_rd,red1_en_b3_l_rd、およびred1_en_b3_h_rdを含み得、第2読み取りサブアレイ2020b内の読み取りMUX2180のために、red2_en_b0_l_rd、red2_en_b0_h_rd、red2_en_b1_l_rd、red2_en_b1_h_rd、red2_en_b2_l_rd、red2_en_b2_h_rd、red2_en_b3_l_rd、およびred2_en_b3_h_rdを含み得る。
第1N個のデータから(0,0)、(0,1)、(0,2)、(0,4)、…、および(0,7)の7個のデータ(N=8)が、表2156に示すように、グループ0の7つの作業バンクに記憶され、第2N個のデータが記憶され、(1,0)、(1,1)、…、および(1,7)を含む第2N個のデータ、ならびに第1N個のデータからのデータ(0,3)は、グループ1のN+1作業バンクに記憶される。図21Bのデータ読み取り順序は、グループ0からグループ1までである。表2150は、第1N個のデータのうち、(0,0)、(0,1)、(0,2)、(0,4)、…、および(0,7)の7個のデータが、グループ0の7つの作業バンクからそれぞれ読み取られ、clk0で信号線2103～2109にロードされる。表2150はまた、グループ1のN+1個の作業バンクから第2N個のデータおよび第1N個のデータからのデータ(0,3)がそれぞれ読み取られ、clk1で信号線2101～2109にロードされることを示す。
最初に、clk0において、第1N個からの7個のデータ(0,0)、(0,1)、(0,2)、(0,4)、…、および(0,7)は、表2150に示すように、信号線2103～2109を介して第1読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。
clk1において、グループ0のB0_Hは故障メインバンクであるため、読み取り冗長有効ロジック902は、red1_en_b0_l_rd、…、およびred1_en_b1_h_rdを有効にすることができ、第1読み取りサブアレイ2020a内の読み取りMUX2180の左側のセット内の各読み取りMUX2180が、1バンクの左側のデータシフトでその入力Bからデータを入力できるようになる。すなわち、表2152に示すように、データ(0,0)、(0,1)、および(0,2)は、1バンク左にシフトされ、信号線2112～2114によってそれぞれ出力される。他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは必要ない場合があり、読み取り冗長有効ロジック902がred1_en_b2_l_rd、…、およびred1_en_b3_h_rdを無効にすることができるようになり、第1読み取りサブアレイ2020a内の読み取りMUX2180の右側のセット内の各読み取りMUX2180がデータシフトなしで入力Aからデータを入力できるようになる。次に、表2152に示すように、データ(0,4)、(0,5)、(0,6)、および(0,7)がそれぞれ信号線2116～2119によって出力される。
また、clk1では、第2N個のデータ、および第1N個のデータからのデータ(0,3)は、表2150に示すように、信号線2101～2109を介して第1読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。例えば、第1N個のデータからのデータ(0,3)は、信号線2105を介して第1読み取りサブアレイ2020aの読み取りMUX2180aおよび2180bに入力される。信号線2115は信号線2105に接続されているので、データ(0、3)は、信号線2115を介して第2読み取りサブアレイ2020bの読み取りMUX2180aおよび2180bにも入力される。その結果、clk1では、第1N個のデータ(0,0)、(0,1)、(0,2)、(0,3)、(0,4)、(0,5)、(0,6)および(0,7)は、それぞれ信号2112～2119を介して第2読み取りサブアレイ2020bに入力される。
clk2では、グループ0のB0_Lも故障メインバンクであるため、読み取り冗長有効ロジック902は、red1_en_b0_l_rd、…、およびred1_en_b1_h_rdを有効にすることができ、第2読み取りサブアレイ2020b内の読み取りMUX2180の左側のセット内の各読み取りMUX2180が、1バンクの左側のデータシフトでその入力Bからデータを入力できるようになる。すなわち、データ(0,0)、(0,1)、(0,2)、および(0,3)は、表2154に示すように1バンク左にシフトされ、I/Oデータ線2121～2124によってそれぞれ出力される。その他のデータ(0,4)、(0,5)、(0,6)、および(0,7)の場合、入力データのシフトは不要な場合がある。次に、データ(0,4)、(0,5)、(0,6)、および(0,7)が、表2154に示されるように、それぞれ信号線2126～2129を介してデータシフトなしで第2読み取りサブアレイ2020bによって出力される。その結果、第1N個のデータが読み取りMUXアレイ807から首尾よく出力される。
また、clk2において、表2152に示されるように、第2N個のデータが、信号線2111～2114および2116～2109を介して、データシフトなしで、第1読み取りサブアレイ2020aの読み取りMUX2180によってそれぞれ出力される。第2N個のデータは、信号線2111～2114および2116～2119を介して、第2読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。
表2154に示されるように、clk3において、第2N個のデータが、信号線2121～2124および2126～2129を介して、データシフトなしで、第2読み取りサブアレイ2020bの読み取りMUX2180によってそれぞれ出力される。その結果、第2N個のデータが読み取りMUXアレイ807から首尾よく出力される。
図21Cは、本開示のいくつかの態様による、2つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する別の例示的なメモリデバイス2190の概略図を示す。メモリデバイス2190は、本明細書で説明する任意の適切なメモリデバイス(例えば、図21Aのメモリデバイス2100)の構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返さない。
一例として、図21Cのグループ0およびグループ1のそれぞれは、同時データ入力/出力のために、N=4のメインバンク702および1つの冗長バンク704を含み得る。I/O回路407の読み取りMUXアレイ807は、第1読み取りサブアレイ2020aおよび第2読み取りサブアレイ2020bを含み得る。各読み取りサブアレイ2020aまたは2020bは、N=4の読み取りMUX2180を含み得る。
図21Cに示すバンクの各グループにおいて、N個のメインバンク702は、冗長バンク704の左側に位置することができ、メインバンクの左側のセットと呼ばれることがある。各読み取りサブアレイ2020aまたは2020b内のN個の読み取りMUX2180は、メインバンクの左側のセットに対応する読み取りMUX2180の左側のセットと呼ぶことができる。各読み取りサブアレイ2020aまたは2020bにおいて、読み取りMUX2180の左側のセット内の第1読み取りMUX(例えば、読み取りMUX2180b)の第2入力Bは、信号線2105または2115を介して冗長バンク704に結合される。読み取りMUX2180の左側のセット内の残りの各読み取りMUX2180の第2入力Bは、その右側の隣接する読み取りMUX2180の第1入力Aに結合される。
いくつかの他の実装では、N個のメインバンク702は冗長バンク704の右側に位置することができ、N個のメインバンク702はメインバンクの右セットと呼ばれることがある。各読み取りサブアレイ2020aまたは2020b内のN個の読み取りMUX2180は、メインバンクの右側のセットに対応する読み取りMUX2180の右側のセットと呼ぶことができる。各読み取りサブアレイ2020aまたは2020bにおいて、右側の読み取りMUX2180のセット内の第1読み取りMUX(例えば、読み取りMUX2180a)の第2入力Bは、信号線2105または2115を介して冗長バンク704に結合される。読み取りMUX2180の右側のセット内の残りの各読み取りMUX2180の第2入力Bは、左側の隣接する読み取りMUX2180の第1入力Aに結合される。
図22Aは、本開示のいくつかの態様による、3つの読み取りサブアレイを有する読み取りMUXアレイを使用して、データ出力において故障メインバンク修復方式を実装する例示的なメモリデバイス2200の概略図を示す。メモリデバイス2200は、本明細書で説明される任意の適切なメモリデバイスの構成要素と同様の構成要素を含むことができ、同様の説明はここでは繰り返されない。いくつかの実装では、メモリデバイス2200は、P=3のバンクのP個のグループ、例えば、グループ0、グループ1、およびグループ2を含むメモリセルのアレイを含み得る。バンクの各グループは、N個のメインバンク702(例えば、N=4)および同時データ入力/出力用の1個の冗長バンク704を含むことができ、したがって、これら3個のバンクのグループに3個の冗長バンク704が含まれ、これら3個のバンクのグループによって共有される。I/O回路407の読み取りMUXアレイ807は、第1読み取りサブアレイ2020a、第2読み取りサブアレイ2020b、および第3読み取りサブアレイ2020cを含み得る。各読み取りサブアレイ2020a、2020b、または2020cは、N個の読み取りMUX2180(例えば、N=4)を含み得る。各読み取りMUX2180は、第1入力A、第2入力B、選択ポートS、および出力Outをそれぞれ含み得る。
第1読み取りサブアレイ2020aに関して、第1読み取りサブアレイ2020a内の各読み取りMUX2180の第1入力Aは、対応する信号線(例えば、2203、2204、2206、または2207)を介して対応するメインバンク702に結合される。第1読み取りサブアレイ2020a内の各読み取りMUX2180の出力は、対応する信号線(例えば、2213、2214、2216、または2217)を介して、第2読み取りサブアレイ2020b内の対応する読み取りMUX2180の第1入力Aに結合される。第2読み取りサブアレイ2020bに関して、第2読み取りサブアレイ2020b内の各読み取りMUX2180の出力は、対応する信号線(例えば、2223、2224、2226、または2227)を介して、第3読み取りサブアレイ2020c内の対応する読み取りMUX2180の第1入力Aに結合される。第3読み取りサブアレイ2020cに関して、第3読み取りサブアレイ2020c内の各読み取りMUX2180の出力は、対応するI/Oデータ線(例えば、2233、2234、2236、または2237)に結合され、対応するデータを対応するI/Oデータ線に出力するように構成される。
各読み取りサブアレイ2020a、2020b、または2020cに関して、各読み取りMUX2180の選択ポートSは、1つの入力(AまたはB)の選択を示す読み取り選択信号を受信するように構成され得る。読み取りサブアレイ2020a、2020b、または2020c内の各読み取りMUX2180の第2入力Bは、同じ読み取りサブアレイ内の隣接する読み取りMUX2180の第1入力Aに結合されるか、または対応する信号線を介して冗長バンク704に結合される(例えば、2205、2215、または2225)。信号線2215および2225は、信号線2205に接続され、冗長バンク704に結合される。
例えば、各読み取りサブアレイ2020a、2020b、または2020cでは、読み取りMUX2180の左側のセット内の第1読み取りMUX(例えば、読み取りMUX2180b)の第2入力Bは、信号線2205、2215、または2225を介して冗長バンク704に結合される。読み取りMUX2180の左側のセット内の残りの各読み取りMUX2180の第2入力Bは、その右側の隣接する読み取りMUX2180の第1入力Aに結合される。読み取りMUX2180の右側のセットにおける第1読み取りMUX(例えば、読み取りMUX2180a)の第2入力Bは、信号線2205、2215、または2225を介して冗長バンク704に結合される。読み取りMUX2180の右側のセット内の残りの各読み取りMUX2180の第2入力Bは、左側の隣接する読み取りMUX2180の第1入力Aに結合される。
図22B～図22Cは、本開示のいくつかの態様による、図21Aのメモリデバイスによって実装されるデータ出力における例示的な故障メインバンク修復方式を示す。図22Bを参照すると、グループ0、グループ1、およびグループ2に合計3つの故障メインバンクが含まれると仮定する。表2256に示すように、3つの故障メインバンクは、グループ0に分散され得る(例えば、グループ0のB0_L、B0_H、およびB1_Lは、故障メインバンクである)。図22Bは、図9、図20、および図22Aを組み合わせて参照して本明細書で説明される。
いくつかの実装では、I/O制御ロジック412の作業バンクロジック906は、レジスタ414に結合され、グループ0から3つの故障メインバンクを示すバンク故障情報を取得するように構成される。作業バンクロジック906は、データ入力および出力に使用できるグループ0、グループ1、およびグループ2から3×N個の作業バンクを決定することができる。決定された3×N個の作業バンクに基づいて、読み取り冗長有効ロジック902は、I/O回路407を制御して、3×N個の作業バンクからの3×N個のデータをそれぞれ向けるように構成することができる。例えば、読み取り冗長有効ロジック902は、各読み取りMUX2180に結合され、複数の読み取り選択信号905を提供して、決定された3×N個の作業バンクに基づいて各読み取りサブアレイ2020a、2020b、または2020c内のMUX2180を読み取るように構成される。例えば、複数の読み取り選択信号905は、第1読み取りサブアレイ2020a内の読み取りMUX2180に対して、red1_en_b0_l_rd、red1_en_b0_h_rd、red1_en_b1_l_rd、およびred1_en_b1_h_rd、第2読み取りサブアレイ2020b内の読み取りMUX2180のためのred2_en_b0_l_rd、red2_en_b0_h_rd、red2_en_b1_l_rd、およびred2_en_b1_h_rd、ならびに第3読み取りサブアレイ2020c内の読み取りMUX2180のためのred3_en_b0_l_rd、red3_en_b0_h_rd、red3_en_b1_l_rd、およびred3_en_b1_h_rdを含み得る。
第1N個のデータ(N=4)からのデータ(0,2)および(0,3)がグループ0の2つの作業バンクに記憶されていると仮定すると、(1,0)、(1,1)、(1,2)、および(1,3)を含む第2N個のデータ、ならびに第1N個のデータからのデータ(0,0)は、表2256に示すように、グループ1のN+1個の作業バンクに記憶され、(2,0)、(2,1)、(2,2)、および(2,3)を含む第3N個のデータ、ならびに第1N個のデータからのデータ(0,1)は、グループ2のN+1個の作業バンクに記憶される。図22Bのデータ読み取り順序は、グループ0からグループ1へ、そしてグループ2へである。
表2250は、第1N個のデータのうち、データ(0,2)および(0,3)がそれぞれグループ0の2つの作業バンクから読み取られ、clk0で信号線2205および2207にロードされることを示す。表2250はまた、グループ1のN+1個の作業バンクから第2N個のデータおよび第1N個のデータからのデータ(0,0)がそれぞれ読み取られ、clk1で信号線2203～2107にロードされることを示す。表2250はさらに、第3N個のデータおよび第1N個のデータからのデータ(0,1)がそれぞれグループ2のN+1個の作業バンクから読み取られ、clk2で信号線2203～2107にロードされることを示す。
最初に、clk0で、第1N個のデータからのデータ(0,2)および(0,3)は、表2250に示すように、信号線2205および2207を介して第1読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。
clk1では、グループ0のB1_Lが故障メインバンクであるため、表2252に示すように、第1読み取りサブアレイ2020a内の読み取りMUX2180aに入力されたデータ(0,2)は、1バンクだけ右にシフトされ、信号線2216を介して読み取りMUX2180aによって出力され得る。データ(0,3)の場合、入力データのシフトは必要ない場合があり、第1読み取りサブアレイ2020a内の右側の読み取りMUX2180のセット内の対応する読み取りMUX2180が、データシフトなしでその入力Aからデータ(0、3)を選択できるようになる。次に、表2252に示すように、データ(0,2)および(0,3)がそれぞれ信号線2216および2217によって出力される。
また、clk1において、表2250に示されるように、信号線2203～2207を介して、第1読み取りサブアレイ2020aの読み取りMUX2180に、第2N個のデータおよび第1N個のデータからのデータ(0,0)がそれぞれ入力される。例えば、第1N個のデータからのデータ(0,0)は、信号線2205を介して第1読み取りサブアレイ2020aの読み取りMUX2180aおよび2180bに入力される。信号線2215は信号線2205に接続されているので、データ(0,0)は、信号線2215を介して第2読み取りサブアレイ2020bの読み取りMUX2180aおよび2180bにも入力される。その結果、clk1では、第1N個のデータのうち、データ(0,0)、(0,2)、および(0,3)がそれぞれ信号2215～2217を介して第2読み取りサブアレイ2020bに入力される。
clk2では、グループ0のB0_Hが故障メインバンクであるため、表2254に示されるように、データ(0,0)は、1バンク左にシフトされ、信号線2224を介して第2読み取りサブアレイ2020b内の読み取りMUX2180bによって出力され得る。データ(0,2)および(0,3)の場合、入力データのシフトは必要ない場合があり、第2読み取りサブアレイ2020b内の読み取りMUX2180の右側のセット内の対応する読み取りMUX2180がデータ(0,2)および(0,3)をデータシフトなしで入力Aから取得するようになる。次に、表2254に示すように、信号線2224、2226、および2227からそれぞれ(0,0)、(0,2)、および(0,3)のデータが出力される。
また、clk2において、表2252に示されるように、第2N個のデータが、信号線2213、2214、2216、および2217を介して、データシフトなしで、第1読み取りサブアレイ2020aの読み取りMUX2180によってそれぞれ出力される。第2N個のデータは、信号線2213、2214、2216、および2217を介して、第2読み取りサブアレイ2020bの読み取りMUX2180にそれぞれ入力される。
また、clk2において、表2250に示されるように、信号線2203～2207を介して、第1読み取りサブアレイ2020aの読み取りMUX2180に、第3N個のデータおよび第1N個のデータからのデータ(0,1)がそれぞれ入力される。例えば、第1N個のデータからのデータ(0,1)は、信号線2205を介して、第1読み取りサブアレイ2020aの読み取りMUX2180aおよび2180bに入力される。信号線2225は信号線2205に接続されているので、データ(0,1)は、信号線2225を介して第3読み取りサブアレイ2020cの読み取りMUX2180aおよび2180bにも入力される。その結果、clk2では、第1N個のデータからのデータ(0,0)、(0,1)、(0,2)、および(0,3)は、表2254に示すように、信号2224～2227を介して第3読み取りサブアレイ2020cにそれぞれ入力される。
clk3では、グループ0のB0_Lも故障メインバンクであるため、表2255に示されるように、データ(0,0)および(0,1)は、1バンク左にシフトされ、I/Oデータ線2233および2234を介して、第3読み取りサブアレイ2020c内の対応する読み取りMUX2180によって出力され得る。データ(0,2)および(0,3)の場合、入力データのシフトは必要ない場合があり、表2255に示されるように、第3読み取りサブアレイ2020b内の対応する読み取りMUX2180が、それぞれI/Oデータ線2236および2237を介してデータシフトなしでデータ(0、2)および(0、3)を出力し得るようになる。その結果、第1N個のデータが読み取りMUXアレイ807から首尾よく出力される。
また、clk3において、表2254に示されるように、第2N個のデータが、信号線2223、2224、2226、および2227を介して、データシフトなしで、第2読み取りサブアレイ2020bの読み取りMUX2180によってそれぞれ出力される。第2N個のデータは、信号線2223、2224、2226、および2227を介して、第3読み取りサブアレイ2020cの読み取りMUX2180にそれぞれ入力される。
また、clk3において、第3N個のデータは、表2252に示されるように、信号線2213、2214、2216、および2217を介して、データシフトなしで、第1読み取りサブアレイ2020aの読み取りMUX2180によってそれぞれ出力される。第3N個のデータは、信号線2213、2214、2216、および2217を介して、第2読み取りサブアレイ2020bの読み取りMUX2180にそれぞれ入力される。
表2255に示されるように、clk4において、第2N個のデータが、データ線2233、2234、2236、および2237を介して、データシフトなしで、第3読み取りサブアレイ2020cの読み取りMUX2180によってそれぞれ出力される。その結果、第2N個のデータが読み取りMUXアレイ807から首尾よく出力される。
また、clk4において、表2254に示されるように、第3N個のデータが、信号線2223、2224、2226、および2227を介して、データシフトなしで、第2読み取りサブアレイ2020bの読み取りMUX2180によってそれぞれ出力される。第3N個のデータは、信号線2223、2224、2226、および2227を介して、第3読み取りサブアレイ2020cの読み取りMUX2180にそれぞれ入力される。
表2255に示されるように、clk5において、第3N個のデータが、データ線2233、2234、2236、および2237を介して、データシフトなしで、第3読み取りサブアレイ2020cの読み取りMUX2180によってそれぞれ出力される。その結果、第3N個のデータが読み取りMUXアレイ807から首尾よく出力される。
図22Cを参照すると、グループ0、グループ1、およびグループ2は、合計3つの故障メインバンクを含むと仮定する。表2266に示すように、3つの故障メインバンクは、グループ0のB0_LおよびB1_Lと、グループ1のB1_Lとを含み得る。図22Cは、図22Aを組み合わせて参照して本明細書で説明される。表2266は、第1N個のデータ(N=4)からのデータ(0,0)、(0,1)、および(0,3)は、グループ0の3つの作業バンクに記憶され、(1,0)、(1,1)、(1,2)、および(1,3)を含む第2N個のデータが、グループ1のN個の作業バンクに記憶され、(2,0)、(2,1)、(2,2)、(2,3)を含む第3N個のデータ、および第1N個のデータからのデータ(0,2)は、表2266に示すように、グループ2のN+1個の作業バンクに記憶されることを示す。図22Cのデータ読み取り順序は、グループ0からグループ1へ、そしてグループ2へである。
表2260は、第1N個のデータからのデータ(0,0)、(0,1)、および(0,3)が、グループ0の3つの作業バンクからそれぞれ読み取られ、clk0で信号線2204、2205、および2207にロードされることを示す。表2260はまた、第2N個のデータが、グループ1のN個の作業バンクからそれぞれ読み取られ、clk1で信号線2203～2105および2207にロードされることを示している。表2260はさらに、第3N個のデータおよび第1N個のデータからのデータ(0,2)がそれぞれグループ2のN+1個の作業バンクから読み取られ、clk2で信号線2203～2107にロードされることを示す。
最初に、clk0で、第1N個のデータからのデータ(0,0)、(0,1)、および(0,3)は、表2260に示すように、信号線2204、2205、および2207を介して、第1読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。
clk1では、グループ0のB0_Lが故障メインバンクであるため、表2262に示すように、データ(0,0)および(0,1)は、第1読み取りサブアレイ2020aによって1バンク分左にシフトされ、信号線2213～2214を介して出力され得る。表2262に示すように、データ(0、3)の場合、入力データシフトは必要ない場合があり、第1読み取りサブアレイ2020aは、データシフトなしで信号線2217を介してデータ(0、3)を出力することができるようになる。その結果、clk1では、表2262に示すように、データ(0,0)、(0,1)、および(0,3)がそれぞれ信号線2213、2214、および2217によって出力される。
また、clk1において、表2260に示されるように、信号線2203～2205および2207を介して、第1読み取りサブアレイ2020aの読み取りMUX2180に、第2N個のデータがそれぞれ入力される。
clk2では、データ(0,0)、(0,1)、および(0,3)について、入力データシフトは必要ない場合があり、表a2264に示すように、第2読み取りサブアレイ2020bがデータ(0,0)、(0,1)、および(0,3)をそれぞれ信号線2223、2224、および2227を介したデータシフトなしで出力するようになる。
clk2においても、グループ1のB1_Lが故障メインバンクであるため、表2262に示すように、第2N個のデータのデータ(1,2)は、第1読み取りサブアレイ2020a内の読み取りMUX2180aによって1つのバンクだけ右にシフトされ得、信号線2216を介して出力される。データ(1,0)、(1,1)、および(1,3)の場合、入力データのシフトは必要ない場合があり、第1読み取りサブアレイ2020aが、それぞれ信号線2213～2214および2227を介してデータシフトなしでデータ(1,0)、(1,1)、および(1,3)を出力し得るようになる。その結果、表2262に示すように、データ(1,0)、(1,1)、(1,2)、および(1,3)が、信号線2213～2214および2216～227によってそれぞれ出力される。
また、clk2において、第3N個のデータおよび第1N個のデータからのデータ(0,2)は、表2260に示すように、信号線2203～2207を介して第1読み取りサブアレイ2020aの読み取りMUX2180にそれぞれ入力される。例えば、第1N個のデータからのデータ(0,2)は、信号線2205を介して、第1読み取りサブアレイ2020aの読み取りMUX2180aおよび2180bに入力される。信号線2225は信号線2205に接続されているので、データ(0,2)は、信号線2225を介して第3読み取りサブアレイ2020cの読み取りMUX2180aおよび2180bにも入力される。その結果、clk2では、第1N個のデータからのデータ(0,0)、(0,1)、(0,2)、および(0,3)は、表2264に示されるように、それぞれ信号線2224～2225および2227を介して第3読み取りサブアレイ2020cに入力される。
clk3では、グループ0のB1_Lも故障メインバンクであるため、第1N個のデータからのデータ(0,2)は、表2265に示すように、第3読み取りサブアレイ2020cの読み取りMUX2180aによって1バンクだけ右にシフトされ、I/Oデータ線2236を介して出力され得る。データ(0,0)、(0,1)、および(0,3)の場合、入力データのシフトは必要ない場合があるため、第3読み取りサブアレイ2020cは、表2265に示すように、それぞれI/Oデータ線2233～2234および2237を介したデータシフトなしで入力Aからデータ(0,0)、(0,1)、および(0,3)を選択し、データ(0,0)、(0,1)、および(0,3)を出力し得る。その結果、第1N個のデータが読み取りMUXアレイ807から首尾よく出力される。
また、clk3において、表2264に示されるように、第2N個のデータが、信号線2223、2224、2226、および2227を介して、データシフトなしで、第2読み取りサブアレイ2020bの読み取りMUX2180によってそれぞれ出力される。第2N個のデータは、信号線2223、2224、2226、および2227を介して、第3読み取りサブアレイ2020cの読み取りMUX2180にそれぞれ入力される。
また、clk3において、第3N個のデータは、表2262に示されるように、信号線2213、2214、2216、および2217を介して、データシフトなしで、第1読み取りサブアレイ2020aの読み取りMUX2180によってそれぞれ出力される。第3N個のデータは、信号線2213、2214、2216、および2217を介して、第2読み取りサブアレイ2020bの読み取りMUX2180にそれぞれ入力される。
表2265に示すように、clk4において、第2N個のデータが、データ線2233、2234、2236、および2237を介して、データシフトなしで、第3読み取りサブアレイ2020cの読み取りMUX2180によってそれぞれ出力される。その結果、第2N個のデータが読み取りMUXアレイ807から首尾よく出力される。また、clk4では、表2264に示すように、第3N個のデータが、信号線2223、2224、2226、および2227を介して、データシフトなしで、第2読み取りサブアレイ2020bの読み取りMUX2180によってそれぞれ出力される。第3N個のデータは、信号線2223、2224、2226、および2227を介して、第3読み取りサブアレイ2020cの読み取りMUX2180にそれぞれ入力される。
表2265に示すように、clk5において、第3N個のデータが、データ線2233、2234、2236、および2237を介して、データシフトなしで、第3読み取りサブアレイ2020cの読み取りMUX2180によってそれぞれ出力される。その結果、第3N個のデータが読み取りMUXアレイ807から首尾よく出力される。
上述の図17～図22Cを参照すると、メモリデバイス内のI/O回路407の例示的な一般的構造が本明細書に開示されている。メモリデバイスは、バンクのP個のグループを含むメモリセルのアレイを含み得る。バンクの各グループはN個のメインバンク702および同時データ入力/出力用の冗長バンク704を含むことができるので、P個の冗長バンクがバンクのP個のグループに含まれて共有される。
いくつかの実装では、メモリセルのアレイは第1レベルのメモリユニットを含み、第1レベルのメモリユニットは複数の第2レベルのメモリユニットを含み、そのうちの1つはバンクのP個のグループを含む。I/O回路407およびI/O制御ロジック412は、複数の第2レベルのメモリユニットによって共有される。例えば、第1レベルのメモリユニットは、複数の平面を含むダイである。バンクのP個のグループを含む第2レベルのメモリユニットは、ダイ内の平面であり、平面は、バンクのP個のグループからのP×N個の作業バンクを含む。I/O回路407は、グローバルデータバスに結合され、P×N個のデータを平面内のP×N個の作業バンクに、またはそこから、それぞれ平面内のグローバルデータバスおよび1つまたは複数の分岐データバスを介して向けるように構成されている。
I/O回路407は、書き込みMUXアレイ707を含み得る。いくつかの実装では、書き込みMUXアレイ707は、直列に適用されるP個の書き込みサブアレイを含み得る。例えば、書き込みMUXアレイ707内の書き込みサブアレイは、pが正の整数であり、1≦p≦Pであるp番目の書き込みサブアレイとして表すことができる。書き込みMUXアレイ707内の各書き込みサブアレイは、冗長書き込みMUX1881およびN個のメイン書き込みMUX1880を含み得る。各メイン書き込みMUX1880および各冗長書き込みMUX1881は、それぞれ、第1入力A、第2入力B、選択ポートS、および出力を含むことができる。
2≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUX1881は、p-1個の冗長入力をさらに含むことができる。例えば、図19Aに示すように、第1書き込みサブアレイ内の冗長書き込みMUX1881は冗長入力を含まず、第2書き込みサブアレイ内の冗長書き込みMUX1881は第1冗長入力Cを含むことができ、第3書き込みサブアレイ内の冗長書き込みMUX1881は、第1冗長入力Cおよび第2冗長入力Dなどを含むことができる。
1≦p<Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUX1880の出力は、(p+1)番目の書き込みサブアレイ内の対応するメイン書き込みMUX1880の第1入力Aに結合される。また、1≦p<Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUX1881の出力は、1≦q≦P-pで各(p+q)番目の書き込みサブアレイ内の対応する冗長書き込みMUX1881のq番目の冗長入力に結合され、qは正の整数である。p=Pの場合、p番目の書き込みサブアレイ内のN個のメイン書き込みMUX1880および冗長書き込みMUX1881の出力は、対応するバンクのグループ内のN個のメインバンク702および冗長バンク704にそれぞれ結合される。
p=1の場合、p番目の書き込みサブアレイ内の各メイン書き込みMUX1880の第1入力Aは、対応するI/Oデータ線に結合され、対応するI/Oデータ線から対応するデータを受信するように構成される。1≦p≦Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUX1880の第2入力Bは、p番目の書き込みサブアレイ内の対応する隣接するメイン書き込みMUX1880のVdd信号線または第1入力Aに結合される。
いくつかの実装では、図18Aおよび図19Aに示すように、p番目の書き込みサブアレイ1720内の冗長書き込みMUX1881は、p番目の書き込みサブアレイ内のN個のメイン書き込みMUX1880の間に配置される。1≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUX1881の第1入力Aおよび第2入力Bは、p番目の書き込みサブアレイ内の2つの隣接するメイン書き込みMUX1880の第1入力にそれぞれ結合される。
いくつかの他の実装では、p番目の書き込みサブアレイ内の冗長書き込みMUX1881は、図18Dに示すように、p番目の書き込みサブアレイ内のN個のメイン書き込みMUX1880の側に配置される。1≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUX1881の第1入力Aおよび第2入力Bのうちの1つは、p番目の書き込みサブアレイ内の隣接するメイン書き込みMUX1880の第1入力Aに結合される。p番目の書き込みサブアレイ内の冗長書き込みMUX1881の第1入力Aおよび第2入力Bの他方は、Vdd信号線に結合される。
さらに、I/O回路407は、バンクの各グループに結合され、P×N個の作業バンクからのP×N個のデータをそれぞれ向けるように構成された読み取りMUXアレイ807を含み得る。読み取りMUXアレイ807は、直列に適用されるP個の読み取りサブアレイを含むことができ、各読み取りサブアレイは、N個の読み取りMUX2180を含むことができ、各読み取りMUX2180は、第1入力A、第2入力B、選択ポートS、および出力Outをそれぞれ含む。例えば、読み取りMUXアレイ807内の読み取りサブアレイは、1≦p≦Pでp番目の読み取りサブアレイとして表すことができる。
1≦p<Pの場合、p番目の読み取りサブアレイ内の各読み取りMUX2180の出力は、(p+1)番目の読み取りサブアレイ内の対応する読み取りMUX2180の第1入力Aに結合される。p=Pの場合、p番目の読み取りサブアレイ内の各読み取りMUX2180の出力は、対応するI/Oデータ線に結合され、対応するデータを対応するI/Oデータ線に出力するように構成される。
p=1の場合、p番目の読み取りサブアレイ内の各読み取りMUX2180の第1入力Aは、N個のメインバンク内の対応するメインバンクに結合される。1≦p≦Pの場合、p番目の読み取りサブアレイ内の各読み取りMUX2180の第2入力Bは、p番目の読み取りサブアレイ内の対応する隣接する読み取りMUX2180の冗長バンクまたは第1入力Aに結合される。
いくつかの実装では、バンクのP個のグループがK個の故障メインバンクを含み、KはP以下の正の整数(1≦K≦P)であると仮定する。K個の故障メインバンクは、バンクのP個のグループから単一のバンクのグループ(または2つ以上のバンクのグループ)に分散され得る。I/O制御ロジック412は、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループからP×N個の作業バンクを決定するように構成され得る。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含み得る。I/O制御ロジック412はさらに、I/O回路407を制御して、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成することができる。
例えば、バンクの第1グループがK個の故障メインバンクを含み、バンクの他のグループが故障メインバンクを含まないと仮定する。I/O制御ロジック412は、(1)第1N個のデータのうちのK個のデータをK個の冗長バンクに、またはそこから向け、(2)第1N個のデータの残りのN-K個のデータを、第1グループのバンクのN-K個の作業メインバンクに、またはそこから向け、(3)他のバンクのグループに記憶することを意図した他のデータを、他のバンクのグループのそれぞれの作業メインバンクに、またはそこから向けるように構成することができる。
図23は、本開示のいくつかの態様による、データ入力/出力において故障メインバンク修復方式を実装するメモリデバイスを動作するための例示的な方法2300のフローチャートを示す。メモリデバイスは、本明細書に開示される任意の適切なメモリデバイスであり得る。方法2300は、I/O制御ロジック412によって実装され得る。方法2300に示される動作は網羅的でなくてもよく、図示された動作の前、後、または間に他の動作も同様に実行できることが理解される。さらに、動作のいくつかは、同時に、または図23に示される順序とは異なる順序で実行されてもよい。
図23を参照すると、方法2300は動作2302で開始し、バンクのP個のグループからK個の故障メインバンクを示すバンク故障情報が取得される。K個の故障メインバンクは、メモリデバイスの製造後テストによって識別できる。例えば、作業バンクロジック906は、メモリデバイスを動作させる前に、レジスタ414からバンク故障情報を取得することができる。
方法2300は、図23に示されるように、動作2304に進み、P×N個の作業バンクがバンク故障情報に基づいてバンクのP個のグループから決定される。例えば、作業バンクロジック906は、バンクのP個のグループからのK個の冗長バンクおよび残りのメインバンクを含むP×N個の作業バンクを決定することができる。
方法2300は、図23に示されるように、動作2306に進み、P×N個のデータがそれぞれP×N個の作業バンクに向けられ、またはそこから向けられる。
本開示の一態様によれば、メモリデバイスは、メモリセルのアレイ、I/O回路、およびI/O回路に結合されたI/O制御ロジックを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれ、共有されるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。I/O回路は、バンクのP個のグループに結合され、P×N個のデータをそれぞれP×N個の作業バンクに、またはそこから向けるように構成される。I/O制御ロジックは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループからP×N個の作業バンクを決定するように構成される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。I/O制御ロジックはまた、I/O回路を制御して、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成されている。
いくつかの実装では、I/O回路は、バンクの各グループに結合され、P×N個のデータをP×N個の作業バンクにそれぞれ向けるように構成された書き込みMUXアレイを含む。
いくつかの実装では、書き込みMUXアレイは、直列に適用されるP個の書き込みサブアレイを含む。各書き込みサブアレイには、冗長書き込みMUXおよびN個のメイン書き込みMUXが含まれる。
いくつかの実装では、各メイン書き込みMUXおよび各冗長書き込みMUXは、それぞれ第1入力、第2入力、および出力を含む。書き込みMUXアレイのp番目の書き込みサブアレイ内の冗長書き込みMUXは、2≦p≦Pに対するp-1個の冗長入力をさらに含み、pは正の整数である。
いくつかの実装では、1≦p<Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの出力は、(p+1)番目の書き込みサブアレイ内の対応するメイン書き込みMUXの第1入力に結合される。p番目の書き込みサブアレイ内の冗長書き込みMUXの出力は、1≦q≦P-pで、各(p+q)番目の書き込みサブアレイ内の対応する冗長書き込みMUXのq番目の冗長入力に結合され、qは正の整数である。p=Pの場合、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXおよび冗長書き込みMUXの出力は、N個のメインバンクおよび冗長バンクにそれぞれ結合される。
いくつかの実装では、p=1の場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの第1入力は、対応するI/Oデータ線に結合され、対応するI/Oデータ線から対応するデータを受信するように構成される。1≦p≦Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの第2入力は、Vdd信号線、またはp番目の書き込みサブアレイ内の対応する隣接するメイン書き込みMUXの第1入力に結合される。
いくつかの実装では、1≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUXは、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXの間に配置される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1入力および第2入力は、p番目の書き込みサブアレイ内の2つの隣接するメイン書き込みMUXの第1入力にそれぞれ結合される。
いくつかの実装では、1≦p≦Pについて、p番目の書き込みサブアレイ内の冗長書き込みMUXは、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXの側に配置される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1および第2入力のうちの1つは、p番目の書き込みサブアレイ内の隣接するメイン書き込みMUXの第1入力に結合される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1および第2入力の他方は、Vdd信号線に結合される。
いくつかの実装では、I/O回路は、バンクの各グループに結合され、P×N個の作業バンクからのP×N個のデータをそれぞれ向けるように構成された読み取りMUXアレイを含む。
いくつかの実装では、読み取りMUXアレイは、直列に適用されるP個の読み取りサブアレイを含む。各読み取りサブアレイには、N個の読み取りMUXが含まれる。各読み取りMUXは、それぞれ第1入力、第2入力、および出力を含む。
いくつかの実装では、1≦p<Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの出力は、(p+1)番目の読み取りサブアレイ内の対応する読み取りMUXの第1入力に結合され、pは正の整数である。p=Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの出力は、対応するI/Oデータ線に結合され、対応するデータを対応するI/Oデータ線に出力するように構成される。
いくつかの実装では、p=1の場合、p番目の読み取りサブアレイ内の各読み取りMUXの第1入力は、N個のメインバンク内の対応するメインバンクに結合される。1≦p≦Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの第2入力は、冗長バンクまたはp番目の読み取りサブアレイ内の対応する隣接する読み取りMUXの第1入力に結合される。
いくつかの実装では、K個の故障メインバンクは、バンクのP個のグループから1つまたは複数のバンクのグループに分散される。
いくつかの実装では、メモリセルのアレイは、第1レベルのメモリユニットを含む。第1レベルのメモリユニットは複数の第2レベルのメモリユニットを含み、そのうちの1つはバンクのP個のグループを含む。I/O回路およびI/O制御ロジックは、複数の第2レベルのメモリユニットによって共有される。
いくつかの実装では、第1レベルのメモリユニットは、複数の平面を含むダイである。バンクのP個のグループを含む第2レベルのメモリユニットは、ダイ内の平面であり、平面は、バンクのP個のグループからのP×N個の作業バンクを含む。I/O回路はグローバルデータバスに結合され、P×N個のデータを平面内のP×N個の作業バンクに、またはそこから、それぞれ平面内のグローバルデータバスおよび1つまたは複数の分岐データバスを介して向けるように構成されている。
いくつかの実装では、N=4または8である。メモリデバイスは、3D NANDフラッシュメモリデバイスを含む。
本開示の別の態様によれば、システムは、データを記憶するように構成されたメモリデバイスと、メモリデバイスに結合され、メモリデバイスを制御するように構成されたメモリコントローラとを含む。メモリデバイスは、メモリセルのアレイ、I/O回路、およびI/O回路に結合されたI/O制御ロジックを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれ、共有されるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。I/O回路は、バンクのP個のグループに結合され、P×N個のデータをそれぞれP×N個の作業バンクに、またはそこから向けるように構成される。I/O制御ロジックは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループからP×N個の作業バンクを決定するように構成される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。I/O制御ロジックはまた、I/O回路を制御して、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成されている。
いくつかの実装では、システムは、メモリコントローラに結合され、データを送信または受信するように構成されたホストをさらに含む。
いくつかの実装では、I/O回路は、バンクの各グループに結合され、P×N個のデータをP×N個の作業バンクにそれぞれ向けるように構成された書き込みMUXアレイを含む。
いくつかの実装では、書き込みMUXアレイは、直列に適用されるP個の書き込みサブアレイを含む。各書き込みサブアレイには、冗長書き込みMUXおよびN個のメイン書き込みMUXが含まれる。
いくつかの実装では、各メイン書き込みMUXおよび各冗長書き込みMUXは、それぞれ第1入力、第2入力、および出力を含む。書き込みMUXアレイのp番目の書き込みサブアレイ内の冗長書き込みMUXは、2≦p≦Pに対するp-1個の冗長入力をさらに含み、pは正の整数である。
いくつかの実装では、1≦p<Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの出力は、(p+1)番目の書き込みサブアレイ内の対応するメイン書き込みMUXの第1入力に結合される。p番目の書き込みサブアレイ内の冗長書き込みMUXの出力は、1≦q≦Ppで、各(p+q)番目の書き込みサブアレイ内の対応する冗長書き込みMUXのq番目の冗長入力に結合され、qは正の整数である。p=Pの場合、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXおよび冗長書き込みMUXの出力は、N個のメインバンクおよび冗長バンクにそれぞれ結合される。
いくつかの実装では、p=1の場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの第1入力は、対応するI/Oデータ線に結合され、対応するI/Oデータ線から対応するデータを受信するように構成されている。1≦p≦Pの場合、p番目の書き込みサブアレイ内の各メイン書き込みMUXの第2入力は、Vdd信号線、またはp番目の書き込みサブアレイ内の対応する隣接するメイン書き込みMUXの第1入力に結合される。
いくつかの実装では、1≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUXは、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXの間に配置される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1入力および第2入力は、p番目の書き込みサブアレイ内の2つの隣接するメイン書き込みMUXの第1入力にそれぞれ結合される。
いくつかの実装では、1≦p≦Pの場合、p番目の書き込みサブアレイ内の冗長書き込みMUXは、p番目の書き込みサブアレイ内のN個のメイン書き込みMUXの側に配置される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1および第2入力のうちの1つは、p番目の書き込みサブアレイ内の隣接するメイン書き込みMUXの第1入力に結合される。p番目の書き込みサブアレイ内の冗長書き込みMUXの第1および第2入力の他方は、Vdd信号線に結合される。
いくつかの実装では、I/O回路は、バンクの各グループに結合され、P×N個の作業バンクからのP×N個のデータをそれぞれ向けるように構成された読み取りMUXアレイを含む。
いくつかの実装では、読み取りMUXアレイは、直列に適用されるP個の読み取りサブアレイを含む。各読み取りサブアレイには、N個の読み取りMUXが含まれる。各読み取りMUXは、それぞれ第1入力、第2入力、および出力を含む。
いくつかの実装では、1≦p<Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの出力は、(p+1)番目の読み取りサブアレイ内の対応する読み取りMUXの第1入力に結合され、pは正の整数である。p=Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの出力は、対応するI/Oデータ線に結合され、対応するデータを対応するI/Oデータ線に出力するように構成される。
いくつかの実装では、p=1の場合、p番目の読み取りサブアレイ内の各読み取りMUXの第1入力は、N個のメインバンク内の対応するメインバンクに結合される。1≦p≦Pの場合、p番目の読み取りサブアレイ内の各読み取りMUXの第2入力は、冗長バンクまたはp番目の読み取りサブアレイ内の対応する隣接する読み取りMUXの第1入力に結合される。
いくつかの実装では、K個の故障メインバンクは、バンクのP個のグループから1つまたは複数のバンクのグループに分散される。
いくつかの実装では、メモリセルのアレイは、第1レベルのメモリユニットを含む。第1レベルのメモリユニットは複数の第2レベルのメモリユニットを含み、そのうちの1つはバンクのP個のグループを含む。I/O回路およびI/O制御ロジックは、複数の第2レベルのメモリユニットによって共有される。
いくつかの実装では、第1レベルのメモリユニットは、複数の平面を含むダイである。バンクのP個のグループを含む第2レベルのメモリユニットは、ダイ内の平面であり、平面は、バンクのP個のグループからのP×N個の作業バンクを含む。I/O回路はグローバルデータバスに結合され、P×N個のデータを平面内のP×N個の作業バンクに、またはそこから、それぞれ平面内のグローバルデータバスおよび1つまたは複数の分岐データバスを介して向けるように構成されている。
いくつかの実施形態では、N=4または8である。メモリデバイスは、3D NANDフラッシュメモリデバイスを含む。
本開示のさらに別の態様によれば、メモリデバイスを動作させる方法が提供される。メモリデバイスは、メモリセルのアレイを含む。メモリセルのアレイはバンクのP個のグループを含む。バンクの各グループは、P個の冗長バンクがバンクのP個のグループに含まれるように、N個のメインバンクと冗長バンクとを含む。PおよびNはそれぞれ正の整数である。P×N個の作業バンクは、バンクのP個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクのP個のグループから決定される。P×N個の作業バンクは、P個の冗長バンクのうちのK個の冗長バンクを含む。KはP以下の正の整数である。P×N個のデータは、それぞれP×N個の作業バンクに向けられ、またはそこから向けられる。
いくつかの実装では、K個の故障メインバンクを示すバンク故障情報が取得される。
いくつかの実装では、Pは2以上である。
いくつかの実装では、K個の故障メインバンクは、バンクのP個のグループから1つまたは複数のバンクのグループに分散される。
いくつかの実装では、P個の冗長バンクのそれぞれが、バンクのP個のグループによって共有される。
いくつかの実装では、メモリデバイスは、I/O回路をさらに含む。I/O回路は、バンクの各グループにそれぞれ結合された書き込みMUXアレイおよび読み取りMUXアレイを含む。書き込みMUXアレイには、直列に適用されるP個の書き込みサブアレイが含まれる。読み取りMUXアレイには、直列に適用されるP読み取りサブアレイが含まれる。P×N個のデータを向けることは、P個の書き込みサブアレイを介して、P×N個のデータをそれぞれP×N個の作業バンクに向けることと、P×N個の作業バンクからのP×N個のデータを、P個の読み取りサブアレイを介してそれぞれ向けることを含む。
いくつかの実装では、N=4または8である。メモリデバイスは、3D NANDフラッシュメモリデバイスを含む。
特定の実装の前述の説明は、様々なアプリケーションに対して容易に修正および/または適合させることができる。したがって、そのような適応および修正は、本明細書で提示される教示およびガイダンスに基づいて、開示された実装の同等物の意味および範囲内にあることを意図している。
本開示の広さおよび範囲は、上記の例示的な実装のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。
108 ホスト
106 メモリコントローラ
104 メモリデバイス
302 周辺回路
301 メモリセルアレイ
404 ページバッファ感知増幅器
406 列デコーダ/ビット線ドライバ
407 I/O回路
408 行デコーダ/ワード線ドライバ
410 電圧発生器
412 I/O制御ロジック
413 制御ロジック
414 レジスタ
417 データI/O
506 メインプレデコーダ
508 冗長プレデコーダ
707 書き込みMUXアレイ
807 読み取りMUXアレイ
1515a 第2レベルのメモリユニット
1514 第1レベルのメモリユニット
1502a 平面セクション
1502b 平面セクション
1502c 平面セクション
1502d 平面セクション
1500 メモリデバイス
1514 第1レベルのメモリユニット
1515a 第2レベルのメモリユニット
1515b 第2レベルのメモリユニット
1510 第1レベルデータバス
1511 ジャンクション
1512a 分岐データバス
1512b 分岐データバス
1418 グローバルデータバス
1401 ジャンクション
1302a 平面
1302b 平面
1407a 分岐データバス
1407b 分岐データバス
1403a 平面分岐データバス
1403b 平面分岐データバス
1405a～1405g セクション分岐データバス
1405f セクション分岐データバス
1720 書き込みサブアレイ
1800 メモリデバイス
1720a 第1書き込みサブアレイ
1720b 第2書き込みサブアレイ
1880 メイン書き込みMUX
1881 冗長書き込みMUX
906 作業バンクロジック
704 冗長バンク

Claims (20)

  1. バンクのP個のグループを含むメモリセルのアレイであって、バンクの各グループは、P個の冗長バンクがバンクの前記P個のグループに含まれ、共有されるように、N個のメインバンクおよび冗長バンクを含み、PおよびNのそれぞれは正の整数である、アレイと、
    バンクの前記P個のグループに結合され、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成された入力/出力(I/O)回路と、
    前記I/O回路に結合されたI/O制御ロジックとを含み、前記I/O制御ロジックは、
    バンクの前記P個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクの前記P個のグループから前記P×N個の作業バンクを決定することであって、前記P×N個の作業バンクは前記P個の冗長バンクのK個の冗長バンクを含み、KはP以下の正の整数である、ことと、
    前記I/O回路を制御して、P×N個のデータをそれぞれ前記P×N個の作業バンクに、またはそこから向けることと、を行うように構成された、メモリデバイス。
  2. 前記I/O回路は、バンクの各グループに結合され、前記P×N個のデータを前記P×N個の作業バンクにそれぞれ向けるように構成された書き込みマルチプレクサ(MUX)アレイを含む、請求項1に記載のメモリデバイス。
  3. 前記書き込みMUXアレイは、直列に適用されるP個の書き込みサブアレイを含み、各書き込みサブアレイは、冗長書き込みMUXおよびN個のメイン書き込みMUXを含む、請求項2に記載のメモリデバイス。
  4. 各メイン書き込みMUXおよび各冗長書き込みMUXは、それぞれ、第1入力、第2入力、および出力を含み、
    前記書き込みMUXアレイのp番目の書き込みサブアレイ内の冗長書き込みMUXは、2≦p≦Pに対するp-1個の冗長入力をさらに含み、pは正の整数である、請求項3に記載のメモリデバイス。
  5. 1≦p<Pの場合、
    前記p番目の書き込みサブアレイ内の各メイン書き込みMUXの出力は、(p+1)番目の書き込みサブアレイ内の対応するメイン書き込みMUXの第1入力に結合され、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXの出力は、1≦q≦P-pで、各(p+q)番目の書き込みサブアレイ内の対応する冗長書き込みMUXのq番目の冗長入力に結合され、qは正の整数であり、
    p=Pの場合、
    前記p番目の書き込みサブアレイ内の前記N個のメイン書き込みMUXおよび前記冗長書き込みMUXの出力は、前記N個のメインバンクおよび前記冗長バンクにそれぞれ結合される、請求項4に記載のメモリデバイス。
  6. p=1の場合、
    前記p番目の書き込みサブアレイ内の各メイン書き込みMUXの第1入力は、対応するI/Oデータ線に結合され、前記対応するI/Oデータ線から対応するデータを受信するように構成され、
    1≦p≦Pの場合、
    前記p番目の書き込みサブアレイ内の各メイン書き込みMUXの第2入力は、Vdd信号線、または前記p番目の書き込みサブアレイ内の対応する隣接するメイン書き込みMUXの第1入力に結合される、請求項4に記載のメモリデバイス。
  7. 1≦p≦Pの場合、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXは、前記p番目の書き込みサブアレイ内の前記N個のメイン書き込みMUXの間に配置され、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXの第1入力および第2入力は、前記p番目の書き込みサブアレイ内の2つの隣接するメイン書き込みMUXの第1入力にそれぞれ結合される、請求項4に記載のメモリデバイス。
  8. 1≦p≦Pの場合、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXは、前記p番目の書き込みサブアレイ内の前記N個のメイン書き込みMUXの側に配置され、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXの第1および第2入力のうちの1つは、前記p番目の書き込みサブアレイ内の隣接するメイン書き込みMUXの第1入力に結合され、
    前記p番目の書き込みサブアレイ内の前記冗長書き込みMUXの第1および第2入力のうちのもう一方は、Vdd信号線に結合される、請求項4に記載のメモリデバイス。
  9. 前記I/O回路は、バンクの各グループに結合され、前記P×N個の作業バンクからのP×N個のデータをそれぞれ向けるように構成された読み取りマルチプレクサ(MUX)アレイを含む、請求項1に記載のメモリデバイス。
  10. 前記読み取りMUXアレイは、直列に適用されるP個の読み取りサブアレイを含み、各読み取りサブアレイは、N個の読み取りMUXを含み、各読み取りMUXは、それぞれ第1入力、第2入力、および出力を含む、請求項9に記載のメモリデバイス。
  11. 1≦p<Pの場合、
    p番目の読み取りサブアレイ内の各読み取りMUXの出力は、(p+1)番目の読み取りサブアレイ内の対応する読み取りMUXの第1入力に結合され、pは正の整数であり、
    p=Pの場合、
    前記p番目の読み取りサブアレイ内の各読み取りMUXの出力は、対応するI/Oデータ線に結合され、対応するデータを前記対応するI/Oデータ線に出力するように構成される、請求項10に記載のメモリデバイス。
  12. p=1の場合、
    前記p番目の読み取りサブアレイ内の各読み取りMUXの第1入力は、前記N個のメインバンク内の対応するメインバンクに結合され、
    1≦p≦Pの場合、
    前記p番目の読み取りサブアレイ内の各読み取りMUXの第2入力は、前記冗長バンクまたは前記p番目の読み取りサブアレイ内の対応する隣接する読み取りMUXの第1入力に結合される、請求項11に記載のメモリデバイス。
  13. 前記K個の故障メインバンクは、バンクの前記P個のグループから1つまたは複数のバンクのグループに分散される、請求項1に記載のメモリデバイス。
  14. N=4または8であり、前記メモリデバイスが3次元(3D)NANDフラッシュメモリデバイスを含む、請求項1に記載のメモリデバイス。
  15. データを記憶するように構成されたメモリデバイスであって、
    バンクのP個のグループを含むメモリセルのアレイであって、バンクの各グループは、P個の冗長バンクがバンクの前記P個のグループに含まれ、共有されるようにN個のメインバンクおよび冗長バンクを含み、PおよびNのそれぞれは正の整数である、アレイ、
    バンクの前記P個のグループに結合され、P×N個のデータをP×N個の作業バンクに、またはそこからそれぞれ向けるように構成された入力/出力(I/O)回路、ならびに
    前記I/O回路に結合されたI/O制御ロジックであって、
    バンクの前記P個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクの前記P個のグループから前記P×N個の作業バンクを決定することであって、前記P×N個の作業バンクは前記P個の冗長バンクのK個の冗長バンクを含み、KはP以下の正の整数である、ことと、
    前記I/O回路を制御して、前記P×N個のデータをそれぞれ前記P×N個の作業バンクに、またはそこから向けることと、を行うように構成された、I/O制御ロジック、を含む、メモリデバイスと、
    前記メモリデバイスに結合され、前記メモリデバイスを制御するように構成されたメモリコントローラとを含む、システム。
  16. 前記メモリコントローラに結合され、前記データを送信または受信するように構成されたホストをさらに含む、請求項15に記載のシステム。
  17. メモリセルのアレイを含むメモリデバイスを動作させる方法であって、メモリセルの前記アレイはバンクのP個のグループを含み、バンクの各グループは、P個の冗長バンクがバンクの前記P個のグループに含まれるようにN個のメインバンクと冗長バンクとを含み、PおよびNのそれぞれは正の整数であり、前記方法は、
    バンクの前記P個のグループからのK個の故障メインバンクを示すバンク故障情報に基づいて、バンクの前記P個のグループからP×N個の作業バンクを決定するステップであって、前記P×N個の作業バンクは前記P個の冗長バンクのうちのK個の冗長バンクを含み、KはP以下の正の整数である、ステップと、
    前記P×N個のデータをそれぞれ前記P×N個の作業バンクに、またはそこから向けるステップと、を含む、方法。
  18. 前記K個の故障メインバンクを示す前記バンク故障情報を取得するステップをさらに含み、前記K個の故障メインバンクが、バンクの前記P個のグループからの1つまたは複数のバンクのグループに分散される、請求項17に記載の方法。
  19. 前記P個の冗長バンクの各々は、バンクの前記P個のグループによって共有される、請求項17に記載の方法。
  20. 前記メモリデバイスは、入力/出力(I/O)回路をさらに含み、
    前記I/O回路は、バンクの各グループにそれぞれ結合された書き込みマルチプレクサ(MUX)アレイおよび読み取りMUXアレイを含み、
    前記書き込みMUXアレイは、直列に適用されるP個の書き込みサブアレイを含み、
    前記読み取りMUXアレイは、直列に適用されるP個の読み取りサブアレイを含み、
    前記P×N個のデータを向けることは、
    前記P個の書き込みサブアレイを介して、前記P×N個のデータをそれぞれ前記P×N個の作業バンクに向けるステップと、
    前記P×N個の作業バンクからの前記P×N個のデータを前記P個の読み取りサブアレイを介してそれぞれ向けるステップと、を含む、請求項17に記載の方法。
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Publication number Priority date Publication date Assignee Title
CN113632171B (zh) * 2021-03-24 2024-04-16 长江存储科技有限责任公司 使用冗余存储体进行故障主存储体修复的存储器件
TWI775627B (zh) * 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置
TWI801073B (zh) * 2022-01-03 2023-05-01 華邦電子股份有限公司 多通道記憶體裝置
CN116072195B (zh) * 2023-04-06 2023-08-18 长鑫存储技术有限公司 存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004355744A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体記憶装置
US20080259701A1 (en) 2007-04-18 2008-10-23 Arm Limited Redundancy architecture for an integrated circuit memory

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3848004B2 (ja) 1999-03-11 2006-11-22 株式会社東芝 半導体メモリ装置及び半導体メモリ装置搭載システム
US6208569B1 (en) 1999-04-06 2001-03-27 Genesis Semiconductor, Inc. Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device
KR20010046347A (ko) 1999-11-12 2001-06-15 박종섭 다수의 뱅크가 하나의 리페어셀 어레이를 공유하는반도체메모리소자의 리던던시회로
US7082549B2 (en) * 2000-11-17 2006-07-25 Bitfone Corporation Method for fault tolerant updating of an electronic device
KR20030017885A (ko) 2001-08-23 2003-03-04 플래시스 주식회사 반도체 메모리의 리페어 장치 및 방법
JP3863410B2 (ja) 2001-11-12 2006-12-27 富士通株式会社 半導体メモリ
JP4002749B2 (ja) 2001-11-14 2007-11-07 富士通株式会社 半導体装置
JP3597501B2 (ja) 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7093171B2 (en) 2002-04-03 2006-08-15 International Business Machines Corporation Flexible row redundancy system
US7340736B2 (en) * 2002-08-22 2008-03-04 Hewlett-Packard Development Company, L.P. Electronic device with an update agent that employs preprocessing techniques for update
US20040076042A1 (en) 2002-10-16 2004-04-22 Sifang Wu High performance memory column group repair scheme with small area penalty
CN100437814C (zh) 2003-07-04 2008-11-26 旺宏电子股份有限公司 具有内建错误纠正能力的存储器元件
JP2005092969A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
DE10345978A1 (de) * 2003-10-02 2005-04-28 Infineon Technologies Ag Speichervorrichtung mit Redundanz und Verfahren zur Datenspeicherung
US20060064561A1 (en) * 2004-09-20 2006-03-23 Brad Simeral Method and apparatus for operating a memory controller
DE602005015482D1 (de) * 2004-12-08 2009-08-27 Ge Aviat Systems Llc System und verfahren zur erhöhten fehlererkennung in speicherperipherien
US7391237B2 (en) * 2005-04-29 2008-06-24 O2 Micro International Limited Robust and economic solution for FPGA bitfile upgrade
US7359261B1 (en) * 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
US7684267B2 (en) 2008-06-18 2010-03-23 Sun Microsystems, Inc. Method and apparatus for memory redundancy in a microprocessor
US7885128B2 (en) 2008-10-21 2011-02-08 Micron Technology, Inc. Redundant memory array for replacing memory sections of main memory
US20110041016A1 (en) * 2009-08-12 2011-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory errors and redundancy
KR101185549B1 (ko) 2009-12-29 2012-09-24 에스케이하이닉스 주식회사 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치
KR101616093B1 (ko) 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US20110289349A1 (en) * 2010-05-24 2011-11-24 Cisco Technology, Inc. System and Method for Monitoring and Repairing Memory
US8756363B2 (en) * 2011-07-07 2014-06-17 Oracle International Corporation Efficient storage of memory version data
US8751736B2 (en) * 2011-08-02 2014-06-10 Oracle International Corporation Instructions to set and read memory version information
US8572441B2 (en) * 2011-08-05 2013-10-29 Oracle International Corporation Maximizing encodings of version control bits for memory corruption detection
US20130117615A1 (en) 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
KR101889362B1 (ko) 2012-02-06 2018-09-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 동작 방법, 이를 이용하는 데이터 처리 시스템
US8874979B2 (en) * 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
KR101984789B1 (ko) 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US9043559B2 (en) * 2012-10-23 2015-05-26 Oracle International Corporation Block memory engine with memory corruption detection
KR20140124548A (ko) 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 집적회로 및 메모리 장치
US9448888B2 (en) * 2013-11-15 2016-09-20 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Preventing a rollback attack in a computing system that includes a primary memory bank and a backup memory bank
US9672298B2 (en) * 2014-05-01 2017-06-06 Oracle International Corporation Precise excecution of versioned store instructions
US9613722B2 (en) * 2014-09-26 2017-04-04 Intel Corporation Method and apparatus for reverse memory sparing
US9195593B1 (en) * 2014-09-27 2015-11-24 Oracle International Corporation Hardware assisted object memory migration
KR20160148347A (ko) 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 셀프 리페어 장치 및 방법
US10078567B2 (en) * 2016-03-18 2018-09-18 Alibaba Group Holding Limited Implementing fault tolerance in computer system memory
US10466937B2 (en) * 2017-11-28 2019-11-05 BAE Systems Information and Electronic Sustems Integration Inc. Method of implementing a high reliability flash memory recorder
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11152039B2 (en) 2019-07-11 2021-10-19 Micron Technology, Inc. Input/output line sharing for memory arrays
KR20210050213A (ko) * 2019-10-28 2021-05-07 삼성전자주식회사 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법
CN113821364A (zh) * 2020-06-20 2021-12-21 华为技术有限公司 内存故障的处理方法、装置、设备及存储介质

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004355744A (ja) 2003-05-30 2004-12-16 Renesas Technology Corp 半導体記憶装置
US20080259701A1 (en) 2007-04-18 2008-10-23 Arm Limited Redundancy architecture for an integrated circuit memory

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