CN111986714A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：高速缓存锁存器组，其包括彼此交替地布置的多个偶数锁存器级和多个奇数锁存器级；以及感测放大器组，其通过分别与所述多个偶数锁存器级对应的多条第一位输出线并且通过分别与所述多个奇数锁存器级对应的多条第二位输出线来联接到高速缓存锁存器组。

Description

半导体存储器装置
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置。
背景技术
在半导体存储器装置当中，存在易失性存储器装置和非易失性存储器装置。
非易失性存储器装置可按照相对低的读写速度操作，但即使在没有电源的情况下也可保持所存储的数据。因此，当不管电源如何均保持所存储的数据时，可使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可以是NOR型存储器或NAND型存储器。
在非易失性存储器装置当中，闪存可具有RAM的数据可编程且可擦除的优点和ROM的即使当电源中断时也保持存储在其中的数据的优点。闪存已广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
最近，数据输入/输出速度已成为包括诸如固态驱动器/盘(SSD)或嵌入式多媒体卡(eMMC)的闪存的存储解决方案产品的进一步开发中的重要问题。
发明内容
本发明的各种实施方式涉及一种能够改进数据输出操作的稳定性的半导体存储器装置。
根据实施方式，一种半导体存储器装置可包括：高速缓存锁存器组，其包括彼此交替地布置的多个偶数锁存器级和多个奇数锁存器级；以及感测放大器组，其通过分别与多个偶数锁存器级对应的多条第一位输出线并且通过分别与多个奇数锁存器级对应的多条第二位输出线来联接到高速缓存锁存器组。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括多个存储器单元组；页缓冲器组，其被配置为感测存储在多个存储器单元组中的数据；高速缓存锁存器组，其被配置为锁存页缓冲器组所感测的数据，该高速缓存锁存器组包括多个偶数锁存器级和多个奇数锁存器级，其中，多个偶数锁存器级和多个奇数锁存器级分别与多条位输出线对应；以及感测放大器组，其通过多条位输出线联接到高速缓存锁存器组，并且被配置为感测位输出线的电位并将所感测的数据传送到数据线。
根据实施方式，一种半导体存储器装置可包括：多个存储体(memory bank)；以及感测放大器组，其被配置为感测联接到存储体的多条位输出线的电位电平并将所感测的数据传送到数据线，其中，多个存储体中的每一个包括高速缓存锁存器组，该高速缓存锁存器组包括多个偶数锁存器级和多个奇数锁存器级，其中，多个偶数锁存器级和多个奇数锁存器级中的每一个与多条位输出线中的相应一条位输出线对应，并且其中，存储在偶数锁存器级中的偶数数据的第一数据输出操作与存储在奇数锁存器级中的奇数数据的第二数据输出操作交叠。
附图说明
图1是示出根据本发明的实施方式的半导体存储器装置的图。
图2是示出图1所示的存储器单元阵列、页缓冲器组、高速缓存锁存器组和感测放大器组的联接关系的图。
图3是示出图2所示的第一存储器单元组的图。
图4是示出图2所示的高速缓存锁存器组当中的第一锁存器组的图。
图5是示出列选择信号施加到多个存储体的顺序的图。
图6是示出根据本发明的实施方式的数据输出操作的时序图。
图7是示出包括诸如图1所示的半导体存储器装置的存储器系统的框图。
图8是示出诸如图7所示的存储器系统的应用示例的框图。
图9是示出包括诸如参照图8所描述的存储器系统的计算系统的框图。
具体实施方式
本文所提供的具体结构和功能描述针对本发明的实施方式。然而，本发明可按照各种形式和方式来执行。因此，本发明不限于所公开的实施方式。
可对所公开的任何实施方式应用各种修改和改变。因此，本发明旨在包括不脱离本发明的精神和技术范围的所有改变、等同和替换。
尽管诸如“第一”和“第二”的术语可用于标识各种组件，但这些组件不限于上述术语。上述术语用于将一个组件与其它组件相区分，否则其具有相同或相似的名称。一个实例中的第一组件在另一实例中可被称为第二组件，而没有暗示基本组件本身的形式或功能的任何实质改变。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在一个或更多个中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。描述组件之间的关系的诸如“在～之间”、“直接在～之间”或“与～相邻”和“直接与～相邻”的其它表达可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，而非旨在限制本发明。除非上下文清楚地另外指示，否则本公开中的单数形式旨在也包括复数形式。在本说明书中，应该理解，诸如“包括”或“具有”的开放式术语指示存在所述特征、数量、步骤、操作、组件、部分或其组合，但不排除存在或可添加一个或更多个其它特征、数量、步骤、操作、组件、部分或其组合的可能性。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。普通词典定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
在一些实施方式中，熟知处理、装置结构和技术可不详细描述，以避免不必要地模糊本发明的特征和方面。
下面，参照附图详细描述本发明的各种实施方式，以便于本领域技术人员能够容易地实现和实践本发明。
图1是示出根据本公开的实施方式的半导体存储器装置100的图。
参照图1，半导体存储器装置100可包括：存储器单元阵列110，其中存储数据；外围电路130、140、150、160、170和180，其被配置为将数据编程/写到存储器单元阵列110中，将所存储的数据读取并输出到外部装置，或者从存储器单元阵列110擦除数据；以及控制逻辑120，其控制外围电路130、140、150、160、170和180。外围电路130、140、150、160、170和180可包括电压供给电路130、页缓冲器组140、高速缓存锁存器组150、感测放大器组160、输入/输出电路170和列选择信号生成电路180。作为示例，本发明的各方面在读操作的上下文中描述。
存储器单元阵列110可包括存储数据的多个存储器单元。局部线LL和位线BL可联接到存储器单元阵列110。局部线LL可包括联接到多个存储器单元的字线WL、联接到漏极选择晶体管的漏极选择线DSL以及联接到源极选择晶体管的源极选择线SSL。另外，存储器单元阵列110可包括存储主数据的主区域以及存储修复数据的冗余区域。存储器单元阵列110可按照三维存储器阵列配置，其中存储器单元在基板上在基板表面的垂直方向上层叠。
控制逻辑120可响应于通过输入/输出电路170从外部装置输入的命令信号CMD输出电压控制信号VCON以生成执行读操作所需的操作电压，并且输出页缓冲器控制信号PB_CON以控制包括在页缓冲器组140中的页缓冲器。另外，控制逻辑120可响应于通过输入/输出电路170从外部装置输入的地址信号ADD来生成行地址信号RADD和列地址信号CADD，将所生成的行地址信号RADD输出到电压供给电路130，并将所生成的列地址信号CADD输出到列选择信号生成电路180。
电压供给电路130可响应于来自控制逻辑120的电压控制信号VCON来生成用于存储器单元的读操作的操作电压，并将操作电压供应给存储器单元阵列110。电压供给电路130可被配置为包括电压生成电路(未示出)和行解码器(未示出)。
电压生成电路可响应于来自控制逻辑120的电压控制信号VCON来生成用于存储器单元的读操作的操作电压。例如，电压生成电路可生成要施加到所选存储器单元以执行读操作的读电压以及要施加到未选存储器单元的通过电压。
行解码器可响应于来自控制逻辑120的行地址信号RADD将电压生成电路所生成的操作电压施加到联接到所选存储器单元的字线和联接到未选存储器单元的字线。
页缓冲器组140可包括通过位线BL联接到存储器单元阵列110的多个页缓冲器(未示出)。多个页缓冲器可被分组为多个组。页缓冲器组140中的页缓冲器可响应于来自控制逻辑120的页缓冲器控制信号PB_CON感测位线BL的电压或电流以从存储器单元读取数据。例如，在读操作期间，页缓冲器组140可感测位线BL的电压的变化并将与感测变化的结果对应的存储器单元的数据锁存到高速缓存锁存器组150。
高速缓存锁存器组150可通过内部数据线IDL联接到页缓冲器组140中的页缓冲器并且包括用于锁存页缓冲器所感测的数据的多个高速缓存锁存器(未示出)。高速缓存锁存器可响应于列选择信号CS<m:0>将所读取的数据输出到位输出线BITOUT。高速缓存锁存器可分别对应于页缓冲器并且联接到页缓冲器。
感测放大器组160可响应于选通信号IOSTB来感测并放大位输出线BITOUT的电压并且包括用于将所感测的数据输出到联接到输入/输出电路170的数据线DL的多个感测放大器(未示出)。
输入/输出电路170可从外部装置接收命令信号CMD和地址信号ADD并将所接收的命令信号CMD和地址信号ADD传送到控制逻辑120。另外，在读操作期间，输入/输出电路170可将从包括在高速缓存锁存器组150中的高速缓存锁存器传送的数据DATA通过包括在感测放大器组160中的感测放大器输出到外部装置。
在读操作期间，列选择信号生成电路180可生成并输出用于控制高速缓存锁存器组150中的高速缓存锁存器的数据输出操作的列选择信号CS<m:0>以将所读取的数据外部输出。另外，列选择信号生成电路180可包括选通信号生成电路181。选通信号生成电路181可生成并输出用于控制感测放大器组160中的感测放大器的感测操作的选通信号IOSTB。
列选择信号生成电路180可被配置为被包括在控制逻辑120中，或者可设置到控制逻辑120外部。
图2是示出图1所示的存储器单元阵列110、页缓冲器组140、高速缓存锁存器组150和感测放大器组160的联接关系的图。
参照图2，存储器单元阵列110可包括多个存储器单元组，例如分别为第一至第四存储器单元组MA、MB、MC和MD。页缓冲器组140可包括多个缓冲器组，例如分别为第一至第四缓冲器组PB_A、PB_B、PB_C和PB_D。第一缓冲器组PB_A可对应于第一存储器单元组MA并且包括通过位线BL_A联接到第一存储器单元组MA的多个页缓冲器。第二缓冲器组PB_B可对应于第二存储器单元组MB并且包括通过位线BL_B联接到第二存储器单元组MB的多个页缓冲器。第三缓冲器组PB_C可对应于第三存储器单元组MC并且包括通过位线BL_C联接到第三存储器单元组MC的多个页缓冲器。第四缓冲器组PB_D可对应于第四存储器单元组MD并且包括通过位线BL_D联接到第四存储器单元组MD的多个页缓冲器。
高速缓存锁存器组150可包括多个锁存器组，例如分别为第一至第四锁存器组LC_A、LC_B、LC_C和LC_D。第一锁存器组LC_A可包括多个高速缓存锁存器。第一锁存器组LC_A可对应于第一缓冲器组PB_A并且可通过内部数据线IDL_A(可表示超过一条数据线)联接到第一缓冲器组PB_A。另外，第一锁存器组LC_A可联接到多条位输出线BIT_A并响应于列选择信号CS<m:0>将存储在第一锁存器组LC_A中的多个高速缓存锁存器当中的所选高速缓存锁存器中的数据传送到多条位输出线BIT_A。第二锁存器组LC_B可包括多个高速缓存锁存器。第二锁存器组LC_B可对应于第二缓冲器组PB_B并且可通过内部数据线IDL_B(可表示超过一条数据线)联接到第二缓冲器组PB_B。另外，第二锁存器组LC_B可联接到多条位输出线BIT_B并响应于列选择信号CS<m:0>将存储在第二锁存器组LC_B中的多个高速缓存锁存器当中的所选高速缓存锁存器中的数据传送到多条位输出线BIT_B。第三锁存器组LC_C可包括多个高速缓存锁存器。第三锁存器组LC_C可对应于第三缓冲器组PB_C并且可通过内部数据线IDL_C(可表示超过一条数据线)联接到第三缓冲器组PB_C。另外，第三锁存器组LC_C可联接到多条位输出线BIT_C并响应于列选择信号CS<m:0>将存储在第三锁存器组LC_C中的多个高速缓存锁存器当中的所选高速缓存锁存器中的数据传送到多条位输出线BIT_C。第四锁存器组LC_D可包括多个高速缓存锁存器。第四锁存器组LC_D可对应于第四缓冲器组PB_D并且可通过内部数据线IDL_D(可表示超过一条数据线)联接到第四缓冲器组PB_D。另外，第四锁存器组LC_D可联接到多条位输出线BIT_D并响应于列选择信号CS<m:0>将存储在第四锁存器组LC_D中的多个高速缓存锁存器当中的所选高速缓存锁存器中的数据传送到多条位输出线BIT_D。
第一存储器单元组MA、第一缓冲器组PB_A和第一锁存器组LC_A可被定义为一个存储体BANK_A；第二存储器单元组MB、第二缓冲器组PB_B和第二锁存器组LC_B可被定义为一个存储体BANK_B；第三存储器单元组MC、第三缓冲器组PB_C和第三锁存器组LC_C可被定义为一个存储体BANK_C；第四存储器单元组MD、第四缓冲器组PB_D和第四锁存器组LC_D可被定义为一个存储体BANK_D。根据此实施方式，示出四个存储体。然而，本发明不限于此，可包括至少一个存储体。
感测放大器组160可包括多个感测放大器，例如分别为第一至第四感测放大器SA_A、SA_B、SA_C和SA_D。第一感测放大器SA_A可联接到多条位输出线BIT_A，响应于选通信号IOSTB依次感测多条位输出线BIT_A的电位电平，并将电位电平的感测结果传送到数据线DL_A。第二感测放大器SA_B可联接到多条位输出线BIT_B，响应于选通信号IOSTB依次感测多条位输出线BIT_B的电位电平，并将电位电平的感测结果传送到数据线DL_B。第三感测放大器SA_C可联接到多条位输出线BIT_C，响应于选通信号IOSTB依次感测多条位输出线BIT_C的电位电平，并将电位电平的感测结果传送到数据线DL_C。第四感测放大器SA_D可联接到多条位输出线BIT_D，响应于选通信号IOSTB依次感测多条位输出线BIT_D的电位电平，并将电位电平的感测结果传送到数据线DL_D。
根据此实施方式，示出并描述了一个感测放大器对应于一个存储体(例如，BANK_A)。然而，根据另一设计，至少两个感测放大器可设置为与一个存储体对应，使得可在数据输出操作期间执行高速缓存操作以将存储体的数据快速地输出到数据线。
图3是示出图2所示的第一存储器单元组MA的图。
由于图2所示的存储器单元阵列110包括各自具有类似结构的多个存储器单元组(例如，MA、MB、MC和MD)，所以作为示例描述第一存储器单元组MA。
参照图3，第一存储器单元组MA可包括多个存储器单元串ST，多个存储器单元串ST联接在多条位线BL<0>至BL<k>与源极线SL之间，其中k是正整数。多个存储器单元串ST可分别对应于多条位线BL<0>至BL<k>。在存储器单元串ST当中，作为示例如下描述联接到一条位线(例如，BL<0>)的一个存储器单元串ST。
存储器单元串ST可包括源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn以及串联联接在源极线SL与位线BL<0>之间的漏极选择晶体管DST，其中n是正整数。源极选择晶体管SST的栅极可联接到源极选择线SSL，第一存储器单元F1至第n存储器单元Fn的栅极可分别联接到第一字线WL1至第n字线WLn，漏极选择晶体管DST的栅极可联接到漏极选择线DSL。多条字线WL1至WLn、源极选择线SSL和漏极选择线DSL可被定义为局部线LL。联接到共享单条字线的不同串ST的一组存储器单元可被称为页PG。例如，一个页可包括具有与8k字节对应的数量的存储器单元。另外，根据对第一存储器单元F1至第n存储器单元Fn编程的方法，各页PG可包括多个逻辑页。例如，多级单元MLC可各自包括两个逻辑页，三级单元TLC可各自包括三个逻辑页，四级单元QLC可各自包括四个逻辑页。源极选择晶体管SST、第一存储器单元F1至第n存储器单元Fn和漏极选择晶体管DST可在基板上在基板表面的垂直方向上层叠。该三维存储器阵列可减小存储器装置的面积。
包括在第一存储器单元组MA中的多个存储器单元串ST可被分类为主串和冗余串。冗余串是当主串中发生故障时代替主串的串。
图4是示出图2所示的高速缓存锁存器组150当中的第一锁存器组LC_A的图。
图2所示的高速缓存锁存器组150可包括多个锁存器组LC_A、LC_B、LC_C和LC_D。由于多个锁存器组LC_A、LC_B、LC_C和LC_D具有彼此类似的结构，所以作为示例描述第一锁存器组LC_A。
参照图4，第一锁存器组LC_A可包括多个锁存器级，即，第一至第十六锁存器级(级1至级16)。各个锁存器级可包括多个偶数锁存器E或多个奇数锁存器O。各个锁存器级中的各个锁存器(偶数E和奇数O)可对应于图2所示的存储器单元阵列110的多列中的相应一列。例如，级1、3、5、7、10、12、14和16中的偶数锁存器E可分别联接到偶数位输出线BITOUT_E<7:0>。包括在级2、4、6、8、9、11、13和15中的奇数锁存器O可分别联接到奇数位输出线BITOUT_O<7:0>。作为参考，图4的多条偶数位输出线BITOUT_E<7:0>和多条奇数位输出线BITOUT_O<7:0>可对应于图2的多条位输出线BIT_A。
第一至第八锁存器级(级1至级8)可被定义为上锁存器级，第九至第十六锁存器级(级9至级16)可被定义为下锁存器级。下锁存器级可面向上锁存器级并且具有与上锁存器级对称的形状。
第一锁存器级可包括联接到偶数位输出线BITOUT_E<0>的多个偶数锁存器E。另外，第二锁存器级可包括联接到奇数位输出线BITOUT_O<0>的多个奇数锁存器O。另外，第七锁存器级可包括联接到偶数位输出线BITOUT_E<3>的多个偶数锁存器E。另外，第八锁存器级可包括联接到奇数位输出线BITOUT_O<3>的多个奇数锁存器O。
第一至第八锁存器级可依次布置，并且根据布置方式，这些锁存器级中的每一个中的锁存器可被定义为偶数锁存器E或奇数锁存器O。第一至第八锁存器级中的一些可以是偶数锁存器级，其它可以是奇数锁存器级。例如，级1、3、5和7可被定义为偶数锁存器级，级2、4、6和8可被定义为奇数锁存器级。偶数锁存器级和奇数锁存器级可彼此交替地布置。
第九锁存器级可包括联接到奇数位输出线BITOUT_O<7>的多个奇数锁存器O。另外，第十锁存器级可包括联接到偶数位输出线BITOUT_E<7>的多个偶数锁存器E。另外，第十五锁存器级可包括联接到奇数位输出线BITOUT_O<4>的多个奇数锁存器O。另外，第十六锁存器级可包括联接到偶数位输出线BITOUT_E<4>的多个偶数锁存器E。
第九至第十六锁存器级可依次布置，并且根据布置方式，这些锁存器级中的每一个中的锁存器可被定义为偶数锁存器E或奇数锁存器O。第九至第十六锁存器级中的一些可以是偶数锁存器级，其它可以是奇数锁存器级。例如，级10、12、14和16可被定义为偶数锁存器级，级9、11、13和15可被定义为奇数锁存器级。偶数锁存器级和奇数锁存器级可彼此交替地布置。
由于上锁存器级和下锁存器级面向彼此并且彼此对称，所以上锁存器级中最靠外的最后奇数锁存器级(级8)可被布置为与下锁存器级中最靠外的第一奇数锁存器级(级9)相邻。
尽管图4中未示出，列解码器可设置在上锁存器级和下锁存器级之间，上锁存器级设置在列解码器的一端，并且下锁存器级设置在另一端。
第一至第十六锁存器级中的每一个中的多个锁存器可响应于列选择信号CS_E<m:0>、CS_O<m:0>、RCS_E<i:0>和RCS_O<i:0>而传送对应偶数位输出线BITOUT_E<7:0>或奇数位输出线BITOUT_O<7:0>中锁存的数据。作为参考，一对偶数位输出线BITOUT_E<x>和奇数位输出线BITOUT_O<x>可由图2的位输出线BIT_A之一组成，其中x是0至7的整数。图4的列选择信号CS_E<m:0>、CS_O<m:0>、RCS_E<i:0>和RCS_O<i:0>可对应于图2的列选择信号CS<m:0>。
第一至第十六锁存器级中的偶数锁存器E和多个奇数锁存器O中的每一个可以是主区域(Main区域)或冗余区域(RED区域)的一部分。主区域可对应于图3所示的第一存储器单元组MA中的主串。主区域可读取存储在主串中的数据，并将所读取的数据锁存在其中。冗余区域可对应于第一存储器单元组MA的冗余串。冗余区域可读取存储在冗余串中的数据，并将所读取的数据锁存在其中。冗余区域(RED区域)中的多个偶数锁存器E和多个奇数锁存器O可通过对应开关SW来传送偶数位输出线BITOUT_E<7:0>或奇数位输出线BITOUT_O<7:0>中锁存的数据。当任何主串中发生故障时，施加用于使与缺陷主串对应的开关SW接通的信号。因此，通过使对应开关SW接通，冗余串可代替缺陷主串。
如上所述，根据本发明的实施方式，第一至第十六锁存器级可被设置为使得位输出线以一对一方式与第一至第十六锁存器级对应。因此，可单独地执行第一至第十六锁存器级的数据输出操作。根据此实施方式，与具有至少两个锁存器级共享一条位输出线的结构的锁存器级的数据输出操作相比，锁存器级的数据输出操作可更快速地执行。
图5是示出列选择信号施加到多个存储体的顺序的图。
参照图5，列选择信号CS_E<m:0>和CS_O<m:0>可被施加到多个存储体中的每一个，例如BANK_A、BANK_B、BANK_C和BANK_D。这里，施加到存储体的信号可指示信号被启用并输入到存储体。
与偶数列对应的列选择信号CS_E<m:0>和与奇数列对应的列选择信号CS_O<m:0>可交替地施加。例如，可首先施加列选择信号CS_E<0>(①)，可其次施加列选择信号CS_O<0>(②)，可第三施加列选择信号CS_E<1>(③)，可第四施加列选择信号CS_O<1>(④)。根据交替地施加列选择信号的这种模式，可接下来施加列选择信号CS_E<m>(⑤)并且可最后施加列选择信号CS_O<m>(⑥)。列选择信号CS_E<m:0>可与列选择信号CS_O<m:0>交叠。
如图4所示，第一至第十六锁存器级中的每一个与一条位输出线对应。因此，通过在第一至第十六锁存器级中的每一个中按列顺序依次施加多个列选择信号CS_E<m:0>和CS_O<m:0>，各列的偶数锁存器E或奇数锁存器O被依次选择以将数据传送到偶数位输出线BITOUT_E<7:0>或奇数位输出线BITOUT_O<7:0>。
多个列选择信号CS_E<m:0>和CS_O<m:0>可被依次施加到存储体BANK_A、BANK_B、BANK_C和BANK_D中的每一个。
图6是示出根据本发明的实施方式的数据输出操作的时序图。
下面参照图1至图6描述根据本发明的实施方式的半导体存储器装置的数据输出操作。
控制逻辑120可响应于通过输入/输出电路170从外部装置输入的命令信号CMD输出电压控制信号VCON以生成操作电压以执行读操作。控制逻辑120可输出页缓冲器控制信号PB_CON以控制包括在页缓冲器组140中的页缓冲器。
电压供给电路130可响应于来自控制逻辑120的电压控制信号VCON来生成用于存储器单元的读操作的操作电压(例如，读电压和通过电压)，并将操作电压供应给存储器单元阵列110。
页缓冲器组140可感测联接到存储器单元阵列110的位线BL的电压或电流。例如，在读操作期间，页缓冲器组140可感测位线BL的电压的变化并将与感测变化的结果对应的存储器单元的数据锁存在高速缓存锁存器组150中。
锁存在高速缓存锁存器组150中的数据可通过位输出线BITOUT输出，并且感测放大器组160可感测位输出线BITOUT的电位并通过联接到输入/输出电路170的数据线DL输出所感测的数据。输入/输出电路170可将通过数据线DL接收的数据DATA输出到外部装置。
下面更详细地描述高速缓存锁存器组150通过位输出线BITOUT的数据输出操作和感测放大器组的感测操作。
响应于列选择信号CS<m:0>(即，CS_E<m:0>和CS_O<m:0>)，存储在与存储体BANK_A对应的第一锁存器组LC_A中的数据可通过包括偶数位输出线BITOUT_E<7:0>和奇数位输出线BITOUT_O<7:0>的多条位输出线BIT_A输出。
与偶数列对应的列选择信号CS_E<m:0>和与奇数列对应的列选择信号CS_O<m:0>可交替地施加。多个列选择信号CS_E<m:0>和CS_O<m:0>可被依次施加到多个存储体(例如BANK_A、BANK_B、BANK_C和BANK_D)中的每一个。
例如，列选择信号CS_E<0>可被施加到存储体BANK_A的偶数锁存器级(级1、3、5、7、10、12、14和16)。各个偶数锁存器级中的多个偶数锁存器E当中接收到列选择信号CS_E<0>的偶数锁存器E中所存储的偶数数据BANK_A_E可被输出到偶数位输出线BITOUT_E<7:0>。
随后，列选择信号CS_E<0>可被施加到存储体BANK_B的偶数锁存器级。各个偶数锁存器级中所包括的多个偶数锁存器E当中接收到列选择信号CS_E<0>的偶数锁存器E中所存储的偶数数据BANK_B_E可被输出到偶数位输出线BITOUT_E<7:0>。
随后，列选择信号CS_E<0>可被施加到存储体BANK_C的偶数锁存器级级1、级3、级5、级7、级10、级12、级14和级16。多个偶数锁存器E当中接收到列选择信号CS_E<0>的偶数锁存器E中所存储的偶数数据BANK_C_E可被输出到偶数位输出线BITOUT_E<7:0>。
随后，列选择信号CS_E<0>可被施加到存储体BANK_D的偶数锁存器级。多个偶数锁存器E当中接收到列选择信号CS_E<0>的偶数锁存器E中所存储的偶数数据BANK_D_E可被输出到偶数位输出线BITOUT_E<7:0>。
随后，列选择信号CS_O<0>可被施加到存储体BANK_A的奇数锁存器级(级2、4、6、8、9、11、13和15)。各个奇数锁存器级中的多个奇数锁存器O当中接收到列选择信号CS_O<0>的奇数锁存器O中所存储的奇数数据BANK_A_O可被输出到奇数位输出线BITOUT_O<7:0>。
随后，列选择信号CS_O<0>可被施加到存储体BANK_B的奇数锁存器级(级2、4、6、8、9、11、13和15)。各个奇数锁存器级中的多个奇数锁存器O当中接收到列选择信号CS_O<0>的奇数锁存器O中所存储的奇数数据BANK_B_O可被输出到奇数位输出线BITOUT_O<7:0>。
随后，列选择信号CS_O<0>可被施加到存储体BANK_C的奇数锁存器级(级2、4、6、8、9、11、13和15)。各个奇数锁存器级中的多个奇数锁存器O当中接收到列选择信号CS_O<0>的奇数锁存器O中所存储的奇数数据BANK_C_O可被输出到奇数位输出线BITOUT_O<7:0>。
随后，列选择信号CS_O<0>可被施加到存储体BANK_D的奇数锁存器级(级2、4、6、8、9、11、13和15)。各个奇数锁存器级中的多个奇数锁存器O当中接收到列选择信号CS_O<0>的奇数锁存器O中所存储的奇数数据BANK_D_O可被输出到奇数位输出线BITOUT_O<7:0>。
如上所述，偶数锁存器级(级1、级3、级5、级7、级10、级12、级14和级16)和奇数锁存器级(级2、级4、级6、级8、级9、级11、级13和级15)执行将数据输出到不同的位输出线的数据输出操作。因此，执行将偶数数据(BANK_A_E、BANK_B_E、BANK_C_E和BANK_D_E)输出到偶数位输出线BITOUT_E<7:0>的第一数据输出操作和将奇数数据(BANK_A_O、BANK_B_O、BANK_C_O和BANK_D_O)输出到奇数位输出线BITOUT_O<7:0>的第二数据输出操作以在例如四(4)个循环(4tck)的交叠时段期间彼此部分地交叠，如图6所示。换言之，在输出偶数锁存器级(级1、级3、级5、级7、级10、级12、级14和级16)的偶数数据的第二数据输出操作完成之后，输出奇数锁存器级(级2、级4、级6、级8、级9、级11、级13和级15)的奇数数据的第一数据输出操作没有开始，但在第二数据输出操作期间第一数据输出操作可开始。因此，由于可充分确保用于将数据输出操作中的数据从高速缓存锁存器组150传送到位输出线BITOUT的时间，所以数据输出操作的稳定性可改进并且用于数据输出操作的时间可减少交叠时段(例如，4tck)那么多。
第一至第四感测放大器SA_A、SA_B、SA_C和SA_D可分别对应于存储体BANK_A、BANK_B、BANK_C和BANK_D，并且各个感测放大器SA_A、SA_B、SA_C和SA_D可响应于选通信号IOSTB依次感测多条偶数位输出线BITOUT_E<7:0>和多条奇数位输出线BITOUT_O<7:0>的电位电平，并将电位电平的感测结果传送到数据线DL_A、DL_B、DL_C和DL_D当中的与其对应的数据线。图6示出在选通信号IOSTB切换八次(8tck)的同时感测十六条位输出线BITOUT_E<7:0>和BITOUT_O<7:0>并将位输出线的感测结果传送到数据线DL_A的传送循环(IO感测循环)。
图7是示出包括图1所示的半导体存储器装置100的存储器系统1000的框图。
参照图7，存储器系统1000可包括半导体存储器装置100和控制器1100。
半导体存储器装置100可按照与上面参照图1描述的基本上相同的方式配置和操作。
控制器1100可联接到主机(Host)和半导体存储器装置100。控制器1100可被配置为响应于来自主机的请求来访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、写操作、擦除操作和/或后台操作。控制器1100可被配置为提供半导体存储器装置100与主机之间的接口。控制器1100可被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的一般操作。另外，控制器1100可暂时地存储在写操作期间从主机提供的编程数据。
主机接口1130可包括用于主机与控制器1100之间交换数据的协议。例如，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和/或私有协议的一个或更多个各种接口协议来与主机通信。
存储器接口1140可与半导体存储器装置100进行接口。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理器1120可根据纠错块1150的检错结果来控制读电压并控制半导体存储器装置100再次执行读操作。根据示例性实施方式，纠错块1150可作为控制器1100的组件之一来提供。
控制器1100和半导体存储器装置100可被集成为单个半导体装置。在实施方式中，控制器1100和半导体存储器装置100可被集成为单个半导体装置以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成为单个半导体装置以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)可包括被配置为在半导体存储器中存储数据的存储装置。当存储器系统1000用作半导体驱动器(SSD)时，联接到存储器系统1000的主机的操作速率可显著改进。
在另一示例中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置或者用于形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种形式的封装中。例如，半导体存储器装置100或存储器系统1000可被嵌入在诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的各种封装中的任一个中。
图8是示出图7所示的存储器系统的应用示例的框图。
参照图8，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这多个半导体存储器芯片可被分成多个组。
图8示出多个(例如，k个)组分别通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可按照与上面参照图1描述的半导体存储器装置100基本上相同的方式来配置和操作。
各个组可被配置为通过单个公共通道来与控制器2200通信。控制器2200可按照与参照图7描述的控制器1100基本上相同的方式来配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图9是示出包括参照图8描述的存储器系统2000的计算系统3000的框图。
参照图9，计算系统3000可包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电连接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在存储器系统2000中。
图9示出半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU3100和RAM3200执行。
参照图9，可提供参照图8描述的存储器系统2000或参照图7描述的存储器系统1000。根据实施方式，计算系统3000可包括分别参照图7和图8描述的存储器系统1000和2000二者。
如上所述，根据本公开的实施方式，可通过将高速缓存锁存器组中的多个高速缓存锁存器分组为多个偶数高速缓存组和多个奇数高速缓存组，并设置分别与多个偶数高速缓存组和多个奇数高速缓存组对应的位输出线，使得偶数高速缓存组的数据输出操作与奇数高速缓存组的数据输出操作交叠来改进数据操作性能。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
尽管在各种实施方式的上下文中描述和示出了本发明，但本发明不限于这些实施方式。相反，本发明涵盖其它实施方式，其可以是上述任何实施方式的变化或修改。
在上述实施方式中，一个或更多个步骤可选择性地执行或与其它步骤组合，并且在一些情况下可跳过。另外，所有步骤无需必然以所描述的顺序执行。此外，提供本说明书和附图所公开的实施方式以帮助本领域普通技术人员更清楚地理解本公开，而非限制本发明的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，可基于本公开的技术范围进行各种修改。
并且，在不限制其主题的情况下，应该根据本发明的精神来解释说明书中使用的具体术语或词语。应该理解，本文所描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物中限定的本发明的精神和范围内。
相关申请的交叉引用
本申请要求2019年5月22日提交的韩国专利申请号10-2019-0060193的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
高速缓存锁存器组，该高速缓存锁存器组包括彼此交替地布置的多个偶数锁存器级和多个奇数锁存器级；以及
感测放大器组，该感测放大器组通过分别与所述多个偶数锁存器级对应的多条第一位输出线并且通过分别与所述多个奇数锁存器级对应的多条第二位输出线来联接到所述高速缓存锁存器组。
2.根据权利要求1所述的半导体存储器装置，其中，所述多个偶数锁存器级响应于多个偶数列选择信号来传送存储在所述多个偶数锁存器级中的数据，并且所述多个奇数锁存器级响应于多个奇数列选择信号来传送存储在所述多个奇数锁存器级中的数据，并且
其中，所述偶数列选择信号与所述奇数列选择信号交叠以被启用。
3.根据权利要求2所述的半导体存储器装置，其中，存储在所述多个偶数锁存器级中的数据被输出到所述多条第一位输出线的第一数据输出操作与存储在所述多个奇数锁存器级中的数据被输出到所述多条第二位输出线的第二数据输出操作交叠。
4.根据权利要求1所述的半导体存储器装置，其中，所述感测放大器组包括：
联接到所述第一位输出线的第一感测放大器；以及
联接到所述第二位输出线的第二感测放大器。
5.根据权利要求1所述的半导体存储器装置，其中，所述高速缓存锁存器组包括上锁存器级和下锁存器级，所述上锁存器级包括所述多个偶数锁存器级和所述多个奇数锁存器级的第一子集，所述下锁存器级包括所述多个偶数锁存器级和所述多个奇数锁存器级的第二子集，并且所述下锁存器级与所述上锁存器级相邻且对称地设置。
6.根据权利要求5所述的半导体存储器装置，其中，所述上锁存器级和所述下锁存器级中的每一个包括彼此交替地布置的所述多个偶数锁存器级和所述多个奇数锁存器级。
7.根据权利要求6所述的半导体存储器装置，其中，设置在所述上锁存器级的边缘处的最后奇数锁存器级与设置在所述下锁存器级的边缘处的第一奇数锁存器级相邻。
8.根据权利要求1所述的半导体存储器装置，其中，所述多个偶数锁存器级中的每一个包括多个偶数锁存器，并且所述多个奇数锁存器级中的每一个包括多个奇数锁存器。
9.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元组；
页缓冲器组，该页缓冲器组被配置为感测存储在所述多个存储器单元组中的数据；
高速缓存锁存器组，该高速缓存锁存器组被配置为锁存所述页缓冲器组所感测的数据，该高速缓存锁存器组包括多个偶数锁存器级和多个奇数锁存器级，其中，所述多个偶数锁存器级和所述多个奇数锁存器级分别对应于多条位输出线；以及
感测放大器组，该感测放大器组通过所述多条位输出线联接到所述高速缓存锁存器组，并且被配置为感测所述位输出线的电位并将所感测的数据传送到数据线。
10.根据权利要求9所述的半导体存储器装置，
其中，所述高速缓存锁存器组在读操作期间锁存所述页缓冲器组所感测的数据，并将所锁存的数据输出到所述多条位输出线，并且
其中，存储在所述多个偶数锁存器级中的偶数数据被传送到所述多条位输出线的第一数据输出操作与存储在所述多个奇数锁存器级中的奇数数据被传送到所述多条位输出线的第二数据输出操作部分地交叠。
11.根据权利要求9所述的半导体存储器装置，其中，所述多条位输出线包括：
以一对一方式联接到所述多个偶数锁存器级的多条第一位输出线；以及
以一对一方式联接到所述多个奇数锁存器级的多条第二位输出线。
12.根据权利要求9所述的半导体存储器装置，其中，所述多个偶数锁存器级和所述多个奇数锁存器级彼此交替地布置。
13.根据权利要求9所述的半导体存储器装置，其中，所述多个偶数锁存器级和所述多个奇数锁存器级中的每一个包括多个偶数锁存器或多个奇数锁存器。
14.根据权利要求13所述的半导体存储器装置，其中，所述高速缓存锁存器组响应于多个偶数列选择信号和多个奇数列选择信号来将所锁存的数据输出到所述多条位输出线。
15.根据权利要求14所述的半导体存储器装置，其中，所述多个偶数列选择信号和所述多个奇数列选择信号彼此交替地施加到所述高速缓存锁存器组。
16.一种半导体存储器装置，该半导体存储器装置包括：
多个存储体；以及
感测放大器组，该感测放大器组被配置为感测联接到所述存储体的多条位输出线的电位电平并将所感测的数据传送到数据线，
其中，所述多个存储体中的每一个包括高速缓存锁存器组，该高速缓存锁存器组包括多个偶数锁存器级和多个奇数锁存器级，其中，所述多个偶数锁存器级和所述多个奇数锁存器级中的每一个与所述多条位输出线中的相应一条位输出线对应，并且
其中，存储在所述偶数锁存器级中的偶数数据的第一数据输出操作与存储在所述奇数锁存器级中的奇数数据的第二数据输出操作交叠。
17.根据权利要求16所述的半导体存储器装置，其中，所述多条位输出线包括：
以一对一方式联接到所述多个偶数锁存器级的多条第一位输出线；以及
以一对一方式联接到所述多个奇数锁存器级的多条第二位输出线。
18.根据权利要求16所述的半导体存储器装置，其中，所述多个偶数锁存器级和所述多个奇数锁存器级彼此交替地布置。
19.根据权利要求16所述的半导体存储器装置，其中，所述高速缓存锁存器组响应于多个偶数列选择信号和多个奇数列选择信号来将所述偶数数据和所述奇数数据输出到所述多条位输出线。
20.根据权利要求19所述的半导体存储器装置，其中，所述多个偶数列选择信号和所述多个奇数列选择信号彼此交替地施加到所述高速缓存锁存器组。
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