TWI683317B - 包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統 - Google Patents

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Abstract

一種半導體記憶體裝置可以包括第一子單元串和第二子單元串。第一子單元串具有耦接到第一子單元串的末端處的共用源極線的源極選擇電晶體、耦接到源極選擇電晶體的第一正常記憶體單元、第二正常記憶體單元以及耦接在第一正常記憶體單元和第二正常記憶體單元之間的至少一個源極側中間虛設記憶體單元。第二子單元串具有耦接到第二子單元串的末端處的位元線的汲極選擇電晶體、耦接到汲極選擇電晶體的第三正常記憶體單元、第四正常記憶體單元以及耦接在第三正常記憶體單元和第四正常記憶體單元之間的汲極側中間虛設記憶體單元。連續地設置在第三正常記憶體單元和第四正常記憶體單元之間的汲極側中間虛設記憶體單元的數量大於設置在第一正常記憶體單元和所述第二正常記憶體單元之間的至少一個源極側中間虛設記憶體單元的數量。第一子單元串的另一末端耦接到第二子單元串的另一末端。

Description

包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統
本公開的態樣涉及電子裝置，更具體而言涉及包括三維陣列結構的半導體記憶體裝置和包括該半導體記憶體裝置的記憶體系統。
相關申請的交叉引用
本申請要求2015年9月24日提交給韓國智慧財產權局的韓國專利申請10-2015-0135868的優先權，其全部內容通過引用其整體合併於此。
半導體記憶體裝置是實施在半導體積體電路上的資料儲存裝置。半導體記憶體裝置一般分為易失性記憶體裝置和非易失性記憶體裝置。
易失性記憶體是在電源切斷時失去儲存的資料的記憶體裝置。易失性記憶體的例子包括靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)、和同步DRAM(SDRAM)等。非易失性記憶體是即使在電源切斷時仍保留儲存的資料的記憶體裝置。非易失性記憶體的例子包括唯讀取記憶體(ROM)、可程式化ROM(PROM)、電可程式化ROM(EPROM)、 電可抹除且可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁阻式隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM)、和鐵電隨機存取記憶體(FRAM)等。快閃記憶體一般分為NOR型快閃記憶體和NAND型快閃記憶體。
實施例提供具有改善的可靠性的半導體記憶體裝置。
根據本公開的一個實施例，一種半導體記憶體裝置可以包括：第一子單元串，其具有耦接到所述第一子單元串的末端處的共用源極線的源極選擇電晶體、耦接到所述源極選擇電晶體的第一正常記憶體單元、第二正常記憶體單元以及耦接在所述第一正常記憶體單元和第二正常記憶體單元之間的至少一個源極側中間虛設記憶體單元；以及第二子單元串，其具有耦接到所述第二子單元串的末端處的位元線的汲極選擇電晶體、耦接到所述汲極選擇電晶體的第三正常記憶體單元、第四正常記憶體單元以及耦接在所述第三正常記憶體單元和所述第四正常記憶體單元之間的汲極側中間虛設記憶體單元。連續地設置在所述第三正常記憶體單元和所述第四正常記憶體單元之間的所述汲極側中間虛設記憶體單元的數量大於設置在所述第一正常記憶體單元和所述第二正常記憶體單元之間的所述至少一個源極側中間虛設記憶體單元的數量。所述第一子單元串的另一末端耦接到所述第二子單元串的另一末端。半導體記憶體裝置還可以包括耦接第一子單元串的另一末端與第二子單元串的另一末端的管道電晶體。
第一正常記憶體單元和第二正常記憶體單元的數量可以大於第三正常記憶體單元和第四正常記憶體單元的數量。
如果第一子單元串和第二子單元串是垂直串接，則第一子單元串從管道電晶體開始的高度可以等於第二子單元串從管道電晶體開始的高度。
如果第一子單元串和第二子單元串是垂直串接，則汲極側中間虛設記憶體單元中的至少一個可以被放置在與第一正常記憶體單元中的至少一個相同或實質相同的高度處。
如果第一子單元串和第二子單元串是垂直串接，則所述至少一個源極側中間虛設記憶體單元可以被放置在與汲極側中間虛設記憶體單元中的任何一個相同或實質相同的高度處。
第一子單元串還可以包括耦接在源極選擇電晶體與第一正常記憶體單元之間的源極側虛設記憶體單元。第二子單元串還可以包括耦接在汲極選擇電晶體與第三正常記憶體單元之間的汲極側虛設記憶體單元。
源極側虛設記憶體單元的數量可以小於汲極側虛設記憶體單元的數量。汲極選擇電晶體的數量可以大於源極選擇電晶體的數量。
源極側虛設記憶體單元的數量可以比汲極側虛設記憶體單元的數量小於一預定值。汲極選擇電晶體的數量可以比源極選擇電晶體的數量大於所述預定值。
第一正常記憶體單元和第二正常記憶體單元的數量可以比第三正常記憶體單元和第四正常記憶體單元的數量大於以下差值相加所得的值；汲極側虛設記憶體單元的數量與源極側虛設記憶體單元的數量之間的差值，汲極選擇電晶體的數量與源極選擇電晶體的數量之間的差值，以 及汲極側中間虛設記憶體單元的數量與所述至少一個源極側中間虛設記憶體單元的數量之間的差值。
源極選擇電晶體的數量、源極側虛設記憶體單元的數量、第一正常記憶體單元的數量以及源極側中間虛設記憶體單元的數量之和可以等於汲極選擇電晶體的數量、汲極側虛設記憶體單元的數量、第二正常記憶體單元的數量以及汲極側中間虛設記憶體單元的數量之和。
根據本公開的一個實施例，一種記憶體系統包括控制器和半導體記憶體裝置。控制器可以經由多個通道提供控制信號。半導體記憶體裝置可以包括第一子單元串和第二子單元串。第一子單元串可以具有耦接到共用源極線的源極選擇電晶體、耦接到源極選擇電晶體的第一正常記憶體單元、第二正常記憶體單元以及耦接在第一正常記憶體單元和第二正常記憶體單元之間的至少一個源極側中間虛設記憶體單元。第二子單元串可以具有耦接到位元線的汲極選擇電晶體、耦接到汲極選擇電晶體的第三正常記憶體單元、第四正常記憶體單元以及耦接在第三正常記憶體單元和第四正常記憶體單元之間的汲極側中間虛設記憶體單元。汲極側中間虛設記憶體單元的數量大於至少一個源極側中間虛設記憶體單元的數量。第一子單元串耦接到所述第二子單元串。
現在將參照附圖在下文更加全面地描述示例性實施例；然而，它們可以用不同的形式來實施且不應理解為局限于本文所列的實施例。確切地說，提供這些實施例，使得本公開將會充分和完整，且將會向本領域技術人員全面地傳達示例性實施例的範圍。
在附圖中，為了便於圖示清楚，會對尺寸進行放大。將理解， 當提及一個元件在兩個元件“之間”時，它可以是兩個元件之間的唯一元件，或者還可以存在一個或更多個中間元件。在整個說明書中，相同的附圖標記表示相同的元件。
在以下詳細描述中，只是出於舉例說明的目的而僅僅示出和描述了本公開的特定示例性實施例。如本領域技術人員將會意識到的，在不脫離本公開的精神或範圍的前提下，描述的實施例可以用各種不同的方式來修改。因此，附圖和說明將視為本質上說明性的而非限制性的。
在整個說明書中，當提及一個元件“連接”或“耦接”到另一個元件，它可以直接連接或耦接到另一個元件，或者間接連接或耦接到另一個元件而一個或更多個中間元件介於其間。此外，當提及一個元件“包括”一部件時，這表示該元件還可以包括另一部件，而並非排除另一部件，除非存在不同的公開。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀/寫電路
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
300‧‧‧計算系統
1000‧‧‧記憶體系統
1200‧‧‧控制器
1210‧‧‧隨機存取記憶體(RAM)
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧存儲介面
1250‧‧‧錯誤校正塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是說明半導體記憶體裝置的一個例子的圖。
圖2是說明圖1的記憶體單元陣列的一個實施例的例子的圖。
圖3是說明圖2的記憶體塊的一個例子的圖。
圖4是說明圖3的單元串的例子的圖。
圖5是說明在半導體記憶體裝置的程式化操作中施加給與選中的記憶體塊耦接的列線路的電壓的例子的表。
圖6是說明當第一子單元串的正常字元線中的任何一個在程式化操作中被選中時未選中的單元串的通道層的電位的例子的圖。
圖7是說明當第二子單元串的正常字元線中的任何一個在程式化操作中被選中時未選中的單元串的通道層的電位的例子的圖。
圖8是說明包括圖1的半導體記憶體裝置的記憶體系統的例子的圖。
圖9是說明圖8的記憶體系統的應用實例的圖。
圖10是說明包括圖9所示的記憶體系統的計算系統的例子的圖。
圖1是說明半導體記憶體裝置100的例子的圖。
參見圖1，半導體記憶體裝置100可以包括記憶體單元陣列110和週邊電路120。
記憶體單元陣列110可以經由列線路RL耦接至位址解碼器121。記憶體單元陣列110可以經由位元線BL耦接至讀/寫電路123。
記憶體單元陣列110可以包括多個記憶體塊。所述多個記憶體塊每個可以包括多個單元串。所述多個單元串每個可以包括設置在基板之上的多個記憶體單元。例如，每個單元串可以包括設置在基板之上的垂直層疊的記憶體單元。在一個實施例中，所述多個記憶體單元可以是非易失性記憶體單元。在一個實施例中，可以將所述多個記憶體單元中的每個定義成單層式單元或多層式單元。將參照圖2至圖4詳細描述記憶體單元陣列110。
週邊電路120可以包括位址解碼器121、電壓產生器122、讀/寫電路123、輸入/輸出緩衝器124以及控制邏輯125。
位址解碼器121可以經由列線路RL耦接到記憶體單元陣列110。列線路RL可以包括汲極選擇線、虛設字元線、正常字元線、管線、源極選擇線以及共用源極線。
位址解碼器121可以響應於控制邏輯125的控制來選擇一個或更多個列線路RL。位址解碼器121可以從控制邏輯125接收位址ADDR。
在一個實施例中，半導體記憶體裝置100的程式化和讀取操作可以基於頁執行。在程式化和讀取操作中，位址ADDR可以包括塊位址和列位址。位址解碼器121可以通過將接收的位址ADDR解碼來將接收的位址ADDR轉換成塊位址。位址解碼器121可以根據塊位址來選擇特定的記憶體塊。位址解碼器121可以通過將接收的位址ADDR解碼來將接收的位址ADDR轉換為列位址。位址解碼器121可以根據列位址來選擇選中的記憶體塊中的一個或更多個汲極選擇線以及選擇選中的記憶體塊中的多個正常字元線中的一個。因此，與一個頁相對應的正常記憶體單元可以被選中。
在一個實施例中，可以基於塊來執行半導體記憶體裝置100的抹除操作。在抹除操作中，位址ADDR可以包括塊位址。位址解碼器121可以將位址ADDR解碼並將位址ADDR轉換成塊位址，並且可以根據塊位址來選擇特定的記憶體塊。
在一個實施例中，位址解碼器121可以包括塊解碼器、行解碼器、以及地址緩衝器等。
電壓產生器122可以回應於控制邏輯125的控制而操作。電壓產生器122可以通過使用供應給半導體記憶體裝置100的外部電源電壓來 產生內部電源電壓。例如，電壓產生器122可以通過調節外部電源電壓來產生內部電源電壓。產生的內部電源電壓可以被提供給位址解碼器121、讀/寫電路123、輸入/輸出緩衝器124以及控制邏輯125以用作半導體記憶體裝置100的操作電壓。
電壓產生器122可以通過使用外部電源電壓和內部電源電壓中的至少一種來產生多個電壓。在一個實施例中，電壓產生器122可以包括接收內部電源電壓的多個泵浦電容器(pumping capacitor)和響應於控制邏輯125的控制來選擇性啟動所述多個泵浦電容器，並且產生多個電壓。例如，電壓產生器122可以產生施加給列線路RL的各種電壓並且將產生的電壓提供給位址解碼器121。例如，電壓產生器122可以產生圖5所示的電壓。
讀/寫電路123可以經由位元線BL耦接至記憶體單元陣列110。讀/寫電路123可以響應於控制邏輯125的控制而操作。
在程式化操作中，讀/寫電路123可以將資料DATA從輸入/輸出緩衝器124傳送到位元線BL。選中的正常記憶體單元可以根據傳送來的DATA來被程式化。在讀取操作中，讀/寫電路123可以經由位元線BL從選中的正常記憶體單元讀取資料DATA並將讀取的資料DATA輸出至輸入/輸出緩衝器124。在抹除操作中，讀/寫電路123可以允許位元線BL浮接(float)。
在一個實施例中，讀/寫電路123可以包括頁緩衝器(例如，頁暫存器)、和行選擇電路等。
輸入/輸出緩衝器124可以從外部設備接收控制信號CTRL 和位址ADDR，並將接收的控制信號CTRL和位址ADDR傳送到控制邏輯125。輸入/輸出緩衝器124可以在程式化操作中將從外部設備輸入的資料DATA傳送到讀/寫電路123。輸入/輸出緩衝器124可以在讀取操作中將從讀/寫電路123接收的資料DATA輸出到外部設備。
控制邏輯125可以耦接到位址解碼器121、電壓產生器122、讀/寫電路123以及輸入/輸出緩衝器124。控制邏輯125可以從輸入/輸出緩衝器124接收控制信號CTRL和位址ADDR。控制邏輯125可以回應於控制信號CTRL來控制半導體記憶體裝置100的整體操作。控制邏輯125可以將位址ADDR傳送到位址解碼器121。
在一個實施例中，半導體記憶體裝置100可以是快閃記憶體裝置。
圖2是說明圖1的記憶體單元陣列110的一個實施例的例子的圖。
參見圖2，記憶體單元陣列110可以包括多個記憶體塊BLK1至BLKz。每個記憶體塊可以具有三維結構。例如，每個記憶體塊包括設置在基板之上的垂直層疊的記憶體單元。所述多個記憶體單元可以沿“+X”、“+Y”和“+Z”方向佈置。將參照圖3詳細描述每個記憶體塊的結構。
圖3是說明圖2的記憶體塊BLK1至BLKz的例子的圖。
參見圖3，第一記憶體塊BLK1可以包括多個單元串CS11至CS1m和CS21至CS2m。所述多個單元串CS11至CS1m和CS21至CS2m以“U”形形成在位於記憶體塊BLK1下部的基板(未顯示)之上。在第一 記憶體塊BLK1中，m個單元串佈置在列方向(例如“X”方向)上。儘管在圖3中僅示出兩個單元串佈置在行方向上，但是將會理解，兩個或更多個單元串可以佈置在行方向(例如“Y”方向)上。
多個單元串CS11至CS1m和CS21至CS2m中的每個可以包括第一至第三源極選擇電晶體SST1至SST3、第一源極側虛設記憶體單元SDC1和第二源極側虛設記憶體單元SDC2、第一至第n正常記憶體單元NMC1至NMCn、至少一個源極側中間虛設記憶體單元SMC、管道電晶體PT、汲極側中間虛設記憶體單元DMC1至DMC3、第一至第三汲極側虛設記憶體單元DDC1至DDC3以及第一至第四汲極選擇電晶體DST1至DST4。
選擇電晶體SST1至SST3和DST1至DST4，虛設記憶體單元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3，以及正常記憶體單元NMC1至NMCn可以具有彼此相似的結構。在一個實施例中，選擇電晶體SST1至SST3和DST1至DST4，虛設記憶體單元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3，以及正常記憶體單元NMC1至NMCn每個可以包括通道層、穿隧絕緣層、電荷儲存層以及阻擋絕緣層。
第一至第n正常記憶體單元NMC1至NMCn可以儲存經由第一至第m位元線BL1至BLm傳送來的資料。儲存在第一至第n正常記憶體單元NMC1至NMCn中的資料可以經由第一至第m位元線BL1至BLm來讀取。虛設記憶體單元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3不儲存資料。虛設記憶體單元SDC1、SDC2、SMC、DMC1至DMC3和DDC1至DDC3可以被提供用來減少會出現在與選擇電晶體相鄰的正常記憶體單元處的干擾。
每個單元串的源極選擇電晶體SST1至SST3可以串聯耦接在共用源極線CSL與源極側虛設記憶體單元SDC1和SDC2之間。
在一個實施例中，一個單元串的第一至第三源極選擇電晶體SST1至SST3可以共同耦接到源極選擇線中的一個。佈置在相同列(例如“+X”方向)的單元串的源極選擇電晶體可以耦接到在列方向上延伸的源極選擇線。佈置在第一列的單元串CS11至CS1m的源極選擇電晶體可以耦接到第一源極選擇線SSL1。佈置在第二列的單元串CS21至CS2m的源極選擇電晶體可以耦接到第二源極選擇線SSL2。
每個單元串的源極側虛設記憶體單元SDC1和SDC2可以串聯耦接在源極選擇電晶體SST1至SST3與正常記憶體單元NMC1至NMCp之間。處於相同高度的源極側虛設記憶體單元的閘極可以耦接到一個源極側虛設字元線。第一源極側虛設記憶體單元SDC1的閘極可以耦接到第一源極側虛設字元線SDL1。第二源極側虛設記憶體單元SDC2的閘極可以耦接到第二源極側虛設字元線SDL2。
每個單元串的第一至第n正常記憶體單元NMC1至NMCn可以耦接在源極側虛設記憶體單元SDC1和SDC2與汲極側虛設記憶體單元DDC1至DDC3之間。
第一至第n正常記憶體單元NMC1至NMCn可以分成兩組。第一至第n正常記憶體單元NMC1至NMCn可以分成第一組正常記憶體單元NMC1至NMCp以及第二組正常記憶體單元NMCp+1至NMCn。第一組正常記憶體單元NMC1至NMCp以及第二組正常記憶體單元NMCp+1至NMCn可以經由管道電晶體PT而彼此耦接。
第一至第p正常記憶體單元NMC1至NMCp可以沿著與“+Z”方向相反的方向順序地佈置，且可以耦接在源極側虛設記憶體單元SDC1和SDC2與管道電晶體PT之間。第(p+1)至第n正常記憶體單元NMCp+1至NMCn可以沿著“+Z”方向順序地佈置，且可以耦接在管道電晶體PT與汲極側虛設記憶體單元DDC1至DDC3之間。第一至第n正常記憶體單元NMC1至NMCn的閘極可以分別耦接到第一至第n正常字元線NWL1至NWLn。
每個單元串的管道電晶體PT的閘極可以耦接到管線PL。
每個單元串的汲極側虛設記憶體單元DDC1至DDC3可以串聯耦接在汲極選擇電晶體DST1至DST4與正常記憶體單元NMCp+1至NMCn之間。佈置在相同高度的汲極側虛設記憶體單元的閘極可以彼此耦接到相同的汲極側虛設字元線。每個單元串的第一至第三汲極側虛設記憶體單元DDC1至DDC3的閘極可以分別耦接到第一至第三汲極側虛設字元線。
虛設記憶體單元SDC1、SDC2和DDC1至DDC3可以減少會發生在與選擇電晶體相鄰的正常記憶體單元處的干擾。例如，當對單元串執行操作時，源極側虛設記憶體單元SDC1和SDC2可以減小源極選擇電晶體SST1至SST3與正常記憶體單元NMC1至NMCp之間的電場。例如，當對單元串執行操作時，汲極側虛設記憶體單元DDC1至DDC3可以減小汲極選擇電晶體DST1至DST4與正常記憶體單元NMCp+1至NMCn之間的電場。
每個單元串的第一至第四汲極選擇電晶體DST1至DST4可以串聯耦接在相應的位元線與汲極側虛設記憶體單元DDC1至DDC3之 間。在一個實施例中，如圖3所示，一單元串的第一汲極選擇電晶體DST1和第二汲極選擇電晶體DST2可以連接到一汲極選擇線，且該單元串的第三汲極選擇電晶體DST3和第四汲極選擇電晶體DST4可以連接到另一汲極選擇線。
佈置在列方向上的單元串可以耦接到沿列方向延伸的汲極選擇線DSL1_1、DSL1_2、DSL2_1和DSL2_2。佈置在第一列的單元串CS11至CS1m的汲極選擇電晶體DST1至DST4可以耦接到第一汲極選擇線DSL1_1和DSL1_2。佈置在第一列的單元串CS11至CS1m中的第一汲極選擇電晶體DST1和第二汲極選擇電晶體DST2可以耦接到汲極選擇線DSL1_1。佈置在第一列的單元串CS11至CS1m中的第三汲極選擇電晶體DST3和第四汲極選擇電晶體DST4可以耦接到汲極選擇線DSL1_2。佈置在第二列的單元串CS21至CS2m中的汲極選擇電晶體DST1至DST4可以耦接到第二汲極選擇線DSL2_1和DSL2_2。佈置在第二列的單元串CS21至CS2m中的第一汲極選擇電晶體DST1和第二汲極選擇電晶體DST2可以耦接到汲極選擇線DSL2_1。佈置在第二列的單元串CS21至CS2m中的第三汲極選擇電晶體DST3和第四汲極選擇電晶體DST4可以耦接到汲極選擇線DSL2_2。
每個單元串還可以包括至少一個源極側中間虛設記憶體單元SMC和汲極側中間虛設記憶體單元DMC1至DMC3。根據本公開的一個實施例，汲極側中間虛設記憶體單元DMC1至DMC3的數量可以大於源極側中間虛設記憶體單元SMC的數量。
所述至少一個源極側中間虛設記憶體單元SMC可以耦接在 第一組正常記憶體單元NMC1至NMCp之間。在圖3中，源極側中間虛設記憶體單元SMC可以耦接在第一至第r正常記憶體單元NMC1至NMCr(r是小於p的自然數)與第(r+1)至第p正常記憶體單元NMCr+1至NMCp之間。
汲極側中間虛設記憶體單元DMC1至DMC3可以耦接在第二組正常記憶體單元NMCp+1至NMCn之間。在圖3中，汲極側中間虛設記憶體單元DMC1至DMC3可以串聯耦接在第(p+1)至第q正常記憶體單元NMCp+1至NMCq(q是小於n且大於p的自然數)與第(q+1)與第n正常記憶體單元NMCq+1至NMCn之間。
在一個實施例中，與源極選擇電晶體SST1至SST3、源極側虛設記憶體單元SDC1和SDC2、第一至第p正常記憶體單元NMC1至NMCp以及源極側中間虛設記憶體單元SMC相對應的柱體可以包括兩個子柱體。例如，第一子柱體可以自基板沿著“+Z”方向延伸，且第二子柱體可以自第一子柱體沿著“+Z”方向延伸。源極側中間虛設記憶體單元SMC可以設置在第一子柱體和第二子柱體相互鄰接的區域中。可以提供源極側中間虛設記憶體單元SMC來改善第一子柱體和第二子柱體相互鄰接的區域的電特性。
類似地，與汲極選擇電晶體DST1至DST4、汲極側虛設記憶體單元DDC1至DDC3、第(P+1)至第n正常記憶體單元NMC p+1至NMCn以及汲極側中間虛設記憶體單元DMC1至DMC3相對應的柱體可以包括兩個子柱體。例如，柱體可以包括自基板沿著“+Z”方向延伸的第三子柱體以及自第三子柱體沿著“+Z”方向延伸的第四子柱體。汲極側中間 虛設記憶體單元DMC1至DMC3可以設置在第三子柱體和第四子柱體相互鄰接的區域中。提供汲極側中間虛設記憶體單元DMC1至DMC3來改善第三子柱體和第四子柱體相互鄰接的區域的電特性。
在一個實施例中，記憶體塊BLK1可以分成多個子塊，且可以基於子塊來執行抹除操作。例如，記憶體塊BLK1的上部正常記憶體單元(例如NMC1至NMCr和NMCq+1至NMCn)可以被包括在一個子塊中，且記憶體塊BLK1的下部正常記憶體單元(例如NMCr+1至NMCp和NMCp+1至NMCq)可以被包括在另一個子塊中。源極側中間虛設記憶體單元SMC和汲極側中間虛設記憶體單元DMC1至DMC3可以設置在兩個子塊相互鄰接的區域中。可以提供中間虛設記憶體單元SMC和DMC1至DMC3來改善正常記憶體單元的可靠性。
此外，將理解，中間虛設記憶體單元SMC和DMC1至DMC3可以設置在正常記憶體單元NMC1至NMCn之間，且中間虛設記憶體單元SMC和DMC1至DMC3的確切位置可以改變。
佈置在行方向(例如，“+Y”方向)的單元串可以耦接到一個位元線。佈置在行方向的第一至第m單元串CS11至CS1m和CS21至CS2m可以分別耦接到第一至第m位元線BL1至BLm。
圖4是說明圖3的單元串CS11至CS1m和CS21至CS2m的例子的圖。
參見圖3和圖4，單元串CS11可以包括源極選擇電晶體SST1至SST3、源極側虛設記憶體單元SDC1和SDC2、第一至第n正常記憶體單元NMC1至NMCn、中間虛設記憶體單元SMC和DMC1至DMC3、管道電 晶體PT、汲極側虛設記憶體單元DDC1至DDC3以及汲極選擇電晶體DST1至DST4。
單元串CS11可以包括第一子單元串CSsub1和第二子單元串CSsub2。第一子單元串CSsub1可以包括源極選擇電晶體SST1至SST3、源極側虛設記憶體單元SDC1和SDC2、第一至第p正常記憶體單元NMC1至NMCp以及源極側中間虛設記憶體單元SMC。第二子單元串CSsub2可以包括第(p+1)至第n正常記憶體單元NMCp+1至NMCn、汲極側中間虛設記憶體單元DMC1至DMC3、汲極側虛設記憶體單元DDC1至DDC3、以及汲極選擇電晶體DST1至DST4。
第一子單元串CSsub1和第二子單元串CSsub2可以經由管道電晶體PT而彼此耦接。第一子單元串CSsub1自基板起的高度可以與第二子單元串CSsub2自基板起的高度實質相同。
根據本公開的一個實施例，汲極側中間虛設記憶體單元DMC1至DMC3的數量可以大於源極側中間虛設記憶體單元SMC的數量。此外，第二子單元串CSsub2的正常記憶體單元NMCp+1至NMCn的數量可以小於第一子單元串CSsub1的正常記憶體單元NMC1至NMCp的數量。在一個實施例中，通過提供數量比源極側中間虛設記憶體單元SMC的數量大的汲極側中間虛設記憶體單元DMC1至DMC3來保持第二子單元串CSsub2的電特性是可能的，而無需減少正常記憶體單元NMC1至NMCn的數量。
汲極側中間虛設記憶體單元DMC1至DMC3可以設置在與源極側中間虛設記憶體單元SMC相似的高度。例如，源極側中間虛設記憶體單元SMC可以設置在與汲極側中間虛設記憶體單元DMC1至DMC3中的 任何一個相同的高度。例如，如圖4所示，源極側中間虛設記憶體單元SMC可以位於與第一汲極側中間虛設記憶體單元DMC1相同的高度。
由於汲極側中間虛設記憶體單元DMC1至DMC3的數量大於源極側中間虛設記憶體單元SMC的數量，汲極側中間虛設記憶體單元DMC1至DMC3中的至少一個可以與正常記憶體單元NMC1至NMCp中的至少一個設置在相同的高度。例如，如圖4所示，第二汲極側中間虛設記憶體單元DMC2和第三汲極側中間虛設記憶體單元DMC3位於與第r正常記憶體單元NMCr和第(r-1)正常記憶體單元NMCr-1相同的高度。
根據本公開的一個實施例，汲極側虛設記憶體單元DDC1至DDC3的數量可以大於源極側虛設記憶體單元SDC1和SDC2的數量，且汲極選擇電晶體DST1至DST4的數量可以大於源極選擇電晶體SST1至SST3的數量。第二子單元串CSsub2的正常記憶體單元NMCp+1至NMCn的數量可以小於第一子單元串CSsub1的正常記憶體單元NMC1至NMCp的數量。根據一個實施例，通過提供大量的汲極選擇電晶體DST1至DST4和汲極側虛設記憶體單元DDC1至DDC3，在保持正常記憶體單元NMC1至NMCn的數量的同時使可以經由汲極選擇電晶體DST1至DST4發生的漏電流最小化是可能的。
在一個實施例中，汲極選擇電晶體DST1至DST4的數量可以比源極選擇電晶體SST1至SST3的數量大出：源極側虛設記憶體單元SDC1和SDC2的數量與汲極側虛設記憶體單元DDC1至DDC3的數量之間的差值。如圖4所示，源極側虛設記憶體單元SDC1和SDC2的數量可以比汲極側虛設記憶體單元DDC1至DDC3的數量小於1，且汲極選擇電晶體 DST1至DST4的數量可以比源極選擇電晶體SST1至SST3的數量大於1。
第一至第p正常記憶體單元NMC1至NMCp的數量可以大於第(p+1)至第n正常記憶體單元NMCp+1至NMCn的數量。
在一個實施例中，第一至第p正常記憶體單元NMC1至NMCp的數量可以比第(p+1)至第n正常記憶體單元NMCp+1至NMCn的數量大於以下值相加所得的總和：汲極側虛設記憶體單元DDC1至DDC3的數量減去源極側虛設記憶體單元SDC1和SDC2的數量所得的值；汲極選擇電晶體DST1至DST4的數量減去源極選擇電晶體SST1至SST3的數量所得的值；以及汲極側中間虛設記憶體單元DMC1至DMC3的數量減去源極側中間虛設記憶體單元SMC的數量所得的值。
換言之，源極選擇電晶體SST1至SST3的數量、源極側虛設記憶體單元SDC1和SDC2的數量、第一至第p正常記憶體單元NMC1至NMCp的數量以及源極側中間虛設記憶體單元SMC的數量之和可以等於汲極選擇電晶體DST1至DST4的數量、汲極側虛設記憶體單元DDC1至DDC3的數量、第(p+1)至第n正常記憶體單元NMCp+1至NMCn的數量以及汲極側中間虛設記憶體單元DMC1至DMC3的數量之和。結果，第一子單元串CSsub1自管道電晶體PT起的高度能夠與第二子單元串CSsub2自管道電晶體PT起的高度實質相同。
圖5是說明在半導體記憶體裝置100的程式化操作中施加給與選中的記憶體塊耦接的列線路的電壓的例子的圖。在下文中，為了便於說明，假設對佈置在第二列的單元串CS21至CS2m中的任何一個頁執行程式化操作。佈置在第一列的單元串CS11至CS1m未被選中，而佈置在第二 列的單元串CS21至CS2m被選中。
第一汲極選擇線DSL1_1和DSL1_2未被選中，而第二汲極選擇線DSL2_1和DSL2_2被選中。參見圖3至圖5，第一汲極選擇線DSL1_1和DSL1_2接收第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2。因而，佈置在第一列的單元串CS11至CS1m與位元線BL1至BLm電分離。
第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2可以是用於將佈置在第一列的單元串CS11至CS1m與位元線BL1至BLm電分離的電壓。第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2可以是低電壓。例如，第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2可以是比第一至第四汲極選擇電晶體DST1至DST4的門檻電壓低的電壓。例如，第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2可以是依次增大的電壓。例如，第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2可以是相同的電壓。較大數量的汲極選擇電晶體DST1至DST4可以減小自未選中的單元串CS11至CS1m流經汲極選擇電晶體DST1至DST4的漏電流。
第二汲極選擇線DSL2_1和DSL2_2接收第三汲極選擇線電壓Vdsl3。因而，佈置在第二列的單元串CS21至CS2m與位元線BL1至BLm電連接。例如，第三汲極選擇線電壓Vdsl3可以是比第一至第四汲極選擇電晶體DST1至DST4的門檻電壓高的電壓。第三汲極選擇線電壓Vdsl3比第一汲極選擇線電壓Vdsl1和第二汲極選擇線電壓Vdsl2高。
因此，佈置在第一列的單元串CS11至CS1m與位元線BL1至BLm電分離，而單元串CS21至CS2m與位元線BL1至BLm電連接。
第一至第三汲極側虛設字元線DDL1至DDL3分別接收第三至第五虛設字元線電壓Vdwl3至Vdwl5。在一個實施例中，第三至第五虛設字元線電壓Vdwl3至Vdwl5可以是依次減小的電壓。在一個實施例中，第三至第五虛設字元線電壓Vdwl3至Vdwl5可以是相同的電壓。
程式化電壓Vpgm可以施加給正常字元線NWL1至NWLn之中的選中的正常字元線NWLs。通過電壓Vpass可以施加給正常字元線NWL1至NWLn之中的未選中的正常字元線NWLus。此外，通過電壓Vpass可以施加給中間虛設字元線DML1至DML3和SML。
佈置在第一串中的單元串CS11至CS1m可以與位元線BL1至BLm和共用源極線CSL電分離，且因此佈置在第一串中的單元串CS11至CS1m中的通道層可以根據程式化電壓Vpgm和通過電壓Vpass而升壓(boost)。因此，佈置在單元串CS11至CS1m中的通道層處的電壓位準可以增大。
佈置在第二列的單元串CS21至CS2m可以與位元線BL1至BLm電連接。例如，根據要程式化的資料DATA(見圖1)來經由位元線BL1至BLm傳送參考電壓或電源電壓。當向位元線施加參考電壓時，可以向形成在相應的單元串的通道層中的通道傳送參考電壓。可以根據參考電壓與程式化電壓Vpgm之間的差來增大選中的正常字元線NWLs的記憶體單元的門檻電壓。參考電壓與通過電壓Vpass之間的電壓差不夠高到將記憶體單元的門檻電壓改變為不同的門檻電壓分佈。當向位元線施加電源電壓時，可以由施加給第二汲極選擇線DSL2_1和DSL2_2的電源電壓和第三汲極選擇線電壓Vdsl3來將相應的汲極選擇電晶體DST1至DST4切斷。結果， 相應的單元串可以與位元線和共用源極線CSL電分離。相應的單元串的通道層可以被程式化電壓Vpgm和通過電壓Vpass升壓。因此，相應的單元串的通道層處的電壓位準可以增大。
第一源極側虛設字元線SDL1和第二源極側虛設字元線SDL2可以分別接收第一虛設字元線電壓Vdwl1和第二虛設字元線電壓Vdwl2。在一個實施例中，第一虛設字元線電壓Vdwl1和第二虛設字元線電壓Vdwl2可以是依次增大的電壓。在一個實施例中，第一虛設字元線電壓Vdwl1和第二虛設字元線電壓Vdwl2可以是相同的電壓。
第一源極選擇線電壓Vssl1和第二源極選擇線電壓Vssl2可以分別施加給第一源極選擇線SSL1和第二源極選擇線SSL2。例如，佈置在第二列的單元串CS21至CS2m的源極選擇電晶體SST1至SST3可以由第一源極選擇線電壓Vssl1來切斷，而佈置在第一列的單元串CS11至CS1m與共用源極線CSL電分離。結果，在程式化操作中，佈置在第一列的單元串CS11至CS1m可以與位元線BL1至BLm和共用源極線CSL電分離。例如，佈置在第二列的單元串CS21至CS2m的源極選擇電晶體SST1至SST3可以由第二源極選擇線電壓Vssl2來關斷，而佈置在第二列的單元串CS21至CS2m可以與共用源極線電分離。結果，在程式化操作中，佈置在第二列的單元串CS21至CS2m可以與位元線BL1至BLm電連接、且與共用源極線CSL電分離。
圖6是說明當在程式化操作中選中第一子單元串CSsub1的正常字元線NWL1至NWLp中的任何一個時未選中的單元串的通道層的電位的一個例子的圖。在圖6中，假設第y正常字元線NWLy(y是小於p的 自然數)被選中。
參見圖6，可以對第一至第n正常字元線NWL1至NWLn順序地執行程式化操作。因此，在對第y正常字元線NWLy執行程式化操作的時間點，對第一至第(y-1)正常記憶體單元NMC1至NMCy-1的程式化操作已經完成。因此，第一至第(y-1)正常記憶體單元NMC1至NMCy-1每個可以具有程式化狀態PGMS或抹除狀態ERSS。在下文，出於便於說明的目的，假設第一至第(y-1)正常記憶體單元NMC1至NMCy-1具有程式化狀態PGMS。由於未對第(y+1)至第n正常記憶體單元NMCy+1至NMCn執行程式化操作，因此第(y+1)至第n正常記憶體單元NMCy+1至NMCn具有抹除狀態ERSS。
向第y正常字元線NWLy施加程式化電壓Vpgm。在圖6中，單元串是未選中的單元串。第y正常記憶體單元NMCy的通道層的電壓可以根據高的程式化電壓Vpgm而升壓到相對高的通道電壓CV1_1。
可以向其它正常字元線NWL1至NWLy-1和NWLy+1至NWLn施加通過電壓Vpass。而且，可以向管線PL施加通過電壓Vpass。
第y正常記憶體單元NMCy與共用源極線CSL(見圖3)之間的正常記憶體單元NMC1至NMCy-1具有程式化狀態PGMS。因此，正常記憶體單元NMC1至NMCy-1中的每個的門檻電壓可以是正電壓。第一至第(y-1)正常記憶體單元NMC1至NMCy-1的通道層的電壓可以升壓到通道電壓CV1_2，所述通道電壓CV1_2對應於從通過電壓Vpass減去相應的正電壓所得的值。
第(y+1)至第n正常記憶體單元NMCy+1至NMCn每個對 應於抹除狀態，因而其門檻電壓可以是負電壓。第(y+1)至第n正常記憶體單元NMCy+1至NMCn的通道層CHL的電壓可以升壓到通道電壓CV1_3，所述通道電壓CV1_3對應於從通過電壓Vpass減去相應的負電壓所得的值。
形成在第(y+1)至第n正常記憶體單元NMCy+1至NMCn中的通道電壓CV1_3可以比形成在第一至第(y-1)正常記憶體單元NMC1至NMCy-1中的通道電壓高。
圖7是說明當在程式化操作中選中第二子單元串CSsub2的正常字元線NWLp+1至NWLn中的任一個時未選中的單元串的通道層的電壓的一個例子的圖。在對圖7的描述中，假設第x正常字元線NWLx(x是大於P且小於n的自然數)被選中。
參見圖7，對第一至第n正常字元線NWL1至NWLn順序地執行程式化操作。因此，在對第x正常字元線NWLx執行程式化操作的時間點，對第一至第(x-1)正常記憶體單元NMC1至NMCx-1的程式化操作已經完成。因此，第一至第(x-1)正常記憶體單元NMC1至NMCx-1每個可以具有程式化狀態PGMS或抹除狀態ERSS。在下文，出於便於說明的目的，假設第一至第(x-1)正常記憶體單元NMC1至NMCx-1具有程式化狀態PGMS。由於未對第(x+1)至第n正常記憶體單元NMCx+1至NMCn執行程式化操作，因此第(x+1)至第n正常記憶體單元NMCx+1至NMCn可以具有抹除狀態ERSS。
可以向第x正常字元線NWLx施加程式化電壓Vpgm。在圖7中，單元串是未選中的單元串。第x正常記憶體單元NMCx的通道層CHL 的電壓可以根據高的程式化電壓Vpgm而升壓到相對高的通道電壓CV2_1。
其它正常字元線NWL1至NWLx-1和NWLx+1至NWLn可以接收通過電壓Vpass。而且，可以向管線PL施加通過電壓Vpass。
第x正常記憶體單元NMCx與共用源極線CSL(見圖3)之間的正常記憶體單元NMC1至NMCx-1具有程式化狀態PGMS。第一至第(x-1)正常記憶體單元NMC1至NMCx-1的通道層的電壓可以升壓到通道電壓CV2_2，所述通道電壓CV2_2對應於從通過電壓Vpass減去相應正常記憶體單元的門檻電壓所得的值。
第(x+1)至第n正常記憶體單元NMCx+1至NMCn具有抹除狀態。第(x+1)至第n正常記憶體單元NMCx+1至NMCn每個是負電壓。第(x+1)至第n正常記憶體單元NMCx+1至NMCn的通道層CHL可以升壓到通道電壓CV2_3，所述通道電壓CV2_3對應於從通過電壓Vpass減去相應的負電壓所得的值。形成在第(x+1)至第n正常記憶體單元NMCx+1至NMCn中的通道電壓CV2_3可以比形成在第一至第(x-1)正常記憶體單元NMC1至NMCx-1中的通道電壓CV2_2高。換言之，具有抹除狀態ERSS的正常記憶體單元具有比具有程式化狀態PGMS的正常記憶體單元高的升壓效率。
如圖6和圖7所示，隨著執行程式化操作，具有程式化狀態PGMS的正常記憶體單元的數量可以增加。隨著執行程式化操作，通道層CHL可以升壓到相對低的電壓。隨著通道層CHL的電壓位準過度地下降，即使具有小的漏電流，正常字元線與通道層CHL之間的電壓差可以增大，且結果，相應的正常記憶體單元的門檻電壓會意外增大。
隨著執行程式化操作，單元串中的具有抹除狀態ERSS的正常記憶體單元的數量會減少。這意味著在通道層CHL中升壓至相對高的電壓的區域會減少。圖7的通道層CHL中升壓至相對高的電壓的區域(對應於NMCx+1至NMCn的區域)小於圖6的通道層CHL中升壓至相對高的電壓的區域(對應於NMCy+1至NMCn的區域)。如果只有小數量的正常記憶體單元的通道被升壓至高電壓，則相應的通道電容相對小，因而相應的通道層CHL的電壓位準可以發生相當大的改變，這會惡化程式化操作的可靠性。如果只有小數量的正常記憶體單元的通道被升壓至高電壓，則相對小的通道電容可以允許相應的通道層CHL的電壓電平容易受程式化電壓Vpgm影響，這會導致相應的通道層CHL的電壓位準的改變。
結果，第二子單元串CSsub2的正常字元線會比第一子單元串CSsub1的正常字元線更加容易遭受干擾。
根據本公開的一個實施例，汲極側中間虛設記憶體單元DMC1至DMC3(見圖3)的數量大於源極側中間虛設記憶體單元SMC(見圖3)的數量。因此，當對第二子單元串CSsub2的正常字元線執行程式化操作時，可以提供改善的可靠性。
根據本發明的一個實施例，汲極側虛設記憶體單元DDC1至DDC3(見圖3)的數量大於源極側虛設記憶體單元SDC1和SDC2(見圖3)的數量，且汲極選擇電晶體DST1至DST4(見圖3)的數量大於源極選擇電晶體SST1至SST3(見圖3)的數量。因此，當對第二子單元串CSsub2的正常字元線執行程式化操作時，可以提供改善的可靠性。
圖8是說明包括圖1的半導體記憶體裝置100的記憶體系統 1000的一個例子的圖。
參見圖8，記憶體系統1000可以包括半導體記憶體裝置100和控制器1200。
半導體記憶體裝置100可以如參照圖1描述的那樣來配置和操作。在下文，將省略重複描述。
控制器1200可以耦接到主機Host和半導體記憶體裝置100。控制器1200可以回應於來自主機Host的請求來存取半導體記憶體裝置100。例如，控制器1200可以控制半導體記憶體裝置100的讀取、寫入、抹除和後臺操作。控制器1200可以提供半導體記憶體裝置100與主機Host之間的介面。控制器1200可以驅動用於控制半導體記憶體裝置100的韌體。
控制器1200可以包括隨機存取記憶體(RAM)1210、處理單元1220、主機介面1230、存儲介面1240、以及錯誤校正塊1250。
RAM 1210可以用作以下至少一種：處理單元1220的操作記憶體、半導體記憶體裝置100與主機Host之間的快取記憶體、以及半導體記憶體裝置100與主機Host之間的緩衝記憶體。
處理單元1220可以對控制器1200的整體操作進行控制。
主機介面1230可以包括用於在主機Host與控制器1200之間交換資料的協定。在一個實施例中，控制器1200可以經由以下各種介面協定中的至少一種來與主機HOST通信，諸如：通用序列匯流排(USB，universal serial bus)協定、多媒體卡(MMC，multimedia card)協定、週邊部件互聯(PCI，peripheral component interconnection)協定、快速週邊部件互聯(PCI-E，peripheral component interconnection express)協定、高級技術附件(ATA， advanced technology attachment)協定、串列高級技術附件(SATA，serial advanced technology attachment)協定、並行高級技術附件(PATA，parallel advanced technology attachment)協定、小型電腦小型介面(SCSI，small computer small interface)協定、增強型小型硬碟介面(ESDI，enhanced small disk interface)協定、以及集成設備電路(IDE，integrated device electronics)協定以及私有協定。
存儲介面1240與半導體記憶體裝置100介面。例如，存儲介面1240可以包括NAND介面或NOR介面。
錯誤校正塊1250可以利用錯誤校正碼(ECC)來檢測和校正從半導體記憶體裝置100接收的資料的錯誤。
控制器1200和半導體記憶體裝置100可以整合到一個半導體裝置中。在一個實施例中，控制器1200和半導體記憶體裝置100可以整合到一個半導體裝置中以構成記憶卡。例如，控制器1200和半導體記憶體裝置100可以整合到一個半導體裝置中以構成記憶卡，諸如PC卡(國際個人電腦記憶卡協會(PCMCIA))、緊湊型快閃記憶體(CF)卡、智慧媒體卡(SM或SMC)、存儲棒、多媒體卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用快閃儲存器(UFS)。
控制器1200和半導體記憶體裝置100可以整合到一個半導體裝置中以構成固態驅動器(SSD)。半導體驅動器SSD包括可以將資料儲存在半導體記憶體中的儲存裝置。記憶體系統1000用作半導體驅動器SSD，與記憶體系統1000耦接的主機Host的操作速度能顯著改善。
作為另一個例子，記憶體系統1000可以被提供作為以下電 子設備的各種部件中的一種，諸如：電腦、超便攜移動PC(UMPC)、工作站、上網本、個人數位助理(PDA)、可擕式電腦、平板電腦、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、可擕式遊戲機、導航系統、黑匣子、數碼相機、三維電視、數位答錄機、數位音訊播放機、數位圖片記錄儀、數位圖片播放機、數位視訊錄影機、數位視訊播放機、能在無線環境傳送/接收資訊的設備、構成家用網路的各種電子設備之一、構成電腦網路的各種電子設備之一、構成遠端資訊網路的各種電子設備之一、RFID設備或構成計算系統的各種部件之一。
作為一個實施例，半導體記憶體裝置100或記憶體系統1000可以採用各種形式來封裝。例如，半導體記憶體裝置100或記憶體系統1000可以採用以下方式來封裝，諸如：層疊封裝(package on package，PoP)、球柵陣列(ball grid array，BGA)、晶片級封裝(chip scale packages，CSPs)、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in line package，PDIP)、華夫包式裸片(a die in waffle pack)、晶圓形式裸片(a die in wafer form)、板上晶片(chip on board，COB)、陶瓷雙列直插式封裝(ceramic dual in line package，CERDIP)、塑膠度量四方扁平封裝(plastic metric quad flat pack，MQFP)、薄型四方扁平封裝(thin quad flat pack，TQFP)、小外型積體電路(smalloutline integrated circuit，SOIC)、收縮型小外型封裝(shrink small outline package，SSOP)、薄型小外型封裝(thin small outline package，TSOP)、薄型四方扁平封裝(thin quad flat pack，TQFP)、系統封裝(system in package，SIP)、多晶片封裝(multi chip package，MCP)、晶圓級製造封裝(wafer-level fabricated package，WFP)或者晶圓級處理層疊 封裝(wafer-level processed stack package，WSP)。
圖9是說明圖8的記憶體系統1000的應用實例2000的圖。
參見圖9，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片。所述多個半導體記憶體晶片可以分成多個組。
在圖9中，示出所述多個組經由第一至第k通道CH1至CHk與控制器2200通信。每個半導體記憶體晶片可以如參照圖1描述的半導體記憶體裝置100那樣配置和操作。
每個組可以經由一個共用通道與控制器2200通信。控制器2200可以與參照圖8描述的控制器1200類似地配置。控制器2200可以通過經由多個通道CH1至CHk提供控制信號和接收資料來控制半導體記憶體裝置2100的多個記憶體晶片。
在圖9中，示出多個半導體記憶體晶片與一個通道耦接。然而，將理解，記憶體系統2000可以被修改為使得一個半導體記憶體晶片與一個通道耦接。
圖10是說明包括參照圖9描述的記憶體系統2000的計算系統3000的例子的圖。
參見圖10，計算系統300可以包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000可以經由系統匯流排3500而與中央處理單元3100、RAM 3200、使用者介面3300、電源3400電連接。經由使用者介面3300供應的資料或由中央處理單元3100處理的資料可以儲存在記憶體系 統2000中。
在圖10中，示出半導體記憶體裝置2100可以經由控制器2200而與系統匯流排3500連接。然而，半導體記憶體裝置2100可以與系統匯流排3500直接連接。在這種情況下，可以由中央處理單元3100和RAM3200執行控制器2200的功能。
在圖10中，提供參照圖9描述的記憶體系統2000。然而，記憶體系統2000可以由參照圖8描述的記憶體系統1000來替代。在一個實施例中，計算系統3000可以包括參照圖8和圖9描述的記憶體系統1000和2000兩種。
根據本公開，汲極側中間虛設記憶體單元的數量大於源極側中間虛設記憶體單元的數量。因此，可以提供具有改善的可靠性的半導體記憶體裝置。
本文已經公開了示例性實施例，儘管採用了特定的術語，但是它們只是在一般性和描述性的意義上來使用和解釋，並非出於限制的目的。在一些情況下，如所屬技術領域具有通常知識者在本申請提交時將會瞭解的是，結合特定實施例描述的特點、特徵和/或部件可以單獨使用，或可以與結合其它實施例描述的特點、特徵和/或部件組合使用，另有說明者除外。因此，所屬技術領域具有通常知識者將會理解，在不脫離所附申請專利範圍所列出的本公開的精神和範疇的前提下，可以進行各種形式上和細節上的變化。

Claims (17)

  1. 一種半導體記憶體裝置，包括：第一子單元串，其具有耦接到所述第一子單元串的末端處的共用源極線的源極選擇電晶體、耦接到所述源極選擇電晶體的第一正常記憶體單元、第二正常記憶體單元以及耦接在所述第一正常記憶體單元和第二正常記憶體單元之間的至少一個源極側中間虛設記憶體單元；以及第二子單元串，其具有耦接到所述第二子單元串的末端處的位元線的汲極選擇電晶體、耦接到所述汲極選擇電晶體的第三正常記憶體單元、第四正常記憶體單元以及耦接在所述第三正常記憶體單元和所述第四正常記憶體單元之間的汲極側中間虛設記憶體單元，其中，連續地設置在所述第三正常記憶體單元和所述第四正常記憶體單元之間的所述汲極側中間虛設記憶體單元的數量大於設置在所述第一正常記憶體單元和所述第二正常記憶體單元之間的所述至少一個源極側中間虛設記憶體單元的數量，並且所述第一子單元串的另一末端耦接到所述第二子單元串的另一末端。
  2. 根據申請專利範圍第1項所述的半導體記憶體裝置，還包括管道電晶體，所述管道電晶體耦接所述第一子單元串的另一末端與所述第二子單元串的另一末端。
  3. 根據申請專利範圍第2項所述的半導體記憶體裝置，其中，如果所述第一子單元串和所述第二子單元串是垂直串接，則所述第一子單元串從所述管道電晶體開始的高度等於所述第二子單元串從所述管道電晶體開始的高度。
  4. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，所述第一正常記憶體單元和所述第二正常記憶體單元的數量大於所述第三正常記憶體單元和所述第四正常記憶體單元的數量。
  5. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，如果所述第一子單元串和所述第二子單元串是垂直串接，則所述汲極側中間虛設記憶體單元中的至少一個被放置在與所述第一正常記憶體單元中的至少一個相同或實質相同的高度處。
  6. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，如果所述第一子單元串和所述第二子單元串是垂直串接，則所述至少一個源極側中間虛設記憶體單元被放置在與所述汲極側中間虛設記憶體單元中的任何一個相同或實質相同的高度處。
  7. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中：所述第一子單元串還包括耦接在所述源極選擇電晶體與所述第一正常記憶體單元之間的源極側虛設記憶體單元；以及所述第二子單元串還包括耦接在所述汲極選擇電晶體與所述第三正常記憶體單元之間的汲極側虛設記憶體單元。
  8. 根據申請專利範圍第7項所述的半導體記憶體裝置，其中：所述源極側虛設記憶體單元的數量小於所述汲極側虛設記憶體單元的數量；以及所述汲極選擇電晶體的數量大於所述源極選擇電晶體的數量。
  9. 根據申請專利範圍第8項所述的半導體記憶體裝置，其中：所述源極側虛設記憶體單元的數量比所述汲極側虛設記憶體單元的數 量小於一預定值；以及所述汲極選擇電晶體的數量比所述源極選擇電晶體的數量大於所述預定值。
  10. 根據申請專利範圍第8項所述的半導體記憶體裝置，其中，所述第一正常記憶體單元和所述第二正常記憶體單元的數量比所述第三正常記憶體單元和所述第四正常記憶體單元的數量大於以下差值相加所得的值：所述汲極側虛設記憶體單元的數量與所述源極側虛設記憶體單元的數量之間的差值，所述汲極選擇電晶體的數量與所述源極選擇電晶體的數量之間的差值，以及所述汲極側中間虛設記憶體單元的數量與所述至少一個源極側中間虛設記憶體單元的數量之間的差值。
  11. 根據申請專利範圍第8項所述的半導體記憶體裝置，其中，所述源極選擇電晶體的數量、所述源極側虛設記憶體單元的數量、所述第一正常記憶體單元和所述第二正常記憶體單元的數量以及所述源極側中間虛設記憶體單元的數量之和等於所述汲極選擇電晶體的數量、所述汲極側虛設記憶體單元的數量、所述第三正常記憶體單元和所述第四正常記憶體單元的數量以及所述汲極側中間虛設記憶體單元的數量之和。
  12. 一種記憶體系統，包括：控制器，經由多個通道提供控制信號；以及半導體記憶體裝置，包括第一子單元串和第二子單元串，所述第一子單元串具有耦接到共用源極線的源極選擇電晶體、耦接到所述源極選擇電晶體的第一正常記憶體單元、第二正常記憶體單元以及耦接在所述第一正常記憶體單元和所述第二正常記憶體單元之間的至少一個 源極側中間虛設記憶體單元，所述第二子單元串具有耦接到位元線的汲極選擇電晶體、耦接到所述汲極選擇電晶體的第三正常記憶體單元、第四正常記憶體單元以及耦接在所述第三正常記憶體單元和所述第四正常記憶體單元之間的汲極側中間虛設記憶體單元，並且所述汲極側中間虛設記憶體單元的數量大於所述至少一個源極側中間虛設記憶體單元的數量，其中所述第一子單元串耦接到所述第二子單元串。
  13. 根據申請專利範圍第12項所述的記憶體系統，還包括耦接所述第一子單元串與所述第二子單元串的管道電晶體。
  14. 根據申請專利範圍第12項所述的記憶體系統，其中，所述第一正常記憶體單元和所述第二正常記憶體單元的數量大於所述第三正常記憶體單元和所述第四正常記憶體單元的數量。
  15. 根據申請專利範圍第12項所述的記憶體系統，其中：所述第一子單元串還包括耦接在所述源極選擇電晶體與所述第一正常記憶體單元之間的源極側虛設記憶體單元；以及所述第二子單元串還包括耦接在所述汲極選擇電晶體與所述第三正常記憶體單元之間的汲極側虛設記憶體單元。
  16. 根據申請專利範圍第15項所述的記憶體系統，其中：所述源極側虛設記憶體單元的數量小於所述汲極側虛設記憶體單元的數量；以及所述汲極選擇電晶體的數量大於所述源極選擇電晶體的數量。
  17. 根據申請專利範圍第16項所述的記憶體系統，其中： 所述源極側虛設記憶體單元的數量比所述汲極側虛設記憶體單元的數量小於一預定值；以及所述汲極選擇電晶體的數量比所述源極選擇電晶體的數量大於所述預定值。
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