TWI645416B - 半導體記憶體裝置及操作其之方法 - Google Patents

半導體記憶體裝置及操作其之方法 Download PDF

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Abstract

根據本發明的一實施例的一種半導體記憶體裝置包含分別耦接至一第一字線群組以及一第二字線群組的一第一胞串以及一第二胞串。一種操作所述半導體記憶體裝置的方法可包含藉由施加一通過電壓至所述第二字線群組以在所述第二胞串中形成一通道；透過所述位元線以將在所述第一胞串的記憶胞中耦接至所述第一字線群組的一所選的字線的一所選的記憶胞的資料反映在所述第二胞串的通道上；以及藉由透過所述位元線以感測所述第二胞串的一電荷量，來判斷所選的記憶胞的資料。

Description

半導體記憶體裝置及操作其之方法
本發明的各種範例的實施例是大致有關於一種電子裝置，並且更具體而言是有關於一種半導體記憶體裝置及操作其之方法。
相關申請案的交互參照
本申請案主張2014年7月15日申請的韓國專利申請案號10-2014-0089235的優先權，所述申請案的整個揭露內容是以其整體被納入在此作為參考。
半導體記憶體裝置是利用例如是矽(Si)、鍺(Ge)、砷化鎵(GaAs)或是磷化銦(InP)的半導體來加以體現。半導體記憶體裝置被分類成為易失性(volatile)記憶體裝置以及非易失性記憶體裝置。
易失性記憶體裝置在電源切斷時可能會失去所儲存的資料。易失性記憶體裝置的例子包含靜態RAM(SRAM)、動態RAM(DRAM)以及同步的DRAM(SDRAM)。非易失性記憶體裝置可以保存所儲存的資料，而不論電源的通/斷狀況為何。非易失性記憶體的例子包含唯讀記憶體(ROM)、遮罩ROM(MROM)、可編程ROM(PROM)、可抹除的可編程ROM(EPROM)、電性可抹除的可編程ROM(EEPROM)、快閃記憶體、相變隨 機存取記憶體(PRAM)、磁阻式RAM(MRAM)、電阻式RAM(RRAM)以及鐵電RAM(FRAM)。快閃記憶體可被分類成為NOR型記憶體以及NAND型記憶體。
為了改善在半導體記憶體裝置中的集成度，已經在具有一種三維的陣列結構的半導體記憶體裝置上進行研究。
本發明是針對於一種具有改善的讀取速度的半導體記憶體裝置及操作其之方法。
根據本發明的一實施例的一種操作一半導體記憶體裝置的方法，所述半導體記憶體裝置包含共用一位元線並且分別耦接至一第一字線群組以及一第二字線群組的一第一胞串以及一第二胞串，所述方法可包含藉由施加一第一通過電壓至所述第二字線群組以在所述第二胞串中形成一通道；透過所述位元線以將在所述第一胞串的記憶胞中耦接至所述第一字線群組的一所選的字線的一所選的記憶胞的資料反映在所述第二胞串的通道上；以及藉由透過所述位元線以感測所述第二胞串的一電荷量，來判斷所選的記憶胞的資料。
所述通道在所述第二胞串中的形成可包含施加一位元線電壓至所述位元線；以及藉由電連接所述第二胞串至所述位元線以響應於所述位元線電壓來初始化所述第二胞串的通道。
所選的記憶胞的資料在所述第二胞串的通道上的反映可包含在所述位元線上反映所選的記憶胞的資料，其中所述第二胞串的電荷量是隨著所述位元線的一電壓而改變。
所述操作方法可以進一步包含在所選的記憶胞的資料被反映在所述第二胞串的通道上之後，電性分開所述第二胞串與所述位元線。
所選的記憶胞的資料的判斷可包含藉由施加一第二通過電壓至所述第二字線群組以在所述第二胞串中形成所述通道；以及電連接所述第二胞串的通道至所述位元線，以在所述位元線上反映所述第二胞串的電荷量。
所選的記憶胞的資料的判斷可以進一步包含藉由感測所述位元線的一電壓以判斷所選的記憶胞的資料。
在所選的記憶胞的資料的判斷中，所述第一胞串可以和所述位元線電性分開。
所述操作方法可以進一步包含藉由施加一位元線電壓至所述位元線並且施加一第二通過電壓至所述第一字線群組，以在所述第一胞串中形成一通道；以及藉由電連接所述第一胞串至所述位元線以響應於所述位元線電壓來初始化所述第一胞串的通道。
所選的記憶胞的資料的判斷可以在所選的記憶胞的資料在所述第二胞串的通道上的反映之後的一預設的時間期間內加以執行。
根據本發明的另一實施例的一種半導體記憶體裝置可包含一第一胞串，其耦接至一第一字線群組；一第二胞串，其耦接至一第二字線群組並且適合用於和所述第一胞串共用一位元線；以及一週邊電路，其適合用於藉由施加一通過電壓至所述第二字線群組以在所述第二胞串中形成一通道，透過所述位元線以在所述第二胞串的通道上反映在所述第一胞串中的一所選的記憶胞的資料，以及藉由透過所述位元線以感測所述第二 胞串的通道的一電荷量來判斷所選的記憶胞的資料。
所述週邊電路可包含一位址解碼器，其耦接至所述第一及第二字線群組；以及一頁緩衝器，其適合用於提供一位元線電壓至所述位元線，其中所述位址解碼器是適合用於施加所述通過電壓至所述第二字線群組以在所述第二胞串中形成所述通道，並且電連接所述第二胞串至所述位元線以響應於所述位元線電壓來初始化所述第二胞串的通道。
所述位址解碼器可以從所述第一字線群組選擇一字線，電連接所述第一胞串至所述位元線並且在所述位元線上反映所選的記憶胞的資料，並且所述第二胞串的通道的電荷量可以隨著所述位元線的一電壓而變化。
根據本發明的另一實施例的一種操作一半導體記憶體裝置的方法可包含透過位元線以將在第一胞串中的一第一頁的資料位元反映在第二胞串的通道上，其中所述第一及第二胞串是適合用於共用位元線並且分別耦接至一第一字線群組以及一第二字線群組；藉由透過所述位元線以感測所述第二胞串的通道的一電荷量來判斷及儲存所述第一頁的資料位元；以及輸出所述第一頁的資料位元。
所述操作方法可以進一步包含在所述第一頁的資料位元的輸出期間，透過所述位元線以將在所述第一胞串中的一第二頁的資料位元反映在第三胞串的通道上，其中所述第三胞串是耦接至一第三字線群組並且適合用於和所述第一胞串共用所述位元線。
所述操作方法可以進一步包含藉由透過所述位元線以感測所述第三胞串的通道的一電荷量來判斷及儲存所述第二頁的資料位元，以 及輸出所述第二頁的資料位元。
所述第三胞串的通道的電荷量的感測可以在所述第一頁的資料位元的輸出期間加以執行。
所述操作方法可以進一步包含在所述第一頁的資料位元的輸出期間，透過所述位元線以將所述第一胞串的一第二頁的資料位元反映在所述第二胞串的通道上。
所述操作方法可以進一步包含藉由透過所述位元線以感測所述第二胞串的通道的電荷量來判斷及儲存所述第二頁的資料位元，以及輸出所述第二頁的資料位元。
所述操作方法可以進一步包含在所述第一頁的資料位元的輸出期間，透過所述位元線以將第三胞串的一第二頁的資料位元反映在所述第二胞串的通道上；藉由透過所述位元線以感測所述第二胞串的通道的電荷量來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元，其中所述第三胞串是耦接至一第三字線群組並且適合用於和所述第二胞串共用所述位元線。
所述操作方法可以進一步包含在所述第一頁的資料位元的輸出期間，透過所述位元線以將第三胞串的一第二頁的資料位元反映在第四胞串的通道上；藉由透過所述位元線以感測所述第四胞串的通道的一電荷量來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元，其中所述第三及第四胞串是適合用於共用位元線，並且分別耦接至一第三字線群組以及一第四字線群組。
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取及寫入電路
PB1至PBm‧‧‧第一至第m頁緩衝器
124‧‧‧輸入/輸出緩衝器
125‧‧‧控制邏輯
WLG1‧‧‧第一字線群組
WLG2‧‧‧第二字線群組
圖1是描繪一種半導體記憶體裝置的方塊圖；圖2是描繪在圖1中所示的一記憶胞陣列的方塊圖；圖3是描繪在圖1中所示的頁緩衝器中的一頁緩衝器的方塊圖；圖4是描繪根據本發明的一實施例的一種讀取方法的流程圖；圖5是描繪在圖4中所示的步驟S110以及步驟S120的一實施例的時序圖；圖6是概念上描繪在圖4中所示的步驟S110的圖；圖7是概念上描繪在圖4中所示的步驟S120的圖；圖8是描繪在圖4中所示的步驟S130的一實施例的時序圖；圖9是概念上描繪在圖4中所示的步驟S130的圖；圖10是描繪根據本發明的一實施例的一種操作一半導體記憶體裝置的方法的流程圖；圖11是描繪根據本發明的另一實施例的一種操作一半導體記憶體裝置的方法的流程圖；圖12是描繪在圖1中所示的記憶胞陣列的一實施例的方塊圖；圖13是描繪在圖12中所示的記憶體區塊中的一記憶體區塊的一實施例的電路圖；圖14是描繪在圖12中所示的記憶體區塊中的一記憶體區塊的另一實施例的電路圖；圖15是描繪一種包含在圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖； 圖16是描繪在圖15中所示的一應用例子的方塊圖；以及圖17是描繪一種包含參考圖16所述的記憶體系統的計算系統的方塊圖。
在以下，各種的實施例將會參考所附的圖式來加以詳細地描述。所述圖式是被提供以容許在此項技術中具有普通技能者能夠理解本發明的實施例的範疇。然而，本發明可以用不同的形式來體現，因而不應該被解釋為受限於所闡述的實施例。而是，這些實施例是被提供以使得此揭露內容將會是徹底且完整的。此外，所述實施例是被提供以完整傳達本發明的範疇給熟習此項技術者。
在整個揭露內容中，相同的元件符號直接對應到本發明的各種圖式及實施例中的相同編號的元件。亦應注意的是，在此說明書中，"連接/耦接"不只是指一構件直接耦接另一構件，而且亦指透過一中間的構件來間接耦接另一構件。此外，只要是未被指明的話，一單數形可包含複數形，並且反之亦然。
圖1是描繪一種半導體記憶體裝置100的方塊圖。圖2是描繪在圖1中所示的一記憶胞陣列110的方塊圖。
參照圖1，所述半導體記憶體裝置100可包含一記憶胞陣列110以及一週邊電路120。
所述記憶胞陣列110可包含複數個記憶胞。所述複數個記憶胞可以透過列線RL來耦接至一位址解碼器121，並且透過位元線BL來耦接至一讀取及寫入電路123。根據一實施例，所述記憶胞陣列110的記憶胞 可以是非易失性記憶胞。
參照圖2，所述記憶胞陣列110可包含複數個記憶體區塊BLK1至BLKz。所述第一至第z記憶體區塊BLK1至BLKz可以共同耦接至第一至第m位元線BL1至BLm。所述第一至第m位元線BL1至BLm可以構成在圖1中所示的位元線BL。所述複數個記憶體區塊BLK1至BLKz的每一個可以是用於一抹除操作的一基本單位。
在圖2中，為了簡化解說，內含在所述記憶體區塊BLK1至BLKz中的一個記憶體區塊(BLK1)內的構件是被描繪，而內含在其它記憶體區塊BLK2至BLKz中的元件則被省略。所述記憶體區塊BLK2至BLKz的每一個可以用和第一記憶體區塊BLK1實質相同的方式來加以配置。
每一個記憶體區塊都可以耦接至單一字線群組。在圖2中，所述第一記憶體區塊BLK1可以耦接至一第一字線群組WLG1。所述第一字線群組WLG1可包含第一至第n字線WL1至WLn。
所述第一記憶體區塊BLK1可包含複數個胞串CS1_1至CS1_m。所述第一至第m胞串CS1_1至CS1_m分別可以耦接至所述第一至第m位元線BL1至BLm。
所述胞串CS1_1至CS1_m的每一個可包含一汲極選擇電晶體DST、複數個串聯耦接的記憶胞MC1至MCn、以及一源極選擇電晶體SST。所述汲極選擇電晶體DST可以耦接至一汲極選擇線DSL1。所述第一至第n記憶胞MC1至MCn分別可以耦接至所述第一至第n字線WL1至WLn。所述源極選擇電晶體SST可以耦接至一源極選擇線SSL1。所述汲極選擇電晶體DST的一汲極側可以耦接至一對應的位元線。所述源極選擇電 晶體SST的一源極側可以耦接至一參考電壓節點。根據一實施例，所述源極選擇電晶體SST的源極側可以耦接至一共同的源極線(未繪出)。所述共同的源極線可被偏壓一參考電壓。
在所述第一至第m胞串CS1_1至CS1_m中耦接至單一字線的記憶胞可以形成單一頁PG。
所述汲極選擇線DSL1、第一至第n字線WL1至WLn以及源極選擇線SSL1可以內含在圖1中所示的列線RL中。所述汲極選擇線DSL1、第一至第n字線WL1至WLn以及源極選擇線SSL1可以藉由所述位址解碼器121來加以控制。所述第一至第m位元線BL1至BLm可以受到所述讀取及寫入電路123控制。
再次參照圖1，所述週邊電路120可包含所述位址解碼器121、一電壓產生器122、所述讀取及寫入電路123、一輸入/輸出緩衝器124以及一控制邏輯125。
所述位址解碼器121可以透過列線RL來耦接至所述記憶胞陣列110。所述位址解碼器121可以藉由控制邏輯125來加以控制。所述位址解碼器121可以透過控制邏輯125來接收位址ADDR。
所述半導體記憶體裝置100的一讀取操作可以在作為一基本單位的每一個頁(見於圖2中的PG)上加以執行。在讀取操作期間接收到的位址ADDR可包含一區塊位址以及一列位址。
所述位址解碼器121可以被配置以解碼在所述接收到的位址ADDR中的區塊位址。所述位址解碼器121可以響應於經解碼的區塊位址來選擇所述記憶體區塊BLK1至BLKz中的一個。
所述位址解碼器121可被配置以解碼在所述接收到的位址ADDR中的列位址，並且響應於經解碼的列位址來選擇在一所選的記憶體區塊中的字線中的一個。所述位址解碼器121可以施加來自所述電壓產生器122的一讀取電壓至一所選的字線，並且施加來自所述電壓產生器122的一通過電壓至未被選擇的字線。
所述電壓產生器122可以藉由控制邏輯125來加以控制。所述電壓產生器122可以藉由利用一被提供至半導體記憶體裝置100的外部電源供應器電壓來產生一內部的電源供應器電壓。例如，所述電壓產生器122可以調節所述外部電源供應器電壓以產生所述內部的電源供應器電壓。所產生的內部的電源供應器電壓可被提供至所述位址解碼器121、讀取及寫入電路123、輸入/輸出緩衝器124以及控制邏輯125，並且被使用作為一用於所述半導體記憶體裝置100的操作電壓。
所述電壓產生器122可以藉由利用外部電源供應器電壓以及內部的電源供應器電壓中的至少一個來產生複數個電壓。根據一實施例，所述電壓產生器122可包含複數個接收內部的電源供應器電壓的泵送(pumping)電容器，並且藉由響應於所述控制邏輯125的控制來選擇性地啟動所述複數個泵送電容器，以產生複數個電壓。例如，所述電壓產生器122可以在讀取操作期間產生讀取電壓以及具有一高於所述讀取電壓的位準的通過電壓。所產生的讀取電壓以及通過電壓可被提供至所述位址解碼器121。
所述讀取及寫入電路123可以透過位元線BL來耦接至所述記憶胞陣列110。所述讀取及寫入電路123可包含複數個頁緩衝器PB1至 PBm。所述頁緩衝器PB1至PBm可以藉由控制邏輯125來加以控制。
所述頁緩衝器PB1至PBm可以在讀取操作期間，從所述記憶胞陣列110讀取資料DATA並且儲存所述資料DATA。所讀取的資料DATA可以透過資料線DL而被轉移至所述輸入/輸出緩衝器124。
所述輸入/輸出緩衝器124可以透過資料線DL來耦接至所述讀取及寫入電路123。所述輸入/輸出緩衝器124可以藉由所述控制邏輯125來加以控制。所述輸入/輸出緩衝器124可以向外部輸出從所述頁緩衝器PB1至PBm透過所述資料線DL而被轉移的資料DATA。
所述控制邏輯125可以接收一命令CMD以及所述位址ADDR。所述控制邏輯125可包含一位址緩衝器(未繪出)。當所述位址ADDR持續被接收到時，所接收到的位址ADDR可被儲存在所述位址緩衝器中，並且被提供至所述位址解碼器121。
所述控制邏輯125可被配置以響應於所接收到的命令CMD來控制所述位址解碼器121、電壓產生器122、讀取及寫入電路123以及輸入/輸出緩衝器124。
根據一實施例，所述控制邏輯125可以控制所述位址解碼器121以及讀取及寫入電路123，使得一所選的記憶體區塊(例如是在圖2中的BLK1)的一所選的頁的資料可以透過所述位元線BL1至BLm而被反映在另一記憶體區塊(例如是在圖2中的BLK2)的胞串上。所述胞串的每一個可以具有一預設的電容。換言之，每個胞串可以運作為一電容器，其在被充電之後維持電荷在一參考位準或是更高位準一段預設的時間量。當所選的記憶體區塊的所選的頁的資料被反映在另一記憶體區塊的胞串上時，被反映 的資料的可靠度可被維持一預設的時間量。
在所述預設的時間量過去之前，控制邏輯125可以控制所述位址解碼器121以及讀取及寫入電路123，以感測在所述對應的胞串中剩下的電荷量並且判斷所選的頁的資料。
當所述資料從所選的頁藉由讀取及寫入電路123透過位元線BL1至BLm來讀取時，其花費相當長的時間來執行所述讀取操作。例如，所述位元線BL1至BLm可藉由頁緩衝器(123)而被預充電，並且所述讀取電壓可被施加至所選的字線，因而所選的頁的資料可被反映在位元線BL1至BLm上一段預設的時間量，並且所述資料可以藉由判斷所述位元線BL1至BLm的電荷量來加以讀取。其花費相當長的時間來執行這些過程。
根據一實施例，在所選的記憶體區塊的所選的頁的資料透過位元線BL1至BLm而被反映在另一記憶體區塊的胞串上之後，儲存在所述胞串中的電荷量可以在一適當的時間加以感測，因而所選的頁的資料可被判斷出。
根據一實施例，當所述讀取及寫入電路123從一第一頁讀取資料並且所讀取的資料被輸出至所述輸入/輸出緩衝器124時，一記憶體區塊的一第二頁的資料可以透過所述位元線BL1至BLm而被反映在另一記憶體區塊的胞串上。換言之，在所述胞串上反映第二頁的資料可以和輸出所述第一頁的資料重疊。在第二頁上執行讀取操作所耗費的時間可以相當於感測儲存在對應的胞串中的電荷量所耗費的時間。
因此，一種具有改善的讀取操作速度的半導體記憶體裝置可被實現。
圖3是描繪在圖1中所示的頁緩衝器PB1至PBm中的一個頁緩衝器(PB1)的方塊圖。
參照圖3，所述頁緩衝器PB1可包含一預充電電路210、一位元線選擇電晶體ST、一感測電路220以及一輸入/輸出電路230。
所述預充電電路210可以耦接至所述位元線BL1。所述預充電電路210可以響應於圖1中所示的控制邏輯125的控制來傳輸一預充電電壓Vprc至所述位元線BL1。根據一實施例，所述預充電電路210可包含一受到控制邏輯125所控制的開關裝置。
所述位元線選擇電晶體ST可以耦接在所述位元線BL1以及感測電路220之間。所述位元線選擇電晶體ST可以響應於從所述控制邏輯125接收到的一感測信號SES來電耦接所述位元線BL1以及感測電路220。
所述感測電路220可以透過位元線選擇電晶體ST來耦接至位元線BL1。所述感測電路220可包含複數個閂鎖電路LAT1及LAT2。當所述位元線選擇電晶體ST被導通時，所述感測電路220可以感測所述位元線BL1的電荷量，並且儲存對應的資料在所述閂鎖電路LAT1及LAT2的一個中。所感測到並且儲存的資料可被轉移至所述輸入/輸出電路230。
所述輸入/輸出電路230可以耦接在感測電路220以及資料線DL之間。所述輸入/輸出電路230可以藉由所述控制邏輯125來加以控制。所述輸入/輸出電路230可以將儲存在閂鎖電路LAT1及LAT2的一個中的所述資料輸出至資料線DL。
圖3是描繪所述頁緩衝器PB1耦接至單一位元線BL1。然而，此僅僅是一個例子而已，而且本發明的範疇並不限於此。根據一實施 例，所述頁緩衝器PB1可以耦接至一偶數位元線以及一奇數位元線，並且被配置以選擇所述偶數及奇數位元線中的一個。
圖4是描繪根據本發明的一實施例的一種讀取方法的流程圖。
參照圖2及4，在步驟S110，通道可被形成在一未被選擇的記憶體區塊的胞串中，並且其中形成所述通道的胞串可被界定為胞串鏡(mirror)。
其描述第一記憶體區塊BLK1被選出並且第二記憶體區塊BLK2並未被選出，以作為一個例子。此外，第一字線WL1是被描述在所述第一記憶體區塊BLK1中被選出。
所述通過電壓可被施加至耦接到所述第二記憶體區塊BLK2的字線。當所述通過電壓被施加時，所述第二記憶體區塊BLK2的記憶胞可被導通，並且通道可被形成在其胞串中。
在步驟S120，所選的頁的資料可被反映在所述胞串鏡上。
耦接至所述第一記憶體區塊BLK1的第一字線WL1的記憶胞的臨界電壓可被反映在所述第一至第m位元線BL1至BLm上。當所述胞串鏡電連接至所述第一至第m位元線BL1至BLm時，所述胞串鏡的通道的電荷量分別可以根據所述第一至第m位元線BL1至BLm的電荷量而變化。
在步驟S130，所選的頁的資料可以藉由感測所述胞串鏡的電荷量來加以判斷。
所述胞串鏡可以電連接至所述第一至第m位元線BL1至BLm。所述第一至第m位元線BL1至BLm的電壓可以根據所述胞串鏡的電 荷量來變化。所選的頁的資料可以藉由感測所述第一至第m位元線BL1至BLm的電壓來加以判斷。
圖5是描繪在圖4中所示的步驟S110以及步驟S120的一實施例的時序圖。圖6是概念上描繪在圖4中所示的步驟S110的圖。圖7是概念上描繪在圖4中所示的步驟S120的圖。
首先，參照圖5及6，胞串鏡可以透過第一至第四時間t1至t4來加以界定。
在第一時間t1，所述位元線BL1至BLm可被增大至一預設的電壓(在以下稱為位元線電壓)。所述第一至第m頁緩衝器PB1至PBm分別可以預充電第一至第m位元線BL1至BLm至所述位元線電壓。
一汲極選擇線電壓Vdsl可被施加至耦接到所述第一記憶體區塊BLK1的第一汲極選擇線DSL1。所述第一記憶體區塊BLK1的汲極選擇電晶體DST可被導通。所述第一記憶體區塊BLK1的胞串CS1_1至CS1_m分別可以電連接至所述位元線BL1至BLm。
一參考電壓可被施加至耦接到所述第一記憶體區塊BLK1的第一源極選擇線SSL1。所述第一記憶體區塊BLK1的源極選擇電晶體SST可被關斷，並且所述胞串CS1_1至CS1_m可以和所述參考電壓節點電性分開。
一第一通過電壓Vpass1可被施加至所述第一字線群組WLG1的一所選的字線WLG1_s以及一未被選擇的字線WLG1_us。所述第一通過電壓Vpass1可以是一高電壓。所述第一記憶體區塊BLK1的第一至第n記憶胞MC1至MCn可被導通，而不論其臨界電壓為何。
因此，所述位元線BL1至BLm的位元線電壓可被轉移到所述胞串CS1_1至CS1_m的通道。所述胞串CS1_1至CS1_m的通道可藉由所述位元線電壓而被初始化(在圖6中的A)。在所述通道的初始化之際，所選的頁的資料可以穩定地透過所述位元線BL1至BLm來加以轉移。
一第二通過電壓Vpass2可被施加至耦接到所述第二記憶體區塊BLK2的第二字線群組WLG2。所述第二通過電壓Vpass2可以是一高電壓。所述第二記憶體區塊BLK2的第一至第n記憶胞MC1至MCn可被導通，而不論其臨界電壓為何。一通道可被形成在所述胞串CS2_1至CS2_m的每一個中。換言之，所述胞串CS2_1至CS2_m可被界定為胞串鏡。
根據一實施例，所述第二通過電壓Vpass2可以是低於一臨界值(例如，編程電壓)，而所述第二記憶體區塊BLK2的第一至第n記憶胞MC1至MCn的臨界電壓可能會因為所述臨界值而被改變。因此，即使當所述第二通過電壓Vpass2被施加至所述第二字線群組WLG2時，儲存在所述第二記憶體區塊BLK2的第一至第n記憶胞MC1至MCn中的資料也不會受損。
所述汲極選擇線電壓Vdsl可被施加至耦接到所述第二記憶體區塊BLK2的第二汲極選擇線DSL2。所述第二記憶體區塊BLK2的汲極選擇電晶體DST可被導通。所述第二記憶體區塊BLK2的胞串CS2_1至CS2_m分別可以電連接至所述位元線BL1至BLm。
所述參考電壓可被施加至耦接到所述第二記憶體區塊BLK2的第二源極選擇線SSL2。所述胞串CS2_1至CS2_m可以和所述參考電壓節點電性分開。
因此，所述位元線BL1至BLm的位元線電壓可被轉移至所述胞串CS2_1至CS2_m的通道。所述胞串CS2_1至CS2_m的通道可藉由所述位元線電壓而被初始化(在圖6中的B)。
在第二時間t2，所述第一字線群組WLG1的所選的字線WLG1_s可被放電。在第三時間t3，所選的字線WLG1_s可以在被完全放電之後，被充電至一讀取電壓Vrd。所選的字線WLG1_s(亦即，所選的頁)的記憶胞可以依照其臨界電壓而被導通或關斷。
接著，參照圖5及7，所選的頁的資料可以在第四時間t4以及第五時間t5之間被反映在所述胞串鏡上。
在第四時間t4，耦接至所述第一記憶體區塊BLK1的第一源極選擇線SSL1可被提供一源極選擇線電壓Vssl。所述第一記憶體區塊BLK1的源極選擇電晶體SST可以響應於所述源極選擇線電壓Vssl而被導通。所述胞串CS1_1至CS1_m可以電連接至所述參考電壓節點。
因此，所選的頁的資料可被反映在所述位元線BL1至BLm上(在圖7中的C)。所選的頁的記憶胞可以根據其資料而被導通/關斷。當所選的記憶胞被導通時，對應的位元線的電荷可以透過包含所選的記憶胞的對應的胞串，而被發射至所述參考電壓節點。所述對應的位元線的一電壓可被降低至所述參考電壓。當所選的記憶胞被關斷時，對應的位元線的電荷可以藉由所選的記憶胞來加以阻擋，並且不會被發射至所述參考電壓節點。對應的位元線的電壓可加以維持。
所述胞串CS2_1至CS2_m的通道的電壓可以藉由位元線BL1至BLm的電壓來加以改變。所述胞串CS2_1至CS2_m可以電連接至位 元線BL1至BLm。當一位元線的電壓被降低時，被形成在對應的胞串中的一通道的電壓可被降低。當所述位元線的電壓被維持時，被形成在對應的胞串中的通道的電壓可被維持。
在第五時間t5，所述源極選擇線電壓Vssl可被降低至所述參考電壓。所述第一記憶體區塊BLK1的源極選擇電晶體SST可被關斷。所選的頁的資料在所述胞串CS2_1至CS2_m上的反映可被終止。
在一第六時間t6，所述第二汲極選擇線DSL2的電壓可被降低至所述參考電壓。所述第二字線群組WLG2的電壓可被降低至所述參考電壓。所述胞串CS2_1至CS2_m可以和位元線BL1至BLm電性分開，並且可能不具有通道。
由於每個胞串具有一預設的電容，因此所述胞串CS2_1至CS2_m的電荷量可被維持一預設的時間期間。換言之，被反映在所述胞串CS2_1至CS2_m上的資料的可靠度可被維持一預設的時間期間。
根據一實施例，一被配置為相鄰所選的記憶體區塊的記憶體區塊的胞串可被選擇並且界定為胞串鏡。所述位元線BL1至BLm可以具有一預設的電容。當所述胞串鏡是相鄰所選的記憶體區塊(亦即，所選的頁)時，所選的頁的資料可以透過所述位元線BL1至BLm而有效率地被反映在所述胞串鏡上。例如，當第一記憶體區塊BLK1被選出時，第二記憶體區塊BLK2的胞串可被界定為胞串鏡。當所述第二記憶體區塊BLK2被選出時，一第三記憶體區塊BLK3的胞串可被界定為胞串鏡。
圖8是描繪在圖4中所示的步驟S130的一實施例的時序圖。圖9是概念上描繪在圖4中所示的步驟S130的圖。
參照圖8及9，所述胞串鏡的電荷量可以在一第七時間t7以及一第八時間t8加以感測。
在第七時間t7，耦接至所述第二記憶體區塊BLK2的第二汲極選擇線DSL2可以接收所述汲極選擇線電壓Vdsl。所述第二記憶體區塊BLK2的汲極選擇電晶體DST可以響應於所述汲極選擇線電壓Vdsl而被導通，並且所述胞串CS2_1至CS2_m分別可以電連接至位元線BL1至BLm。
一第三通過電壓Vpass3可被施加至所述第二字線群組WLG2。所述第一至第三通過電壓Vpass1至Vpass3可以是相同或不同的電壓。通道可以響應於所述第三通過電壓Vpass3而被形成在所述胞串CS2_1至CS2_m中。
因此，所述胞串CS2_1至CS2_m的電荷量分別可被反映在所述位元線BL1至BLm上(在圖9中的D)。儲存在所述胞串CS2_1至CS2_m中的電荷可以移動至位元線BL1至BLm。因此，所述位元線BL1至BLm的電壓可能會改變。當一胞串被充電電荷時，一對應的位元線的電壓可能會增高。當所述胞串未被充電電荷時，對應的位元線的電壓可被維持。
在所述第七時間t7以及第八時間t8之間，被傳輸至所述頁緩衝器PB1至PBm的圖3中所示的感測信號SES可被致能，因而所述位元線BL1至BLm的電壓可藉由所述頁緩衝器PB1至PBm來加以感測。
所述第一汲極選擇線DSL1、第一源極選擇線SSL1以及第一字線群組WLG1可以維持所述參考電壓。所述第一記憶體區塊BLK1的胞串CS1_1至CS1_m分別可以和所述位元線BL1至BLm電性分開。
在第八時間t8，所述第二汲極選擇線DSL2的電壓可被降低 至所述參考電壓。所述第二字線群組WLG2的電壓亦可被降低至所述參考電壓。
圖10是描繪根據本發明的一實施例的一種操作所述半導體記憶體裝置100的方法的流程圖。其描述第一至第三頁PG1至PG3依序地被選擇及讀取，以作為一個例子。對應於所述第一至第三頁PG1至PG3的位址可以依序地從一外部的裝置接收到，並且暫時儲存在所述控制邏輯125中。
根據一實施例，所述第一至第三頁PG1至PG3可以是在相同記憶體區塊中的連續的頁。在另一例子中，所述第一至第三頁PG1至PG3可以是在相同記憶體區塊中的非連續的頁。在另一例子中，所述第一至第三頁PG1至PG3可以是在不同記憶體區塊中的頁。
參照圖10，在一第一期間PD1，所述第一頁PG1的資料可以藉由所述讀取及寫入電路123來加以讀取。
在一第二期間PD2，所述第一頁PG1的資料可以從讀取及寫入電路123加以輸出。例如，在所述第二期間PD2，讀取及寫入電路123的資料可被輸出至所述輸入/輸出緩衝器124。對於另一例子而言，在所述第二期間PD2，讀取及寫入電路123的資料可以透過所述輸入/輸出緩衝器124而被輸出到外部。
當所述讀取及寫入電路123的資料被輸出時，在圖2中所示的位元線BL1至BLm可被用來在所述胞串鏡上反映下一頁(PG2)的資料。當所述讀取及寫入電路123的資料被輸出時，所述第二頁PG2的資料可以透過位元線BL1至BLm而被反映在所述胞串鏡上。
例如，所述第二頁PG2可以內含在圖2中所示的第一記憶體區塊BLK1中，並且在圖2中所示的第二記憶體區塊BLK2的胞串可被界定為胞串鏡。所述第二頁PG2的資料可被反映在第二記憶體區塊BLK2的胞串鏡上。通道可被形成在所述第二記憶體區塊BLK2的胞串鏡中並且被初始化，而且所述第二頁PG2的資料可被反映在被初始化的通道上。
在所述第一頁PG1的資料從讀取及寫入電路123被輸出之後，所述第二頁PG2的資料可以在一第三期間PD3，從所述胞串鏡藉由讀取及寫入電路123來加以讀取。所述讀取及寫入電路123可以藉由感測儲存在所述胞串鏡中的電荷來判斷及儲存所述第二頁PG2的資料。
在一第四期間PD4，所述第二頁PG2的資料可以從讀取及寫入電路123而被輸出。當所述第二頁PG2的資料被輸出時，所述位元線BL1至BLm可被用來在所述胞串鏡中反映所述第三頁PG3的資料。當所述讀取及寫入電路123的資料被輸出時，所述第三頁PG3的資料可被反映在所述胞串鏡上。
例如，以和所述第二頁PG2實質相同的方式，所述第三頁PG3可以內含在第一記憶體區塊BLK1中。以和相關於所述第二頁PG2的胞串鏡實質相同的方式，第二記憶體區塊BLK2的胞串可被界定為胞串鏡。在另一方面，不同於相關所述第二頁PG2的胞串鏡，在圖2中所示的第三記憶體區塊BLK3的胞串可被界定為胞串鏡。
在另一例子中，所述第三頁PG3可以內含在一不同於所述第二頁PG2的記憶體區塊(例如是第三記憶體區塊BLK3)中。以和相關於所述第二頁PG2的胞串鏡實質相同的方式，第二記憶體區塊BLK2的胞串可 被界定為胞串鏡。在另一方面，不同於相關所述第二頁PG2的胞串鏡，例如是一第四記憶體區塊BLK4的胞串可被界定為胞串鏡。
在所述第二頁PG2的資料被輸出之後，第三頁PG3的資料可以在一第五期間PD5，從所述胞串鏡藉由讀取及寫入電路123來加以讀取。此外，在一第六期間PD6，所述第三頁PG3的資料可以從讀取及寫入電路123來加以輸出。
如上所述，將一所選的頁的資料反映在胞串鏡上可以和輸出另一頁的資料重疊。因此，所述半導體記憶體裝置100的讀取操作的速度可加以改善。
圖11是描繪根據本發明的另一實施例的一種操作所述半導體記憶體裝置100的方法的流程圖。
參照圖11，在第一期間PD1，所述第一頁PG1的資料可以藉由讀取及寫入電路123來加以讀取。在所述第二期間PD2，第一頁PG1的資料可以從讀取及寫入電路123來加以輸出。
當所述第一頁PG1的資料被輸出時，所述第二頁PG2的資料可被反映在所述胞串鏡上。
當所述第一頁PG1的資料被輸出時，第二頁PG2的資料可以從所述胞串鏡來加以讀取。根據一實施例，儲存在圖1中所示的頁緩衝器PB1至PBm中的資料可以用預設位元的單位而被輸出至如同在圖1及3中所示的資料線DL。例如，儲存在所述頁緩衝器PB1至PBm中的資料可以用八個位元的單位，透過所述資料線DL而被傳輸至輸入/輸出緩衝器124。藉由控制所述頁緩衝器PB1至PBm的每一個的輸入/輸出電路230，儲 存在所述頁緩衝器PB1至PBm中的資料可以用預設位元的單位而被輸出至至所述資料線DL。完成所述第一頁PG1的資料的輸出的頁緩衝器的數目可以隨著時間過去而逐漸地增加。
根據一實施例，所述頁緩衝器PB1至PBm可被分成複數個群組。完成所述第一頁PG1的資料的輸出的所述頁緩衝器中的一群組可以透過對應的位元線，從所述胞串鏡來讀取第二頁PG2的資料。換言之，所述複數個群組可以透過對應的位元線，依序地從所述胞串鏡讀取第二頁PG2的資料。
例如，藉由控制在圖3中所示的被提供至每個群組的頁緩衝器的感測信號SES，所述複數個群組可以依序地感測對應的胞串鏡。
圖11描繪所述頁緩衝器PB1至PBm被分成四個群組，並且所述四個群組依序地從對應的胞串鏡讀取第二頁PG2的資料。在所述四個群組中的最後一個群組可以在完全輸出儲存在其中的第一頁PG1的資料之後的第三期間PD3，從對應的胞串鏡讀取所述第二頁PG2的資料。
在所述第二頁PG2的資料從胞串鏡加以讀取之後，藉由讀取及寫入電路123所讀取的第二頁PG2的資料可以在第四期間PD4加以輸出。
當所述第二頁PG2的資料從讀取及寫入電路123被輸出時，所述第三頁PG3的資料可被反映在胞串鏡上。
此外，當所述第二頁PG2的資料被輸出時，所述第三頁PG3的資料可以從胞串鏡來加以讀取。所述頁緩衝器PB1至PBm可被分成四個群組，並且所述四個群組可以依序地從所述胞串鏡讀取第三頁PG3的資 料。在所述四個群組中的最後一個群組可以在完全輸出儲存在其中的第二頁PG2的資料之後的第五期間PD5，從對應的胞串鏡讀取所述第三頁PG3的資料。
在第六期間PD6，所述第三頁PG3的資料可以從讀取及寫入電路123加以輸出。
根據一實施例，將一所選的頁的資料反映在胞串鏡上可以和輸出另一頁的資料重疊。再者，藉由感測所述胞串鏡來讀取所選的頁的資料可以和輸出另一頁的資料重疊。因此，所述半導體記憶體裝置100的讀取操作的速度可被增快。
圖12是描繪在圖1中所示的記憶胞陣列110的一實施例的方塊圖。
參照圖12，所述記憶胞陣列110可包含複數個記憶體區塊BLK1'至BLKz'。所述記憶體區塊BLK1'至BLKz'的每一個可以具有一種三維的結構。每個記憶體區塊可包含複數個堆疊在一基板之上的記憶胞。所述複數個記憶胞可被配置在一+X方向、一+Y方向以及一+Z方向上。每個記憶體區塊的結構是參考圖13及14來加以詳細地描述。
圖13是描繪在圖12中所示的記憶體區塊BLK1'至BLKz'中的一記憶體區塊(BLK1')的一實施例的電路圖。
參照圖13，所述第一記憶體區塊BLK1'可包含複數個胞串CS11至CS1m以及CS21至CS2m。在所述第一記憶體區塊BLK1'中，數量m個胞串可被配置在一列方向(亦即，+X方向)上。所述配置在列方向上的數量m個胞串分別可以耦接至所述第一至第m位元線BL1至BLm。複數個 胞串可被配置在一行方向(亦即，+Y方向)上。為了簡化圖示，圖13只描繪兩個配置在所述行方向上的胞串。
所述胞串CS11至CS1m以及CS21至CS2m的每一個可被形成為一U形。在記憶體區塊BLK1'之下，所述胞串CS11至CS1m以及CS21至CS2m的每一個可包含堆疊在一基板(未繪出)之上的一管道電晶體PT、記憶胞MC1至MCn、一源極選擇電晶體SST以及一汲極選擇電晶體DST。
所述選擇電晶體SST及DST以及記憶胞MC1至MCn可以具有類似的結構。例如，所述選擇電晶體SST及DST以及記憶胞MC1至MCn的每一個可包含一通道層、一穿隧絕緣層、一電荷儲存層以及一阻擋絕緣層。
所述胞串CS11至CS1m以及CS21至CS2m的每一個的源極選擇電晶體SST可以耦接在一共同的源極線CSL以及記憶胞MC1至MCp之間。源極選擇電晶體SST的閘極可以共同耦接至一源極選擇線SSL1。
每個胞串的第一至第n記憶胞MC1至MCn可以耦接在所述源極選擇電晶體SST以及汲極選擇電晶體DST之間。
所述第一至第n記憶胞MC1至MCn可被分成第一至第p記憶胞MC1至MCp以及第p+1至第n記憶胞MCp+1至MCn。所述第一至第p記憶胞MC1至MCp以及所述第p+1至第n記憶胞MCp+1至MCn可以透過管道電晶體PT來耦接。所述第一至第p記憶胞MC1至MCp可以被依序地配置在一和所述+Z方向相反的方向上，並且串聯耦接在所述源極選擇電晶體SST以及管道電晶體PT之間。所述第p+1至第n記憶胞MCp+1至MCn可以被依序地堆疊在所述+Z方向上，並且串聯耦接在所述管道電晶體PT 以及汲極選擇電晶體DST之間。所述第一至第n記憶胞MC1至MCn的閘極分別可以耦接至第一至第n字線WL1至WLn。
每個胞串的管道電晶體PT的一閘極可以耦接至一管道線PL。
每個胞串的汲極選擇電晶體DST可以耦接在對應的位元線以及所述第p+1至第n記憶胞MCp+1至MCn之間。在一第一列中的胞串CS11至CS1m的汲極選擇電晶體DST可以耦接至一第一汲極選擇線DSL1_1。在一第二列中的胞串CS21至CS2m的汲極選擇電晶體DST可以耦接至一第二汲極選擇線DSL1_2。
因此，配置在相同的列(+X方向)中的胞串(例如是CS11至CS1m)可以耦接至相同的汲極選擇線(例如是DSL1_1)。配置在不同列中的胞串(例如是CS11及CS21)可以耦接至不同的汲極選擇線(例如是DSL1_1及DSL1_2)。
本發明的範疇可應用於一種半導體記憶體裝置，其包含一具有一種三維的結構的記憶胞陣列。
在一讀取操作期間，其描述所述第一記憶體區塊BLK1'被選出，以作為一個例子。
所述汲極選擇線DSL1_1及DSL1_2中的一個可被選擇。耦接至所選的汲極選擇線的胞串可以電連接至所述位元線BL1至BLm。耦接至一未被選擇的汲極選擇線的胞串可以和所述位元線BL1至BLm電性分開。就電連接至所述位元線BL1至BLm的胞串而論，所述第一記憶體區塊BLK1'可以用一種實質類似在圖6、7及9中所示的第一記憶體區塊BLK1 的方式來加以描繪。
當所述字線WL1至WLn中的一個被選出時，在所選的胞串中的一頁可被選出。
所述第一記憶體區塊BLK1'的所選的汲極選擇線、源極選擇線SSL、字線WL1至WLn可被控制在參考圖5至9所述的用於第一汲極選擇線DSL1、第一源極選擇線SSL1以及第一字線群組WLG1的偏壓狀況下。所述管道線PL可以用和所選的汲極選擇線實質相同的方式來加以控制。所述參考電壓可被施加至所述共同的源極線CSL，其可以運作為一參考電壓節點。
在一讀取操作期間，其描述一第二記憶體區塊BLK2'的胞串被界定為胞串鏡，以作為一個例子。
在所述第二記憶體區塊BLK2'中的汲極選擇線DSL1_1及DSL1_2中的一個可被選擇。耦接至所選的汲極選擇線的胞串可以電連接至所述位元線BL1至BLm。一未被選擇的汲極選擇線的胞串可以和所述位元線BL1至BLm電性分開。就電連接至所述位元線BL1至BLm的胞串而論，所述第二記憶體區塊BLK2'可以用一種實質類似在圖6、7及9中所示的第二記憶體區塊BLK2的方式來加以描繪。
在所述第二記憶體區塊BLK2'中，耦接至所選的汲極選擇線的胞串可被界定為胞串鏡。
所述第二記憶體區塊BLK2'的所選的汲極選擇線、源極選擇線SSL以及字線WL1至WLn可以被控制在和參考圖5及9所述的用於第二汲極選擇線DSL2、第二源極選擇線SSL2以及第二字線群組WLG2實質 相同的偏壓狀況下。所述管道線PL可以用和所選的汲極選擇線實質相同的方式來加以控制。
因此，所述第一記憶體區塊BLK1'的所選的頁的資料可被反映在所述第二記憶體區塊BLK2'的胞串鏡的通道上，並且所述胞串鏡可被感測，因而所選的頁的資料可加以判斷出。
圖14是描繪在圖12中所示的記憶體區塊BLK1'至BLKz'中的一個的另一實施例(BLK1")的電路圖。
參照圖14，一第一記憶體區塊BLK1"可包含複數個胞串CS11'至CS1m'以及CS21'至CS2m'。在所述第一記憶體區塊BLK1"中，數量m個胞串可被配置在所述列方向(亦即，+X方向)中。被配置在所述列方向中的數量m個胞串分別可以耦接至所述第一至第m位元線BL1至BLm。複數個胞串可被配置在所述行方向(亦即，+Y方向)中。圖14是為了簡單說明而描繪兩個被配置在一行方向上的胞串。
所述胞串CS11'至CS1m'以及CS21'至CS2m'的每一個可以延伸在所述+Z方向上。在所述記憶體區塊BLK1"之下，胞串CS11'至CS1m'以及CS21'至CS2m'的每一個可包含堆疊在一基板(未繪出)之上的一源極選擇電晶體SST、第一至第n記憶胞MC1至MCn、以及一汲極選擇電晶體DST。
所述胞串CS11'至CS1m'以及CS21'至CS2m'的源極選擇電晶體SST可以共同耦接至一共同的源極線CSL。所述胞串CS11'至CS1m'以及CS21'至CS2m'的每一個的源極選擇電晶體SST可以耦接在所述共同的源極線CSL以及記憶胞MC1至MCn之間。所述胞串CS11'至CS1m'以及CS21'至CS2m'的源極選擇電晶體SST的閘極可以耦接至一源極選擇線SSL。
每個胞串的第一至第n記憶胞MC1至MCn可以串聯耦接在所述源極選擇電晶體SST以及汲極選擇電晶體DST之間。在相同高度的記憶胞可以耦接至相同的字線。所述第一至第n記憶胞MC1至MCn分別可以耦接至所述第一至第n字線WL1至WLn。
每個胞串的汲極選擇電晶體DST可以耦接在對應的位元線以及所述記憶胞MC1至MCn之間。配置在相同的列(+X方向)中的胞串的汲極選擇電晶體可以耦接至相同的汲極選擇線。在一第一列中的胞串CS11'至CS1m'的汲極選擇電晶體DST可以耦接至一第一汲極選擇線DSL1_1。在一第二列中的胞串CS21至CS2m的汲極選擇電晶體DST可以耦接至一第二汲極選擇線DSL1_2。
因此，除了所述管道選擇電晶體PT並未在每個胞串中被形成以外，在圖14中所示的記憶體區塊BLK1"可以具有一類似在圖13中所示的記憶體區塊BLK1'的等效電路。
圖15是描繪一種包含在圖1中所示的半導體記憶體裝置100的記憶體系統1000的方塊圖。
參照圖15，所述記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1200。
所述半導體記憶體裝置100可以用和以上參考圖1至14所述實質相同的方式來加以配置及操作。因此，其詳細說明將會被省略。
所述控制器1200可以耦接至一主機以及所述半導體記憶體裝置100。所述控制器1200可以在主機的請求下存取所述半導體記憶體裝置100。例如，所述控制器1200可以控制半導體記憶體裝置100的一讀取 操作、一編程操作、一抹除操作、及/或一背景操作。所述控制器1200可以提供一在所述半導體記憶體裝置100以及主機之間的介面。所述控制器1200可被配置以驅動用於控制半導體記憶體裝置100的韌體。
所述控制器1200可包含一隨機存取記憶體(RAM)1210、一處理單元1220、一主機介面1230、一記憶體介面1240以及一錯誤校正區塊1250。
所述RAM 1210可被使用作為處理單元1220的操作記憶體、一介於所述半導體記憶體裝置100以及主機之間的快取記憶體、及/或一介於所述半導體記憶體裝置100以及主機之間的緩衝器記憶體。
所述處理單元1220可以控制所述控制器1200的操作。
所述主機介面1230可包含一用於在所述主機以及控制器1200之間交換資料的協定。例如，所述控制器1200可以透過各種協定中的至少一種以和主機通訊，例如是一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-express(PCI-E)協定、一先進技術附件(ATA)協定、一串列ATA協定、一並列ATA協定、一小型電腦系統介面(SCSI)協定、一增強型小型磁碟介面(ESDI)協定、一整合式電子驅動介面(IDE)協定、一私有協定、等等。
所述記憶體介面1240可以和半導體記憶體裝置100介接。例如，所述記憶體介面1240可包含一NAND快閃介面或是一NOR快閃介面。
所述錯誤校正區塊1250可以藉由利用一錯誤校正碼(ECC)來偵測及校正在從所述半導體記憶體裝置100讀取的資料中的錯誤。
所述控制器1200以及半導體記憶體裝置100可被整合在一半導體裝置中。例如，所述控制器1200以及半導體記憶體裝置100可被整合在單一半導體裝置中以形成一記憶卡，例如是一PC卡(國際個人電腦記憶卡協會(PCMCIA))、一小型快閃卡(CF)、一智慧型媒體卡(SMC)、一記憶棒、一多媒體卡(MMC、RS-MMC或是MMCmicro)、一SD卡(SD、miniSD、microSD或是SDHC)、一通用快閃儲存裝置(UFS)、等等。
所述控制器1200以及半導體記憶體裝置100可被整合在單一半導體裝置中，以形成一固態硬碟(SSD)。所述SSD可包含一用於將資料儲存在一半導體記憶體裝置中的儲存裝置。當所述記憶體系統1000被使用作為一SSD時，耦接至所述記憶體系統1000的主機的操作速率可以顯著地改善。
在另一例子中，所述記憶體系統1000可被使用作為在各種的電子裝置內的數個元件中的一個，所述電子裝置例如是一電腦、一超級行動PC(UMPC)、一工作站、一小筆電、一個人數位助理(PDA)、一可攜式電腦、一網路平板、一無線電話、一行動電話、一智慧型手機、一電子書、一可攜式多媒體播放器(PMP)、一可攜式遊戲機、一導航裝置、一黑盒子、一數位攝影機、一立體電視、一數位錄音機、一數位音訊播放器、一數位畫面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一用於在無線環境中發送/接收資訊的裝置、一用於家庭網路的裝置、一用於電腦網路的裝置、一用於遠程信息處理(telematics)網路的裝置、一RFID裝置、以及其它用於計算系統的裝置。
根據一範例實施例，所述半導體記憶體裝置100或是記憶體 系統1000可以用各種形式來加以封裝。例如，所述半導體記憶體裝置100或是記憶體系統1000可藉由各種的方法來加以封裝，例如一疊層封裝(PoP)、一球格陣列(BGA)、一晶片尺寸封裝(CSP)、一帶引線的塑膠晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一窩伏爾(waffle)組件式晶粒、一晶圓形式晶粒、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑膠公制四邊扁平封裝(MQFP)、一薄型四邊扁平封裝(TQFP)、一小外型積體電路(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型封裝(TSOP)、系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)、一晶圓級處理堆疊封裝(WSP)、等等。
圖16是描繪在圖15中所示的記憶體系統1000的一應用例子(2000)的方塊圖。
參照圖16，一種記憶體系統2000可包含一半導體記憶體裝置2100以及一控制器2200。所述半導體記憶體裝置2100可包含半導體記憶體晶片。所述半導體記憶體晶片可被分成群組。
圖16描繪所述群組是透過第一至第k通道CH1至CHk以和所述控制器2200通訊。所述半導體記憶體晶片的每一個可以用和以上參考圖1所述的半導體記憶體裝置100實質相同的方式加以配置及操作。
每個群組可以透過單一共同的通道以和所述控制器2200通訊。所述控制器2200可以用和參考圖15所述的控制器1200實質相同的方式來加以配置，並且被配置以控制所述半導體記憶體裝置2100的複數個半導體記憶體晶片。
如同在圖16中所繪，複數個半導體記憶體晶片可以耦接至 單一通道。然而，所述記憶體系統2000可加以修改，使得單一半導體記憶體晶片可以耦接至單一通道。
圖17是描繪一種具有以上參考圖16所述的記憶體系統2000的計算系統3000的方塊圖。
參照圖17，所述計算系統3000可包含一中央處理單元3100、一隨機存取記憶體(RAM)3200、一使用者介面3300、一電源供應器3400、一系統匯流排3500、以及一記憶體系統2000。
所述記憶體系統2000可以透過系統匯流排3500來電連接至中央處理單元3100、RAM 3200、使用者介面3300以及電源供應器3400。透過所述使用者介面3300所提供的資料、或是藉由所述中央處理單元3100所處理的資料都可以儲存在所述記憶體系統2000中。
在圖17中，所述半導體記憶體裝置2100可以透過控制器2200來耦接至所述系統匯流排3500。然而，所述半導體記憶體裝置2100可以直接耦接至系統匯流排3500。所述中央處理單元3100以及RAM 3200可以執行所述控制器2200的功能。
如同在圖17中所繪，所述計算系統3000可包含在圖16中所示的記憶體系統2000。然而，所述記憶體系統2000可被圖15中所示的記憶體系統1000所取代。根據一實施例，所述計算系統3000可包含以上參考圖15及16所述的記憶體系統1000及2000兩者。
根據本發明的一實施例，一種具有改善的讀取速度的半導體記憶體裝置以及一種操作其的方法被提出。
對於熟習此項技術者將會明顯的是，可以對於本發明的上述 的範例實施例做成各種的修改，而不脫離本發明的精神或範疇。因此，假設所述修改是落入所附的申請專利範圍及其等同物的範疇內，則本發明欲涵蓋所有此種修改。

Claims (20)

  1. 一種半導體記憶體裝置的操作方法，所述半導體記憶體裝置包含共用一位元線並且分別耦接至一第一字線群組以及一第二字線群組的一第一胞串以及一第二胞串，所述操作方法包括：藉由施加一第一通過電壓至所述第二字線群組，以在所述第二胞串中形成一通道；透過所述位元線以將在所述第一胞串的記憶胞中耦接至所述第一字線群組的一所選的字線的一所選的記憶胞的資料反映在所述第二胞串的所述通道上；以及藉由透過所述位元線以感測所述第二胞串的一電荷量，來判斷所選的記憶胞的資料。
  2. 如申請專利範圍第1項的操作方法，其中所述通道在所述第二胞串中的形成包括：施加一位元線電壓至所述位元線；以及藉由將所述第二胞串電連接至所述位元線，以響應於所述位元線電壓來初始化所述第二胞串的所述通道。
  3. 如申請專利範圍第2項的操作方法，其中所選的記憶胞的資料在所述第二胞串的所述通道上的反映包括：在所述通道形成在所述第二胞串中之後，在所述位元線上反映所選的記憶胞的資料，其中所述第二胞串的所述電荷量是隨著反映所選的記憶胞的資料之所述位元線的一電壓而改變。
  4. 如申請專利範圍第1項的操作方法，其進一步包括：在所選的記憶胞的資料被反映在所述第二胞串的所述通道上之後，電性分開所述第二胞串與所述位元線。
  5. 如申請專利範圍第1項的操作方法，其中所選的記憶胞的資料的判斷包括：藉由施加一第二通過電壓至所述第二字線群組，以在所述第二胞串中形成所述通道；以及將所述第二胞串的所述通道電連接至所述位元線，以在所述位元線上反映所述第二胞串的所述電荷量。
  6. 如申請專利範圍第5項的操作方法，其中所選的記憶胞的資料的判斷進一步包括：藉由感測所述位元線的一電壓以判斷所選的記憶胞的資料。
  7. 如申請專利範圍第1項的操作方法，其中在所選的記憶胞的資料的判斷中，所述第一胞串是和所述位元線電性分開。
  8. 如申請專利範圍第1項的操作方法，其進一步包括：藉由施加一位元線電壓至所述位元線並且施加一第二通過電壓至所述第一字線群組，以在所述第一胞串中形成一通道；以及藉由將所述第一胞串電連接至所述位元線，以響應於所述位元線電壓來初始化所述第一胞串的所述通道。
  9. 如申請專利範圍第1項的操作方法，其中所選的記憶胞的資料的判斷是在所選的記憶胞的資料在所述第二胞串的所述通道上的反映之後的一預設的時間期間內加以執行。
  10. 一種半導體記憶體裝置，其包括：一第一胞串，其耦接至一第一字線群組；一第二胞串，其耦接至一第二字線群組並且適合用於和所述第一胞串共用一位元線；以及一週邊電路，其適合用於藉由施加一通過電壓至所述第二字線群組以在所述第二胞串中形成一通道，透過所述位元線以在所述第二胞串的所述通道上反映在所述第一胞串中的一所選的記憶胞的資料，以及藉由透過所述位元線以感測所述第二胞串的所述通道的一電荷量來判斷所選的記憶胞的資料。
  11. 如申請專利範圍第10項的半導體記憶體裝置，其中所述週邊電路包括：一位址解碼器，其耦接至所述第一及第二字線群組；以及一頁緩衝器，其適合用於提供一位元線電壓至所述位元線，其中所述位址解碼器是適合用於施加所述通過電壓至所述第二字線群組以在所述第二胞串中形成所述通道，並且將所述第二胞串電連接至所述位元線以響應於所述位元線電壓來初始化所述第二胞串的所述通道。
  12. 如申請專利範圍第11項的半導體記憶體裝置，其中所述位址解碼器從所述第一字線群組選擇一字線，將所述第一胞串電性連接至所述位元線，並且在所述位元線電壓提供至所述位元線之後，將所選的記憶胞的資料反映在所述位元線上，以及所述第二胞串的所述通道的所述電荷量是隨著反映所選的記憶胞的資料之所述位元線的一電壓而改變。
  13. 一種半導體記憶體裝置的操作方法，其包括：透過位元線以將在第一胞串中的一第一頁的資料位元反映在第二胞串的通道上，其中所述第一及第二胞串是適合用於共用位元線並且分別耦接至一第一字線群組以及一第二字線群組；藉由透過所述位元線以感測所述第二胞串的所述通道的一電荷量，來判斷及儲存所述第一頁的資料位元；以及輸出所述第一頁的資料位元。
  14. 如申請專利範圍第13項的操作方法，其進一步包括：在所述第一頁的資料位元的輸出期間，透過所述位元線以將在所述第一胞串中的一第二頁的資料位元反映在第三胞串的通道上，其中所述第三胞串是耦接至一第三字線群組並且適合用於和所述第一胞串共用所述位元線。
  15. 如申請專利範圍第14項的操作方法，其進一步包括：藉由透過所述位元線以感測所述第三胞串的所述通道的一電荷量，來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元。
  16. 如申請專利範圍第15項的操作方法，其中所述第三胞串的所述通道的所述電荷量的感測是在所述第一頁的資料位元的輸出期間加以執行。
  17. 如申請專利範圍第13項的操作方法，其進一步包括：在所述第一頁的資料位元的輸出期間，透過所述位元線以將所述第一胞串的一第二頁的資料位元反映在所述第二胞串的所述通道上。
  18. 如申請專利範圍第17項的操作方法，其進一步包括： 藉由透過所述位元線以感測所述第二胞串的所述通道的所述電荷量，來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元。
  19. 如申請專利範圍第13項的操作方法，其進一步包括：在所述第一頁的資料位元的輸出期間，透過所述位元線以將第三胞串的一第二頁的資料位元反映在所述第二胞串的所述通道上；藉由透過所述位元線以感測所述第二胞串的所述通道的所述電荷量，來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元，其中所述第三胞串是耦接至一第三字線群組並且適合用於和所述第二胞串共用所述位元線。
  20. 如申請專利範圍第13項的操作方法，其進一步包括：在所述第一頁的資料位元的輸出期間，透過所述位元線以將第三胞串的一第二頁的資料位元反映在第四胞串的通道上；藉由透過所述位元線以感測所述第四胞串的所述通道的一電荷量，來判斷及儲存所述第二頁的資料位元；以及輸出所述第二頁的資料位元，其中所述第三及第四胞串是適合用於共用位元線，並且分別耦接至一第三字線群組以及一第四字線群組。
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