CN105280213B - 半导体存储器件及其操作方法 - Google Patents

Abstract

根据本发明的一实施例的半导体存储器件包括分别耦接至第一字线群组和第二字线群组的第一单元串和第二单元串。一种操作所述半导体存储器件的方法可以包括通过施加通过电压至所述第二字线群组以在所述第二单元串中形成通道；通过所述位线以将在所述第一单元串的存储单元中耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映在所述第二单元串的通道上；以及通过经由所述位线以感测所述第二单元串的电荷量，来确定选中的存储单元的数据。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请主张2014年7月15日申请的韩国专利申请号10-2014-0089235的优先权，其内容通过引用合并于此。

技术领域

本发明的各种范例的实施例是总体而言涉及一种电子器件，并且更具体而言是涉及一种半导体存储器件及其操作方法。

背景技术

半导体存储器件是利用例如是硅(Si)、锗(Ge)、砷化镓(GaAs)或是磷化铟(InP)的半导体来体现。半导体存储器件被分类成为易失性(volatile)存储器件和非易失性存储器件。

易失性存储器件在电源切断时可能会失去所储存的数据。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器件可以保存所储存的数据，而不论电源的通/断状况为何。非易失性存储器的例子包括只读存储器(ROM)、掩蔽型只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电性可擦除的可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪存可以被分类成为NOR型存储器和NAND型存储器。

为了改善半导体存储器件的集成度，已经对具有一种三维的阵列结构的半导体存储器件进行了研究。

发明内容

本发明是针对于一种具有改善的读取速度的半导体存储器件及其操作方法。

根据本发明的一实施例的操作半导体存储器件的方法，所述半导体存储器件包括共享位线并且分别耦接至第一字线群组和第二字线群组的第一单元串和第二单元串，所述方法可以包括：通过施加第一通过电压至所述第二字线群组以在所述第二单元串中形成通道；通过所述位线以将所述第一单元串的存储单元之中的耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映(reflect)在所述第二单元串的通道上；以及通过经由所述位线以感测所述第二单元串的电荷量，来确定选中的存储单元的数据。

所述通道在所述第二单元串中的形成可以包括：施加位线电压至所述位线；以及通过电连接所述第二单元串至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

选中的存储单元的数据在所述第二单元串的通道上的反映可以包括将选中的存储单元的数据反映在所述位线，其中所述第二单元串的电荷量是随着所述位线的电压而改变。

所述操作方法可以进一步包括在选中的存储单元的数据被反映在所述第二单元串的通道上之后，将所述第二单元串与所述位线电性分离。

选中的存储单元的数据的确定可以包括：通过施加第二通过电压至所述第二字线群组以在所述第二单元串中形成所述通道；以及电连接所述第二单元串的通道至所述位线，以将所述第二单元串的电荷量反映在所述位线上。

选中的存储单元的数据的确定可以进一步包括通过感测所述位线的电压以确定选中的存储单元的数据。

在选中的存储单元的数据的确定中，所述第一单元串可以与所述位线电性分离。

所述操作方法可以进一步包括：通过施加位线电压至所述位线并且施加第二通过电压至所述第一字线群组，以在所述第一单元串中形成通道；以及通过电连接所述第一单元串至所述位线以响应于所述位线电压来初始化所述第一单元串的通道。

选中的存储单元的数据的确定可以在选中的存储单元的数据被反映在所述第二单元串的通道上之后的预定时间段内被执行。

根据本发明的另一实施例的半导体存储器件可以包括第一单元串，其耦接至第一字线群组；第二单元串，其耦接至第二字线群组并且适于与所述第一单元串共享位线；以及外围电路，其适于通过施加通过电压至所述第二字线群组以在所述第二单元串中形成通道，通过所述位线以将所述第一单元串中的选中的存储单元的数据反映在所述第二单元串的通道上，以及通过经由所述位线以感测所述第二单元串的通道的电荷量来确定选中的存储单元的数据。

所述外围电路可以包括地址解码器，其耦接至所述第一及第二字线群组；以及页缓冲器，其适于提供位线电压至所述位线，其中所述地址解码器是适于：施加所述通过电压至所述第二字线群组以在所述第二单元串中形成所述通道，并且电连接所述第二单元串至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

所述地址解码器可以从所述第一字线群组选择字线，电连接所述第一单元串至所述位线并且将选中的存储单元的数据反映在所述位线上，并且所述第二单元串的通道的电荷量可以随着所述位线的电压而变化。

根据本发明的另一实施例的操作半导体存储器件的方法可以包括：通过位线以将在第一单元串中的第一页的数据位反映在第二单元串的通道上，其中所述第一及第二单元串是适于共享位线并且分别耦接至第一字线群组和第二字线群组；通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第一页的数据位；以及输出所述第一页的数据位。

所述操作方法可以进一步包括：在所述第一页的数据位的输出期间，通过所述位线以将在所述第一单元串中的第二页的数据位反映在第三单元串的通道上，其中所述第三单元串是耦接至第三字线群组并且适于与所述第一单元串共享所述位线。

所述操作方法可以进一步包括：通过经由所述位线以感测所述第三单元串的通道的电荷量来确定并储存所述第二页的数据位，以及输出所述第二页的数据位。

所述第三单元串的通道的电荷量的感测可以是在所述第一页的数据位的输出期间被执行的。

所述操作方法可以进一步包括：在所述第一页的数据位的输出期间，通过所述位线以将所述第一单元串的第二页的数据位反映在所述第二单元串的通道上。

所述操作方法可以进一步包括：通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第二页的数据位，以及输出所述第二页的数据位。

所述操作方法可以进一步包括：在所述第一页的数据位的输出期间，通过所述位线以将第三单元串的第二页的数据位反映在所述第二单元串的通道上；通过经由所述位线以感测所述第二单元串的通道的电荷量来确定并储存所述第二页的数据位；以及输出所述第二页的数据位，其中所述第三单元串是耦接至第三字线群组并且适于与所述第二单元串共享所述位线。

所述操作方法可以进一步包括：在所述第一页的数据位的输出期间，通过所述位线以将第三单元串的第二页的数据位反映在第四单元串的通道上；通过经由所述位线以感测所述第四单元串的通道的电荷量来确定并储存所述第二页的数据位；以及输出所述第二页的数据位，其中所述第三及第四单元串是适于共享位线，并且分别耦接至第三字线群组和第四字线群组。

附图说明

图1是描绘一种半导体存储器件的框图；

图2是描绘图1中所示的存储单元阵列的框图；

图3是描绘图1中所示的页缓冲器中的一个页缓冲器的框图；

图4是描绘根据本发明的一实施例的读取方法的流程图；

图5是描绘图4中所示的步骤S110和步骤S120的一实施例的时序图；

图6是概念上描绘图4中所示的步骤S110的图；

图7是概念上描绘图4中所示的步骤S120的图；

图8是描绘图4中所示的步骤S130的一实施例的时序图；

图9是概念上描绘图4中所示的步骤S130的图；

图10是描绘操作根据本发明的一实施例的半导体存储器件的方法的流程图；

图11是描绘操作根据本发明的另一实施例的半导体存储器件的方法的流程图；

图12是描绘图1中所示的存储单元阵列的一实施例的框图；

图13是描绘图12中所示的存储块中的一个存储块的一实施例的电路图；

图14是描绘图12中所示的存储块中的一个存储块的另一实施例的电路图；

图15是描绘一种包括图1中所示的半导体存储器件的存储系统的框图；

图16是描绘图15中所示的应用例子的框图；以及

图17是描绘一种包括参考图16所述的存储系统的计算系统的框图。

具体实施方式

在以下，各种的实施例将会参考所附的附图来详细地描述。所述附图是被提供以容许在本领域普通技术人员能够理解本发明的实施例的范围。然而，本发明可以用不同的形式来体现，因而不应该被解释为受限于所阐述的实施例。而是，这些实施例是被提供以使得此公开内容将会是彻底且完整的。此外，所述实施例是被提供以完整传达本发明的范围给本领域技术人员。

在整个公开内容中，相同的附图标记直接对应到本发明的各种附图及实施例中的相同编号的组件。亦应注意的是，在此说明书中，"连接/耦接"不只是指一构件直接耦接另一构件，而且亦指通过中间构件来间接耦接另一构件。此外，只要是未被指明的话，单数形可以包括复数形，并且反之亦然。

图1是描绘一种半导体存储器件100的框图。图2是描绘图1中所示的存储单元阵列110的框图。

参照图1，所述半导体存储器件100可以包括存储单元阵列110和外围电路120。

存储单元阵列110可以包括多个存储单元。多个存储单元可以通过行线RL来耦接至地址解码器121，并且通过位线BL来耦接至读取与写入电路123。根据一实施例，存储单元阵列110的存储单元可以是非易失性存储单元。

参照图2，存储单元阵列110可以包括多个存储块BLK1至BLKz。第一存储块至第z存储块BLK1至BLKz可以共同耦接至第一位线至第m位线BL1至BLm。第一位线至第m位线BL1至BLm可以构成图1中所示的位线BL。多个存储块BLK1至BLKz的每一个可以是用于擦除操作的基本单位。

在图2中，为了简化说明，包括在存储块BLK1至BLKz中的一个存储块(BLK1)内的构件是被描绘，而包括在其它存储块BLK2至BLKz中的组件则被省略。存储块BLK2至BLKz的每一个可以用与第一存储块BLK1实质相同的方式来配置。

每一个存储块都可以耦接至单一字线群组。在图2中，第一存储块BLK1可以耦接至第一字线群组WLG1。第一字线群组WLG1可以包括第一字线至第n字线WL1至WLn。

第一存储块BLK1可以包括多个单元串CS1_1至CS1_m。第一单元串至第m单元串CS1_1至CS1_m分别可以耦接至第一位线至第m位线BL1至BLm。

单元串CS1_1至CS1_m的每一个可以包括漏极选择晶体管DST、多个串联耦接的存储单元MC1至MCn、以及源极选择晶体管SST。漏极选择晶体管DST可以耦接至漏极选择线DSL1。第一存储单元至第n存储单元MC1至MCn分别可以耦接至第一字线至第n字线WL1至WLn。源极选择晶体管SST可以耦接至源极选择线SSL1。漏极选择晶体管DST的漏极侧可以耦接至对应的位线。源极选择晶体管SST的源极侧可以耦接至参考电压节点。根据一实施例，源极选择晶体管SST的源极侧可以耦接至共同源极线(未绘出)。共同源极线可以被偏置参考电压。

在第一单元串至第m单元串CS1_1至CS1_m中的耦接至单一字线的存储单元可以形成单一页PG。

漏极选择线DSL1、第一字线至第n字线WL1至WLn以及源极选择线SSL1可以包括在图1中所示的行线RL中。漏极选择线DSL1、第一字线至第n字线WL1至WLn以及源极选择线SSL1可以通过地址解码器121来控制。第一位线至第m位线BL1至BLm可以受到读取与写入电路123控制。

再次参照图1，外围电路120可以包括地址解码器121、电压产生器122、读取与写入电路123、输入/输出缓冲器124以及控制逻辑125。

地址解码器121可以通过行线RL来耦接至存储单元阵列110。地址解码器121可以通过控制逻辑125来控制。地址解码器121可以通过控制逻辑125来接收地址ADDR。

半导体存储器件100的读取操作可以在作为基本单位的每一个页(见于图2中的PG)上加以执行。在读取操作期间接收到的地址ADDR可以包括块地址和行地址。

地址解码器121可以被配置以解码接收到的地址ADDR之中的块地址。地址解码器121可以响应于已解码的块地址来选择存储块BLK1至BLKz中的一个。

地址解码器121可以被配置以解码接收到的地址ADDR之中的行地址，并且响应于已解码的行地址来选择在选中的存储块中的字线中的一个。地址解码器121可以施加来自电压产生器122的读取电压至选中的字线，并且施加来自电压产生器122的通过电压至未选中的字线。

电压产生器122可以通过控制逻辑125来控制。电压产生器122可以通过利用被提供至半导体存储器件100的外部电源电压来产生内部的电源电压。例如，电压产生器122可以调节外部电源电压以产生内部的电源电压。所产生的内部的电源电压可以被提供至地址解码器121、读取与写入电路123、输入/输出缓冲器124以及控制逻辑125，并且被使用作为用于半导体存储器件100的操作电压。

电压产生器122可以通过利用外部电源电压和内部的电源电压中的至少一个来产生多个电压。根据一实施例，电压产生器122可以包括多个接收内部的电源电压的泵浦(pumping)电容器，并且通过响应于控制逻辑125的控制来选择性地激活多个泵浦电容器，以产生多个电压。例如，电压产生器122可以在读取操作期间产生读取电压和通过电压，其中该通过电压具有高于所述读取电压的电平。所产生的读取电压和通过电压可以被提供至地址解码器121。

读取与写入电路123可以通过位线BL来耦接至存储单元阵列110。读取与写入电路123可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以通过控制逻辑125来控制。

页缓冲器PB1至PBm可以在读取操作期间，从存储单元阵列110读取数据DATA并且储存数据DATA。所读取的数据DATA可以通过数据线DL而被传送至输入/输出缓冲器124。

输入/输出缓冲器124可以通过数据线DL来耦接至读取与写入电路123。输入/输出缓冲器124可以通过控制逻辑125来控制。输入/输出缓冲器124可以向外部输出从页缓冲器PB1至PBm通过数据线DL而被传送的数据DATA。

控制逻辑125可以接收命令CMD和地址ADDR。控制逻辑125可以包括地址缓冲器(未绘出)。当地址ADDR不断被接收到时，所接收到的地址ADDR可以被储存在地址缓冲器中，并且被提供至地址解码器121。

控制逻辑125可以被配置以响应于所接收到的命令CMD来控制地址解码器121、电压产生器122、读取与写入电路123以及输入/输出缓冲器124。

根据一实施例，控制逻辑125可以控制地址解码器121和读取与写入电路123，使得选中的存储块(例如是在图2中的BLK1)的选中的页的数据可以通过位线BL1至BLm而被反映在另一存储块(例如是在图2中的BLK2)的单元串上。单元串的每一个可以具有预定电容。换言之，每个单元串可以作为电容器来操作，其在被充电之后维持电荷在参考电平或是更高电平预定的时间量。当选中的存储块的选中的页的数据被反映在另一存储块的单元串上时，被反映的数据的可靠性可以被维持预定的时间量。

在预定的时间量过去之前，控制逻辑125可以控制地址解码器121和读取与写入电路123以感测在对应的单元串中剩下的电荷量并且确定选中的页的数据。

当数据通过位线BL1至BLm被读取与写入电路123从选中的页来读取时，执行读取操作花费相当长的时间。例如，位线BL1至BLm可以通过页缓冲器(123)而被预充电，并且读取电压可以被施加至选中的字线，使得选中的页的数据可以在预定的时间量中被反映在位线BL1至BLm上，并且数据可以通过确定位线BL1至BLm的电荷量来读取。执行这些过程花费相当长的时间。

根据一实施例，在选中的存储块的选中的页的数据通过位线BL1至BLm而被反映在另一存储块的单元串上之后，储存在单元串中的电荷量可以在适当的时间被感测，使得选中的页的数据可以被确定出。

根据一实施例，当读取与写入电路123从第一页读取数据并且所读取的数据被输出至输入/输出缓冲器124时，一个存储块的第二页的数据可以通过位线BL1至BLm而被反映在另一存储块的单元串上。换言之，第二页的数据反映在单元串上可以与输出第一页的数据重迭。在第二页上执行读取操作所耗费的时间可以相当于感测储存在对应的单元串中的电荷量所耗费的时间。

因此，一种具有改善的读取操作速度的半导体存储器件可以被实现。

图3是描绘图1中所示的页缓冲器PB1至PBm中的一个页缓冲器(PB1)的框图。

参照图3，页缓冲器PB1可以包括预充电电路210、位线选择晶体管ST、感测电路220和输入/输出电路230。

预充电电路210可以耦接至位线BL1。预充电电路210可以响应于图1中所示的控制逻辑125的控制来传送预充电电压Vprc至位线BL1。根据一实施例，预充电电路210可以包括受到控制逻辑125所控制的开关器件。

位线选择晶体管ST可以耦接在位线BL1与感测电路220之间。位线选择晶体管ST可以响应于从控制逻辑125接收到的感测信号SES来电耦接位线BL1和感测电路220。

感测电路220可以通过位线选择晶体管ST来耦接至位线BL1。感测电路220可以包括多个锁存电路LAT1及LAT2。当位线选择晶体管ST被导通时，感测电路220可以感测位线BL1的电荷量，并且将对应的数据储存在锁存电路LAT1及LAT2中的一个中。所感测到并且储存的数据可以被传送至输入/输出电路230。

输入/输出电路230可以耦接在感测电路220与数据线DL之间。输入/输出电路230可以通过控制逻辑125来控制。输入/输出电路230可以将储存在锁存电路LAT1及LAT2中的一个中的数据输出至数据线DL。

图3描绘了耦接至单一位线BL1的页缓冲器PB1。然而，此仅仅是一个例子而已，而且本发明的范围并不限于此。根据一实施例，页缓冲器PB1可以耦接至偶数位线和奇数位线，并且被配置以选择偶数及奇数位线中的一个。

图4是描绘根据本发明的一实施例的读取方法的流程图。

参照图2及图4，在步骤S110，通道可以被形成在未选中的存储块的单元串中，并且其中形成有通道的单元串可以被定义为单元串镜(mirror)。

作为一个例子，描述了第一存储块BLK1被选中并且第二存储块BLK2并未被选中。此外，第一字线WL1被描述为在第一存储块BLK1中被选中。

通过电压可以被施加至耦接到第二存储块BLK2的字线。当通过电压被施加时，第二存储块BLK2的存储单元可以被导通，并且通道可以被形成在其单元串中。

在步骤S120，选中的页的数据可以被反映在单元串镜上。

耦接至第一存储块BLK1的第一字线WL1的存储单元的阈值电压可以被反映在第一位线至第m位线BL1至BLm上。当单元串镜电连接至第一位线至第m位线BL1至BLm时，单元串镜的通道的电荷量分别可以根据第一位线至第m位线BL1至BLm的电荷量而不同。

在步骤S130，选中的页的数据可以通过感测单元串镜的电荷量来确定。

单元串镜可以电连接至第一位线至第m位线BL1至BLm。第一位线至第m位线BL1至BLm的电压可以根据单元串镜的电荷量而不同。选中的页的数据可以通过感测第一位线至第m位线BL1至BLm的电压来确定。

图5是描绘图4中所示的步骤S110和步骤S120的一实施例的时序图。图6是概念上描绘图4中所示的步骤S110的图。图7是概念上描绘图4中所示的步骤S120的图。

首先，参照图5及图6，单元串镜可以通过第一时间至第四时间t1至t4来定义。

在第一时间t1，位线BL1至BLm可以被增大至预定电压(在以下称为位线电压)。第一页缓冲器至第m页缓冲器PB1至PBm分别可以将电第一位线至第m位线BL1至BLm预充至位线电压。

漏极选择线电压Vdsl可以被施加至耦接到第一存储块BLK1的第一漏极选择线DSL1。第一存储块BLK1的漏极选择晶体管DST可以被导通。第一存储块BLK1的单元串CS1_1至CS1_m分别可以电连接至位线BL1至BLm。

参考电压可以被施加至耦接到第一存储块BLK1的第一源极选择线SSL1。第一存储块BLK1的源极选择晶体管SST可以被关断，并且单元串CS1_1至CS1_m可以与参考电压节点电性分离。

第一通过电压Vpass1可以被施加至第一字线群组WLG1的选中的字线WLG1_s和未选中的字线WLG1_us。第一通过电压Vpass1可以是高电压。第一存储块BLK1的第一存储单元至第n存储单元MC1至MCn可以被导通，而不论其阈值电压为何。

因此，位线BL1至BLm的位线电压可以被传送到单元串CS1_1至CS1_m的通道。单元串CS1_1至CS1_m的通道可以通过位线电压而被初始化(在图6中的A)。在通道的初始化之际，选中的页的数据可以通过位线BL1至BLm来稳定地传送。

第二通过电压Vpass2可以被施加至耦接到第二存储块BLK2的第二字线群组WLG2。第二通过电压Vpass2可以是高电压。第二存储块BLK2的第一存储单元至第n存储单元MC1至MCn可以被导通，而不论其阈值电压为何。通道可以被形成在单元串CS2_1至CS2_m的每一个中。换言之，单元串CS2_1至CS2_m可以被定义为单元串镜。

根据一实施例，第二通过电压Vpass2可以低于可以使第二存储块BLK2的第一存储单元至第n存储单元MC1至MCn的阈值电压被改变的阈值(例如，编程电压)。因此，即使当第二通过电压Vpass2被施加至第二字线群组WLG2时，储存在第二存储块BLK2的第一存储单元至第n存储单元MC1至MCn中的数据也不会受损。

漏极选择线电压Vdsl可以被施加至耦接到第二存储块BLK2的第二漏极选择线DSL2。第二存储块BLK2的漏极选择晶体管DST可以被导通。第二存储块BLK2的单元串CS2_1至CS2_m分别可以电连接至位线BL1至BLm。

参考电压可以被施加至耦接到第二存储块BLK2的第二源极选择线SSL2。单元串CS2_1至CS2_m可以与参考电压节点电性分离。

因此，位线BL1至BLm的位线电压可以被传送至单元串CS2_1至CS2_m的通道。单元串CS2_1至CS2_m的通道可以通过位线电压而被初始化(在图6中的B)。

在第二时间t2，第一字线群组WLG1的选中的字线WLG1_s可以被放电。在第三时间t3，选中的字线WLG1_s可以在被完全放电之后被充电至读取电压Vrd。选中的字线WLG1_s(亦即，选中的页)的存储单元可以依照其阈值电压而被导通或关断。

接着，参照图5及图7，选中的页的数据可以在第四时间t4和第五时间t5之间被反映在单元串镜上。

在第四时间t4，耦接至第一存储块BLK1的第一源极选择线SSL1可以被提供源极选择线电压Vssl。第一存储块BLK1的源极选择晶体管SST可以响应于源极选择线电压Vssl而被导通。单元串CS1_1至CS1_m可以电连接至参考电压节点。

因此，选中的页的数据可以被反映在位线BL1至BLm上(在图7中的C)。选中的页的存储单元可以根据其数据而被导通/关断。当选中的存储单元被导通时，对应的位线的电荷可以通过包括选中的存储单元的对应的单元串而被发射至参考电压节点。对应的位线的电压可以被降低至参考电压。当选中的存储单元被关断时，对应的位线的电荷可以被选中的存储单元阻挡，并且不会被发射至参考电压节点。对应的位线的电压可以被维持。

单元串CS2_1至CS2_m的通道的电压可以通过位线BL1至BLm的电压来改变。单元串CS2_1至CS2_m可以电连接至位线BL1至BLm。当位线的电压被降低时，被形成在对应的单元串中的通道的电压可以被降低。当位线的电压被维持时，被形成在对应的单元串中的通道的电压可以被维持。

在第五时间t5，源极选择线电压Vssl可以被降低至参考电压。第一存储块BLK1的源极选择晶体管SST可以被关断。将选中的页的数据反映在单元串CS2_1至CS2_m上可以被终止。

在第六时间t6，第二漏极选择线DSL2的电压可以被降低至参考电压。第二字线群组WLG2的电压可以被降低至参考电压。单元串CS2_1至CS2_m可以与位线BL1至BLm电性分离，并且可能不具有通道。

由于每个单元串具有预定电容，因此单元串CS2_1至CS2_m的电荷量可以被维持预定时间段。换言之，被反映在单元串CS2_1至CS2_m上的数据的可靠性可以被维持预定时间段。

根据一实施例，被布置为相邻于选中的存储块的存储块的单元串可以被选择并且定义为单元串镜。位线BL1至BLm可以具有预定电容。当单元串镜是邻于选中的存储块(亦即，选中的页)时，选中的页的数据可以通过位线BL1至BLm而有效率地被反映在单元串镜上。例如，当第一存储块BLK1被选中时，第二存储块BLK2的单元串可以被定义为单元串镜。当第二存储块BLK2被选中时，第三存储块BLK3的单元串可以被定义为单元串镜。

图8是描绘图4中所示的步骤S130的一实施例的时序图。图9是概念上描绘图4中所示的步骤S130的图。

参照图8及图9，单元串镜的电荷量可以在第七时间t7与第八时间t8之间被感测。

在第七时间t7，耦接至第二存储块BLK2的第二漏极选择线DSL2可以接收漏极选择线电压Vdsl。第二存储块BLK2的漏极选择晶体管DST可以响应于漏极选择线电压Vdsl而被导通，并且单元串CS2_1至CS2_m分别可以电连接至位线BL1至BLm。

第三通过电压Vpass3可以被施加至第二字线群组WLG2。第一通过电压至第三通过电压Vpass1至Vpass3可以是相同或不同的电压。通道可以响应于第三通过电压Vpass3而被形成在单元串CS2_1至CS2_m中。

因此，单元串CS2_1至CS2_m的电荷量分别可以被反映在位线BL1至BLm上(在图9中的D)。储存在单元串CS2_1至CS2_m中的电荷可以移动至位线BL1至BLm。因此，位线BL1至BLm的电压可能会改变。当单元串被充电电荷时，对应的位线的电压可以增高。当单元串未被充电电荷时，对应的位线的电压可以被维持。

在第七时间t7与第八时间t8之间，被传送至页缓冲器PB1至PBm的图3中所示的感测信号SES可以被使能，使得位线BL1至BLm的电压可以被页缓冲器PB1至PBm感测。

第一漏极选择线DSL1、第一源极选择线SSL1以及第一字线群组WLG1可以维持参考电压。第一存储块BLK1的单元串CS1_1至CS1_m分别可以与位线BL1至BLm电性分离。

在第八时间t8，第二漏极选择线DSL2的电压可以被降低至参考电压。第二字线群组WLG2的电压亦可以被降低至参考电压。

图10是描绘操作根据本发明的一实施例的半导体存储器件100的方法的流程图。下文中，作为示例，描述了第一页至第三页PG1至PG3依序地被选择及读取。对应于第一页至第三页PG1至PG3的地址可以依序地从外部的器件接收到，并且暂时储存在控制逻辑125中。

根据一实施例，第一页至第三页PG1至PG3可以是在相同存储块中的连续的页。在另一例子中，第一页至第三页PG1至PG3可以是在相同存储块中的非连续的页。在另一例子中，第一页至第三页PG1至PG3可以是在不同存储块中的页。

参照图10，在第一时段PD1期间，第一页PG1的数据可以由读取与写入电路123来读取。

在第二时段PD2期间，第一页PG1的数据可以从读取与写入电路123被输出。例如，在第二时段PD2期间，读取与写入电路123的数据可以被输出至输入/输出缓冲器124。对于另一例子而言，在第二时段PD2期间，读取与写入电路123的数据可以通过输入/输出缓冲器124而被输出到外部。

当读取与写入电路123的数据被输出时，图2中所示的位线BL1至BLm可以被用来将下一页(PG2)的数据反映在单元串镜上。当读取与写入电路123的数据被输出时，第二页PG2的数据可以通过位线BL1至BLm而被反映在单元串镜上。

例如，第二页PG2可以包括在图2中所示的第一存储块BLK1中，并且图2中所示的第二存储块BLK2的单元串可以被定义为单元串镜。第二页PG2的数据可以被反映在第二存储块BLK2的单元串镜上。通道可以被形成在第二存储块BLK2的单元串镜中并且被初始化，而且第二页PG2的数据可以被反映在被初始化的通道上。

在第一页PG1的数据从读取与写入电路123被输出之后，第二页PG2的数据可以在第三时段PD3期间被读取与写入电路123从单元串镜来读取。读取与写入电路123可以通过感测储存在单元串镜中的电荷来确定并储存第二页PG2的数据。

在第四时段PD4期间，第二页PG2的数据可以从读取与写入电路123输出。当第二页PG2的数据被输出时，位线BL1至BLm可以被用来将第三页PG3的数据反映在单元串镜中。当读取与写入电路123的数据被输出时，第三页PG3的数据可以被反映在单元串镜上。

例如，以与第二页PG2实质相同的方式，第三页PG3可以包括在第一存储块BLK1中。以与相关于第二页PG2的单元串镜实质相同的方式，第二存储块BLK2的单元串可以被定义为单元串镜。在另一方面，不同于与第二页PG2相关的单元串镜，图2中所示的第三存储块BLK3的单元串可以被定义为单元串镜。

在另一例子中，第三页PG3可以包括在不同于第二页PG2的存储块(例如是第三存储块BLK3)中。以与相关于第二页PG2的单元串镜实质相同的方式，第二存储块BLK2的单元串可以被定义为单元串镜。在另一方面，不同于相关于第二页PG2的单元串镜，例如是第四存储块BLK4的单元串可以被定义为单元串镜。

在第二页PG2的数据被输出之后，第三页PG3的数据可以在第五时段PD5期间通过读取与写入电路123从单元串镜来读取。此外，在第六时段PD6期间，第三页PG3的数据可以从读取与写入电路123来输出。

如上所述，将选中的页的数据反映在单元串镜上可以与输出另一页的数据重迭。因此，半导体存储器件100的读取操作的速度可以加以改善。

图11是描绘操作根据本发明的另一实施例的半导体存储器件100的方法的流程图。

参照图11，在第一时段PD1期间，第一页PG1的数据可以通过读取与写入电路123来读取。在第二时段PD2期间，第一页PG1的数据可以从读取与写入电路123输出。

当第一页PG1的数据被输出时，第二页PG2的数据可以被反映在单元串镜上。

当第一页PG1的数据被输出时，第二页PG2的数据可以从单元串镜来读取。根据一实施例，储存在图1中所示的页缓冲器PB1至PBm中的数据可以以预定位为单位而被输出至如同在图1及图3中所示的数据线DL。例如，储存在页缓冲器PB1至PBm中的数据可以以八个位为单位通过数据线DL而被传送至输入/输出缓冲器124。通过控制页缓冲器PB1至PBm中的每一个页缓冲器的输入/输出电路230，储存在页缓冲器PB1至PBm中的数据可以以预定位为单位而被输出至数据线DL。完成第一页PG1的数据的输出的页缓冲器的数目可以随着时间过去而逐渐地增加。

根据一实施例，页缓冲器PB1至PBm可以被分成多个群组。完成第一页PG1的数据的输出的页缓冲器群组可以通过对应的位线而从单元串镜来读取第二页PG2的数据。换言之，多个群组可以通过对应的位线而依序地从单元串镜读取第二页PG2的数据。

例如，通过控制图3中所示的被提供至每个群组的页缓冲器的感测信号SES，多个群组可以依序地感测对应的单元串镜。

图11描绘页缓冲器PB1至PBm被分成四个群组，并且四个群组依序地从对应的单元串镜读取第二页PG2的数据。四个群组之中的最后一个群组可以在将储存在其中的第一页PG1的数据完全输出之后于第三时段PD3期间从对应的单元串镜读取第二页PG2的数据。

在第二页PG2的数据从单元串镜读取之后，通过读取与写入电路123所读取的第二页PG2的数据可以在第四时段PD4期间被输出。

当第二页PG2的数据从读取与写入电路123被输出时，第三页PG3的数据可以被反映在单元串镜上。

此外，当第二页PG2的数据被输出时，第三页PG3的数据可以从单元串镜来读取。页缓冲器PB1至PBm可以被分成四个群组，并且四个群组可以依序地从单元串镜读取第三页PG3的数据。四个群组之中的最后一个群组可以在将储存在其中的第二页PG2的数据完全输出之后于第五时段PD5期间从对应的单元串镜读取第三页PG3的数据。

在第六时段PD6期间，第三页PG3的数据可以从读取与写入电路123被输出。

根据一实施例，将选中的页的数据反映在单元串镜上可以与输出另一页的数据重迭。再者，通过感测单元串镜来读取选中的页的数据可以与输出另一页的数据重迭。因此，半导体存储器件100的读取操作的速度可以被增大。

图12是描绘图1中所示的存储单元阵列110的一实施例的框图。

参照图12，存储单元阵列110可以包括多个存储块BLK1'至BLKz'。存储块BLK1'至BLKz'的每一个可以具有三维的结构。每个存储块可以包括多个层叠在衬底之上的存储单元。多个存储单元可以被布置在+X方向、+Y方向和+Z方向上。每个存储块的结构是参考图13及图14来详细地描述。

图13是描绘图12中所示的存储块BLK1'至BLKz'中的一个存储块(BLK1')的一实施例的电路图。

参照图13，第一存储块BLK1'可以包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储块BLK1'中，m个单元串可以被布置在行方向(亦即，+X方向)上。布置在行方向上的m个单元串分别可以耦接至第一位线至第m位线BL1至BLm。多个单元串可以被布置在列方向(亦即，+Y方向)上。为了简化图示，图13只描绘两个布置在列方向上的单元串。

单元串CS11至CS1m和CS21至CS2m的每一个可以被形成为U形。在存储块BLK1'之下，单元串CS11至CS1m和CS21至CS2m的每一个可以包括层叠在衬底(未绘出)之上的管型晶体管PT、存储单元MC1至MCn、源极选择晶体管SST以及漏极选择晶体管DST。

选择晶体管SST及DST和存储单元MC1至MCn可以具有类似的结构。例如，选择晶体管SST及DST和存储单元MC1至MCn的每一个可以包括沟道层、穿隧绝缘层、电荷储存层以及阻挡绝缘层。

单元串CS11至CS1m和CS21至CS2m中的每一个的源极选择晶体管SST可以耦接在共同源极线CSL与存储单元MC1至MCp之间。源极选择晶体管SST的栅极可以共同耦接至源极选择线SSL1。

每个单元串的第一存储单元至第n存储单元MC1至MCn可以耦接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储单元至第n存储单元MC1至MCn可以被分成第一存储单元至第p存储单元MC1至MCp和第p+1存储单元至第n存储单元MCp+1至MCn。第一存储单元至第p存储单元MC1至MCp和第p+1存储单元至第n存储单元MCp+1至MCn可以通过管型晶体管PT来耦接。第一存储单元至第p存储单元MC1至MCp可以被依序地布置在与+Z方向相反的方向上，并且串联耦接在源极选择晶体管SST与管型晶体管PT之间。第p+1存储单元至第n存储单元MCp+1至MCn可以被依序地层叠在+Z方向上，并且串联耦接在管型晶体管PT与漏极选择晶体管DST之间。第一存储单元至第n存储单元MC1至MCn的栅极分别可以耦接至第一字线至第n字线WL1至WLn。

每个单元串的管型晶体管PT的栅极可以耦接至管线PL。

每个单元串的漏极选择晶体管DST可以耦接在对应的位线与第p+1存储单元至第n存储单元MCp+1至MCn之间。在第一行中的单元串CS11至CS1m的漏极选择晶体管DST可以耦接至第一漏极选择线DSL1_1。在第二行中的单元串CS21至CS2m的漏极选择晶体管DST可以耦接至第二漏极选择线DSL1_2。

因此，布置在相同的行(+X方向)中的单元串(例如是CS11至CS1m)可以耦接至相同的漏极选择线(例如是DSL1_1)。布置在不同行中的单元串(例如是CS11及CS21)可以耦接至不同的漏极选择线(例如是DSL1_1及DSL1_2)。

本发明的范围可以应用于一种包括具有三维的结构的存储单元阵列的半导体存储器件。

在读取操作期间，作为示例描述了第一存储块BLK1'被选中。

漏极选择线DSL1_1及DSL1_2中的一个可以被选择。耦接至选中的漏极选择线的单元串可以电连接至位线BL1至BLm。耦接至未选中的漏极选择线的单元串可以与位线BL1至BLm电性分离。就电连接至位线BL1至BLm的单元串而论，第一存储块BLK1'可以用一种实质类似在图6、7及9中所示的第一存储块BLK1的方式来描绘。

当字线WL1至WLn中的一个被选中时，在选中的单元串中的一个页可以被选中。

第一存储块BLK1'的选中的漏极选择线、源极选择线SSL、字线WL1至WLn可以在参考图5至9所述的用于第一漏极选择线DSL1、第一源极选择线SSL1和第一字线群组WLG1的偏置条件下被控制。管线PL可以用与选中的漏极选择线实质相同的方式来控制。参考电压可以被施加至共同源极线CSL，其可以作为参考电压节点来操作。

在读取操作期间，作为一个例子，描述了第二存储块BLK2'的单元串被定义为单元串镜。

第二存储块BLK2'中的漏极选择线DSL1_1及DSL1_2中的一个可以被选择。耦接至选中的漏极选择线的单元串可以电连接至位线BL1至BLm。未选中的漏极选择线的单元串可以与位线BL1至BLm电性分离。就电连接至位线BL1至BLm的单元串而论，第二存储块BLK2'可以用一种实质类似在图6、7及9中所示的第二存储块BLK2的方式来描绘。

在第二存储块BLK2'中，耦接至选中的漏极选择线的单元串可以被定义为单元串镜。

第二存储块BLK2'的选中的漏极选择线、源极选择线SSL和字线WL1至WLn可以在与参考图5及图9所述的用于第二漏极选择线DSL2、第二源极选择线SSL2和第二字线群组WLG2实质相同的偏置条件下被控制。管线PL可以用与选中的漏极选择线实质相同的方式来控制。

因此，第一存储块BLK1'的选中的页的数据可以被反映在第二存储块BLK2'的单元串镜的通道上，并且单元串镜可以被感测，使得选中的页的数据可以被确定出。

图14是描绘图12中所示的存储块BLK1'至BLKz'中的一个的另一实施例(BLK1")的电路图。

参照图14，第一存储块BLK1"可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。在第一存储块BLK1"中，m个单元串可以被布置在行方向(亦即，+X方向)中。被布置在行方向中的m个单元串分别可以耦接至第一位线至第m位线BL1至BLm。多个单元串可以被布置在列方向(亦即，+Y方向)中。图14是为了简单说明而描绘两个被布置在列方向上的单元串。

单元串CS11'至CS1m'和CS21'至CS2m'的每一个可以沿+Z方向延伸。在存储块BLK1"之下，单元串CS11'至CS1m'和CS21'至CS2m'的每一个可以包括层叠在衬底(未绘出)之上的源极选择晶体管SST、第一存储单元至第n存储单元MC1至MCn、以及漏极选择晶体管DST。

单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管SST可以共同耦接至共同源极线CSL。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个的源极选择晶体管SST可以耦接在共同源极线CSL与存储单元MC1至MCn之间。单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管SST的栅极可以耦接至源极选择线SSL。

每个单元串的第一存储单元至第n存储单元MC1至MCn可以串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。在相同水平面的存储单元可以耦接至相同的字线。第一存储单元至第n存储单元MC1至MCn分别可以耦接至第一字线至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST可以耦接在对应的位线与存储单元MC1至MCn之间。布置在相同的行(+X方向)中的单元串的漏极选择晶体管可以耦接至相同的漏极选择线。在第一行中的单元串CS11'至CS1m'的漏极选择晶体管DST可以耦接至第一漏极选择线DSL1_1。在第二行中的单元串CS21至CS2m的漏极选择晶体管DST可以耦接至第二漏极选择线DSL1_2。

因此，除了管道选择晶体管PT并未在每个单元串中被形成以外，图14中所示的存储块BLK1"可以具有类似图13中所示的存储块BLK1'的等效电路。

图15是描绘一种包括图1中所示的半导体存储器件100的存储系统1000的框图。

参照图15，存储系统1000可以包括半导体存储器件100和控制器1200。

半导体存储器件100可以用与以上参考图1至14所述实质相同的方式来配置及操作。因此，其详细说明将会被省略。

控制器1200可以耦接至主机和半导体存储器件100。控制器1200可以在主机的请求下存取半导体存储器件100。例如，控制器1200可以控制半导体存储器件100的读取操作、编程操作、擦除操作、及/或后台操作。控制器1200可以提供在半导体存储器件100与主机之间的接口。控制器1200可以被配置以驱动用于控制半导体存储器件100的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240以及错误校正块1250。

RAM 1210可以被使用作为处理单元1220的操作存储器、介于半导体存储器件100与主机之间的高速缓冲存存储器、及/或介于半导体存储器件100与主机之间的缓冲存储器。

处理单元1220可以控制控制器1200的操作。

主机接口1230可以包括用于在主机与控制器1200之间交换数据的协议。例如，控制器1200可以通过各种协议中的至少一种以与主机通信，例如是万用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协定、PCI-express(PCI-E)协议、先进技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成电子驱动接口(IDE)协议、私有协议、等等。

存储接口1240可以与半导体存储器件100对接。例如，存储接口1240可以包括NAND快闪接口或是NOR快闪接口。

错误校正块1250可以通过利用错误校正码(ECC)来检测及校正在从半导体存储器件100读取的数据中的错误。

控制器1200和半导体存储器件100可以被集成在半导体器件中。例如，控制器1200和半导体存储器件100可以被集成在单一半导体器件中以形成存储卡，例如是PC卡(个人计算机存储卡国际协会(PCMCIA))、小型快闪卡(CF)、智能型媒体卡(SMC)、存储棒、多媒体卡(MMC、RS-MMC或是MMCmicro)、SD卡(SD、miniSD、microSD或是SDHC)、通用快闪储存器件(UFS)、等等。

控制器1200和半导体存储器件100可以被集成在单一半导体器件中，以形成固态硬盘(SSD)。SSD可以包括用于将数据储存在半导体存储器件中的储存器件。当存储系统1000被使用作为SSD时，耦接至存储系统1000的主机的操作速率可以显著地改善。

在另一例子中，存储系统1000可以被使用作为各种的电子器件内的数个组件中的一个，电子器件例如是计算机、超级移动PC(UMPC)、工作站、小笔电、一个人数字助理(PDA)、便携计算机、网络平板、无线电话、移动电话、智能型手机、电子书、可携式多媒体播放器(PMP)、可携式游戏机、导航器件、黑盒子、数字摄影机、立体电视、数字录音机、数字音频播放器、数字画面记录器、数字画面播放器、数字录像机、数字视频播放器、用于在无线环境中发送/接收信息的器件、用于家庭网络的器件、用于计算机网络的器件、用于远程信息处理(telematics)网络的器件、RFID器件、以及其它用于计算系统的器件。

根据范例实施例，半导体存储器件100或是存储系统1000可以用各种形式来封装。例如，半导体存储器件100或是存储系统1000可以通过各种的方法来封装，例如迭层封装(PoP)、球格阵列(BGA)、芯片尺寸封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔(waffle)组件式裸晶、晶圆形式裸晶、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型集成电路(SOIC)、紧缩小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)、等等。

图16是描绘图15中所示的存储系统1000的应用例子(2000)的框图。

参照图16，一种存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储芯片。半导体存储芯片可以被分成群组。

图16描绘了通过第一通道至第k通道CH1至CHk以与控制器2200通信的群组。半导体存储芯片的每一个可以用与以上参考图1所述的半导体存储器件100实质相同的方式加以配置及操作。

每个群组可以通过单一共同的通道以与控制器2200通信。控制器2200可以用与参考图15所述的控制器1200实质相同的方式来配置，并且被配置以控制半导体存储器件2100的多个半导体存储芯片。

如同在图16中所绘，多个半导体存储芯片可以耦接至单一通道。然而，存储系统2000可以加以修改，使得单一半导体存储芯片可以耦接至单一通道。

图17是描绘一种具有以上参考图16所述的存储系统2000的计算系统3000的框图。

参照图17，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500、以及存储系统2000。

存储系统2000可以通过系统总线3500来电连接至中央处理单元3100、RAM 3200、用户接口3300以及电源3400。通过用户接口3300所提供的数据、或是通过中央处理单元3100所处理的数据都可以储存在存储系统2000中。

在图17中，半导体存储器件2100可以通过控制器2200来耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。

如同在图17中所绘，计算系统3000可以包括图16中所示的存储系统2000。然而，存储系统2000可以被图15中所示的存储系统1000所取代。根据一实施例，计算系统3000可以包括以上参考图15及图16所述的存储系统1000及2000两者。

根据本发明的一实施例，一种具有改善的读取速度的半导体存储器件和一种操作其的方法被提出。

对于本领域技术人员将会明显的是，可以对于本发明的上述的范例实施例做成各种的修改，而不脱离本发明的精神或范围。因此，假设修改是落入所附的权利要求及其等同物的范围内，则本发明欲涵盖所有此种修改。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体存储器件的操作方法，所述半导体存储器件包括第一单元串和第二单元串，所述第一单元串和第二单元串共享位线并且分别耦接至第一字线群组和第二字线群组，所述操作方法包括：

通过施加第一通过电压至所述第二字线群组，以在所述第二单元串中形成通道；

通过所述位线以将所述第一单元串的存储单元之中的耦接至所述第一字线群组的选中的字线的选中的存储单元的数据反映在所述第二单元串的通道上；以及

通过经由所述位线感测所述第二单元串的电荷量，来确定选中的存储单元的数据。

技术方案2.如技术方案1所述的操作方法，其中在所述第二单元串中形成通道包括：

施加位线电压至所述位线；以及

通过将所述第二单元串电连接至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

技术方案3.如技术方案2所述的操作方法，其中将选中的存储单元的数据反映在所述第二单元串的通道上包括：

将选中的存储单元的数据反映在所述位线上，

其中所述第二单元串的所述电荷量随着所述位线的电压而改变。

技术方案4.如技术方案1所述的操作方法，进一步包括：

在选中的存储单元的数据被反映在所述第二单元串的通道上之后，将所述第二单元串与所述位线电性分离。

技术方案5.如技术方案1所述的操作方法，其中确定选中的存储单元的数据包括：

通过施加第二通过电压至所述第二字线群组以在所述第二单元串中形成所述通道；以及

将所述第二单元串的通道电连接至所述位线，以将所述第二单元串的所述电荷量反映在所述位线上。

技术方案6.如技术方案5所述的操作方法，其中确定选中的存储单元的数据进一步包括：

通过感测所述位线的电压以确定选中的存储单元的数据。

技术方案7.如技术方案1所述的操作方法，其中在确定选中的存储单元的数据中，所述第一单元串与所述位线是电性分离的。

技术方案8.如技术方案1所述的操作方法，进一步包括：

通过施加位线电压至所述位线并且施加第二通过电压至所述第一字线群组，以在所述第一单元串中形成通道；以及

通过将所述第一单元串电连接至所述位线以响应于所述位线电压来初始化所述第一单元串的通道。

技术方案9.如技术方案1所述的操作方法，其中确定选中的存储单元的数据是在将选中的存储单元的数据反映在所述第二单元串的通道上之后的预定时间段内被执行的。

技术方案10.一种半导体存储器件，包括：

第一单元串，耦接至第一字线群组；

第二单元串，耦接至第二字线群组并且适于与所述第一单元串共享位线；以及

外围电路，适于：通过施加通过电压至所述第二字线群组以在所述第二单元串中形成通道，通过所述位线以将所述第一单元串中的选中的存储单元的数据反映在所述第二单元串的通道上，以及通过经由所述位线以感测所述第二单元串的通道的电荷量来确定选中的存储单元的数据。

技术方案11.如技术方案10所述的半导体存储器件，其中所述外围电路包括：

地址解码器，耦接至所述第一及第二字线群组；以及

页缓冲器，适于提供位线电压至所述位线，

其中所述地址解码器是适于：施加所述通过电压至所述第二字线群组以在所述第二单元串中形成所述通道，并且将所述第二单元串电连接至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

技术方案12.如技术方案11所述的半导体存储器件，其中，所述地址解码器从所述第一字线群组选择字线，将所述第一单元串电连接至所述位线，并且将选中的存储单元的数据反映在所述位线上，以及

所述第二单元串的通道的所述电荷量随着所述位线的电压而改变。

技术方案13.一种半导体存储器件的操作方法，包括：

通过位线以将第一单元串中的第一页的数据位反映在第二单元串的通道上，其中所述第一单元串和第二单元串适于共享位线并且分别耦接至第一字线群组和第二字线群组；

通过经由所述位线以感测所述第二单元串的通道的电荷量，来确定并储存所述第一页的数据位；以及

输出所述第一页的数据位。

技术方案14.如技术方案13所述的操作方法，进一步包括：

在输出所述第一页的数据位期间，通过所述位线以将所述第一单元串中的第二页的数据位反映在第三单元串的通道上，

其中所述第三单元串是耦接至第三字线群组并且适于与所述第一单元串共享所述位线。

技术方案15.如技术方案14所述的操作方法，进一步包括：

通过经由所述位线以感测所述第三单元串的通道的电荷量，来确定并储存所述第二页的数据位；以及

输出所述第二页的数据位。

技术方案16.如技术方案15所述的操作方法，其中感测所述第三单元串的通道的所述电荷量是在输出所述第一页的数据位期间被执行的。

技术方案17.如技术方案13所述的操作方法，进一步包括：

在输出所述第一页的数据位期间，通过所述位线以将所述第一单元串的第二页的数据位反映在所述第二单元串的通道上。

技术方案18.如技术方案17所述的操作方法，进一步包括：

通过经由所述位线以感测所述第二单元串的通道的所述电荷量，来确定并储存所述第二页的数据位；以及

输出所述第二页的数据位。

技术方案19.如技术方案13所述的操作方法，进一步包括：

在输出所述第一页的数据位期间，通过所述位线以将第三单元串的第二页的数据位反映在所述第二单元串的通道上；

通过经由所述位线以感测所述第二单元串的通道的所述电荷量，来确定并储存所述第二页的数据位；以及

输出所述第二页的数据位，

其中所述第三单元串是耦接至第三字线群组并且适于与所述第二单元串共享所述位线。

技术方案20.如技术方案13所述的操作方法，进一步包括：

在输出所述第一页的数据位期间，通过所述位线以将第三单元串的第二页的数据位反映在第四单元串的通道上；

通过经由所述位线以感测所述第四单元串的通道的电荷量，来确定并储存所述第二页的数据位；以及

输出所述第二页的数据位，

其中所述第三单元串和第四单元串适于共享位线，并且分别耦接至第三字线群组和第四字线群组。

Claims (20)

1.一种半导体存储器件的操作方法，所述半导体存储器件包括第一单元串和第二单元串，所述第一单元串和第二单元串共享位线并且分别耦接至第一字线群组和第二字线群组，所述操作方法包括：

通过施加第一通过电压至所述第一字线群组，以在所述第一单元串中形成通道；

通过施加第二通过电压至所述第二字线群组，以在所述第二单元串中形成通道；

通过施加读取电压至所述第一字线群组的选中的字线以将所述第一单元串的存储单元之中的耦接至所述选中的字线的选中的存储单元的数据反映在所述位线上，使得所述选中的存储单元的数据被反映在所述第二单元串的通道上；以及

通过经由所述位线感测所述第二单元串的电荷量，来确定所述选中的存储单元的数据。

2.如权利要求1所述的操作方法，其中在所述第二单元串中形成通道包括：

施加位线电压至所述位线；以及

通过将所述第二单元串电连接至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

3.如权利要求2所述的操作方法，

其中所述第二单元串的所述电荷量随着所述位线的电压而改变。

4.如权利要求1所述的操作方法，进一步包括：

在选中的存储单元的数据被反映在所述第二单元串的通道上之后，将所述第二单元串与所述位线电性分离。

5.如权利要求1所述的操作方法，其中确定选中的存储单元的数据包括：

通过施加第三通过电压至所述第二字线群组以在所述第二单元串中形成所述通道；以及

将所述第二单元串的通道电连接至所述位线，以将所述第二单元串的所述电荷量反映在所述位线上。

6.如权利要求5所述的操作方法，其中确定选中的存储单元的数据进一步包括：

通过感测所述位线的电压以确定选中的存储单元的数据。

7.如权利要求1所述的操作方法，其中在确定选中的存储单元的数据中，所述第一单元串与所述位线是电性分离的。

8.如权利要求1所述的操作方法，进一步包括：

施加位线电压至所述位线，以在所述第一单元串中形成通道；以及

在所述第一单元串和所述第二单元串中形成通道之后且在将所述选中的存储单元的数据反映在所述第二单元串的通道之前，通过将所述第一单元串电连接至所述位线以响应于所述位线电压来初始化所述第一单元串的通道。

9.如权利要求1所述的操作方法，其中确定选中的存储单元的数据是在将选中的存储单元的数据反映在所述第二单元串的通道上之后的预定时间段内被执行的。

10.一种半导体存储器件，包括：

第一单元串，耦接至第一字线群组；

第二单元串，耦接至第二字线群组并且适于与所述第一单元串共享位线；以及

外围电路，适于：通过施加第一通过电压至所述第一字线群组以在所述第一单元串中形成通道；通过施加第二通过电压至所述第二字线群组以在所述第二单元串中形成通道；通过施加读取电压至所述第一字线群组的选中的字线以将所述第一单元串中的选中的存储单元的数据反映在所述位线上，使得所述选中的存储单元的数据被反映在所述第二单元串的通道上；以及通过经由所述位线感测所述第二单元串的通道的电荷量来确定所述选中的存储单元的数据。

11.如权利要求10所述的半导体存储器件，其中所述外围电路包括：

地址解码器，耦接至所述第一字线群组及第二字线群组；以及

页缓冲器，适于提供位线电压至所述位线，

其中，所述地址解码器适于：将所述第一通过电压和所述第二通过电压分别施加至所述第一字线群组和所述第二字线群组以在所述第一单元串和所述第二单元串中形成所述通道，并且将所述第二单元串电连接至所述位线以响应于所述位线电压来初始化所述第二单元串的通道。

12.如权利要求11所述的半导体存储器件，其中，所述地址解码器将所述第一单元串电连接至所述位线，并且将选中的存储单元的数据反映在所述位线上，以及

所述第二单元串的通道的所述电荷量随着所述位线的电压而改变。

13.一种半导体存储器件的操作方法，包括：

通过施加第一通过电压至第一字线群组，以在第一单元串中形成通道；

通过施加第二通过电压至第二字线群组，以在第二单元串中形成通道；

通过施加读取电压至所述第一字线群组的第一选中的字线以将所述第一单元串中的第一页的数据位反映在位线上，使得所述第一页的数据位被反映在所述第二单元串的通道上，其中所述第一单元串和第二单元串适于共享所述位线并且分别耦接至所述第一字线群组和所述第二字线群组；

通过经由所述位线感测所述第二单元串的通道的电荷量，使用读取与写入电路来确定并储存所述第一页的数据位；以及

输出所述读取与写入电路中储存的所述第一页的数据位。

14.如权利要求13所述的操作方法，进一步包括：

通过施加第三通过电压至第三字线群组以在第三单元串中形成通道；

在输出所述读取与写入电路中储存的所述第一页的数据位期间，通过施加所述读取电压至所述第一字线群组的第二选中的字线以将所述第一单元串中的第二页的数据位反映在所述位线上，使得所述第二页的数据位被反映在所述第三单元串的通道上，

其中所述第三单元串是耦接至所述第三字线群组并且适于与所述第一单元串共享所述位线。

15.如权利要求14所述的操作方法，进一步包括：

通过经由所述位线感测所述第三单元串的通道的电荷量，使用所述读取与写入电路来确定并储存所述第二页的数据位；以及

输出所述读取与写入电路中储存的所述第二页的数据位。

16.如权利要求15所述的操作方法，其中感测所述第三单元串的通道的所述电荷量是在输出所述读取与写入电路中储存的所述第一页的数据位期间被执行的。

17.如权利要求13所述的操作方法，进一步包括：

在输出所述读取与写入电路中储存的所述第一页的数据位期间，通过施加所述读取电压至所述第一字线群组的第二选中的字线以将所述第一单元串的第二页的数据位反映在所述位线上，使得所述第二页的数据位被反映在所述第二单元串的通道上。

18.如权利要求17所述的操作方法，进一步包括：

通过经由所述位线感测所述第二单元串的通道的所述电荷量，使用所述读取与写入电路来确定并储存所述第二页的数据位；以及

输出所述读取与写入电路中储存的所述第二页的数据位。

19.如权利要求13所述的操作方法，进一步包括：

通过施加第三通过电压至第三字线群组以在第三单元串中形成通道；

在输出所述读取与写入电路中储存的所述第一页的数据位期间，通过施加所述读取电压至所述第三字线群组的第二选中的字线以将所述第三单元串的第二页的数据位反映在所述位线上，使得第二页的数据位被反映在所述第二单元串的通道上；

通过经由所述位线感测所述第二单元串的通道的所述电荷量，使用所述读取与写入电路来确定并储存所述第二页的数据位；以及

输出所述读取与写入电路中储存的所述第二页的数据位，

其中所述第三单元串是耦接至所述第三字线群组并且适于与所述第二单元串共享所述位线。

20.如权利要求13所述的操作方法，进一步包括：

通过施加第三通过电压至第三字线群组以在第三单元串中形成通道；

通过施加第四通过电压至第四字线群组以在第四单元串中形成通道；

在输出所述读取与写入电路中储存的所述第一页的数据位期间，通过施加所述读取电压至所述第三字线群组的第二选中的字线以将所述第三单元串的第二页的数据位反映在所述位线上，使得所述第三单元串的第二页的数据位被反映在所述第四单元串的通道上；

通过经由所述位线感测所述第四单元串的通道的电荷量，使用所述读取与写入电路来确定并储存所述第二页的数据位；以及

输出所述读取与写入电路中储存的所述第二页的数据位，

其中，所述第三单元串和第四单元串适于共享位线，并且分别耦接至所述第三字线群组和所述第四字线群组。