CN103514952A - Nand闪存及对其施加偏压的方法 - Google Patents

Abstract

本发明公开了一种NAND闪存及对其施加偏压的方法，电荷储存存储器是被设计于一NAND阵列中，并包括经由串行选择开关耦接至位线的多个NAND串行且包括多条字线。一控制器产生一偏压，用于针对NAND阵列的一选定存储单元执行一操作。此偏压包括，在串行选择开关被导通时，充电此位线，以不将由充电位线所导致的噪声传入串行中。位于耦接至一选定字线的NAND串行中的存储器单元的两侧上的存储器单元中的半导体本体区域被耦接至参考电压，以使它们被预充电，而此阵列中的串行的字线是在操作期间转态至各种电压。

Description

NAND闪存及对其施加偏压的方法

技术领域

本发明是有关于闪存技术，且特别是有关于适合高密度实施的闪存。本发明主张2012年6月20日提出申请的美国临时申请案第61/661,852号的优先权。

背景技术

闪存是一种非易失性集成电路存储器技术。传统的闪存采用浮栅存储器单元。用于闪存的另一种型式的存储器单元被称为电荷捕捉存储器单元，其使用一介电电荷捕捉层以取代浮栅。

典型的闪存存储单元是由一场效晶体管FET结构所构成，场效晶体管FET结构具有被一通道隔开的一源极和一漏极，以及与通道隔开了一电荷储存构造的一栅极，电荷储存构造包括一隧道介电层、电荷储存层(浮栅或介电材料)以及一阻挡介电层。依据早期已知的被称为SONOS装置的电荷捕捉存储器设计，源极、漏极及通道是形成于一硅基板(S)中，隧道介电层是由氧化硅(O)所组成，电荷储存层是由氮化硅(N)所组成，阻挡介电层是由氧化硅(O)所组成，且栅极包括多晶体(S)。

数据是通过控制电荷储存构造所捕捉的电荷数量而储存于一闪存装置中。所储存的电荷量设定为闪存装置的存储器单元的阈值电压，其允许数据被感测。

因为目标阈值电压数值对于低电压应用更严格以及在单一存储单元储存多重位的应用，在多个数据感测周期期间，电荷保存将出现问题。具体言之，问题因下列原因而起，存储单元噪声效应最小化以及因其他存储单元的操作来避免不必要的电荷隧穿进入存储器单元。

关于针对多串行的存储器单元执行感测操作，可应用偏压技术以限制传进入存储单元中的噪声效应，噪声是在准备感测存储器单元中的位时由位线的充电所导致。举例而言，当位线正被充电时，这些串行的存储器单元可以通过将这些串行连接至位线的串行选择开关断开(open)而与位线隔离。

虽然在位线设定期间断开串行选择开关的这种技术可限制存储器单元上的噪声效应，但这会产生另一种问题，亦即不必要的存储单元内电荷隧穿，其经由存储器单元的存储单元内的自感应电容提升而产生。举例而言，如果串行选择开关被断开以避免电流从串行流至位线，则当低于高阈值电压电平的一电压是被施加至处于高阈值电压状态的一选定存储器单元时，遍及串行中的存储器单元的整个半导体本体的电流路径是于选定存储单元被损坏。这使在选定存储单元与串行选择开关之间的区段(section)为浮接。具有浮接半导体本体的存储器单元上的通过电压的电压转态导致电容式升压。这种升压因而建立电场，导致不必要的电荷譬如经由热载子注入而隧穿进入选定存储单元或其他存储单元中。

因此，期望提供一种新存储器技术，其减少电容式升压，同时仍然限制经由位线的充电被传入至存储单元的噪声量。

发明内容

本发明提供一种包括闪存的集成电路，其被设计成用于施加一偏压配置，包括：(1)施加电压至存储器单元的一选定串行中的未选定及选定字线，(2)通过将位于选定字线的两侧上的存储器单元的半导体本体区域耦接至一参考电压，来预充电多串行的存储器单元的半导体本体区域，及(3)将感测节点充电至一感测电压，而在串行与感测节点之间的开关被断开，以能使串行隔离于由设定感测节点上的电压所导致的噪声。因为在串行与感测节点的隔离期间，未选定的字线上的转态结果，电容式升压在那段时间的某些或全部期间通过将半导体本体耦接至参考电压而被减少或避免。可用以达成此种条件的偏压配置可被施加在单一层，及多重层(例如3D)存储器阵列中。

本发明提供一种存储器装置，其包括多个串联配置在半导体本体中的存储器单元以及在一NAND阵列中的一NAND串行，此NAND阵列具有多条耦接至对应的存储器单元的字线。依据前述的偏压配置，控制电路耦接至多条字线且耦接至半导体本体，因为其阈值低于一某个电压电平的结果，适合于用于决定电流是否在一选定目标存储器单元中流动。

本发明的其他实施样态及优点可从图式、详细说明与权利要求范围中了解。

附图说明

图1显示一偏压配置的一选定NAND串行的简化剖面图。

图2A及图2B为依据图1的具有一施加偏压配置的一选定NAND串行的简化电路图以及时序图。

图3A及图3B为具有一施加偏压配置的一选定NAND串行的简化电路图以及偏压配置时序图，其中在选定存储单元的两侧上的半导体本体区域是在位线设定期间耦接至一参考电压。

图4为显示未选定的NAND串行偏压，其如同显示于图3B中的偏压配置时序图。

图5为一替代偏压配置时序图。

图6为另一种替代偏压配置时序图。

图7为另一种替代偏压配置时序图。

图8为另一种替代偏压配置时序图。

图9为一示范3D NAND存储器阵列构造的图例，其可使于此所讨论的各种偏压配置及时序。

图10为一存储器阵列的一部分的示意图，其用于显示图9的3DNAND存储器阵列构造的一区块的存储器单元的三层存储器单元。

图11为图9所显示的3D NAND存储器阵列构造的一层存储器单元的一部分的交插串行组态的简化电路图。

图12为图9所显示的3D NAND存储器阵列构造的布局视图。

图13为显示依据一个实施例的示范偏压配置的布局视图。

图14为显示依据另一实施例的偏压配置的一例子的布局视图。

图15为显示依据另一实施例的偏压配置的一例子的布局视图。

图16为显示依据另一实施例的偏压配置的一例子的布局视图。

图17显示耦接至一NAND串行的位线设定及感测电路的一例子，其类似于在一3D阵列(类似于图9)中的一层存储器单元。

图18为依据本发明的实施例的采用存储器单元及偏压电路的集成电路存储器的方块图。

图19为显示在执行于此所说明的操作中，由显示于图18中的控制器所执行的逻辑的流程图。

【主要元件符号说明】

BLPRECHG：信号

BLPWR：位线功率信号

CS：共源极线

CSL：共源极线

DLIB：数据线

GBL：全局位线

GND：接地

GSL：选择接线

M1：箝位晶体管

M2：预充电晶体管

M3：致能晶体管

ML1、ML2、ML3：金属层

PBEN：控制信号

SSL：串行选择线

V1、V-BL、VPASS、V-GSL、V-SSL、V-CS、V-UNSEL、V-SEL：电压

WL：字线

7、8：栅极介电材料

9：电荷捕捉结构

10：半导体本体

11～19：接点

13～17：接点

21：接地选择线(GSL)

22、23、25、26、27：字线

28：串行选择线SSL

30：共源极线

31：位线

33：半导体本体区域

200：选定NAND串行

202、204：存储器单元

206：接地选择开关

208：串行选择开关

210：感测节点

212：参考节点

214～224：线

226～236：期间

300：NAND串行

302：感测节点

304：参考节点

306：串行选择开关

308：接地选择开关

310：存储器单元

312：存储器单元

314～324：线

326～346：期间

400、402：线

404～412：期间

500～514：线

516～542：期间

600～614：线

618～634：期间

700～704：期间

800～802：部分

902、903、904、905：半导体条

902B、903B、904B、905B：阶梯构造

909：SSL栅极构造

912、913、914、915：半导体条

912A、913A、914A、915A：阶梯构造

919：SSL栅极构造

925：字线

926、927：接地选择线

928：源极线

1000：列译码器

1002：局部位线

1004、1006：局部位线

1008、1010、1012：存储器单元

1016：群组译码器

1018、1020、1022：串行选择晶体管

1024～1028：延伸部

1030：接触焊垫

1032：垂直连接器

1034：页面缓冲器

1036：接触焊垫

1038：垂直连接器

1040：接触焊垫

1042：垂直连接器

1044：区块选择晶体管

1100～1104：NAND串行

1106、1108、1110、1112：串行选择开关1114、1116：接地选择开关

1118～1122：存储器单元

1200～1204：存储器单元

1206：区块选择晶体管

1208：共源极线

1210：位线

1210：局部位线

1212：串行选择晶体管

1214：接触焊垫

1216：垂直连接器

1218：串行选择线

1220：全局位线

1230：感测电路

1240：闩锁式感测放大电路

1252：可控制电压源

1253：控制电路

1254：控制逻辑

1300：集成电路存储器

1302：NAND存储器阵列

1304：列译码器

1306：字线

1308：行译码器

1310：页面缓冲器

1312：数据总线

1314：全局位线

1316：总线

1318：数据输入线

1320：电路

1322：控制器

1324：方块

1402、1404、1406、1408、1410、1412：步骤

具体实施方式

以下参考图1-图14详细说明本发明的实施例。

图1显示一偏压配置的一选定NAND串行的简化剖面图。NAND串行包括多个串联配置的闪存存储单元。使用能带隙工程(bandgapengineered)SONOS(BE-SONOS)电荷捕捉技术来实施NAND闪存的另一种技术是说明于Lue的美国专利第7,315,474号，其整体于此并入作参考。NAND串行可利用各种组态(包括finFET技术、浅沟道隔离技术、垂直NAND技术及其他)而被实施。又另一种3D NAND架构是说明于共同审理中的美国专利申请号13/239,760(现在为美国专利公开第2012-0182802号)中，名称为″具有位线电容的改善的均匀性的3D阵列的存储器架构(Memory Architecture of3D Array With Improved Uniformity of Bit LineCapacitances)″，此申请案整体于此并入作参考，且此申请案在此申请案发明时以及在目前都是与本案为共同拥有。使用导电浮栅的浮栅存储器单元同样地可在NAND架构中被实施。

参见图1，存储器单元是形成于一个半导体本体10中。对n通道存储器单元而言，半导体本体10可以是在半导体芯片中的较深n阱之内的隔离p阱。或者，半导体本体10可以被一绝缘层或其他所隔离。

此些闪存存储单元是朝垂直于字线的一位线方向延伸而被配置成一串行。字线22-27延伸横越过一些平行NAND串行。接点12-18是通过半导体本体10中的n型区域(对n通道装置而言)而形成，并作为存储器单元的源极/漏极区域。由MOS晶体管(亦即，第一开关晶体管)所形成的一第一开关在一接地选择线GSL21中具有一栅极，此第一开关是连接于对应于第一字线22的存储器单元与通过半导体本体10中的一n型区域而形成的接点11之间。接点11被连接至一共源极线30。接点11于此亦可为″参考节点″的例子。当NAND串行阵列的每个NAND串行具有连接至一共源极线的单独接点时，此阵列的NAND串行包括多个参考节点。由一MOS晶体管(亦即，第二开关晶体管)而形成的一第二开关在一串行选择线SSL28中具有一栅极，第二开关晶体管是连接于对应于最终字线27的存储器单元与通过半导体本体10中的一n型区域所形成的接点19之间。接点19被连接至一感测节点(例如位线31)。位线31于此为″感测节点″的例子。对所显示的实施例而言，位线31作为一感测节点，共源极线30作为一参考节点。然而，吾人可明白，在另一实施例中，共源极线30可作为感测节点，而位线31可作为参考节点。在所显示的实施例中的第一与第二开关为MOS晶体管，其具有通过譬如二氧化硅而形成的栅极介电层7及8。

于此图例中，为简化之便，在此串行中有六个存储器单元。在典型的实施例中，一NAND串行可包括串联配置的32、64或更多存储器单元。对应于字线22-27的存储器单元的电荷捕捉结构9位于半导体本体10中的字线与通道区之间。存储器单元中的电荷捕捉结构9可以是介电电荷捕捉结构、浮栅电荷捕捉结构，或其他适合于编程的闪存构造。又，已发展无结的NAND闪存构造的实施例，于此可能从此构造省略掉接点13-17，及可选择地省略接点12及18。

在图1所显示的偏压机制中，具有第一偏压(V1)的电压被施加至选定存储器单元的字线WL24。接地选择线(GSL)21，其耦接至在选定NAND串行与CSL30之间的接地选择开关，被设定为V-GSL1电压电平。V-GSL1是使第一开关导通(close)。当接点11为接地时，开关的启动将半导体本体区域连接至共源极线30，此半导体本体区域位于通过在选定存储器单元之间的WL22与23而形成的存储器单元之下。通过电压偏压(V-PASS)被施加至未选定的存储器单元的字线22、23、25、26以及27。存储器单元具有对应于存储器单元数据的最高特定阈值电压，V-PASS仍足以允许电流流经存储器单元。串行选择偏压(V-SSL1)被施加至选定NAND串行的选择串行选择线SSL28，以控制第二开关的操作。此阵列的存储器单元包括多个彼此平行的NAND串行，从而使每个NAND串行具有一对应的单独串行选择线，其被耦接至每个NAND串行的对应单独串行选择开关(例如第二开关)。第三期间内，施加的偏压V-SSL1转态SSL28的电压电平，用以导致第二开关及其他在此阵列之内的串行选择开关导通，以决定选定存储单元的阈值电压电平。如将在图2A及图2B中更详细显示的，在第三期间的V-SSL1的转态(其可用于决定选定存储单元的阈值)晚于V-GSL1、V-PASS及V1的转态时间。延迟SSL上的V-SSL1的转态可降低由逐渐增加的位线电压(V-BL)所导致的噪声的影响。

当相对于V-GSL、V-PASS及V1的转态时间，延迟V-SSL1的转态可降低选定存储单元上的位线设定噪声，其亦可导致下述状况：使不必要的电荷隧穿进入存储单元中。具体言之，当选定存储器单元的高阈值电压在V-1之上时，此存储单元为″高VT存储单元″，如显示于图1中。高VT存储单元在偏压之下维持不导通(off)，且在形成于选定存储器单元及第二开关之间的存储器单元下方的半导体本体10的区域33中的电流路径是被阻挡。因此，在这这存储器单元下方的区域33中的半导体本体10维持浮接。因此，当位于字线WL25、26及27的V-PASS转态时，在这些存储器单元下方的半导体本体区域33上的电压可经由电容提升而被升压。这种电容式升压可导致电场″E″形成于选定存储器单元以及于此阵列中的其他存储器单元，其可经由热载子注入或其他电荷隧穿机构导致不必要的电荷隧穿。这种不必要的电荷隧穿不利于数据保存。

图2A及图2B是具有依据图1的偏压配置的选定NAND串行的简化电路图以及其施加偏压配置时序图。图2A显示选定NAND串行200的电路图，其剖面图如显示于图1。选定NAND串行200包括选定存储器单元202以及在接地选择开关206与串行选择开关208之间的未选定的存储器单元(例如204)。选定NAND串行是被配置在一感测节点210与一参考节点212之间。选定存储器单元202被耦接至一选定字线，而未选定的存储器单元204被耦接至未选定的字线。选定NAND串行是经由串行选择开关208耦接至一感测节点210。串行选择开关208被耦接至一选定串行选择线。感测节点210为一条位线。选定NAND串行是经由一接地选择开关206耦接至参考节点212。接地选择开关206被耦接至一接地选择线。参考节点212为一共源极线。

图2B为施加至选定NAND串行的偏压配置的时序图。时序图包括一在t1与t2之间的初始期间、一在t2与t3之间的中间期间以及一在t3之后的最后期间。未选定的字线(V-UNSEL WLs)上的电压的电压电平的轨迹是以线214表示。接地选择线(V-GSL)上的电压电平的轨迹是以线216表示。选定串行选择线(V-SEL SSL)上的电压电平的轨迹是以线218表示。选定字线(V-SEL WL)上的电压电平的轨迹是以线220表示。位线(V-BL)上的电压电平的轨迹是以线222表示。共源极线(V-CS)上的电压电平的轨迹是以线224表示。

在初始期间，V-UNSEL WLs是于226处转态至V-PASS电压。V-GSL是于228处转态至V-GSL1电压。V-SEL WL是于230处转态至V1电压。V-PASS是大于NAND串行中的任何存储单元(其是处于一高阈值电压状态)的阈值电压。V-PASS譬如可以是6V。V-GSL1譬如同样可以是6V。V1是介于高阈值电压状态存储单元的阈值电压与低阈值电压状态存储单元的阈值电压之间。V1譬如可以是3V。如以前所讨论的，在这种偏压机制之下，V-UNSEL WLs于226处转态至V-PASS以及V-SEL WL于230处转态至V1，可使在选定存储器单元202与串行选择开关208之间的存储器单元下方的半导体本体区域维持浮接。这种浮接因而导致自感应电容提升。

遍及初始期间的期间，V-SEL SSL及V-BL维持于一固定低电压(例如接地)。此外，整个初始期间的期间，V-CS维持于一固定参考电压(例如接地)。发生于226、228及230的电压电平转态可于初始期间内同时或不同时间发生。于228的电压电平转态导致接地选择开关206导通，以能使选定NAND串行200直接耦接至参考节点212。

在中间期间，V-UNSEL WLs、V-GSL以及V-SEL WL同样维持于相同电压电平。此外，在第二期间，感测节点V-BL上的电压是于232处转态至一设定电压。设定电压用以允许决定选定存储单元的阈值电压。在整个中间期间内且进入最后期间，V-BL维持于设定电压电平。此外，在中间期间，V-SEL SSL维持于一固定低电压电平(例如接地)。如此，选定NAND串行的串行选择开关208维持断开，而V-BL是于232转态。

在最后期间，V-SEL SSL是于234转态至V-SSL1电压。V-SSL1是使串行选择开关208导通以能使NAND串行直接地耦接至感测节点210。于第三期间的期间236内，V-SEL SSL维持于V-SSL1电压电平，以决定选定存储器单元202的阈值电压。依据储存于选定存储器单元202中的数据的逻辑电平，NAND串行直接耦合至感测节点210导致V-BL维持于设定电压或减少。具体言之，如果选定存储器单元处于低阈值电压状态，则电流流动且V-BL降至一低电压电平。或者，如果选定存储器单元处于高阈值电压状态，则V-BL维持于设定电压。在最后期间，V-BL上的电压电平被感测以通过外部电路(未显示)决定选定存储器单元的逻辑电平。在第三期间中决定选定存储器单元的逻辑电平之后，V-UNSEL WLs、V-GSL以及V-SEL WL上的电压转态返回至一低电压电平(例如接地)。

图3A及图3B为具有一施加偏压配置的一选定NAND串行的简化电路图以及其偏压配置时序图，其中，在选定存储单元的两侧上的半导体本体区域是在位线设定期间耦接至一参考电压。具体言之，当在选定存储器单元的两侧上的存储器单元下方的半导体本体区域耦接至一参考电压时，这些半导体区域被预充电。这种参考电压可以是共源极线电压、位线电压，或在存储器单元阵列与对应的集成电路的内的源极电压的任何组合。

图3A所显示的电路图表示存储器单元的一选定NAND串行300。选定NAND串行300包括一选定存储器单元310，选定存储器单元的阈值电压是在偏压操作期间被决定。选定NAND串行300亦包括未选定的存储器单元312。选定NAND串行是被配置在一感测节点302与一参考节点304之间。在显示的实施例中，感测节点302为一位线。在一替代实施例中，共源极线可作为感测节点，而位线可作为参考节点。一串行选择开关306是耦接在NAND串行300与感测节点302之间。串行选择开关306被耦接至一串行选择线。一接地选择开关308是耦接在参考节点304与选定NAND串行300之间。接地选择开关308被耦接至一接地选择线。

图3B显示在一施加偏压配置期间的NAND串行的图3A元件的电压电平。施加偏压配置期间包括一第一期间、一第二期间以及一第三期间。第一期间是在t1与t2之间。第二期间是在t2与t3之间。第三期间是在t3之后。

V-UNSEL WLs上的电压电平的轨迹是以线314表示。V-GSL上的电压电平的轨迹是以线316表示。V-SEL SSL上的电压电平的轨迹是以线318表示。V-SEL WL上的电压电平的轨迹是以线320表示。V-BL上的电压电平的轨迹是以线322表示。V-CS上的电压电平的轨迹是以线324表示。

在第一期间，V-UNSEL WLs是于326转态至一V-PASS电压。在326转态之后的第一期间的剩余期间内，V-UNSEL WLs维持于V-PASS电压电平。在第一期间，V-GSL是于328转态至一V-GSL1电压。在328转态之后的第一期间的剩余期间内，V-GSL维持于V-GSL1电压电平。在整个第一期间内，V-BL及V-CS维持于一固定参考电压电平。具体言之，在整个第一期间内，V-BL可以是处于一低电压电平(例如接地)。再者，在第一期间，V-SEL WL是于330转态至一V1电压。V1可为使选定存储器单元的阈值电压可被决定的电压电平。所决定的阈值电压可以是包括高电压电平或低电压电平的任何电压电平。V-PASS可以是6V，而V1可以是3V或0V以下。

此外，在第一期间的一部分期间334内，V-SEL SSL是于332转态至V-SSL1电压。在部分期间334的期间内，V-SEL SSL为V-SSL1电压电平而V-BL维持于一低电压电平(例如接地)。在显示实施例中，V-SEL SSL可在第一期间于336转态回至一低电压电平(例如接地)。在一替代实施例(未显示)中，第一期间的剩余期间内，V-SEL SSL可在转态332后保持于V-SSL1；于第二期间的初期(在t2之后)，V-SEL SSL转态回至低电压电平，在V-BL于转态340处增加至设定电压之前。

在第二期间，在t2与t3之间，V-UNSEL WLs维持于V-PASS电压电平，V-GSL维持于V-GSL1电压电平，且V-SEL WL维持于V1电压电平。此外，在第二期间内，V-SEL SSL上的电压电平位于一低电压电平(例如接地)，V-BL是于转态340处增加至一设定电压。V-SEL SSL位于一低电压电平且V-BL于340处转态至设定电压，使得选定NAND串行300在转态340期间与感测节点302隔离。

在第三期间，在t3之后，V-SEL SSL上的电压是于342转态回至V-SSL1。因此，串行选择开关306导通，以能使选定NAND串行300耦接至感测节点302。V-BL依据选定存储单元是否处于一高或低阈值电压状态而改变。在第三期间，于第三期间的期间344内，V-SEL SSL转态至V-SSL1然后，于346处回至一低电压电平。第三期间的期间344(于其中V-SEL SSL转态至一V-SSL1电压电平)是长到足以导致选定存储器单元被感测。在V-BL上的电压被感测或V-SEL SSL上的电压是于344转态至一低电压电平之后，V-UNSEL WLs、V-GSL及V-SEL WL上的电压电平可被降至一低电压电平。

在第一期间，于332处使V-SEL SSL转态至V-SSL1，选定NAND串行的串行选择开关被导通。因此，NAND串行不仅耦接至具有V-CS的电压的参考节点304，而且耦接至具有V-BL的电压的感测节点302。V-BL可在第一期间被设定到一参考电平，以能使在选定存储器单元310与串行选择开关306之间的存储器单元耦接至一参考电压。此外，在选定存储器单元310与接地选择开关308之间的存储器单元被耦接至V-CS上的参考电压电平。因此，在第一期间，当V-UNSEL WLS于326转态至V-PASS且V-SEL WL于330转态至V1时，位于选定存储器单元310的两侧上的存储器单元312被耦接至一参考电压。因此，在选定存储器单元310的两侧上的存储器单元在第一期间并未维持浮接，以能限制因V-UNSEL WLs转态至V-PASS电压电平以及V-SEL WL转态至V1电压电平所导致的自感应电容提升。

图4为更进一步显示未选定的NAND串行偏压的偏压配置时序图，类似图3B。具体言之，在t1与t2之间的第一期间内、在t2与t3之间的第二期间内以及在t3之后的第三期间内，此时序图所显示的轨迹相同于图3B中相同的元件的电压电平的轨迹。图4亦显示一阵列的NAND串行中的未选定串行选择线上的电压电平V-UNSEL SSLs与选定NAND串行的通道的电压电平V-CHANNEL的轨迹。V-UNSEL SSLs的电压电平是以线400表示，而V-CHANNEL的电压电平是以线402表示。

在第一期间的一部分期间404，V-UNSEL SSLs是于406转态至V-SSL1电压。在第一期间的部分期间404之后，V-UNSEL SSLs是于408转态至V-SSL UNSEL1电压。于408的转态如所显示可发生在第一期间，或在第二期间的初期。于期间410内，V-UNSEL SSLs维持于V-SSL UNSEL1电压。这种期间410如所显示可延伸进入第三期间中，直到感测到选定存储单元之后为止。在期间410之后，在V-UNSEL SSLs是位于V-SSL UNSEL1电压，V-UNSEL SSLs可于412转态回至电压(例如接地)，此电压是于第一期间的初期，在406处转态之前的V-UNSEL SSLs电压。这种转态可以与V-SEL SSL于346的转态同时发生。

与V-SEL SSL于332的转态至V-SSL1一样，V-UNSEL SSLs于406转态至一V-SSL1电压，导致未选定的NAND串行的串行选择开关导通。因此，在整个第一期间内，未选定的NAND串行耦接至具有一电压V-BL的感测节点，其具有一固定参考电压。再者因为未选定的NAND串行的接地选择开关可被耦接至与选定NAND串行相同的接地选择线，所以V-GSL于328转态至V-GSL1电压，导致未选定的NAND串行的接地选择开关导通。因此，未选定的NAND串行变成耦接至参考节点。因为于406与328的转态的结果，未选定的NAND串行中的半导体本体区域的所有部分是在第一期间内耦接至一参考电压且未浮接。

V-SSL UNSEL1是用以导致未选定的NAND串行的串行选择开关能于期间410内维持断开。当决定选定存储器单元的阈值电压电平时，这有助于确保与选定NAND串行共同相同感测节点的未选定NAND串行不会耦接至感测节点。此外，V-SEL SSL于326的转态导致V-CHANNEL在第三期间增加至V-BL上的设定电压电平。基于选定存储单元的阈值电压电平，V-CHANNEL接着不是维持于设定电压电平就是减少。

图5为另一偏压配置时序图。时序图包括在t1与t2之间的第一期间、在t2与t3之间的第二期间以及在t3之后的第三期间。

V-UNSEL WLs上的电压电平的轨迹是以时序图中的线500表示。V-GSL上的电压电平的轨迹是以线502表示。V-SEL SSL上的电压电平的轨迹是以线504表示。V-UNSEL SSLs上的电压电平的轨迹是以线506表示。V-SEL WL上的电压电平的轨迹是以线508表示。V-BL的电压电平的轨迹是以线510表示。V-CHANNEL上的电压电平的轨迹是以线512表示。V-CS的电压电平的轨迹是以线514表示。

在第一期间，V-UNSEL WLs是于516转态至一V-PASS电压。于第一期间的剩余期间，整个第二期间且第三期间的开始中，V-UNSEL WLs维持于V-PASS电压电平。又在第一期间，V-GSL是于518转态至V-GSL1。于第一期间的剩余期间，整个第二期间且第三期间的开始中，V-GSL维持于V-GSL1。在第一与第二期间内，V-SEL SSL维持于一固定低电压电平。V-BL及V-CS两者在整个第一期间内维持于一固定低电压电平。

此外，在第一期间的一部分期间522内，V-SEL WL是于520转态至V-PASS。在此部分期间522之后，V-SEL WL是于524转态至V1。在部分期间522之后的第一期间的剩余期间及整个第二期间内，V-SEL WL维持于V1。V-UNSEL SSLs是于526转态至V-SSL UNSEL1。在转态526之后的第一期间的剩余期间及整个第二期间内，V-UNSEL SSLs维持于V-SSL UNSEL1。在第二期间，V-BL是于528转态至一设定电压，以能使选定存储器单元的阈值电压可在第三期间被决定。

在第三期间的部分期间532内，V-SEL SSL是于530转态至V-SSL1。于530的转态导致选定NAND串行变成耦接至感测节点。此外，于530的转态导致V-CHANNEL在第三期间增加至V-BL的设定电压电平。基于选定存储单元的阈值电压电平，V-CHANNEL接着不是维持于设定电压电平就是减少。第三期间的部分期间532长到足够以能使V-BL改变或并未改变，以响应于选定存储器单元中的数据逻辑电平。在第三期间的部分期间532之后，V-SEL SSL可于534转态回至一低电压电平。此外，在第三期间的部分期间532之后，V-UNSEL WLs及V-GSL可能全部于536及538转态回至一低电压电平，例如于第一期间的初期下的V-UNSEL WLs及V-GSL的电压电平。于第一期间的初期，V-UNSEL SSLs是于540从V-SSLUNSEL1转态回至V-UNSEL SSLs上的相同电压电平。转态540发生在第三期间的部分期间532之后。在V-BL依据储存于选定存储器单元中的数据的逻辑电平而反应后，V-SEL WL可于542转态回至一低电压电平。

V-SEL WL于520的转态至V-PASS，允许电流流经选定及未选定的NAND串行两者的整个半导体本体区域，选定及未选定的NAND串行共享相同的字线及共源极线并具有耦接至相同的接地选择线的接地选择开关。具体言之，在第一期间内，这是因为V-PASS是被施加至选定及未选定串行中的所有存储单元而发生。V-GSL于518的转态至V-GSL1电压会导通选定及未选定的NAND串行的接地选择开关。因此，共享选定字线的存储器单元的两侧上的存储器单元下方的选定及未选定的NAND串行的半导体本体区域是在第一期间耦接至一参考电压、电压V-CS。因此，在未选定及选定NAND串行中的存储器单元下方的半导体本体区域并非维持浮接，以能使自感应电容提升受限制。

图6为另一种偏压配置时序图。偏压配置时序图包括在t1与t2之间的第一期间、在t2与t3之间的第二期间，以及在t3之后的第三期间，其相同于以前说明的偏压配置时序图。

V-UNSEL WLs上的电压电平的轨迹是以时序图中的线600表示。V-GSL上的电压电平的轨迹是以线602表示。V-SEL SSL上的电压电平的轨迹是以线604表示。V-UNSEL SSLs上的电压电平的轨迹是以线606表示。V-SEL WL上的电压电平的轨迹是以线608表示。V-BL上的电压电平的轨迹是以线610表示。V-CHANNEL上的电压电平的轨迹是以线612表示。V-CS上的电压电平的轨迹是以线614表示。

与以前显示的偏压配置一样，V-UNSEL WLs是在第一期间转态至V-PASS，并维持于V-PASS电压电平到进入第三期间。又，V-GSL是在第一期间转态至V-GSL1，并维持于V-GSL1电压电平到进入感测期间。V-BL是在第二期间转态至设定电压电平，然后在V-SEL SSL在第三期间于616转态至V-SSL1之后，V-BL对应于储存于选定存储器单元中的数据的逻辑值而改变或并未改变。此外，V-SEL SSL于616的转态导致V-CHANNEL在第三期间增加至V-BL上的设定电压电平。基于选定存储单元的阈值电压电平，V-CHANNEL接着不是维持于设定电压电平就是减少。再者，于整个所显示的偏压配置时序，V-CS是被保持于一固定参考电压电平(例如接地)。

与图3B及图4所显示的偏压配置一样，于第一期间的一部分期间620内，V-SEL SSL是于618转态至V-SSL1。在第一期间的此部分期间620之后，V-SEL SSL是于622转态返回至一低电压电平。在V-BL转态至一设定电压电平之前，于622的转态可在第一期间或在第二期间发生。此外，在第一期间的一部分期间626，V-UNSEL SSLs是于624转态至V-SSL1。第一期间的部分期间626可以与在V-SEL SSL位于电压电平V-SSL1的第一期间的部分期间620相同。在第一期间的部分期间626之后，V-UNSELSSLs是于628转态至一V-SSL UNSEL1电压。在V-BL转态至一设定电压之前，于628的转态可发生在第二期间。V-UNSEL SSLs是在进入第三期间中被维持于V-SSL UNSEL1电压电平，直到决定选定存储器单元的阈值电压电平后为止。

与显示于图5中的偏压配置一样，于第一期间的一部分期间632，V-SEL WL是于630转态至V-PASS电压电平。在第一期间的部分期间632之后，V-PASS是于634转态至V1。在位线被转态至一设定电压之前，转态634可发生在第二期间。V-SEL在进入第三期间中维持于V1电压电平，直到决定选定存储器单元的逻辑值后为止。

V-SEL SSL及V-UNSEL SSLs于转态618及624处转态至V-SSL1，导致选定及未选定串行的串行选择开关被导通，以能使选定及未选定串行是在第一期间的部分期间620及626内耦接至感测节点。此外，选定及未选定的NAND串行是在第一期间经由V-GSL的转态至V-GSL1电压而耦接至具有一V-CS电压的共源极线，以能使选定及未选定串行的接地选择开关被导通。再者，V-UNSEL WLs及V-SEL WL转态至V-PASS电压可允许电流流经选定及未选定的NAND串行中的所有存储器单元。因此，在耦接至选定字线的存储器单元的两侧上的选定及未选定串行中的存储器单元之下的半导体本体区域被耦接至一参考电压且并未维持浮接。

图7为另一种替代偏压配置时序图。显示于图7中的偏压配置时序图是类似图3B及图4所显示的偏压配置时序图，以能达到如在关于图3B及图4的附属说明中所说明的相同益处。然而，如图7所示，于第一期间的初期，V-GSL及V-SEL SSL是于700及702而从V-GSL1及V-SSL1的电压转态至低于V-GSL及V-SEL SSL上的电压的电压。这种低电压电平确保即使当开关的阈值电压电平小于0V时，串行选择及接地选择的开关仍是断开的。在700及702之后的V-GSL及V-SEL SSL上的低电压可在t3之后被维持持续第三期间的一部分期间704。在点700及702之后的V-GSL及V-SEL SSL的一例子电压电平可以是-3V。再者，显示于图7中的在第三期间的相同的偏压配置亦可被施加至显示于图5及图6中的偏压配置时序图。

图8为另一种偏压配置时序图。显示于图8中的偏压配置时序图是类似显示于图3B及图4中的偏压配置时序图。此外，在t3之后，在第三期间被施加的偏压配置，对于V-GSL与V-SEL SSL，其是相同于图7。然而，在显示于图8中的偏压机制之下，于第一期间的初期，亦即于时间t1，V-UNSEL SSLs于800转态至小于V-UNSEL SSLs上的电压的电压电平。与图7所显示的偏压配置一样，即使当串行选择开关具有一小于0V的阈值电压电平时，转态至这个电压仍确保未选定串行的串行选择开关是断开的。于第三期间的一部分802，低电压电平是被维持在V-UNSEL SSLs。V-UNSEL SSLs于800所转态至的电压的一例子电压电平可以是-3V。再者，显示于图8中的在第三期间的相同的偏压配置亦可被施加至显示于图5及图6中的偏压配置时序图。

图9为一3D NAND存储器阵列构造之例，此3D NAND存储器阵列构造具有平行于半导体材料条的纵向取向的连续高金属层的串行选择线、平行于字线的横向方位的串行选择线以及平行于半导体材料条的纵向取向的位线。当半导体材料条全部耦接至相同的字线时，在偏压机制之下，会出现半导体材料条所形成的NAND串行的自感应电容提升问题。显示于图3至图8中的各种偏压机制可以在图9所显示的3D NAND存储器阵列构造的存储器单元执行一操作中被施加，以能使在此阵列的多重NAND串行的存储器单元之下的半导体本体区域耦接至一参考电压且不维持浮接。

多层阵列是形成于一绝缘层上，并包括形状符合于多个脊形叠层(ridge-shaped stack)的多条字线925-1、...、925-n-1、925-n，其作为字线WLn、WLn-1、...WL1。这些脊形叠层包括半导体条912、913、914、915。相同平面中的半导体条是通过阶梯构造而电性耦接在一起。

阶梯构造912A、913A、914A、915A终结半导体条，例如半导体条912、913、914、915。如所显示，这些阶梯构造912A、913A、914A、915A被电性连接至不同的位线以供连接至译码电路，用以选择在此阵列内的平面。这些阶梯构造912A、913A、914A、915A可以于界定多个脊形叠层的同时被图案化。

阶梯构造902B、903B、904B、905B终止于半导体条，例如半导体条902、903、904、905。如所显示，这些阶梯构造902B、903B、904B、905B被电性连接至不同的位线以连接至译码电路，用以选择在此阵列之内的平面。于界定多个脊形叠层的同时，这些阶梯构造902B、903B、904B、905B可以被图案化。

任何既定叠层的半导体条被耦接至阶梯构造912A、913A、914A、915A或阶梯构造902B、903B、904B、905B，但非耦接至两者。一叠半导体条具有位线端至源极线端方位或源极线端至位线端方位的两个相反方位的其中一个。举例而言，此叠层的半导体条912、913、914、915具有位线端至源极线端方位；而此叠层的半导体条902、903、904、905具有源极线端至位线端方位。

此叠层的半导体条912、913、914、915的一端终止于阶梯构造912A、913A、914A、915A，通过SSL栅极构造919、GSL926、字线925-1WL至925-N WL、GSL927，其另一端终止于源极线928。此叠层的半导体条912、913、914、915并未到达阶梯构造902B、903B、904B、905B。

此叠层的半导体条902、903、904、905的一端终止于阶梯构造902B、903B、904B、905B，通过SSL栅极构造909、GSL927、字线925-N WL至925-1WL、GSL926，，其另一端终止于一源极线(被图的其他部分所遮蔽)。此叠层的半导体条902、903、904、905并未到达阶梯构造912A、913A、914A、915A。

存储器材料层使字线925-1至925-n与半导体条912-915及902-905分离。接地选择线GSL926及GSL927是与多个脊形叠层的形状相符，类似于字线。

每个叠层的半导体条的一端终止于阶梯构造，其另一端终止于源极线。举例而言，此叠层的半导体条912、913、914、915的一端终止于阶梯构造912A、913A、914A、915A，其另一端终止于源极线928。于此图的近端，每隔一个叠层的半导体条是终止于阶梯构造902B、903B、904B、905B；且每隔一个叠层的半导体条是终止于分离源极线。于此图的远程，每隔一个叠层的半导体条是终止于阶梯构造912A、913A、914A、915A；以及每隔一个叠层的半导体条的终止于分离源极线。

位线及串行选择线是形成于金属层ML1、ML2及ML3。

晶体管是形成于阶梯构造912A、913A、914A与字线925-1之间。在这些晶体管中，半导体条(例如913)作为此装置的通道区。SSL栅极构造(例如919、909)是在界定字线925-1至925-n的相同步骤期间被图案化。硅化物层可沿着字线的上表面、接地选择线并遍与栅极构造。作为一存储器元件的介电材料可作为晶体管的栅极介电材料。这些晶体管作为耦接至译码电路的串行选择栅极，用于选择此阵列中的特定脊形叠层。

一第一金属层ML1包括平行于半导体材料条的纵向取向的多条串行选择线。这些ML1串行选择线是通过短通道而连接至不同的SSL栅极构造(例如909、919)。一第二金属层ML2包括平行于字线的横向方位的多条串行选择线。这些ML2串行选择线是通过短通道而连接至不同的ML1串行选择线。在组合时，这些ML1串行选择线与ML2串行选择线允许一串行选择线信号选择一特定叠层的半导体条。

第一金属层ML1亦包括两条源极线，其平行于字线的横向方位。这种源极线可作为参考节点，以能在此阵列中存在有多个参考节点。

不同的位线被电性连接至不同阶的阶梯构造912A、913A、914A、915A以及902B、903B、904B、905B。这种位线可作为3D阵列的NAND串行中的多个感测节点。这些位线允许一位线信号选择一特定水平平面的半导体条。

因为一条特定字线允许一条字线选择一特定列平面的存储器单元，所以字线信号、位线信号以及串行选择线信号的三重组合是足以从3D阵列的存储器单元选择一特定存储器单元。

图10为一存储器阵列的一部分的示意图，其显示图9所显示的3DNAND存储器阵列构造的一区块的存储器单元的三层存储器单元。为清楚的目的起见，图10省略显示于图9中的NAND串行的交插构造。包括字线WLn-1、WLn、WLn+1的多条字线沿着一方向平行延伸。字线是与列译码器1000电性连通。字线被连接至串联被配置成NAND串行的存储器单元的栅极。字线WLn是代表多条字线。字线WLn是垂直地连接至位于字线WLn之下的各层中的存储器单元的栅极。

多条局部位线是沿着行被配置以在存储器阵列中的各层形成一叠NAND串行。此阵列包括位于第三层上的局部位线BL1002、位于第二层上的局部位线BL1004以及位于第一层上的局部位线BL1006。这种位线可在针对相对应的NAND串行中的存储器单元执行的操作期间作为感测节点。存储器单元具有在相对应的字线与相对应的局部位线之间的介电电荷捕捉结构。于此图例中，为简化之便，在一NAND串行中有三个存储器单元。举例而言，通过局部位线BL1002而在第三层上形成的一NAND串行包括存储器单元1008、1010以及1012。在一典型实施例中，一NAND串行可包括16、32或更多存储器单元。

包括串行选择线SSLn-1、SSln、SSln+1的多条串行选择线是与群组译码器1016(其可能是列译码器1000的一部分)电性连通，其选择一群组的串行。串行选择线被连接至配置于存储器单元NAND串行的第一端的串行选择晶体管的栅极。每一条串行选择线是垂直地连接至各层的一行串行选择晶体管的栅极。举例而言，串行选择线SSLn+1被连接至在三层中的串行选择晶体管1018、1020及1022的栅极。

位于某一层上的局部位线是通过对应的串行选择晶体管而选择性地耦接至此层上的一延伸部。举例而言，第三层上的局部位线是通过在同一层中的对应的串行选择晶体管而选择性地耦接至延伸部1024。同样地，第二层上的局部位线是选择性地耦接至延伸部1026，而第一层上的局部位线是选择性地耦接至延伸部1028。

每一个层上的延伸部包括一对应的接触焊垫，以与耦接至一对应的全局位线的一垂直连接器接触。举例而言，在第三层中的延伸部1024是经由接触焊垫1030及垂直连接器1032而耦接至一全局位线GBLn-1。第二层上的延伸部1026是经由接触焊垫1036及垂直连接器1038耦接至一全局位线GBLn。第一层上的延伸部1028是经由接触焊垫1040及垂直连接器1042耦接至一全局位线GBLn+1。

全局位线GBLn-1、GBLn及GBLn+1被耦接至此阵列中的额外区块(未显示)并延伸至页面缓冲器1034。依此方式，建立一3D译码网络，于其中一页的选定存储器单元是通过使用一条字线，所有或某些位线以及一条串行选择线而被存取。

区块选择晶体管是被配置于NAND串行的第二端。区块选择晶体管可具有与形成NAND串行的存储器单元相同的栅极介电构造。区块选择晶体管1044是被配置于通过存储器单元1008、1010以及1012而形成的NAND串行的第二端。一接地选择线GSL被连接至区块选择晶体管的栅极。接地选择线GSL是与列译码器1000电性连通，用以在操作期间接收偏压。这种操作可包括各种偏压配置及定时机制，其避免如于此说明的自感应升压。

区块选择晶体管是用于选择性将区块中的所有NAND串行的第二端耦接至位于一共源极线CSL上的参考电压。共源极线CSL在操作期间接收来自偏压电路(未显示)的偏压。CSL可在相对应的NAND串行中的存储器单元执行的操作期间作为参考节点。在某些操作中，CSL是被偏压至一参考电压(其高于一条耦接至一NAND串行的相反侧的位线的电压)，而非接地或靠近接地的传统的″源极″角色。

说明于本发明说明书中的各种偏压配置可被施加至多个叠层的NAND串行的存储器阵列的部分，其是概要显示在图10中。具体言之，于一实施例中，在决定存储器单元1010(通过局部位线1002而形成的NAND串行的一部分)的阈值电压电平中，SSLn+1上的电压被转态至V-SSL1，于一第一偏压期间的一部分期间。这可使串行选择晶体管1022导通，以能使通过局部位线1002而形成的NAND串行直接耦接至GBLn-1。GBLn-1被设定于一参考电压(例如接地)，于SSLn+1位于V-SSL1的第一偏压期间的部分期间。再者，在这种第一期间，GSL上的电压转态至V-GSL1，以能使区块选择晶体管1044导通，以使通过局部位线1002而形成的NAND串行直接耦接至CSL。因此，在选定存储器单元1010的两侧之下的半导体本体区域被耦接至一参考电压，从而没有维持浮接，如与各式各样说明的实施例相符。

通过局部位线1004及1006而形成的NAND串行两者是经由耦接至与区块选择晶体管1044相同的GSL的区块选择晶体管而耦接至相同的CSL。此外，这种NAND串行是经由串行选择晶体管1018及1020而耦接至相同的SSLn+1。因此，通过局部位线1004及1006而形成的NAND串行中的半导体本体区域又耦接至一参考电压且没有维持浮接。

此外，在第一偏压期间的一部分期间，SSLn及SSLn-1的电压可转态至V-SSL1，而GBLn及GBLn-1维持于一参考电压(例如接地)。因此，此些叠层的NAND串行(其经由耦接至GSL的具有栅极的区块选择晶体管而耦接至SSLn及SSLn-1线两者以及CSL)的所有未选定的NAND串行中的半导体本体区域被耦接至一参考电压且没有维持浮接。

在另一种实施例中，在决定存储器单元1010的阈值电压电平中，WLn上的电压转态至V-PASS，于第一偏压期间的一部分期间内，如显示于图5。此外，WLn-1及WLn+1上的电压亦在第一期间转态至V-PASS。GSL上的电压转态至V-GSL1，以能使所显示的NAND串行的区块选择晶体管被导通。因此，所显示的NAND串行(包括通过局部位线1002而形成的NAND串行)被直接耦接至CSL。因此，在NAND串行中的选定存储器单元1010的两侧上的存储器单元之下的部分半导体本体区域被全部耦接至存在于CSL上的参考电压。此外，当所显示的NAND串行被耦接至相同的字线且这种NAND串行的区块选择晶体管被耦接至相同的GSL时，这种偏压配置导致剩下的未选定的NAND串行的半导体本体区域被耦接至一参考电压且没有维持浮接。

在另一种实施例中，可以结合以前讨论的偏压配置。透过这种组合，在决定存储器单元1010的阈值电压电平时，于第一偏压期间的一部分期间内，WLn上的电压转态至V-PASS。又，于第一偏压期间的另一个部分的期间内，SSLn+1上的电压转态至V-SSL1，藉以导致串行选择晶体管1022导通。因此，通过局部位线1002而形成的NAND串行被直接耦接至GBLn-1。WLn转态至V-PASS的期间与SSLn+1的电压转态至V-SSL1的期间可以是不同、相同或重叠的。于第一期间的一部分期间，SSLn+1上的电压转态至V-SSL1而GBLn-1上的电压被设定于一参考电压(例如接地)。因为SSLn+1上的电压的转态至V-SSL1以及WLn上的电压的转态至V-PASS的结果，在通过局部位线1006而形成的在NAND串行中的选定存储器单元的两侧上的存储器单元之下的半导体本体区域被耦接至一参考电压且没有维持浮接。此外，于一第一期间的一部分期间，耦接至多个具有未选定的NAND串行的叠层的NAND串行的SSLn-1及SSLn上的电压可转态至V-SSL1，以能使在这种未选定的NAND串行中的半导体本体区域耦接至一参考电压，而使未选定的字线上的电压转态至V-PASS。

图11为图9所显示的3D NAND存储器阵列构造的一层存储器单元的部分交插串行组态的简化电路图。因为交插串行的耦接相同的字线，所以自感应电容提升的问题会影响交插串行。说明于本申请案中的各种偏压配置及对应的定时机制可被应用至图11中的电路图所显示的此电平的存储器单元的部分。交插串行组态是由邻接于串行1100的串行1102及1104所建立，串行1102及1104所耦接的位线焊垫不同于串行1100所耦接的位线焊垫。位线焊垫可作为感测节点或参考节点。具体言之，串行1102及1104被耦接至BL PAD-ODD，而串行1100被耦接至BL PAD-EVEN。耦接至其中一个相对应的位线焊垫的所有串行在此3D阵列中形成一页的存储器单元。串行是经由串行选择开关1106、1108、1110及1112而耦接至对应的位线焊垫。串行选择开关1106、1108、1110及1112被耦接至对应的串行选择线SSL(0)、SSL(1)、SSL(2)及SSL(3)。经由这种串行选择开关，交插串行组态中的每个NAND串行可个别地被选择并具有针对其执行的操作。

耦接至相同位线焊垫的串行是经由每个NAND串行的对应的接地选择开关而耦接至一共源极线。每个NAND串行的相对应的接地选择开关被耦接至一接地选择线。举例而言，耦接至BL PAD-ODD的串行1102及1104是经由接地选择开关1114及1116而耦接至CSL-O。接地选择开关被耦接至GSL-O，以在操作期间使一电压可被施加至GSL-O，以能使接地选择开关1114及1116导通，而使NAND串行1102及1104直接耦接至CSL-O。

在阵列的此层的所示部分的NAND串行的存储器单元被耦接至字线WL(0)-WL(N-1)，以使多列的存储器单元从NAND串行被建立在此阵列之内。具体言之，邻近NAND串行中的邻近存储器单元共享相同的字线。举例而言，NAND串行1100中的存储器单元1118共享与在邻近NAND串行1102及1104中的存储器单元1120及1122相同的字线WL(i+1)。

因为多重NAND串行共享3D组态中的字线、位线焊垫以及共源极线，所以透过偏压配置所观察到的问题亦会发生于未选定的NAND串行中，未选定的NAND串行被耦接至与选定NAND串行相同的字线、位线焊垫以及共源极线。如此，将发生由使未选定的NAND串行中的半导体本体区域浮接所导致的自感应电容提升。这种升压会导致不必要的电荷隧穿进入一未选定的NAND串行的存储器单元中。

说明于本发明说明书中的偏压配置可被应用至图11中的不同叠层串行层的邻近交插NAND串行的存储器阵列。具体言之，在决定NAND串行1104的存储器单元1120中的阈值电压电平，于偏压配置的一第一期间的一部分期间内，SSL(3)上的电压可转态至V-SSL1，以使串行选择开关1112被导通且使NAND串行1104直接耦接至BL PAD-ODD。在SSL(3)的电压转态的第一期间的这种部分期间内，BL PAD-ODD被设定于一参考电压。此外，在第一期间，GSL-O上的电压转态至GSL1，以能使对应的NAND串行1102及1104的接地选择开关1114及1116被导通。如此，NAND串行1102及1104被直接耦接至CSL-O。因此，在NAND串行1104中的存储器单元1120的两侧上的存储器单元之下的半导体本体区域被耦接至一参考电压且没有维持浮接。

于第一期间的一部分期间，未选定的NAND串行1102的未选定串行线SSL(1)上的电压可转态至V-SSL1。因此，在第一期间的这种部分期间内，串行选择开关1110被导通，而未选定的NAND串行被直接耦接至BLPAD-ODD。未选定的NAND串行1102的接地选择开关1116被耦接至与选定NAND串行1104的接地选择开关1114相同的GSL-O，且因此在接地选择开关1114被导通时，其亦导通。因此，在未选定的NAND串行1102中的存储器单元之下的部分半导体本体区域被耦接至一参考电压且没有维持浮接。

在一替代实施例中，耦接至存储器单元1120的WL(i+1)上的电压可在第一期间的一部分期间转态至V-PASS。如此，电流可流动遍及选定NAND串行1104的半导体本体区域。当电流可流经选定NAND串行1104的半导体本体区域时，以及当GSL-O上的电压转态至V-GSL1时，选定NAND串行1104中的存储器单元的半导体本体区域的所有部分被耦接至CSL-O上的参考电压且没有维持浮接。此外，因为未选定的NAND串行1102被耦接至相同的字线并具有一接地选择开关1116(其耦接至与选定NAND串行1104相同的GSL-O)，所以这种偏压配置导致未选定的NAND串行1102的整个半导体本体区域被耦接至一参考电压，从而没有维持浮接。

在一替代实施例中，可结合上述偏压配置。具体言之，于第一期间的一部分期间，耦接至选定存储器单元的字线上的电压可转态至一V-PASS电压电平，且于第一期间的一部分期间，SSL(1)及SSL(3)上的电压可个别地或两者都转态至V-SSL1，以能使选定及未选定的NAND串行两者的半导体本体区域的所有部分耦接至BL PAD-EVEN或BL PAD-ODD之一，以耦接至一参考电压且没有维持浮接。

此外，上述偏压机制可被应用至耦接至BL PAD的NAND串行，此BL PAD并非是在交插构造中耦接选定NAND串行的BL PAD。

图12为图9所显示的3D NAND存储器阵列构造的布局视图。

在图12的布局视图中，这些叠层的半导体条是显示为具有点划线边缘的垂直条。邻近叠层的半导体条在相反方向间交替，位线端至源极线端的方向以及源极线端至位线端的方向。每隔一个叠层的半导体条从位于顶端的位线构造走向位于底部的源极线。每隔一个叠层的半导体条从位于顶端的源极线走向位于底部的位线构造。

覆盖于这些叠层的半导体条上的是水平字线与水平接地选择线GSL(偶数)及GSL(奇数)。又覆盖于这些叠层的半导体条上的是SSL栅极构造。SSL栅极构造覆盖在位于半导体条的顶端的每隔一个叠层的半导体条上面，并覆盖在位于半导体条的底端的每隔一个叠层的半导体条上面。在任一情况下，SSL栅极构造控制在任何叠层的半导体条与叠层的对应的位线接触构造之间的电性连接。

所显示的字线编号(从图的上端前进至图的底部从1递增至N)应用至偶数存储器页面。对奇数存储器页面而言，字线编号从图的上端前进至图的底部从N递减至1。

覆盖于字线、接地选择线以及SSL栅极构造上的是垂直走向的ML1SSL串行选择线。覆盖于ML1SSL串行选择线上的是水平走向的ML2SSL串行选择线。虽然为便于观看此构造，ML2SSL串行选择线是显示为终结于对应的ML1SSL串行选择线，但ML2SSL串行选择线可能水平地走向更长。ML2SSL串行选择线传送来自译码器的信号，且ML1SSL串行选择线将这些译码器信号耦接至特定的SSL栅极构造以选择特定叠层的半导体条。

又覆盖于ML1SSL串行选择线上的是偶数及奇数源极线。

又，覆盖于ML2SSL串行选择线上的是ML3位线(未显示)，其于顶端与底部连接至阶梯状接触构造。经由这些阶梯状接触构造，位线选择特定平面的半导体条。

图13的布局视图显示依据实施例的一偏压配置。特定位线(因而电连接至不同平面的半导体条)是被偏压于Vcc(抑制)或0V。选定叠层的半导体条的SSL是位于Vcc，且所有其他SSL’s是0V。对″奇数″叠层中的这个半导体条而言，当GSL(偶数)为Vcc，其导通以允许位线偏压通过，而当GSL(奇数)为0V，其不导通以切断源极线(奇数)。当源极线(偶数)为Vcc，其自我升压以避免扰乱邻近偶数页面。除了经历ISPP至20V的选定字线以外，字线是位于Vpass电压。

所显示的存储器单元是向上及向下被重复，藉以共享相同位线。这些重复的单元具有同时施加至它们的相同的偏压配置，一般是与所显示的存储器单元的平面相同的平面。

如果以其他方式选择″偶数″叠层中的半导体条，则切换奇数及偶数信号。

图14的布局视图显示依据另一种实施例的一偏压配置的一例子。特定位线(因而电连接至不同平面的半导体条)是位于一偏压，例如预充电至1V。选定叠层的半导体条的SSL是位于Vcc，而所有其他SSL’s为0V。关于被选择的″奇数″叠层的这个半导体条，GSL(偶数)是于Vcc时导通，以允许位线偏压通过，且GSL(奇数)是于Vcc时导通，以连接源极线(奇数)。源极线(偶数)及源极线(奇数)两者于0V时不导通。除了位于Vref的选定字线以外，字线是位于Vpass电压。

所显示的存储器单元是向上及向下被重复，藉以共享相同位线。这些重复的单元亦具有同时施加至它们的相同偏压配置。

图15的布局视图显示依据另一种实施例的一偏压配置的一例子。源极线(偶数及奇数)是位于+13V。位线(因而电连接至不同平面的半导体条)是浮接的且被升压至13V。字线全部位于0V。所有SSL，以及偶数及奇数GSL两者是位于一中间电压(例如6V)以避免不必要的电荷隧穿。

所显示的存储器单元是向上及向下被重复，藉以共享相同位线。

图16的布局视图显示依据另一种实施例的一偏压配置的一例子。字线全部位于-13V，且源极线是浮接的。

图17为显示耦接至一NAND串行的位线设定及感测电路的一例子的电路示意图。图17的电路是只被提供作为例子以显示位线设定操作。从这个例子中，可了解到，在设定期间，要让选定串行与位线隔离。选定存储器单元1200为通过一特定电平的阵列中的局部位线BL1210而形成的一NAND串行的一部分。NAND串行又包括存储器单元1202及存储器单元1204。串行选择晶体管1212选择性地将位线1210经由接触焊垫1214及垂直连接器1216耦接至全局位线1220。串行选择晶体管1212的栅极被连接至串行选择线SSL1218。

区块选择晶体管1206选择性地将NAND串行的第二端耦接至共源极线CSL1208。

全局位线1220是通过行译码器电路(未显示)而经由全局位线1220的一页面缓冲电路耦接至感测电路1230。信号BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN是由电压源与控制逻辑所提供，电压源与控制逻辑用于依据于此所说明的各种偏压配置及定时机制控制包括一第一期间、一第二期间及一第三期间的操作时序及性能。一存储单元位置译码器是用于提供存储单元位置信息，以基于一特定电平或此阵列的其他区段或段中的选定存储单元的位置，用于产生如下所述的VBOOST信号与BLCLAMP信号。在某些实施例中，存储单元位置译码器为与用于一3D阵列的平面译码相同的电路。

箝位晶体管M1被耦接在全局位线1220与数据线DLIB之间。信号BLCLAMP被连接至箝位晶体管M1的栅极。

预充电晶体管M2具有一连接至数据线DLIB的第一接点、一耦接至位线功率信号BLPWR的第二接点，以及一耦接至信号BLPRECHG的栅极。可控制电压源1252施加BLPWR信号，其取决于控制顺序的电压电平及时序。控制电路1253施加BLPRECHG信号，其取决于控制顺序的电压电平及时序。

一致能晶体管M3是被配置在数据线DLIB及闩锁式感测放大电路1240之间。控制信号PBEN被连接至致能晶体管M3的栅极。控制逻辑1254施加PBEN信号，其取决于控制顺序的电压电平及时序。

图18为依据具有一NAND存储器阵列1302(具有如于此所说明的变化操作逻辑)的本发明实施例的采用存储器单元及偏压电路的一集成电路存储器1300的方块图。在某些实施例中，NAND存储器阵列1302可包括配置在多重NAND串行中的多重电平的存储单元。一列译码器1304被耦接至多条沿着NAND存储器阵列1302中的列配置的字线1306。方块1308中的行译码器被耦接至一组页面缓冲器1310，于此例子是经由数据总线1312。全局位线1314被耦接至沿着NAND存储器阵列1302中的行配置的局部位线(未显示)。地址是在总线1316上被提供至行译码器(方块1308)及列译码器(方块1304)。数据是经由数据输入线1318从集成电路上的其他电路1320(包括譬如输入/输出端)被提供，例如一通用处理器或特殊用途应用电路，或提供被NAND存储器阵列1302所支持的系统单芯片功能性的模块的组合。数据是经由线1318被提供至输入/输出端口或至集成电路存储器1300内部或外部的其他数据目标。

譬如实施为状态机器的一控制器1322提供信号，以控制经由方块1324的电压源所产生或提供的偏压配置电源电压的施加，以执行于此所说明的各种操作。这些操作如于此所说明的限制电容式升压。控制器可通过使用如已知技艺已知的特殊用途逻辑电路而被实施。在替代实施例中，控制器包括一通用处理器，其可能在相同的集成电路(其执行一计算机程序以控制装置的操作)上被实施。在又其他实施例中，一特殊用途逻辑电路及一通用处理器的组合可能利用来实施控制器。

图19为显示在执行于此所说明的操作中由控制器所执行的逻辑的流程图。此逻辑包括使存储器单元的选定串行中的未选定的字线的V-UNSELWLs1400转态至一V-PASS电压电平。于步骤1402，耦接至存储器单元的选定串行中的选定存储器单元的字线的V-SEL WL转态至一V1电压电平。于步骤1404，串行中的存储器单元的半导体本体区域(其是位于耦接至SEL WL的串行中的存储器单元的两侧上)被耦接至一参考电压。本领域技术人员可明白步骤1400、1402及1404可交替地或彼此同时执行。于步骤1406，在选定及未选定的NAND串行两者中的存储器单元的半导体本体区域(位于耦接至选定字线的存储器单元的两侧上)被预充电，以能限制在这些串行的存储器单元之内的自感应电容提升。

于步骤1408，当成存储器单元选定串行的感测节点的位线被设定来感测。这种位线的充电时，选定串行的串行选择开关是断开的，以便限制噪声的传入选定串行。于步骤1410，选定串行的串行选择开关被导通，以能使选定串行耦接至位线。于步骤1412，感测节点上的电压是被感测以决定存储器单元的选定串行的选定存储单元的逻辑状态。

虽然本发明是参考上面详述的较佳实施例及例子被揭露，但吾人应理解到这些例子是意图呈现例示而非以限制的意义。吾人考虑到熟习本项技艺者将轻易想起修改及组合，其修改及组合将落在本发明的精神以及随附权利要求范围之内。

Claims (24)

1.一种存储器，包括：

多个感测节点及多个参考节点；

多个存储器单元串行，各串行被配置为将该多个感测节点及该多个参考节点中的一对应感测节点及一对应参考节点相连接，并包括一串行选择开关，用于选择性地连接该串行至该相对应感测节点，以及一接地选择开关，用于选择性地连接该串行至该相对应参考节点；

多条字线、至少一串行选择线以及一接地选择线，该多条字线中的字线耦接至该多个串行中的对应存储器单元，该至少一串行选择线耦接至该多个串行中的对应串行选择开关，且该接地选择线耦接至该多个串行中的对应接地选择开关；以及

逻辑及电路，耦接至该多条字线，以施加一偏压配置，偏压配置包括：

一第一期间，其中一第一电压被设定在一选定字线上，高于该第一电压的一第二电压被设定在该多条字线中的未选定字线上，以及位于该选定串行中的该选定存储器单元的两侧上的多个存储器单元的该半导体本体被耦接至一参考电压；

一第二期间，其中该选定串行的该串行选择开关被断开，且多个位线电压被设定至一选定串行的该感测节点；以及

一第三期间，其中该选定串行的该串行选择开关被导通，且如果其阈值低于该第一电压的话，则电流在该选定存储器单元中流动。

2.根据权利要求1所述的存储器，其中该偏压配置更包括：

在该第一期间及该第二期间，将一第一参考电压设定在对应于该选定串行的该参考节点上；

至少在该第一期间的一期间的一第一部分期间，将一第二参考电压设定在对应于该选定串行的该感测节点上，并在该第二期间导致该位线电压转态至一设定电压；以及

将一串行选择电压设定在该选定串行的一串行选择线上，以使该选定串行的该串行选择开关是在该第二期间被断开而在该第一期间的一期间的该第一部分期间被导通。

3.根据权利要求1所述的存储器，其中该偏压配置更包括在该第一期间的一期间的至少一部分期间将该选定字线设定至一初始电压，以及在至少该第三期间将该选定字线设定至该第一电压，该选定字线上的该初始电压被设定为高于该存储器的一最高阈值状态的多个存储器单元的阈值。

4.根据权利要求2所述的存储器，其中该偏压配置更包括在该第一期间的一期间的至少一第二部分期间将该选定字线设定至一初始电压，以及在至少该第三期间将该选定字线设定至该第一电压，该选定字线上的该初始电压被设定为高于该存储器的一最高阈值状态的多个存储器单元的阈值。

5.根据权利要求2所述的存储器，其中该偏压配置更包括在多个未选定串行的对应的串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应的串行选择开关是在该第一期间的至少该第一部分期间被导通，而在该第二期间断开。

6.根据权利要求3所述的存储器，其中该偏压配置更包括在多个未选定串行的对应的串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应的串行选择开关是在该第二期间、该第一期间的至少该部分以及该第三期间的至少一部分期间断开。

7.根据权利要求4所述的存储器，其中该偏压配置更包括多个未选定串行的对应的串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应的串行选择开关是在该第一期间的一期间的至少该第一部分期间被导通，而在该第二期间断开。

8.根据权利要求2所述的存储器，其中该偏压配置更包括将一开关开路电压设定在接地选择线上以及设定至耦接至该选定串行的该对应的串行选择晶体管的该至少一条串行选择线上，该开关开路电压在该第三期间的一部分期间被施加，以使该选定串行的该串行选择开关及该多个串行的该多个对应的接地选择开关是在该第三期间的该部分期间断开，该开关开路电压是在该第三期间被施加。

9.根据权利要求8所述的存储器，其中该偏压配置更包括在该第三期间的一期间的该部分期间将该开关开路电压设定在耦接至多个未选定串行的对应串行选择开关的多条串行选择线，以使该多个未选定串行的该多个对应串行选择开关是在该感测期间的该部分期间被导通，该开关开路电压是在该感测期间被施加。

10.根据权利要求1所述的存储器，其中该多串行存储器单元被配置成为在一3D阵列中的多个NAND串行。

11.一种对多个存储器单元串行中的一存储器单元施加偏压的方法，包括：

在一第一期间，设定一第一电压在多条字线中的一选定字线上，设定一通过电压在该多条字线中的多个未选定字线上，并将位于一选定串行的一选定存储器单元的两侧上的多个存储器单元的该半导体本体耦合至一参考电压；

在一第二期间，设定位于一感测节点的一位线电压，并断开该选定串行的一对应的串行选择开关；以及

在一第三期间，导通该选定串行的该对应的串行选择开关，以能使电流通过该选定存储器单元而进入该感测节点中，如果该选定存储器单元的该阈值低于该第一电压的话。

12.根据权利要求11所述的方法，更包括：

在该第一期间及该第二期间，将一第一参考电压设定在对应于该选定串行的一参考节点上；

至少在该第一期间的一期间的一第一部分期间，将一第二参考电压设定在对应于该选定串行的该感测节点上，并在该第二期间导致该位线电压转态至一设定电压；以及

将一串行选择电压设定在该选定串行的一串行选择线上，以使该选定串行的该串行选择开关是在该第二期间断开，而在该第一期间的该第一部分期间被导通。

13.根据权利要求11所述的方法，更包括在该第一期间的一期间的至少一部分期间将该选定字线设定至一初始电压，以及在至少该第三期间将该选定字线设定至该第一电压，该选定字线上的该初始电压被设定为高于该存储器的一最高阈值状态的多个存储器单元的阈值。

14.根据权利要求12所述的方法，更包括：

在该第一期间的一期间的至少一第二部分期间将该选定字线设定至一初始电压，以及在至少该第三期间将该选定字线设定至该第一电压，该选定字线上的该初始电压被设定为高于该存储器的一最高阈值状态的多个存储器单元的阈值。

15.根据权利要求12所述的方法，更包括：

在多个未选定串行的对应的串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应的串行选择开关是在该第一期间的至少该第一部分期间被导通，而在该第二期间断开。

16.根据权利要求13所述的方法，更包括在多个未选定串行的对应串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应串行选择开关是断开于该第二期间内、该第一期间的至少一部份期间内与该第三期间的至少一部份期间内。

17.根据权利要求14所述的方法，更包括在多个未选定串行的对应串行选择开关上设定一未选定串行选择电压，以使该多个未选定串行的该多个对应串行选择开关是在在该第一期间的至少该第一部分期间被导通，而在该第二期间断开。

18.根据权利要求12所述的方法，更包括将一开关开路电压设定在该接地选择线上以及设定在耦接至该选定串行的该对应的串行选择晶体管的该至少一条串行选择线上，该开关开路电压在该第三期间的一部分期间被施加，以使该选定串行的该串行选择开关及该多个串行的该多个对应接地选择开关是在该第三期间的该部分期间断开，该开关开路电压是在该第三期间被施加。

19.根据权利要求18所述的方法，更包括在该第三期间的该部分期间内，将该开关开路电压设定在耦接至多个未选定串行的对应串行选择开关的多条串行选择线，以使该多个未选定串行的该多个对应串行选择开关是在该第三期间的该部分期间被导通，该开关开路电压是在该第三期间被施加。

20.根据权利要求11所述的方法，其中该多串行的存储器单元被配置成为在一3D阵列中的多个NAND串行。

21.一种对多个存储器单元串行中的一存储器单元施加偏压的方法，包括：

设定一第一电压在多条字线中的一选定字线上，设定一通过电压在该多条字线中的多个未选定字线上，并将位于一选定串行的一选定存储器单元的两侧上的多个存储器单元的该半导体本体耦合至一参考电压；以及

于该设定步骤与该耦合步骤后，设定一位线电压。

22.根据权利要求21所述的方法，更包括：

将一串行选择电压设定在该选定串行的一串行选择线上，以使该选定串行的一串行选择开关是在设定该位线电压之前被断开，而在设定该位线电压之后被导通。

23.根据权利要求21所述的方法，其中，该第一电压相同于设定于该多个未选定字线的该通过电压。

24.根据权利要求23所述的方法，更包括：

将一串行选择电压设定在该选定串行的一串行选择线上，以使该选定串行的一串行选择开关是在设定该位线电压之前被断开，而在设定该位线电压之后被导通。

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