KR20160052278A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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KR20160052278A
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Abstract

본 기술은 비트라인들과 소스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블록들 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압을 인가하는 단계; 상기 선택된 메모리 블록에 대응되는 기준전압을 생성하는 단계; 상기 선택된 메모리 블록의 셀 스트링들에 채널을 형성하여 상기 소스 라인의 전압을 검출하는 단계; 상기 기준전압과 상기 소스 라인의 전압을 비교하는 단계; 및 상기 비교 결과, 상기 소스 라인의 전압이 상기 기준전압보다 높으면 상기 선택된 워드라인에 연결된 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전압이 상기 기준전압 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하는 단계를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 소스 라인 전압 검출회로를 포함한 반도체 장치의 리드 동작 방법에 관한 것이다.
반도체 장치는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 메모리 셀들은 일반적인 데이터가 저장되는 노말 메모리 셀들과 반도체 장치의 동작에 필요한 각종 데이터가 저장되는 플래그 셀들을 포함한다.
1 비트 데이터가 저장되는 메모리 셀을 싱글 레벨 셀(single level cell; SLC)이라 하며, 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(multi level cell; MLC)이라 한다. 싱글 레벨 셀은 문턱전압 분포에 따라 소거 상태 또는 프로그램 상태로 구분되지만, 멀티 레벨 셀은 문턱전압 분포에 따라 소거 상태 또는 다수의 프로그램 상태들 중 어느 하나로 구분될 수 있다.
멀티 레벨 셀을 프로그램할 때, 문턱전압 분포의 폭이 넓어지는 것을 억제하기 위하여 LSB(Least Significant Bit) 프로그램 동작과 MSB(Most Significant Bit) 프로그램 동작이 수행되는데, 각 페이지마다 플래그 셀들에 LSB 또는 MSB 프로그램 동작 여부를 알 수 있는 데이터(이하, LSB/MSB 완료 데이터)가 저장된다. 여기서, 페이지는 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 의미한다.
플래그 셀들에 LSB/MSB 완료 데이터가 저장되면, 리드 동작시 선택된 페이지의 플래그 셀들이 먼저 리드되고, 리드된 데이터로부터 선택된 페이지가 LSB 프로그램 동작이 완료된 페이지인지 또는 MSB 프로그램 동작이 완료된 페이지인지를 판단할 수 있다.
하지만, 모든 페이지들에 LSB/MSB 완료 데이터가 저장되는 플래그 셀들이 포함되어 있기 때문에, 메모리 셀 어레이의 크기를 감소시키는 데에 한계가 있다.
본 발명의 실시예는 소스 라인의 전압 또는 전류를 이용함으로써 LSB/MSB 완료 데이터가 저장되는 플래그 셀들을 사용하지 않고 리드 동작을 수행할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 비트라인들과 소스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블록들 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압을 인가하는 단계; 상기 선택된 메모리 블록에 대응되는 기준전압을 생성하는 단계; 상기 선택된 메모리 블록의 셀 스트링들에 채널을 형성하여 상기 소스 라인의 전압을 검출하는 단계; 상기 기준전압과 상기 소스 라인의 전압을 비교하는 단계; 및 상기 비교 결과, 상기 소스 라인의 전압이 상기 기준전압보다 높으면 상기 선택된 워드라인에 연결된 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전압이 상기 기준전압 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 비트라인들과 소스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블록들 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압을 인가하는 단계; 상기 선택된 메모리 블록에 대응되는 기준전류를 생성하는 단계; 상기 선택된 메모리 블록의 셀 스트링들에 채널을 형성하여 상기 소스 라인의 전류를 검출하는 단계; 상기 기준전류와 상기 소스 라인의 전류를 비교하는 단계; 및 상기 비교 결과, 상기 소스 라인의 전류가 상기 기준전류보다 높으면 상기 선택된 워드라인에 연결된 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전류가 상기 기준전류 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 비트라인들과 소스 라인 사이에 연결된 다수의 셀 스트링들이 포함된 다수의 메모리 블록들; 상기 메모리 블록등 중 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로; 상기 메모리 블록들 중 선택된 메모리 블록의 리드 동작시, 상기 소스 라인의 전압을 측정하고, 상기 측정된 전압을 기준전압과 비교한 후, 비교 결과를 출력하는 소스 라인 체크회로; 및 상기 선택된 메모리 블록의 상기 기준전압과 상기 소스 라인의 전압을 비교하도록 상기 소스 라인 체크회로를 제어하고, 상기 비교 결과에 따라 상기 선택된 메모리 블록의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 비트라인들과 소스 라인 사이에 연결된 다수의 셀 스트링들이 포함된 다수의 메모리 블록들; 상기 메모리 블록등 중 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로; 상기 메모리 블록들 중 선택된 메모리 블록의 리드 동작시, 상기 소스 라인의 전류를 측정하고, 상기 측정된 전류를 기준전류와 비교한 후, 비교 결과를 출력하는 소스 라인 체크회로; 및 상기 선택된 메모리 블록의 상기 기준전류와 상기 소스 라인의 전류를 비교하도록 상기 소스 라인 체크회로를 제어하고, 상기 비교 결과에 따라 상기 선택된 메모리 블록의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 기술은 소스 라인의 전압 또는 전류를 이용함으로써 LSB/MSB 완료 데이터가 저장되는 플래그 셀들을 사용하지 않는다. 이로 인해, 반도체 장치의 크기를 감소시킬 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 3은 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 4는 메모리 셀의 프로그램 상태에 따른 소스 전압 차이를 설명하기 위한 도면이다.
도 5는 본 발명에 따른 리드 동작을 설명하기 위한 순서도이다.
도 6은 기준전압을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(120)와 리드 동작시 소스 라인의 전압 또는 전류를 측정하고, 측정된 전압 또는 전류를 기준전압 또는 기준전류와 비교한 후, 비교 결과를 출력하는 소스 라인 체크회로(200)와, 주변회로(120) 및 소스 라인 체크회로(200)를 제어하는 제어회로(130)를 포함한다. 상술한 바와 같이 소tm 라인의 전압 또는 전류가 사용될 수 있으나, 설명의 편의를 위하여, 본 발명의 실시예에서는 소스 라인의 전압을 사용하는 장치 및 방법에 대하여 설명하도록 한다.
메모리 셀 어레이(110)는 서로 동일한 구성을 갖는 제0 내지 제i 메모리 블록들을 포함한다. 메모리 셀 어레이(110)의 상세한 구성은 도 2에서 후술하도록 한다.
주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼 그룹(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령 신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작 명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 생성하며, 이 외에도 패스전압 등 다양한 레벨을 갖는 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL)에 동작전압들을 전달한다.
페이지 버퍼 그룹(23)은 비트 라인들(BL)을 통해 메모리 블록들에 연결된 다수의 페이지 버퍼들(PB)을 포함하며, 프로그램, 리드 및 소거 동작시 페이지 버퍼 제어신호들(PBSIGNALS)에 응답하여 선택된 페이지의 데이터를 래치들에 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(23)과 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력한다.
소스 라인 체크회로(200)는 소스 라인 전압 검출 회로(210) 및 기준전압 생성 회로(220)를 포함한다.
기준전압 생성 회로(220)는 검출 인에이블 신호(DET_EN) 및 블록 어드레스(BLOCK_ADD)에 응답하여 선택된 메모리 블록에 대응되는 기준전압(Vref)을 생성한다. 기준전압(Vref)은 선택된 메모리 블록마다 다르게 설정될 수 있다. 이를 위해, 기준전압 생성 회로(220)는 각 메모리 블록에 대응되는 기준전압(Vref)에 대한 데이터를 저장하기 위한 저장부를 포함할 수 있다.
소스 라인 전압 검출 회로(210)는 검출 인에이블 신호(DET_EN)에 응답하여 메모리 셀 어레이(110)의 소스 라인의 전압(이하, 소스 라인 전압)을 검출하고, 기준전압(Vref)과 소스 라인 전압을 비교한 후, 비교 결과로 프로그램 상태 신호(MSBPGMED)를 출력한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어하기 위한 동작명령 신호(OP_CMD), 로우 어드레스(RADD), 검출 인에이블 신호(DET_EN), 블록 어드레스(BLOCK_ADD), 페이지 버퍼 제어신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력한다.
특히, 제어회로(130)는 선택된 메모리 블록의 리드 동작시, 검출 인에이블 신호(DET_EN)를 소스 라인 전압 검출 회로(210)와 기준전압 생성 회로(220)에 동시에 출력하고, 선택된 페이지에 해당되는 블록 어드레스(BLOCK_ADD)를 기준전압 생성 회로(230)에 출력한다. 이어서, 소스 라인 전압 검출 회로(210)에서 출력되는 프로그램 상태 신호(MSBPGMED)에 따라 선택된 메모리 블록의 선택된 페이지의 리드 동작이 수행되도록 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 프로그램 상태 신호(MSBPGMED)에 따라 선택된 페이지가 소거 상태인지 LSB(Least Significant Bit) 프로그램 상태인지 MSB(Most Significant Bit) 프로그램 상태인지를 판단하고, 각 상태에 맞는 동작 조건들을 설정하여 주변회로(120)를 제어한다.
상술한 메모리 셀 어레이(110)를 더욱 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 제0 내지 제i 메모리 블록들(BLK0~BLKi)을 포함하며, 제0 내지 제i 메모리 블록들(BLK0~BLKi)은 소스 라인(SL)을 공유한다. 제0 내지 제i 메모리 블록들(BLK0~BLKi)은 서로 동일하게 구성될 수 있으며, 제0 내지 제i 메모리 블록들(BLK0~BLKi) 각각은 메인 블록(MBLK)과 플래그 블록(FBLK_1)을 포함한다. 제0 메모리 블록(BLK0)을 예로 들어 메모리 블록의 구체적인 구조를 설명하면 다음과 같다.
제0 메모리 블록(BLK0)은 비트 라인들(BL)과 소스 라인(SL) 사이에 연결된 다수의 셀 스트링들을 포함한다. 각각의 셀 스트링들은 소스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함한다. 서로 다른 셀 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들의 게이트들은 워드 라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다. 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다. 다수의 셀 스트링들 중에서 일부는 메인 블록(MBLK)에 포함되고, 일부는 플래그 블록(FBLK_1)에 포함된다. 메인 블록(MBLK)에 포함된 메모리 셀들을 메인 셀들이라 부르고, 플래그 블록(FBLK_1)에 포함된 메모리 셀들을 플래그 셀들이라 부른다. 메인 셀들에는 사용자가 사용하는 데이터가 저장되고, 플래그 셀들에는 반도체 장치에서 사용되는 데이터가 저장된다. 예들 들면, 플래그 셀들에는 프로그램, 리드 및 소거 동작에 관한 데이터가 저장될 수 있다. 단, 본 발명에서는 각 페이지들의 플래그 셀들에 저장되던 LSB/MSB 완료 데이터(LSB 또는 MSB 프로그램 동작 여부를 알 수 있는 데이터)를 사용하지 않으므로, 해당 데이터를 저장하기 위해 사용되던 플래그 셀들이 불필요하다.
LSB/MSB 완료 데이터가 저장되던 플래그 셀들이 제0 내지 제i 메모리 블록들(BLK0~BLKi) 각각에 포함되지 않으므로, 메모리 셀 어레이의 크기가 감소될 수 있다.
상술한 메모리 셀들은 저장되는 비트의 수에 따라 싱글 레벨 셀(single level cell; SLC) 또는 멀티 레벨 셀(multi level cell; MLC)로 구분될 수 있다. 싱글 레벨 셀(SLC)은 하나의 메모리 셀에 1 비트의 데이터가 저장되는 셀을 의미하며, 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 셀을 의미한다. 최근에는 하나의 셀에 저장되는 데이터의 비트 수가 증가하면서, 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀로 정의되며, 3 비트의 데이터가 저장되는 셀은 트리플 레벨 셀(triple level cell; TLC)로 정의되고, 4 비트의 데이터가 저장되는 셀은 쿼드러플 레벨 셀(quadruple level cell; QLC)로 정의된다. 본 발명은 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC) 및 쿼드러플 레벨 셀(QLC)에 모두 적용될 수 있으나, 설명의 편의를 위하여 멀티 레벨 셀(MLC)을 예로 들어 설명하도록 한다.
도 3은 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 3을 참조하면, 멀티 레벨 셀은 문턱전압 분포에 따라 소거 상태(ER), 제1 프로그램 상태(32), 제2 프로그램 상태(33) 또는 제3 프로그램 상태(34)를 가질 수 있다. 소거 상태(ER)인 메모리 셀들을 제1 내지 제3 프로그램 상태들(32, 33 및 34) 중 어느 하나의 상태로 프로그램하기 위해서는 LSB(Least Significant Bit) 프로그램 동작과 MSB(Most Significant Bit) 프로그램 동작이 수행된다. LSB 프로그램 동작은 소거 상태(ER)인 메모리 셀들 중 제2 또는 제3 프로그램 상태(33 또는 34)로 프로그램될 메모리 셀들에 수행된다. 따라서, LSB 프로그램 동작이 수행된 메모리 셀들의 문턱전압 분포(31)는 제1 프로그램 상태(32)인 메모리 셀들의 문턱전압과 제3 프로그램 상태(34)인 메모리 셀들의 문턱전압 분포 사이에서 넓게 분포한다. MSB 프로그램 동작은 소거 상태(ER)인 메모리 셀들 중 제1 프로그램 상태(32)로 프로그램될 메모리 셀들, 또는 LSB 프로그램 동작이 수행된 메모리 셀들 중 제2 또는 제2 프로그램 상태(33 또는 34)로 프로그램될 메모리 셀들에 수행된다. 리드 전압은 제1 프로그램 상태(32)인 메모리 셀들을 구분하기 위한 제1 리드 전압(VM1), 제2 프로그램 상태(33)인 메모리 셀들을 구분하기 위한 제2 리드 전압(VM2) 및 제3 프로그램 상태(34)인 메모리 셀들을 구분하기 위한 제3 리드 전압(VM3)을 포함할 수 있다. 특히, 제2 리드 전압(VM2)은 선택된 메모리 블록이 소거된 블록인지, LSB 프로그램 동작이 완료된 블록인지, 또는 MSB 프로그램 동작이 완료된 블록인지를 판단하기 위한 동작(이하, 소스 라인 전압 검출 동작)에서도 사용된다.
소스 라인 전압 검출 동작은 소스 라인으로부터 검출된 전압과 선택된 메모리 블록에 대응되는 기준전압을 비교하고, 비교 결과에 따라 선택된 메모리 블록이 어떤 상태인지를 판단하기 위해 수행된다.
도 4는 메모리 셀의 프로그램 상태에 따른 소스 라인 전압 차이를 설명하기 위한 도면이다.
도 4를 참조하면, 소스 라인 전압(VSL)은 선택된 메모리 블록의 상태(ER, LSB 또는 MSB)에 따라 다른 레벨을 갖는다. 여기서, 소스 라인 전압(VSL)은 비트라인들(도 2의 BL)을 프리차지하고, 선택된 워드라인(도 2의 WL0~WLn 중 어느 하나)에 리드 전압을 인가하고, 나머지 워드라인들(선택된 워드라인을 제외한 워드라인들)에 패스 전압을 인가하고, 드레인 및 소스 셀렉트 라인들(도 2의 DSL 및 SSL)에 턴온(turn on) 전압을 인가했을 때의 소스 라인의 전압을 의미한다.
만약, 선택된 메모리 블록이 소거 상태(ER)라면, 선택된 페이지에 포함된 메모리 셀들도 모두 소거 상태이므로, 비트 라인들(BL)에 인가된 프리차지 전압이 소스 라인(도 2의 SL)에 전달되어 소스 라인 전압(VSL)이 높아진다.
만약, 선택된 메모리 블록이 LSB 프로그램 동작은 완료되고 MSB 프로그램 동작은 수행되지 않은 상태(LSB)라면, 선택된 페이지에는 소거 상태(ER)인 메모리 셀들과 LSB 프로그램 동작이 완료된 상태(LSB)인 메모리 셀들이 서로 유사한 비율로 분포된다. 이처럼, 소거 상태(ER)인 메모리 셀들과 LSB 프로그램 상태(LSB)인 메모리 셀들이 서로 유사한 비율로 분포하기 위해서는 LSB 및 MSB 프로그램 동작이 랜덤(random) 프로그램 방식으로 수행되어야 한다.
랜덤 프로그램 방식은 선택된 메모리 블록에서 데이터가 저장되는 메모리 셀들이 고르게 분포될 수 있도록 외부로부터 입력된 데이터를 랜덤화(randomize)화여 프로그램하는 방식이다. 이러한 랜덤 프로그램 방식은 일반적으로 사용되고 있으며, 랜덤화 방식 또한 매우 다양하므로, 본 실시예에서는 구체적인 설명을 생략하도록 한다. 랜덤 프로그램 방식에 의해, LSB 또는 MSB 프로그램 동작이 수행된 메모리 블록에서는 소거 상태인 메모리 셀들 및 서로 다른 상태로 프로그램된 메모리 셀들이 서로 유사한 비율로 분포된다. 즉, 선택된 메모리 블록에 제1 LSB 프로그램 동작이 수행된 경우와 제2 LSB 프로그램 동작이 수행된 경우, 선택된 메모리 블록에서 소거 상태인 메모리 셀들과 프로그램된 메모리 셀들은 항상 유사한 비율(예컨대, 1:1의 비율)로 유지된다. 예를 들면, 선택된 메모리 블록의 선택된 페이지에 1024개의 메모리 셀들이 포함된 경우, 선택된 페이지의 LSB 프로그램 동작이 완료된 후에는 선택된 페이지에는 약 512개의 소거 상태인 메모리 셀들과 약 512개의 LSB 프로그램 동작이 완료된 메모리 셀들이 존재할 수 있다. 이처럼, 소거 상태인 메모리 셀들과 프로그램 상태인 메모리 셀들의 비율이 서로 유사하기 때문에, 소거 상태(ER), LSB 프로그램이 완료된 상태(LSB) 및 MSB 프로그램 동작이 완료된 상태(MSB) 각각의 소스 라인 전압(VSL)은 일정한 레벨로 유지될 수 있다. 예를 들면, 소거 상태(ER)인 메모리 블록의 소스 라인 전압(VSL)의 레벨이 제1 레벨로 정의된다면, LSB 프로그램 동작이 완료된 상태(LSB)인 메모리 블록의 소스 라인 전압(VSL)의 레벨은 제1 레벨보다 낮은 제2 레벨을 가지게 되고, MSB 프로그램 동작이 완료된 상태(MSB)인 메모리 블록의 소스 라인 전압(VSL)의 레벨은 제2 레벨보다 낮은 제3 레벨을 가지게 된다.
즉, 소거 상태(ER)에서는 선택된 메모리 블록의 모든 메모리 셀들이 소거 상태이므로, 비트라인들(BL)에 인가된 프리차지 전압이 소스 라인(SL)으로 대부분 전달되기 때문에 소스 라인에 전압 바운싱(bouncing)이 크게 발생할 수 있다. 따라서, 소스 라인 전압은 가장 높은 제1 레벨을 가질 수 있다. LSB 프로그램 동작이 완료된 상태(LSB)에서는 선택된 메모리 블록의 약 1/2에 해당되는 메모리 셀들이 LSB 프로그램된 메모리 셀들로 존재하므로, 소스 라인에 발생하는 바운싱은 소거 상태(ER)보다 적다. 따라서, LSB 프로그램 동작이 완료된 상태(LSB)인 메모리 블록의 소스 라인 전압은 제1 레벨보다 낮은 제2 레벨을 가질 수 있다. MSB 프로그램 동작이 완료된 상태(MSB)에서는 선택된 메모리 블록의 약 3/4에 해당되는 메모리 셀들이 MSB 프로그램된 메모리 셀들로 존재하므로, 소스 라인에 발생하는 바운식은 LSB 프로그램 동작이 완료된 상태(LSB)보다 적다. 따라서, MSB 프로그램 동작이 완료된 상태(MSB)인 메모리 블록의 소스 라인 전압은 제2 레벨보다 낮은 제3 레벨을 가질 수 있다. 이러한 레벨 차이를 구분하기 위하여, 각 메모리 블록마다 기준전압(Vref)이 설정될 수 있다. 기준전압(Vref)은 반도체 장치의 테스트 동작을 수행하여 미리 설정되며, 비트라인들(BL)의 로딩(loading) 차이를 고려하여 각 메모리 블록마다 다르게 설정될 수 있다. 또한, 상술한 기준전압(Vref)은 테스트 동작에서 선택된 워드라인에 인가되는 테스트 리드 전압에 따라 다르게 설정될 수 있으나, LSB 및 MSB 프로그램 동작에 의한 메모리 셀들의 문턱전압 분포를 고려하여, 제2 리드 전압(도 3의 VM2)을 테스트 리드 전압으로 사용할 수 있다. 예를 들면, 테스트 동작은 각 메모리 블록들마다 수행되는데, 각 메모리 블록의 LSB 프로그램된 상태와 MSB 프로그램된 상태에서 각각 측정된 소스 라인 전압들 사이에서 설정된다. 테스트 동작은, 선택된 메모리 블록의 선택된 워드라인에 테스트 리드 전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여, 채널을 형성한다. 이어서, 프리차지된 비트라인들이 채널에 전달될 수 있도록 드레인 및 소스 셀렉트 라인들에 턴온전압을 인가한다. 이때, 측정된 소스 라인의 전압에 따라 LSB 프로그램 동작 또는 MSB 프로그램 동작이 완료된 메모리 블록을 구분하기 위한 기준전압(Vref)이 설정된다.
도 4에서는, 소스 라인의 전압(VSL)을 예를 들어 설명하였으나, 소스 라인의 전류 차이를 사용할 수도 있다. 소스 라인 전류를 사용하는 경우에도, 소거 상태(ER)인 메모리 블록에서는 소스 라인에 흐르는 전류가 가장 크므로, 소스 라인 전류는 가장 큰 레벨을 가지며, LSB 프로그램 동작이 완료된 상태(LSB)인 메모리 블록에서는 소스 라인 전류가 중간 레벨을 가지며, MSB 프로그램 동작이 완료된 상태(MSB)인 메모리 블록에서는 소스 라인 전류가 가장 낮은 레벨을 가지게 된다.
상술한 내용을 토대로 한 리드 동작을 설명하면 다음과 같다.
도 5는 본 발명에 따른 리드 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 제어회로(도 1의 130)에 선택된 메모리 블록의 선택된 페이지의 리드 동작 명령이 인가되면, 제어회로(도 1의 130)는 소스 라인 전압 검출 동작(51, 52, 53 및 54)을 수행하고, 소스 라인 전압 검출 동작(51, 52, 53 및 54)의 결과에 따라 선택된 페이지의 리드 동작(55 또는 56)을 수행하도록 주변회로(도 1의 120)를 제어한다. 소스 라인 전압 검출 동작(51, 52, 53 및 54) 및 리드 동작(55 또는 56)을 구체적으로 설명하면 다음과 같다.
선택된 페이지의 리드 동작이 시작되면, 비트라인들(BL) 및 워드라인들(WL)이 각각 프리차지되도록 주변회로(도 1의 120)를 제어한다(51). 단, 워드라인들(WL) 중 선택된 페이지에 연결된 선택된 워드라인은 제2 리드 전압(도 3의 VM2)으로 프리차지되고, 나머지 워드라인들은 제2 리드 전압(VM2)보다 높은 패스전압으로 프리차지된다.
선택된 메모리 블록에 대응되는 기준전압(Vref)을 생성한다(52). 메모리 셀 어레이(도 1의 110)에는 다수의 메모리 블록들이 포함되어 있는데, 메모리 블록에 따라 기준전압(Vref)이 각각 설정된다.
도 6은 기준전압을 설명하기 위한 도면이다.
도 6을 참조하면, 제0 내지 제i 메모리 블록들(BLK0~BLKi) 각각에 대응되는 기준전압(Vref)이 설정된다. 예를 들어, 제0 메모리 블록(BLK0)에는 'a0' 레벨을 갖는 기준전압(Vref)이 설정되고, 제1 메모리 블록(BLK1)에는 'a2' 레벨을 갖는 기준전압(Vref)이 설정되고, 제i-1 메모리 블록(BLKi-1)에는 'ai-1' 레벨을 갖는 기준전압(Vref)이 설정되고, 제i 메모리 블록(BLKi)에는 'ai' 레벨을 갖는 기준전압(Vref)이 설정될 수 있다. 각 메모리 블록에 대응되는 기준전압(Vref)의 데이터는 기준전압 생성 회로(도 1의 220)에 저장될 수 있다. 기준전압 생성 회로(220)는 제어회로(도 1의 130)로부터 블록 어드레스(BLOCK_ADD)를 전달받고, 전달받은 블록 어드레스(BLOCK_ADD)에 따라 기준전압(Vref)을 생성한다.
다시 도 5를 참조하면, 선택된 메모리 블록의 기준전압(Vref)이 생성되면, 선택된 메모리 블록의 소스 라인 전압(VSL)을 검출한다(53). 예를 들면, 소스 라인 전압 검출 회로(도 1의 210)는 검출 인에이블 신호(DET_EN) 에 응답하여 메모리 셀 어레이(110)의 소스 라인 전압(VSL)을 검출한다. 이를 위해, 드레인 및 소스 셀렉트 라인들(도 2의 DSL 및 SSL)에는 턴온전압이 인가된다. 선택된 워드라인이 제2 리드 전압(VM2)으로 프리차지 되어 있기 때문에, 선택된 페이지에 포함된 메모리 셀들의 문턱전압에 따라 소스 라인 전압(VSL)이 변경될 수 있다.
이어서, 검출된 소스 라인 전압(VSL)과 기준전압(Vref)을 서로 비교한다(54). 소스 라인 전압(VSL)이 기준전압(Vref)보다 높은 것으로 판단되면, 선택된 메모리 블록은 LSB 리드 동작이 수행되었지만, MSB 프로그램 동작은 수행되지 않은 상태이므로, 선택된 페이지의 LSB 리드 동작이 수행된다(55).
만약, 소스 라인 전압(VSL)이 기준전압(Vref) 이하로 판단되면, 선택된 메모리 블록은 MSB 프로그램 동작이 수행된 상태이므로, 선택된 페이지의 MSB 리드 동작이 수행된다(56).
상술한 바와 같이, 각각의 메모리 블록에 LSB 또는 MSB 프로그램 동작 완료여부에 관한 데이터가 저장되는 플래그 셀들이 포함되어 있지 않더라도, 소스 라인 전압(VSL)과 각 메모리 블록에 대응되는 기준전압(Vref)을 비교함으로써, 선택된 메모리 블록의 상태를 판단할 수 있다. 따라서, 각 메모리 블록에 포함되던 플래그 셀들의 개수가 감소하므로, 메모리 셀 어레이의 크기가 감소할 수 있으므로, 반도체 장치의 크기를 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 110: 메모리 셀 어레이
120: 주변회로 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 그룹 24: 컬럼 디코더
25: 입출력 회로 200: 소스 라인 체크회로
210: 소스 라인 전압 검출 회로 220: 기준전압 생성 회로
MBLK: 메인 블록 FBLK_1, FBLK_2: 플래그 블록
BLK0~BLKi: 메모리 블록

Claims (18)

  1. 비트라인들과 소스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블록들 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압을 인가하는 단계;
    상기 선택된 메모리 블록에 대응되는 기준전압을 생성하는 단계;
    상기 선택된 메모리 블록의 셀 스트링들에 채널을 형성하여 상기 소스 라인의 전압을 검출하는 단계;
    상기 기준전압과 상기 소스 라인의 전압을 비교하는 단계; 및
    상기 비교 결과, 상기 소스 라인의 전압이 상기 기준전압보다 높으면 상기 선택된 워드라인에 연결된 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전압이 상기 기준전압 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 선택된 메모리 블록에 연결된 워드라인들 중, 상기 선택된 워드라인을 제외한 나머지 워드라인들에는 패스전압이 인가되는 반도체 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 기준전압은 상기 메모리 블록들마다 각각 설정되는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 메모리 블록들에 상기 기준전압을 각각 설정하기 위하여, 상기 메모리블록들 각각의 테스트 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  5. 제4항에 있어서, 상기 테스트 동작은,
    비트라인들을 프리차지하는 단계;
    선택된 워드라인에 테스트 리드 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하여 채널을 형성하 단계;
    상기 비트라인의 전압을 상기 채널에 전달하는 단계;
    상기 소스 라인의 전압에 따라 상기 기준전압을 설정하는 단계를 포함하는 반도체 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 기준전압은 LSB 프로그램된 상태인 메모리 블록에서 측정된 소스 라인 전압과 MSB 프로그램된 상태인 메모리 블록에서 측정된 소스 라인 전압 사이에서 설정되는 반도체 장치의 동작 방법.
  7. 비트라인들과 소스 라인 사이에 연결된 셀 스트링들을 포함하는 다수의 메모리 블록들 중 선택된 메모리 블록의 선택된 워드라인에 리드 전압을 인가하는 단계;
    상기 선택된 메모리 블록에 대응되는 기준전류를 생성하는 단계;
    상기 선택된 메모리 블록의 셀 스트링들에 채널을 형성하여 상기 소스 라인의 전류를 검출하는 단계;
    상기 기준전류와 상기 소스 라인의 전류를 비교하는 단계; 및
    상기 비교 결과, 상기 소스 라인의 전류가 상기 기준전류보다 높으면 상기 선택된 워드라인에 연결된 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전류가 상기 기준전류 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하는 단계를 포함하는 반도체 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 기준전류는 상기 선택된 메모리 블록의 테스트 동작시 설정되는 반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 기준전류는, 상기 테스트 동작시 상기 선택된 메모리 블록이 LSB 프로그램된 상태에서 측정된 소스 라인 전류와 MSB 프로그램된 상태에서 측정된 소스 라인 전류 사이에서 설정되는 반도체 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 소스 라인 전류가 상기 기준전류보다 높으면 상기 메모리 셀들을 상기 LSB 리드 동작을 수행하여 리드하고, 상기 소스 라인 전류가 상기 기준전류 이하이면 상기 메모리 셀들을 상기 MSB 리드 동작을 수행하여 리드하는 반도체 장치의 동작 방법.
  11. 비트라인들과 소스 라인 사이에 연결된 다수의 셀 스트링들이 포함된 다수의 메모리 블록들;
    상기 메모리 블록등 중 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로;
    상기 메모리 블록들 중 선택된 메모리 블록의 리드 동작시, 상기 소스 라인의 전압을 측정하고, 상기 측정된 전압을 기준전압과 비교한 후, 비교 결과를 출력하는 소스 라인 체크회로; 및
    상기 선택된 메모리 블록의 상기 기준전압과 상기 소스 라인의 전압을 비교하도록 상기 소스 라인 체크회로를 제어하고, 상기 비교 결과에 따라 상기 선택된 메모리 블록의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  12. 제11항에 있어서, 소스 라인 체크회로는,
    상기 제어회로에서 출력되는 검출 인에이블 신호 및 블록 어드레스에 응답하여 상기 선택된 메모리 블록에 대응되는 기준전압을 생성하도록 구성된 기준전압 생성 회로; 및
    상기 검출 인에이블 신호에 응답하여 상기 소스 라인의 전압을 검출하고, 상기 기준전압과 상기 소스 라인의 전압을 비교한 후, 비교 결과로 프로그램 상태 신호를 출력하도록 구성된 소스 라인 전압 검출 회로를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 기준전압 생성 회로는 상기 메모리 블록들 각각에 대응되는 기준전압에 대한 데이터를 저장하기 위한 저장부를 더 포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제어회로는, 상기 소스 라인의 전압이 상기 기준전압보다 높으면 상기 선택된 메모리 블록의 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전압이 상기 기준전압 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하도록 상기 주변회로를 제어하는 반도체 장치.
  15. 제11항에 있어서,
    상기 메모리 블록들은 LSB 프로그램 상태 또는 MSB 프로그램 상태에 대한 데이터가 저장되는 플래그 셀들을 포함하지 않는 반도체 장치.
  16. 비트라인들과 소스 라인 사이에 연결된 다수의 셀 스트링들이 포함된 다수의 메모리 블록들;
    상기 메모리 블록등 중 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로;
    상기 메모리 블록들 중 선택된 메모리 블록의 리드 동작시, 상기 소스 라인의 전류를 측정하고, 상기 측정된 전류를 기준전류와 비교한 후, 비교 결과를 출력하는 소스 라인 체크회로; 및
    상기 선택된 메모리 블록의 상기 기준전류와 상기 소스 라인의 전류를 비교하도록 상기 소스 라인 체크회로를 제어하고, 상기 비교 결과에 따라 상기 선택된 메모리 블록의 리드 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 기준전류는 상기 메모리 블록들 각각에 대하여 설정되며, 상기 기준전류에 대한 데이터는 상기 소스 라인 체크회로에 저장되는 반도체 장치.
  18. 제16항에 있어서,
    상기 제어회로는, 상기 소스 라인의 전류가 상기 기준전류보다 높으면 상기 선택된 메모리 블록의 메모리 셀들을 LSB(Least Significant Bit) 리드 동작을 수행하여 리드하고, 상기 소스 라인의 전류가 상기 기준전류 이하이면 상기 메모리 셀들을 MSB(Most Significant Bit) 리드 동작을 수행하여 리드하도록 상기 주변회로를 제어하는 반도체 장치.
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