CN105575428A - 半导体器件及其操作方法 - Google Patents

半导体器件及其操作方法 Download PDF

Info

Publication number
CN105575428A
CN105575428A CN201510741199.8A CN201510741199A CN105575428A CN 105575428 A CN105575428 A CN 105575428A CN 201510741199 A CN201510741199 A CN 201510741199A CN 105575428 A CN105575428 A CN 105575428A
Authority
CN
China
Prior art keywords
voltage
storage block
source electrode
electrode line
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510741199.8A
Other languages
English (en)
Other versions
CN105575428B (zh
Inventor
林相吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105575428A publication Critical patent/CN105575428A/zh
Application granted granted Critical
Publication of CN105575428B publication Critical patent/CN105575428B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种半导体器件的操作方法包括：将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；通过在选定存储块的单元串中形成通道来检测源极线的电压；将源极线的电压与对应于选定存储块的参考电压进行比较；以及当作为比较的结果源极线的电压大于参考电压时，对耦接至选定字线的存储单元执行最低有效位(LSB)读取操作，并且当作为比较的结果源极线的电压小于参考电压时，对存储单元执行最高有效位(MSB)读取操作。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2014年11月4日提交的申请号为10-2014-0152398的韩国专利申请的优先权，其全部内部通过引用合并于此。
技术领域
各种示例性实施例总体涉及一种半导体器件及其操作方法，更具体地，涉及一种包括源极线电压检测电路的半导体器件的读取操作方法。
背景技术
半导体器件包括储存数据的多个存储单元。存储单元包括储存一般数据的正常存储单元以及储存半导体器件操作所必须的各种类型的数据的标记单元(flagcell)。
单级单元(SLC)是其中储存一位数据的存储单元。多级单元(MLC)是其中储存两位或更多位数据的存储单元。单级单元可以基于阈值电压分布而划分成擦除状态或编程状态。多级单元可以基于阈值电压分布而划分成擦除状态或多个编程状态中的一个。
当对多级单元编程时，可以执行最低有效位(LSB)编程操作和最高有效位(MSB)编程操作以减小阈值电压分布的宽度。指示LSB编程操作或MSB编程操作是否被执行的数据(在下方称为“LSB/MSB完成数据”)被储存在每个页的标记单元中。页可以指耦接至相同字线的一组存储单元。
当LSB/MSB完成数据被储存在标记单元中时，标记单元的LSB/MSB完成数据可以在包括标记单元的页的读取操作期间被首先读取，并且可以从读取数据判断是否对页完成执行LSB编程操作或MSB编程操作。
然而，由于每个页包括储存LSB/MSB完成数据的标记单元，因此存在对存储单元阵列的尺寸可以减小多少的限制。
发明内容
实施例针对一种能够通过使用源极线的电压或电流代替LSB/MSB完成数据(即，不使用储存LSB/MSB完成数据的标记单元)来执行读取操作的半导体器件及其操作方法。
根据本发明的实施例的半导体器件的操作方法可以包括：将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；通过在选定存储块的单元串中形成通道来检测源极线的电压；将源极线的电压与对应于选定存储块的参考电压进行比较；以及当作为比较的结果源极线的电压大于参考电压时对耦接至选定字线的存储单元执行最低有效位(LSB)读取操作，并且当作为比较的结果源极线的电压小于参考电压时对存储单元执行最高有效位(MSB)读取操作。
根据本发明的实施例的半导体器件的操作方法可以包括：将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；通过在选定存储块的单元串中形成通道来检测源极线的电流；将源极线的电流与对应于选定存储块的参考电流进行比较；以及当作为比较的结果源极线的电流大于参考电流时对耦接至选定字线的存储单元执行最低有效位(LSB)读取操作，并且当作为比较的结果源极线的电流小于参考电流时对存储单元执行最高有效位(MSB)读取操作。
根据本发明的实施例的半导体器件可以包括：多个存储块，包括耦接在位线与源极线之间的多个单元串；外围电路，适用于对多个存储块之中的选定存储块执行编程操作、读取操作以及擦除操作；源极线检查电路，适用于在所述多个存储块之中的选定存储块的读取操作期间测量源极线的电压或电流，将源极线的电压或电流与参考电压或参考电流进行比较，以及输出比较结果；以及控制电路，适用于控制源极线检查电路以将选定存储块的参考电压或参考电流与源极线的电压或电流进行比较，以及控制外围电路以基于比较结果来对选定存储块执行读取操作。
附图说明
图1是示出根据实施例的半导体器件的框图；
图2是图1所示的存储单元阵列的详细电路图；
图3是示出多级单元的阈值电压分布的视图；
图4是示出根据存储单元的编程状态的源极电压差的视图；
图5是示出根据实施例的读取操作的流程图；
图6是示出参考电压的视图；
图7是示出根据实施例的包括半导体器件的固态硬盘的框图；
图8是示出根据实施例的包括半导体器件的存储系统的框图；以及
图9是示出根据实施例的包括半导体器件的计算系统的示意配置的视图。
具体实施方式
在下文，将参考附图详细描述本发明的各种示例性实施例。然而，本发明可以以不同形式实现且不应被解释为局限于本文所阐述的实施例。相反，提供这些实施例，使得本公开将彻底且完整，并且将向本领域技术人员完全传达本发明的范围。在附图中，为了方便说明，可以放大组件的厚度和长度。在下面描述中，为了说明的简单和简洁，可以省略相关功能和结构的详细说明。在说明书和附图中相同附图标记指示相同元件。
图1是示出根据实施例的半导体器件1000的视图。
参考图1，半导体器件1000可以包括存储单元阵列110、外围电路120、源极线检查电路200以及控制电路130。存储单元阵列110可以储存数据。外围电路120可以对存储单元阵列110执行编程操作、读取操作以及擦除操作。源极线检查电路200在读取操作期间可以测量源极线的电压或电流、将测量出的源极线的电压或电流与参考电压或参考电流进行比较以及输出比较结果。控制电路130可以控制外围电路120和源极线检查电路200。如上所述，可以使用源极线的电压或电流。然而，根据此实施例，为了简化说明，使用源极线的电压的装置和方法被描述。
存储单元阵列110可以包括具有相同配置的第0存储块至第i存储块。下面参考图2来详细描述存储单元阵列110的配置。
外围电路120可以包括电压发生器21、行译码器22、页缓冲器组23、列译码器24以及输入/输出电路25。
电压发生器21可以响应于操作命令信号OP_CMD来产生具有各种电平的操作电压。操作命令信号OP_CMD可以包括编程命令信号、读取命令信号以及擦除命令信号。例如，电压发生器21可以产生编程电压Vpgm、读取电压Vread、通过电压Vpass以及具有各种电平的其他电压。
行译码器22可以响应于行地址RADD来选择包括在存储单元阵列110中的存储块中的一个，并且将操作电压传送至耦接至选定存储块的字线WL、漏极选择线DSL和源极选择线SSL。
页缓冲器组23可以包括通过位线BL而耦接至存储块的多个页缓冲器PB，并且在编程操作、读取操作以及擦除操作期间，响应于页缓冲器控制信号PBSIGNALS来将选定页的数据暂时地储存在锁存器中。
列译码器24可以响应于列地址CADD来与页缓冲器组23交换数据。
输入/输出电路25可以将从外部设备传送来的命令信号CMD和地址ADD传送至控制电路130，将外部传送来的数据DATA传送至页缓冲器组23，以及将从页缓冲器组23传送来的数据DATA输出至外部设备。
源极线检查电路200可以包括源极线电压检测电路210和参考电压发生电路220。
参考电压发生电路220可以响应于检测使能信号DET_EN和块地址BLOCK_ADD来产生与选定存储块对应的参考电压Vref。参考电压Vref可以针对存储块而变化。在此连接中，参考电压发生电路220可以包括用于储存关于与每个存储块对应的参考电压Vref的数据的储存单元。
源极线电压检测电路210可以响应于检测使能信号DET_EN来检测存储单元阵列110的源极线的电压(在下文称为“源极线电压”)，将参考电压Vref与源极线电压进行比较，以及输出编程状态信号MSBPGMED作为比较结果。
控制电路130可以响应于命令信号CMD和地址ADD来输出操作命令信号OP_CMD、行地址RADD、检测使能信号DET_EN、块地址BLOCK_ADD、页缓冲器控制信号PBSIGNALS以及列地址CADD以控制外围电路120。
控制电路130可以同时将检测使能信号DET_EN输出至源极线电压检测电路210和参考电压发生电路220，并且将与选定页对应的块地址BLOCK_ADD输出至参考电压发生电路220，用于选定存储块的选定页的读取操作。随后，控制电路130可以响应于从源极线电压检测电路210输出的编程状态信号MSBPGMED来控制外围电路120，使得可以对选定存储块的选定页执行读取操作。例如，控制电路130可以响应于编程状态信号MSBPGMED来判断选定页是处于擦除状态、还是处于最低有效位(LSB)编程状态、还是处于最高有效位(MSB)编程状态，并且为每个状态设置操作条件，从而控制外围电路120。
以下详细描述上述的存储单元阵列110。
图2是图1所示的存储单元阵列110的详细电路图。
参考图2，存储单元阵列可以包括第0存储块BLK0至第i存储块BLKi。第0存储块BLK0至第i存储块BLKi可以共享源极线SL。第0存储块BLK0至第i存储块BLKi可以以彼此大体上相同的方式配置。第0存储块BLK0至第i存储块BLKi中的每个可以包括主块MBLK和标记块FBLK_1。下面详细描述第0存储块BLK0的结构作为存储单元阵列110的存储块的实例。
第0存储块BLK0可以包括耦接在位线BL与源极线SL之间的多个单元串。单元串中的每个可以包括源极选择晶体管、存储单元和漏极选择晶体管。包括在不同单元串中的源极选择晶体管的栅极可以耦接至源极选择线SSL，并且包括在不同单元串中的漏极选择晶体管的栅极可以耦接至漏极选择线DSL。在行中包括在不同单元串中的存储单元的栅极可以耦接至字线WL0至WLn中的一个。耦接至相同字线的一组存储单元可以被称为页。多个单元串的一些可以包括在主块MBLK中，而其他单元串可以包括在标记块FBLK_1中。包括在主块MBLK中的存储单元可以被称为主单元，而包括在标记块FBLK_1中的存储单元可以被称为标记单元。由用户使用的数据可以储存在主单元中，而在半导体器件中使用的数据可以储存在标记单元中。例如，关于编程操作、读取操作以及擦除操作的数据可以储存在标记单元中。然而，根据实施例，LSB/MSB完成数据(指示LSB编程操作或MSB编程操作是否被执行的数据)未被使用，并且用于储存对应的数据的标记单元可以是不必要的。
由于第0存储块BLK0至第i存储块BLKi中的每个不包括用于LSB/MSB完成数据的标记单元，因此存储单元阵列110的尺寸可以被减小。
上述存储单元中的每个可以根据要储存的位的数量而划分成单级单元(SLC)或多级单元(MLC)。单级单元(SLC)可以指其中储存一位数据的存储单元。多级单元(MLC)可以指其中储存两位或更多位数据的存储单元。由于储存在单个单元中的数据的位的数量增加，因此多级单元(MLC)可以指其中储存两位数据的存储单元。此外，其中储存三位数据的存储单元可以被定义为三级单元(TLC)，并且其中储存四位数据的存储单元可以被定义为四级单元(QLC)。本发明可适用于多级单元(MLC)、三级单元(TLC)以及四级单元(QLC)。然而，为了简单说明，以下描述多级单元(MLC)作为实例。
图3是示出多级单元的阈值电压分布的视图。
参考图3，多级单元可以基于阈值电压分布而具有擦除状态ER、第一编程状态32、第二编程状态33或第三编程状态34。为了将具有擦除状态ER的存储单元编程至第一编程状态32、第二编程状态33以及第三编程状态34中的一个，可以对其执行最低有效位(LSB)编程操作和最高有效位(MSB)编程操作。可以对具有擦除状态ER的存储单元之中的、要编程为第二编程状态33或第三编程状态34中的一个的存储单元执行LSB编程操作。因此，对其执行LSB编程操作的存储单元的阈值电压分布31可以具有在具有第一编程状态32的存储单元的阈值电压分布与具有第三编程状态34的存储单元的阈值电压分布之间的大宽度。
可以对具有擦除状态ER的存储单元之中的、要编程为第一编程状态32的存储单元执行MSB编程操作，或者对存储单元(对其执行了LSB编程操作)之中的、要编程为第二编程状态33或第三编程状态34的存储单元执行MSB编程操作。读取电压可以包括用来区分具有第一编程状态32的存储单元的第一读取电压VM1、用来区分具有第二编程状态33的存储单元的第二读取电压VM2以及用来区分具有第三编程状态34的存储单元的第三读取电压VM3。第二读取电压VM2也可以用于执行用来判断选定存储块是擦除存储块、还是LSB编程存储块、还是MSB编程存储块的操作(在下文称为“源极线电压检测操作”)。
可以执行源极线电压检测操作以将从源极线检测到的电压与对应于选定存储块的参考电压进行比较，并且基于比较结果来判断选定存储块处于哪种状态。
图4是示出根据存储单元的编程状态的源极线电压差的视图。
参考图4，源极线电压VSL可以根据选定存储块的状态(ER、LSB或MSB)而具有不同的电平。源极线电压VSL可以指当图2所示的位线BL被预充电、且读取电压被施加至选定字线(其为图2所示的字线WL0至WLn中的一个)、且通过电压被施加至除了选定字线之外的剩余字线以及导通电压被施加至图2所示的漏极选择线DSL和源极选择线SSL时的图2所示的源极线SL的电压。
当选定存储块处于擦除状态ER时，包括在选定页中的所有存储单元可以具有擦除状态。因此，施加至位线BL的预充电电压可以被传送至源极线SL，使得源极线电压VSL可以被增加。
当对选定存储块完成了LSB编程操作且未对选定存储块执行MSB编程操作时，选定存储块处于LSB编程状态(LSB)。选定存储块的选定页具有大约相等比例的具有擦除状态ER的存储单元和对其完成了LSB编程操作的存储单元。LSB和MSB编程操作可以通过使用随机编程方法来执行以用大体上相似的比例来分配具有擦除状态ER的存储单元和具有LSB编程状态(LSB)的存储单元。
根据随机编程方法，外部输入数据可以被随机化，使得储存数据的存储单元可以均匀地分配在选定存储块中。通常使用这种随机编程方法，并且存在各种随机化方法。因此，省略其详细描述。当以随机编程方法对存储块执行LSB编程操作或MSB编程操作时，可以以大体上相似的比例来分配具有擦除状态的存储单元和编程至不同状态的存储单元。换言之，当对选定存储块执行第一LSB编程操作且对其执行第二LSB编程操作时，具有擦除状态的存储单元和编程过的存储单元在选定存储块中总是维持大体上相似的比例(例如，1：1的比率)。例如，当选定存储块的选定页中包括1024个存储单元时，在选定页的LSB编程操作完成之后，在选定页中可以存在大约512个具有擦除状态的存储单元以及大约512个具有LSB编程状态(LSB)的存储单元。
如上所述，由于具有擦除状态的存储单元和具有编程状态的存储单元以大体上相似的比例存在，因此源极线电压VSL在擦除状态ER、LSB编程状态(LSB)和MSB编程状态(MSB)中的每个中可以维持在预定电平。例如，当处于擦除状态ER的存储块的源极线电压VSL的电平被定义为第一电平时，具有LSB编程状态(LSB)的存储块的源极线电压VSL的电平可以具有低于第一电平的第二电平，并且具有MSB编程状态(MSB)的存储块的源极线电压VSL的电平可以具有低于第二电平的第三电平。
换言之，由于处于擦除状态ER的选定存储块的所有存储单元具有擦除状态，因此大部分施加至位线BL的预充电电压可以被传送至源极线SL，使得可以在源极线中发生显著的电压跳动(voltagebouncing)。因此，源极线电压可以具有最高的第一电平。在其中LSB编程操作被完成的LSB编程状态(LSB)中，选定存储块的大约一半的存储单元可以作为LSB编程存储单元存在，使得在源极线中发生的跳动可以少于在擦除状态ER中的跳动。因此，具有LSB编程状态(LSB)的存储块的源极线电压可以具有低于第一电平的第二电平。在其中MSB编程操作被完成的MSB编程状态(MSB)中，选定存储块的四分之三的存储单元作为MSB编程存储单元存在。因此，在源极线中发生的跳动可以少于在LSB编程状态(LSB)中的跳动。因此，具有MSB编程状态(MSB)的存储块的源极线电压可以具有低于第二电平的第三电平。
为了区分上述电平差，可以为存储块中的每个设置参考电压Vref。可以事先通过对半导体器件执行测试操作来设置参考电压Vref。此外，参考电压Vref可以考虑到位线BL的负载中的差而在存储块之间变化。此外，上述参考电压Vref可以根据在测试操作期间施加至选定字线的测试读取电压而变化。然而，图3所示的第二读取电压VM2可以考虑到通过LSB和MSB编程操作的存储单元的阈值电压分布而用作测试读取电压。例如，可以对存储块中的每个执行测试操作，并且参考电压Vref可以设置在在每个存储块的LSB编程状态与MSB编程状态中测量出的源极线电压之间。在测试操作期间，通道可以通过将测试读取电压施加至选定存储块的选定字线且将通过电压施加至剩余字线来形成。随后，导通电压可以被施加至漏极选择线和源极选择线，使得预充电位线的电压可以被传送至通道。参考电压Vref可以被设置为区分根据源极线的电压而对其完成了LSB编程操作或MSB编程操作的存储块。
在图4中，参考源极线的电压(VSL)作为实例来进行描述。然而，源极线的电流差可以被使用。当源极线电流被使用时，最大电流可以流过具有擦除状态ER的存储块中的源极线，并且源极线电流可以具有最高电平。源极线电流在具有LSB编程状态(LSB)的存储块中可以具有中间电平。源极线电流在具有MSB编程状态(MSB)的存储块中可以具有最低电平。
基于上面描述的读取操作如下。
图5是示出根据实施例的读取操作的流程图。
参考图5，当将对选定存储块的选定页执行读取操作的请求施加至图1所示的控制电路130时，控制电路130可以控制图1所示的外围电路120以执行源极线电压检测操作(51、52、53和54)并且响应于源极线电压检测操作(51、52、53和54)的结果来对选定页执行读取操作(55或56)。下面详细描述源极线电压检测操作(51、52、53和54)以及读取操作(55或56)。
当选定页的读取操作开始时，可以控制图1所示的外围电路120来预充电位线BL和字线WL(51)。然而，字线WL之中的耦接至选定页的选定字线可以被预充电至图3所示的第二读取电压VM2，并且剩余字线可以被预充电至大于第二读取电压VM2的通过电压。
可以产生与选定存储块对应的参考电压Vref(52)。图1所示的存储单元阵列110可以包括多个存储块。可以为存储块中的每个设置参考电压Vref。
图6是示出参考电压的视图。
参考图6，可以设置与第0存储块BLK0至第i存储块BLKi中的每个对应的参考电压Vref。例如，可以为第0存储块BLK0设置具有电平‘a0’的参考电压Vref，以及可以为第1存储块BLK1设置具有电平‘a1’的参考电压Vref，以及可以为第i-1存储块BLKi-1设置具有电平‘ai-1’的参考电压Vref，以及可以为第i存储块BLKi设置具有电平‘ai’的参考电压Vref。与存储块中的每个对应的参考电压Vref的数据可以储存在图1的参考电压发生电路220中。参考电压发生电路220可以从图1所示的控制电路130接收块地址BLOCK_ADD，并且响应于传送来的块地址BLOCK_ADD来产生参考电压Vref。
再参考图5，当产生选定存储块的参考电压Vref时，可以检测选定存储块的源极线电压VSL(53)。例如，图1所示的源极线电压检测电路210可以响应于检测使能信号DET_EN来检测存储单元阵列110的源极线电压VSL。为了检测源极线电压VSL，可以将导通电压施加至图2所示的漏极选择线DSL和源极选择线SSL。由于选定字线被预充电至第二读取电压VM2，因此源极线电压VSL可以响应于包括在选定页中的存储单元的阈值电压而改变。
随后，源极线电压VSL和参考电压Vref可以被彼此比较(54)。当源极线电压VSL被确定为大于参考电压Vref时，由于对选定存储块执行了LSB编程操作且未对选定存储块执行MSB编程操作，因此可以执行选定页的LSB读取操作(55)。
当源极线电压VSL被确定为小于参考电压Vref时，由于对选定存储块执行了MSB编程操作，因此可以执行选定页的MSB读取操作(56)。
如上所述，虽然存储块中的每个未包括储存指示LSB编程操作或MSB编程操作是否被完成的数据的标记单元，但是选定存储块的状态可以通过将源极线电压VSL与对应于选定存储块的参考电压Vref进行比较来判定。因此，由于包括在存储块的每个中的标记单元的数量被减少，因此存储单元阵列的尺寸可以被减少，并且半导体器件的尺寸可以被减少。
图7是示出根据本发明的实施例的包括半导体器件的固态驱动器的框图。
参考图7，驱动装置2000可以包括主机2100和固态驱动器(SSD)2200。SSD2200可以包括SSD控制器2210、缓冲存储器2220以及半导体器件1000。
SSD控制器2210可以提供主机2100与SSD2200之间的物理连接。换言之，SSD控制器2210可以响应于主机2100的总线格式而执行与SSD2200的接口。SSD控制器2210可以对从主机2100提供的命令译码。根据译码结果，SSD控制器2210可以访问半导体器件1000。作为主机2100的总线格式，可以包括通用串行总线(USB)、小型计算机系统接口(SCSI)、外围组件互连快速(PCI-E)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)以及串行附接SCSI(SAS)。
缓冲存储器2220可以暂时地储存从主机2100提供的程序数据或从半导体器件1000读取的数据。当主机2100做出读取请求且半导体器件1000中的数据被高速缓存时，缓冲存储器2220可以支持高速缓存功能以直接将高速缓存的数据提供至主机2100。一般来说，通过主机2100的总线格式(例如，STAT或SAS)的数据传送速度可以高于SSD2200的存储器通道的传送速度。也就是说，当主机2100的接口速度高于SSD2200的存储器通道的传送速度时，可以通过提供具有大容量的缓冲存储器2220来最小化由速度差造成的性能退化。缓冲存储器2220可以被提供作为同步DRAM以用于在SSD2200中充分缓冲。
半导体器件1000可以被提供作为SSD2200的储存介质。例如，半导体器件1000可以被提供作为具有大储存容量的非易失性存储器件(如上参考图1详细描述的)。半导体器件1000可以为与非(NAND)类型闪速存储器。
图8是示出根据本发明的实施例的包括半导体器件的存储系统的框图。
参考图8，根据实施例的存储系统3000可以包括存储器控制单元3100和半导体器件1000。
由于半导体器件1000可以具有与图1所示的配置大体上相同的配置，因此其详细描述可以被省略。
存储器控制单元3100可以被配置为控制半导体器件1000。SRAM3110可以用作CPU3120的工作存储器。主机接口(I/F)3130可以包括与存储系统3000电耦接的主机的数据交换协议。存储器控制单元3100中的错误校正码电路(ECC)3140可以检测且校正从半导体器件1000读取的数据中的错误。半导体I/F3150可以与半导体器件1000接口。CPU3120可以执行用于存储器控制单元3100的数据交换的控制操作。此外，虽然在图8中未示出，但是可以在存储系统3000中提供用于储存与主机接口的编码数据的ROM。
在实施例中，存储系统3000可以应用于计算机、超级移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、网络平板、无线电话、移动电话、智能手机、数字相机、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、在无线环境中传送和接收信息的设备以及构成家庭网络的各种设备中的一个。
图9是示出根据本发明的实施例的包括半导体器件的计算系统的框图。
参考图9，计算系统4000包括电耦接至总线4300的半导体器件1000、存储器控制器4100、调制解调器4200、微处理器4400以及用户接口4500。当计算系统4000为移动设备时，可以额外地提供用于供应计算系统4000的操作电压的电池4600。计算系统4000可以包括应用芯片组(未示出)、相机图像处理器(CIS)(未示出)、移动DRAM(未示出)等。
半导体器件1000可以以与图1所示的半导体器件1000大体上相同的方式来配置。因此，其详细说明将被省略。
存储器控制器4100和半导体器件1000可以为固态驱动器/磁盘(SSD)的组件。
可以使用各种类型的封装来安装半导体器件1000和存储器控制器4100。例如，可以使用封装(诸如，层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引脚芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片管芯封装(DieinWafflePack,DWP)、晶圆管芯形式(DieinWaferForm,DWF)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等)来安装半导体器件1000和存储器控制器4100。
根据实施例，可以通过使用源极线的电压或电流来消除储存LSB/MSB完成数据的标记单元，使得半导体器件的尺寸可以被减小。
对于本领域技术人员来说明显的是，在不脱离本发明的精神或范围的情况下，能够对本发明的上述性实施例进行各种修改。因此，本发明旨在涵盖在所附的权利要求及其等价物的范围内提出的所有这类修改。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种半导体器件的操作方法，所述操作方法包括：
将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；
通过在选定存储块的单元串中形成通道来检测源极线的电压；
将源极线的电压与对应于选定存储块的参考电压进行比较；以及
当作为比较的结果源极线的电压大于参考电压时，对耦接至选定字线的存储单元执行最低有效位LSB读取操作，并且当作为比较的结果源极线的电压小于参考电压时，对存储单元执行最高有效位MSB读取操作。
技术方案2.如技术方案1所述的操作方法，其中，施加读取电压包括：
将通过电压施加至选定存储块的字线之中的除了选定字线之外的剩余字线。
技术方案3.如技术方案1所述的操作方法，其中，为存储块中的每个设置参考电压。
技术方案4.如技术方案3所述的操作方法，还包括：
对存储块中的每个执行测试操作以为存储块中的每个设置参考电压。
技术方案5.如技术方案4所述的操作方法，其中，执行测试操作包括：
预充电位线；
将测试读取电压施加至选定字线并且将通过电压施加至剩余字线以形成通道；
将位线的电压传送至通道；以及
基于源极线的电压来设置参考电压。
技术方案6.如技术方案5所述的操作方法，其中，参考电压被设置在从具有LSB编程状态的存储块测量出的源极线电压与从具有MSB编程状态的存储块测量出的源极线电压之间。
技术方案7.如技术方案1所述的操作方法，在检测源极线的电压之前，还包括：
产生对应于选定存储块的参考电压。
技术方案8.一种半导体器件的操作方法，所述操作方法包括：
将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；
通过在选定存储块的单元串中形成通道来检测源极线的电流；
将源极线的电流与对应于选定存储块的参考电流进行比较；以及
当作为比较的结果源极线的电流大于参考电流时，对耦接至选定字线的存储单元执行最低有效位LSB读取操作，并且当作为比较的结果源极线的电流小于参考电流时，对存储单元执行最高有效位MSB读取操作。
技术方案9.如技术方案8所述的操作方法，其中，当对选定存储块执行测试操作时，设置参考电流。
技术方案10.如技术方案9所述的操作方法，其中，参考电流在测试操作期间设置在当选定存储块具有LSB编程状态时测量出的源极线电流与当选定存储块具有MSB编程状态时测量出的源极线电流之间。
技术方案11.如技术方案9所述的操作方法，在检测源极线的电流之前，还包括：
产生对应于选定存储块的参考电流。
技术方案12.一种半导体器件，包括：
多个存储块，包括耦接在位线与源极线之间的多个单元串；
外围电路，适用于对所述多个存储块之中的选定存储块执行编程操作、读取操作以及擦除操作；
源极线检查电路，适用于在所述多个存储块之中的选定存储块的读取操作期间测量源极线的电压或电流，将源极线的电压或电流与参考电压或参考电流进行比较，以及输出比较结果；以及
控制电路，适用于控制源极线检查电路以将选定存储块的参考电压或参考电流与源极线的电压或电流进行比较，以及控制外围电路以基于比较结果来对选定存储块执行读取操作。
技术方案13.如技术方案12所述的半导体器件，其中，源极线检查电路包括：
参考电压发生电路或参考电流发生电路，参考电压发生电路或参考电流发生电路适用于响应于从控制电路输出的检测使能信号和块地址来产生与选定存储块对应的参考电压或参考电流；以及
源极线检测电路，响应于检测使能信号来检测源极线的电压或电流，将参考电压或参考电流与源极线的电压或电流进行比较，以及输出编程状态信号作为比较结果。
技术方案14.如技术方案13所述的半导体器件，其中，参考电压发生电路或参考电流发生电路包括：
储存单元，适用于储存关于与存储块中的每个对应的参考电压或参考电流的数据。
技术方案15.如技术方案12所述的半导体器件，其中，控制电路控制外围电路以当源极线的电压或电流大于参考电压或参考电流时，对选定存储块的存储单元执行最低有效位LSB读取操作，并且当源极线的电压或电流小于参考电压或参考电流时，对存储单元执行最高有效位MSB读取操作。
技术方案16.如技术方案12所述的半导体器件，其中，外围电路执行LSB编程和MSB编程而不储存关于LSB编程状态或MSB编程状态的数据，并且使用源极线的电压或电流来执行LSB和MSB读取操作。

Claims (10)

1.一种半导体器件的操作方法，所述操作方法包括：
将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；
通过在选定存储块的单元串中形成通道来检测源极线的电压；
将源极线的电压与对应于选定存储块的参考电压进行比较；以及
当作为比较的结果源极线的电压大于参考电压时，对耦接至选定字线的存储单元执行最低有效位LSB读取操作，并且当作为比较的结果源极线的电压小于参考电压时，对存储单元执行最高有效位MSB读取操作。
2.如权利要求1所述的操作方法，其中，施加读取电压包括：
将通过电压施加至选定存储块的字线之中的除了选定字线之外的剩余字线。
3.如权利要求1所述的操作方法，其中，为存储块中的每个设置参考电压。
4.如权利要求3所述的操作方法，还包括：
对存储块中的每个执行测试操作以为存储块中的每个设置参考电压。
5.如权利要求4所述的操作方法，其中，执行测试操作包括：
预充电位线；
将测试读取电压施加至选定字线并且将通过电压施加至剩余字线以形成通道；
将位线的电压传送至通道；以及
基于源极线的电压来设置参考电压。
6.如权利要求5所述的操作方法，其中，参考电压被设置在从具有LSB编程状态的存储块测量出的源极线电压与从具有MSB编程状态的存储块测量出的源极线电压之间。
7.如权利要求1所述的操作方法，在检测源极线的电压之前，还包括：
产生对应于选定存储块的参考电压。
8.一种半导体器件的操作方法，所述操作方法包括：
将读取电压施加至多个存储块之中的选定存储块的选定字线，所述多个存储块包括耦接在位线与源极线之间的单元串；
通过在选定存储块的单元串中形成通道来检测源极线的电流；
将源极线的电流与对应于选定存储块的参考电流进行比较；以及
当作为比较的结果源极线的电流大于参考电流时，对耦接至选定字线的存储单元执行最低有效位LSB读取操作，并且当作为比较的结果源极线的电流小于参考电流时，对存储单元执行最高有效位MSB读取操作。
9.如权利要求8所述的操作方法，其中，当对选定存储块执行测试操作时，设置参考电流。
10.一种半导体器件，包括：
多个存储块，包括耦接在位线与源极线之间的多个单元串；
外围电路，适用于对所述多个存储块之中的选定存储块执行编程操作、读取操作以及擦除操作；
源极线检查电路，适用于在所述多个存储块之中的选定存储块的读取操作期间测量源极线的电压或电流，将源极线的电压或电流与参考电压或参考电流进行比较，以及输出比较结果；以及
控制电路，适用于控制源极线检查电路以将选定存储块的参考电压或参考电流与源极线的电压或电流进行比较，以及控制外围电路以基于比较结果来对选定存储块执行读取操作。
CN201510741199.8A 2014-11-04 2015-11-04 半导体器件及其操作方法 Active CN105575428B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140152398A KR20160052278A (ko) 2014-11-04 2014-11-04 반도체 장치 및 이의 동작 방법
KR10-2014-0152398 2014-11-04

Publications (2)

Publication Number Publication Date
CN105575428A true CN105575428A (zh) 2016-05-11
CN105575428B CN105575428B (zh) 2020-08-07

Family

ID=55853398

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510741199.8A Active CN105575428B (zh) 2014-11-04 2015-11-04 半导体器件及其操作方法

Country Status (4)

Country Link
US (1) US9508445B2 (zh)
KR (1) KR20160052278A (zh)
CN (1) CN105575428B (zh)
TW (1) TWI646552B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538334A (zh) * 2017-03-06 2018-09-14 力旺电子股份有限公司 一次性可编程非易失性存储器及其读取传感方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220039202A (ko) 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090003076A1 (en) * 2007-06-28 2009-01-01 Hynix Semiconductor Inc. Memory device and reading method
US20090196097A1 (en) * 2007-05-30 2009-08-06 Samsung Electronics Co., Ltd. Device for reading memory data and method using the same
US20120275224A1 (en) * 2011-04-26 2012-11-01 Jin Su Park Operating method of semiconductor device
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815434A (en) * 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
KR100557560B1 (ko) * 2003-08-27 2006-03-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 테스트 방법
US7656710B1 (en) * 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7349264B2 (en) * 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
US7450425B2 (en) * 2006-08-30 2008-11-11 Micron Technology, Inc. Non-volatile memory cell read failure reduction
KR100771521B1 (ko) 2006-10-30 2007-10-30 삼성전자주식회사 멀티 레벨 셀을 포함하는 플래시 메모리 장치 및 그것의데이터 쓰기 방법
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7675772B2 (en) * 2007-10-26 2010-03-09 Micron Technology, Inc. Multilevel memory cell operation
US8406048B2 (en) * 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
KR101053700B1 (ko) * 2009-05-11 2011-08-02 주식회사 하이닉스반도체 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
KR101196983B1 (ko) * 2010-09-06 2012-11-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 독출 방법
US8760928B2 (en) * 2012-06-20 2014-06-24 Macronix International Co. Ltd. NAND flash biasing operation
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090196097A1 (en) * 2007-05-30 2009-08-06 Samsung Electronics Co., Ltd. Device for reading memory data and method using the same
US20090003076A1 (en) * 2007-06-28 2009-01-01 Hynix Semiconductor Inc. Memory device and reading method
US20120275224A1 (en) * 2011-04-26 2012-11-01 Jin Su Park Operating method of semiconductor device
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538334A (zh) * 2017-03-06 2018-09-14 力旺电子股份有限公司 一次性可编程非易失性存储器及其读取传感方法
CN108538334B (zh) * 2017-03-06 2020-09-22 力旺电子股份有限公司 一次性可编程非易失性存储器及其读取传感方法

Also Published As

Publication number Publication date
TWI646552B (zh) 2019-01-01
US20160125949A1 (en) 2016-05-05
US9508445B2 (en) 2016-11-29
KR20160052278A (ko) 2016-05-12
CN105575428B (zh) 2020-08-07
TW201618097A (zh) 2016-05-16

Similar Documents

Publication Publication Date Title
CN102592668B (zh) 非易失性存储设备和系统及编程非易失性存储设备的方法
CN105374397B (zh) 半导体存储器件及其操作方法
CN101833996B (zh) 非易失性存储设备及其读取方法
US8164952B2 (en) Nonvolatile memory device and related method of programming
US9281068B2 (en) Nonvolatile memory and related reprogramming method
CN109754827B (zh) 半导体存储器装置及其操作方法
US9679638B2 (en) Semiconductor device and method of operating the same
CN103137197A (zh) 半导体存储器件及其读取方法和数据储存器件
CN106328200A (zh) 半导体器件及其操作方法
CN105513639A (zh) 非易失性存储器件及其操作方法
KR20150068137A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
CN110600069B (zh) 具有存储装置和存储器控制器的存储器系统及其操作方法
KR20190033791A (ko) 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
CN111312320A (zh) 半导体存储装置及其操作方法
US9570178B2 (en) Semiconductor memory device and operating method thereof
US20180129559A1 (en) Semiconductor memory device, controller, and operating methods thereof
CN110534148B (zh) 半导体存储器装置及操作该半导体存储器装置的方法
CN105575428A (zh) 半导体器件及其操作方法
KR20180051984A (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN111341370A (zh) 半导体存储器装置、控制器、存储装置及其操作方法
CN110838334B (zh) 高速缓存缓冲器以及具有其的半导体存储器装置
CN112435705A (zh) 存储器系统
KR20140030569A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
CN113220219A (zh) 储存装置、操作控制器和半导体存储器装置的方法
KR20100067600A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant