KR101196983B1 - 불휘발성 메모리 장치 및 이의 독출 방법 - Google Patents
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Abstract
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은 데이터가 저장된 메모리 셀들의 비트라인들을 프리차지하는 단계, 메모리 셀들에 저장된 데이터를 확인하기 위해 메모리 셀들에 제1 기준 전압을 인가하여 제1 독출 동작을 실시하는 단계, 제1 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 임시 래치부에 전달된 데이터를 통해 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지하는 단계, 및 미확인 메모리 셀들에 저장된 데이터를 확인하기 위해 메모리 셀들에 제2 기준 전압을 인가하여 제2 독출 동작을 실시하는 단계를 포함할 수 있다.
Description
본 발명은 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 이의 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.
불휘발성 메모리 장치는 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 메모리 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 메모리 셀에 저장된 데이터를 독출하기 위해서는 먼저 초기화를 수행한 후, 비트라인을 프리차지하여 페이지 버퍼의 센싱노드를 하이 레벨로 프리차지한다.
불휘발성 메모리 장치가 MLC(Multi Level Cell) 프로그램 방식 또는 TLC(Triple Level Cell) 프로그램 방식인 경우, 독출 동작은 각기 다른 기준 전압을 기준으로 2회 이상 수행된다.
독출 동작이 반복됨에 따라 문턱전압의 크기에 따라 일부의 메모리 셀에 대한 독출 동작이 완료되는데, 통상적인 불휘발성 메모리 장치의 독출 방법에 있어서는 매번 모든 메모리 셀에 대한 프리차지가 수행된다. 즉, 이미 독출이 완료된 메모리 셀에 대해서도 프리차지가 수행된다.
이에 따라 동작 전류의 소모가 증가할 뿐만 아니라 비트라인과 연결되는 셀 스트링을 따라 많은 전류가 소스 라인으로 흐르게 되는 소스 라인 바운싱 현상이 발생하여 전체 메모리 셀의 문턱전압 분포가 넓어지는 문제가 발생하였다.
본 발명의 실시예는 불휘발성 메모리 장치의 독출 동작에 있어서 효율적인 프리차지를 수행하여 동작 전류 소모를 감소시키고, 소스 라인 바운싱 현상 또한 방지할 수 있다.
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은, 데이터가 저장된 메모리 셀들의 비트라인들을 프리차지하는 단계, 상기 메모리 셀들에 저장된 데이터를 확인하기 위해 상기 메모리 셀들에 제1 기준 전압을 인가하여 제1 독출 동작을 실시하는 단계, 상기 제1 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지하는 단계, 및 상기 미확인 메모리 셀들에 저장된 데이터를 확인하기 위해 상기 메모리 셀들에 제2 기준 전압을 인가하여 제2 독출 동작을 실시하는 단계를 포함한다.
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은, 문턱전압이 제1 내지 제4 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제4 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지하는 단계, 상기 제1 및 제2 메모리 셀들과 상기 제3 및 제4 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계, 및 상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 및 제4 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계를 포함한다.
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은, 문턱전압이 제1 내지 제8 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제8 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 내지 제4 메모리 셀들과 상기 제5 내지 제8 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 및 제2 메모리 셀과 상기 제3 및 제4 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계, 상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 및 제6 메모리 셀과 상기 제7 및 제8 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제4 독출 동작을 실시하는 단계, 상기 제4 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제5 독출 동작을 실시하는 단계, 상기 제5 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 메모리 셀과 상기 제6 메모리 셀을 구분하기 위한 제6 독출 동작을 실시하는 단계, 및 상기 제6 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제7 및 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제7 메모리 셀과 상기 제8 메모리 셀을 구분하기 위한 제7 독출 동작을 실시하는 단계를 포함한다.
불휘발성 메모리 장치는 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들과 대응하는 비트라인들과 각각 연결되고, 메인 래치부 및 임시 래치부를 각각 포함하며, 상기 메모리 셀들로부터 데이터를 확인하기 위한 독출 동작을 수행하도록 구성된 다수의 페이지 버퍼들, 및 상기 비트라인들을 프리차지한 후 상기 메모리 셀들에 저장된 데이터를 확인하기 위해 제1 기준 전압을 독출 전압으로 이용하여 제1 독출 동작을 실시하고, 상기 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지한 후 제2 독출 동작을 실시하도록 상기 페이지 버퍼들을 제어하는 제어 회로를 포함하고, 상기 제1 독출 동작에 의해 확인된 데이터는 상기 메인 래치부를 통해 상기 임시 래치부로 전달되고, 상기 임시 래치부에 전달된 데이터에 의해 상기 미확인 메모리 셀들의 비트라인들이 선택적으로 프리차지된다.
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은, 문턱전압이 제1 내지 제4 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제4 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지하는 단계, 상기 제1 및 제2 메모리 셀들과 상기 제3 및 제4 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계, 및 상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 및 제4 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계를 포함한다.
메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법은, 문턱전압이 제1 내지 제8 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제8 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 내지 제4 메모리 셀들과 상기 제5 내지 제8 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 및 제2 메모리 셀과 상기 제3 및 제4 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계, 상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 및 제6 메모리 셀과 상기 제7 및 제8 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계, 상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제4 독출 동작을 실시하는 단계, 상기 제4 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제5 독출 동작을 실시하는 단계, 상기 제5 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 메모리 셀과 상기 제6 메모리 셀을 구분하기 위한 제6 독출 동작을 실시하는 단계, 및 상기 제6 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제7 및 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제7 메모리 셀과 상기 제8 메모리 셀을 구분하기 위한 제7 독출 동작을 실시하는 단계를 포함한다.
불휘발성 메모리 장치는 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 셀들과 대응하는 비트라인들과 각각 연결되고, 메인 래치부 및 임시 래치부를 각각 포함하며, 상기 메모리 셀들로부터 데이터를 확인하기 위한 독출 동작을 수행하도록 구성된 다수의 페이지 버퍼들, 및 상기 비트라인들을 프리차지한 후 상기 메모리 셀들에 저장된 데이터를 확인하기 위해 제1 기준 전압을 독출 전압으로 이용하여 제1 독출 동작을 실시하고, 상기 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지한 후 제2 독출 동작을 실시하도록 상기 페이지 버퍼들을 제어하는 제어 회로를 포함하고, 상기 제1 독출 동작에 의해 확인된 데이터는 상기 메인 래치부를 통해 상기 임시 래치부로 전달되고, 상기 임시 래치부에 전달된 데이터에 의해 상기 미확인 메모리 셀들의 비트라인들이 선택적으로 프리차지된다.
본 발명의 실시예는 이미 저장된 데이터가 확인된 메모리 셀에 대해서는 이후의 독출 동작 시 프리차지가 실시되지 않게 함으로써 동작 전류 소모를 감소시키고, 소스 라인 바운싱 현상 또한 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전체 구성을 나타내는 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 MLC 프로그램 방식의 불휘발성 메모리 장치에서 MSB 독출 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 MLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 CSB 독출 동작을 설명하기 위한 도면이다.
도 5은 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 MSB 독출 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 MLC 프로그램 방식의 불휘발성 메모리 장치에서 MSB 독출 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 MLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 CSB 독출 동작을 설명하기 위한 도면이다.
도 5은 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 MSB 독출 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
불휘발성 메모리 장치
도 1는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이에 포함되는 메모리 셀 블록(110), 메모리 셀 블록(110)에 포함된 메모리 셀들에 대한 독출 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다.
낸드 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다.
메모리 셀 어레이는 복수의 메모리 셀 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 셀 블록(110)이 도시되어 있다. 각각의 메모리 셀 블록(110)은 다수의 스트링들(ST0, ..., STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 독출 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호(READ)에 따라 메모리 셀들에 대한 독출 동작에 필요한 동작 전압들을 선택된 메모리 셀 블록(110)의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다. 전압 공급 회로(130, 140)에 의해 워드라인(WL0, ..., WLn)에 독출 동작을 위한 기준 전압이 제공된다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호(READ)에 응답하여 메모리 셀들에 대한 독출 동작을 수행하기 위한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 셀 블록들 중 선택된 메모리 셀 블록(110)의 스트링들(ST1, ..., STk)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1, ..., BLk)과 각각 연결되는 페이지 버퍼들(미도시됨)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Ca0, ..., Ck0)에 저장된 데이터를 독출하는 데에 필요한 전압을 비트라인들(BL1, ..., BL4)에 각각 인가하고 독출 동작을 수행한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 독출 동작 시 제어 회로(120)의 제어에 따라 페이지 버퍼 그룹(150)으로부터 컬럼 선택 회로(160)를 통해 전달되는 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 독출 동작 후 실시되는 독출 검증 동작에서 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
이하에서는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작에 대해 상세히 설명하기로 한다.
MLC
프로그램 방식의 불휘발성 메모리 장치의
독출
동작
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함되는 페이지 버퍼 그룹(150)에 포함되는 하나의 페이지 버퍼를 나타내는 도면으로서, 본 발명의 일 실시예에 따른 MLC(Multi Level Cell) 프로그램 방식의 불휘발성 메모리 장치의 MSB 독출 동작을 설명하기 위한 도면이다. 또한, 도 3은 MLC 프로그램 방식을 채용하는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
먼저, 도 2a 내지 도 2c를 참조하여 페이지 버퍼의 구성을 설명하기로 한다.
도 2a 내지 도 2c를 참조하면, 페이지 버퍼는 프리차지부(151), 센싱부(152), 메인 래치부(154)로부터 독출된 데이터를 전달받아 외부로 출력하는 캐시 래치부(153), 메모리 셀로부터의 독출 동작 결과값을 저장하는 메인 래치부(154), 메인 래치부(154)로부터 독출된 데이터를 전달받아 프리차지 전압을 공급하는 임시 래치부(155)를 포함하여 구성된다.
프리차지부(151)는 센싱 노드(SO)를 프리차지하는 기능을 수행하며, 전원전압(Vdd)과 센싱노드(SO) 사이에 연결되는 PMOS 트랜지스터(P)로 이루어질 수 있다. PMOS 트랜지스터(P)의 게이트에는 센싱노드 프리차지 신호(PRECHSO_N)가 입력된다.
센싱부(152)는 한 쌍의 비트라인(이븐 비트라인 및 오드 비트라인) 중 하나를 선택하는 비트라인 선택부(미도시됨)에 연결되며, 비트라인 선택부에 의해 선택된 비트라인과 센싱노드(SO) 사이에 연결되는 제1 NMOS 트랜지스터(N1)로 이루어질 수 있다. 센싱부(152)는 비트라인 선택부에 의해 선택된 비트라인에 연결된 메모리 셀의 프로그램 상태를 센싱한다. 제1 NMOS 트랜지스터(N1)의 게이트에는 센싱신호(PBSENSE)가 입력된다.
캐시 래치부(153), 메인 래치부(154), 임시 래치부(155)는 전체적으로 센싱부(152)의 센싱에 의해 변경되는 센싱노드(SO)에 따라 메모리 셀에 프로그램된 데이터를 독출하여 저장하는 기능을 수행한다.
캐시 래치부(153)는 2개의 인버터(IN1, IN2)로 이루어지는 캐시 래치(CL)를 포함한다. 캐시 래치(CL)에는 제1 노드(C), 및 제1 노드(C)의 반전 노드인 제2 노드(C_N)가 존재하는데, 제1 노드(C) 및 제2 노드(C_N)는 각각 제2 NMOS 트랜지스터(N2) 및 제3 NMOS 트랜지스터(N3)를 통해 센싱노드(SO)와 연결된다. 제2 NMOS 트랜지스터(N2) 및 제3 NMOS 트랜지스터(N3)의 게이트에는 각각 제1 노드(C) 및 제2 노드(C_N)를 센싱노드(SO)와 연결시키기 위한 전송신호(CTRAN_N, CTRAN)가 입력된다. 한편, 캐시 래치부(151)에는 리셋 신호(CRST)에 의해 구동되어 캐시 래치(CL)의 제1 노드(C)를 초기화시키는 제4 NMOS 트랜지스터(N4), 설정 신호(CSET)에 의해 구동되어 캐시 래치(CL)의 노드(C_N)를 초기화시키는 제5 NMOS 트랜지스터(N5)가 포함된다.
메인 래치부(154)는 2개의 인버터(IN3, IN4)로 이루어지는 메인 래치(ML)를 포함한다. 메인 래치(ML)에는 제1 노드(M), 및 제1 노드(M)의 반전 노드인 제2 노드(M_N)가 존재하는데, 제2 노드(M_N)는 제6 NMOS 트랜지스터(N6)를 통해 센싱노드(SO)와 연결된다. 제6 NMOS 트랜지스터(N6)의 게이트에는 전송신호(MTRAN)가 입력된다. 한편, 메인 래치부(154)에는 리셋 신호(MRST)에 의해 구동되어 메인 래치(ML)의 제1 노드(M)를 초기화시키는 제7 NMOS 트랜지스터(N7), 설정 신호(MSET)에 의해 구동되어 메인 래치(ML)의 노드(M_N)를 초기화시키는 제8 NMOS 트랜지스터(N8)가 포함된다.
임시 래치부(155)는 2개의 인버터(IN5, IN6)로 이루어지는 임시 래치(TL)를 포함한다. 임시 래치(TL)에는 제1 노드(T), 및 제1 노드(T)의 반전 노드인 제2 노드(T_N)가 존재하는데, 제2 노드(T_N)는 제9 NMOS 트랜지스터(N9)를 통해 센싱노드(SO)와 연결된다. 제9 NMOS 트랜지스터(N9)의 게이트에는 전송신호(TTRAN)가 입력된다. 한편, 임시 래치부(155)에는 리셋 신호(TRST)에 의해 구동되어 임시 래치(TL)의 제1 노드(T)를 초기화시키는 제10 NMOS 트랜지스터(N10), 설정 신호(TSET)에 의해 구동되어 임시 래치(TL)의 노드(T_N)를 초기화시키는 제11 NMOS 트랜지스터(N11)가 포함된다.
한편, 노드(K)와 접지 사이에 연결되며 게이트가 센싱노드(SO)에 연결되는 제12 NMOS 트랜지스터(N12)가 더 포함된다.
다음으로, 도 3을 참조하면, MLC 프로그램 방식에서는 메모리 셀의 문턱전압 분포가 제1 레벨 내지 제4 레벨(MPV0, MPV1, MPV2, MPV3)로 형성될 수 있다. 각 레벨에 따라 메모리 셀에 저장된 데이터는 '11', '01', '10', '00'이 된다. 각 레벨은 제1 기준 전압(R1), 제2 기준 전압(R2) 및 제3 기준 전압(R3)으로 구분된다.
MLC 프로그램 방식의 불휘발성 메모리 장치에 있어서는 LSB(Least Significant Bit) 독출 동작을 수행한 후, MSB(Most Significant Bit) 독출 동작을 수행한다. 이 중 제2 기준 전압(R2)을 기준으로 하는 독출 동작에 의해 수행되는 LSB 독출 동작은 종래의 방식과 동일하게 이루어지므로 여기서는 그 설명을 생략하기로 한다. LSB 독출 동작에 의해 저장하고 있는 데이터의 LSB 가 '1'인 메모리 셀(즉, 문턱전압이 제1 레벨(MPV0) 또는 제2 레벨(MPV1)인 메모리 셀)과 '0'인 메모리 셀(즉, 문턱전압이 제3 레벨(MPV2) 또는 제4 레벨(MPV3)인 메모리 셀)이 구분된다.
이하, 도 2a 내지 도 2c 및 도 3을 참조하여 본 발명에 따른 MLC 프로그램 방식의 불휘발성 메모리 장치의 MSB 독출 동작을 설명하기로 한다.
메모리 셀의 데이터에 대한 독출 동작은 비트라인을 프리차지하는 프리차지 구간, 메모리 셀의 프로그램 상태를 독출하는 구간으로 나뉜다.
먼저, 도 2a를 참조하여, 문턱전압이 제1 레벨(MPV0)인 메모리 셀과 문턱전압이 제2 레벨(MPV1)인 메모리 셀을 구분하는 MSB 독출 과정을 설명하기로 한다. 프리차지 신호(PRECHSO_N)로 로우 레벨 신호가 인가됨에 따라 PMOS 트랜지스터(P)가 턴온되고 센싱노드(SO)가 전원전압으로 프리차지된다. 이 때, 센싱전압(PBSENSE)으로 전원 전압이 인가됨으로써 제1 NMOS 트랜지스터(N1)가 턴온되고 선택된 비트라인으로 센싱노드(SO)의 프리차지 전압이 전달되어 비트라인 프리차지가 수행된다(S211). 이 경우에는 선택된 비트라인의 메모리 셀들에 대해 모두 프리차지가 수행된다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제1 기준 전압(R1)을 인가한다. 이에 의해 제1 기준 전압(R1)을 기준으로 나뉘어지는 제1 레벨(MPV0)의 문턱전압을 갖는 메모리 셀과 제2 레벨(MPV1)의 문턱전압을 갖는 메모리 셀이 구분될 수 있으며, 이에 따라 문턱전압이 제1 레벨(MPV0)인 메모리 셀 또는 문턱전압이 제2 레벨(MPV1)인 메모리 셀에 저장된 데이터, 즉, '11' 또는 '01'이 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S212). 이 때, 전송신호(MTRAN)로서 하이 레벨 신호가 인가되어 제6 NMOS 트랜지스터(N6)가 턴온될 수 있다.
그 후, 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)의 제2 노드(T_N)로 전달한다(S213). 이 경우, 전송신호(MTRAN, TTRAN)로서 하이 레벨 신호가 인가되어 메인 래치(ML)의 제2 노드(M_N) 및 임시 래치(TL)의 제2 노드(T_N)가 센싱노드(SO)에 연결될 수 있다.
도 2b는 도 2a를 참조하여 설명한 독출 동작에 이어서 수행되며 문턱전압이 제3 레벨(MPV2)인 메모리 셀과 문턱전압이 제4 레벨(MPV3)인 메모리 셀을 구분하는 MSB 독출 과정을 설명하기로 한다. 문턱전압이 제2 레벨(MPV1)인 메모리 셀과 제3 레벨(MPV2)인 메모리 셀의 구분은 LSB 독출 동작에서 이미 수행되었으므로 MSB 독출 동작 시에는 수행될 필요가 없다.
도 2b를 참조하면, 도 2a의 단계 S213 에서 임시 래치(TL)의 제2 노드(T_N)로 전달된 데이터를 이용하여 비트라인 프리차지를 수행한다(S214). 이 때, 센싱전압(PBSENSE)으로는 전원 전압이 인가됨으로써 제1 NMOS 트랜지스터(N1)가 턴온되고 전송신호(TTRAN)로서는 하이 레벨 신호가 인가됨으로써 제9 NMOS 트랜지스터(N9)가 턴온된다. 제1 기준 전압(R1)을 기준으로 한 독출 동작의 결과 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 이를 통해 데이터 독출이 이루어질 수 있는 메모리 셀의 문턱전압, 즉, 제2 레벨(MPV1) 이하의 문턱전압을 갖는 메모리 셀들에 대해서는 프리차지가 이루어지지 않는다. 프리차지 동작은 디스차지 동작 후에 이루어질 수 있는데, 도 2a를 참조하여 설명한 독출 동작에서는 제2 레벨(MPV1) 이하의 문턱전압을 갖는 메모리 셀들의 비트라인들만이 디스차지되며, 제3 레벨(MPV2) 또는 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀들의 비트라인들은 디스차지되지 않기 때문에, 단계 S214에서의 프리차지 동작은 도 2a를 참조하여 설명한 독출 동작에서 디스차지 되지 않은 메모리 셀들의 비트라인들을 프리차지한다고 할 수 있다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제3 기준 전압(R3)을 인가한다. 이에 의해 제3 기준 전압(R3)보다 낮은 제3 레벨(MPV2)의 문턱전압을 갖는 메모리 셀과 제3 기준 전압(R3)보다 높은 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀이 구분될 수 있으며, 구분된 메모리 셀에 저장된 데이터, 즉, '10' 또는 '00'에 해당하는 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S215). 이 때, 전송신호(MTRAN)로서 하이 레벨 신호가 인가되어 제6 NMOS 트랜지스터(N6)가 턴온될 수 있다.
그 후, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터가 캐시 래치(CL)의 제2 노드(C_N)로 전달된다(S216). 이 경우, 전송신호(MTRAN, CTRAN)로서 하이 레벨 신호가 인가되어 메인 래치(ML)의 제2 노드(M_N) 및 캐시 래치(CL)의 제2 노드(C_N)가 센싱노드(SO)에 연결될 수 있다. 제3 기준 전압(R3)을 기준으로 하는 독출 동작 수행 후에는 더 이상 비트라인을 프리차지할 필요가 없으므로, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)로 전달하지 않는다.
캐시 래치(CL)로 전달된 데이터는 컬럼 선택 회로(160)를 통해 입출력 회로(170)로 전달되어 외부로 출력된다(S217).
기준 전압을 상승시키면서 독출 동작을 수행할 시에 본 발명에서는 이전 단계에서 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 이미 독출 동작이 수행되어 저장된 데이터가 확인된 메모리 셀들에 대해서는 프리차지가 수행되지 않게 된다. 따라서, 매번 모든 메모리 셀에 대한 비트라인 프리차지를 수행하지 않아도 되어 동작 전류가 감소되고, 비트라인과 연결되는 셀 스트링을 따라 많은 전류가 소스 라인(CSL)으로 흐르게 되는 소스 라인(CSL) 바운싱 현상이 방지될 수 있다.
TLC
프로그램 방식의 불휘발성 메모리 장치의
독출
동작
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함되는 페이지 버퍼 그룹(150)에 포함되는 하나의 페이지 버퍼를 나타내는 도면으로서, 본 발명의 일 실시예에 따른 TLC(Triple Level Cell) 프로그램 방식의 불휘발성 메모리 장치의 CSB 독출 동작을 설명하기 위한 도면이다. 또한, 도 5는 TLC 프로그램 방식을 채용하는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 5를 참조하면, TLC 프로그램 방식에서는 메모리 셀의 문턱전압이 제1 내지 제8 레벨(MPV0, MPV1, MPV2, MPV3, MPV4, MPV5, MPV6, MPV7)로 형성될 수 있다. 각 레벨에 따라 메모리 셀에 저장된 데이터는 '111', '011', '001', '101', '100', '000', '010', '110'이 된다. 메모리 셀에 저장된 데이터의 CSB는 그 문턱전압이 제2 기준 전압(R2)보다 낮은 제1 레벨(MPV0) 및 제2 레벨(MPV1)일 때 '1'이고, 제2 기준 전압(R2)보다 크고 제6 기준 전압(R6)보다 낮은 제3 레벨 내지 제6 레벨(MPV2 내지 MPV5)일 때 '0'이며, 제6 기준 전압(R6)보다 큰 제7 레벨(MPV6) 및 제8 레벨(MPV7)일 때 '1'이다.
TLC 프로그램 방식의 불휘발성 메모리 장치에 있어서는 LSB 독출 동작, CSB 독출 동작, MSB 독출 동작이 순차적으로 수행한다. 이 중 제4 기준 전압(R4)을 기준으로 하는 독출 동작에 의해 수행되는 LSB 독출 동작은 종래의 방식과 동일하게 이루어지므로 여기서는 그 설명을 생략하기로 한다. LSB 독출 동작에 의해 제1 내지 제4 레벨(MPV0 내지 MPV3)의 문턱전압을 갖는 메모리 셀과 제5 레벨 내지 제8 레벨(MPV4 내지 MPV7)의 문턱전압을 갖는 메모리 셀이 구분될 수 있다.
이하, 도 4a 내지 도 4b및 도 5를 참조하여 본 발명에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치의 CSB 독출 동작을 설명하기로 한다.
먼저, 도 4a를 참조하여 저장하고 있는 데이터의 CSB가 '0'인 제1 레벨(MPV0) 및 제2 레벨(MPV1)의 문턱전압을 갖는 메모리 셀과 CSB가 '1'인 제3 레벨(MPV2) 및 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀을 구분하는 CSB 독출 과정을 설명하기로 한다. 프리차지 신호(PRECHSO_N)로 로우 레벨 신호가 인가됨에 따라 PMOS 트랜지스터(P)가 턴온되고 센싱노드(SO)가 전원전압으로 프리차지된다. 이 때, 센싱전압(PBSENSE)으로 전원 전압이 인가됨으로써 제1 NMOS 트랜지스터(N1)가 턴온되고 선택된 비트라인으로 센싱노드(SO)의 프리차지 전압이 전달되어 비트라인 프리차지가 수행된다(S411). 이 경우에는 선택된 비트라인의 메모리 셀들에 대해 모두 프리차지가 수행된다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제2 기준 전압(R2)을 인가한다. 이에 의해 제2 기준 전압(R2)보다 낮은 제1 레벨(MPV0) 및 제2 레벨(MPV1)의 문턱전압을 갖는 메모리 셀과 제3 레벨(MPV2) 및 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀이 구분되며, 해당 메모리 셀에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S412). 이 때, 전송신호(MTRAN)로서 하이 레벨 신호가 인가되어 제6 NMOS 트랜지스터(N6)가 턴온될 수 있다.
그 후, 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)의 제2 노드(T_N)로 전달한다(S413). 이 경우, 전송신호(MTRAN, TTRAN)로서 하이 레벨 신호가 인가되어 메인 래치(ML)의 제2 노드(M_N) 및 임시 래치(TL)의 제2 노드(T_N)가 센싱노드(SO)에 연결될 수 있다.
도 4b는 도 4a를 참조하여 설명한 독출 동작에 이어서 수행되며 제5 레벨(MPV4) 및 제6 레벨(MPV5)의 문턱전압을 갖는 메모리 셀과 제7 레벨(MPV6) 및 제8 레벨(MPV7)의 문턱전압을 갖는 메모리 셀을 구분하는 CSB 독출 동작을 설명하기 위한 도면이다.
도 4b를 참조하면, 도 4a의 단계 S413 에서 임시 래치(TL)의 제2 노드(T_N)로 전달된 데이터를 이용하여 비트라인 프리차지를 수행한다(S414). 이 때, 센싱전압(PBSENSE)으로는 전원 전압이 인가됨으로써 제1 NMOS 트랜지스터(N1)가 턴온되고 전송신호(TTRAN)로서는 하이 레벨 신호가 인가됨으로써 제9 NMOS 트랜지스터(N9)가 턴온된다. 제2 기준 전압(R2)을 기준으로 한 독출 동작의 결과 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 해당 독출 동작에 의해 구분될 수 있는 메모리 셀의 문턱전압 레벨 중 상위 레벨인 제4 레벨(MPV3) 이하의 문턱전압을 갖는 메모리 셀들에 대해서는 프리차지가 이루어지지 않는다. 도 4a를 참조하여 설명한 독출 동작에서는 제4 레벨(MPV3) 이하의 문턱전압을 갖는 메모리 셀들의 비트라인들만이 디스차지되며, 제5 레벨(MPV4) 내지 제8 레벨(MPV7)의 문턱전압을 갖는 메모리 셀들의 비트라인들은 디스차지되지 않기 때문에, 단계 S414에서의 프리차지 동작은 도 4a를 참조하여 설명한 독출 동작에서 디스차지 되지 않은 메모리 셀들의 비트라인들을 프리차지한다고 할 수 있다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제6 기준 전압(R6)을 인가한다. 이에 의해 제6 기준 전압(R6)보다 낮은 레벨의 문턱전압을 갖는 메모리 셀들과 제6 기준 전압(R6)보다 높은 문턱전압 레벨을 갖는 메모리 셀들이 구분될 수 있으며, 각 메모리 셀들에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S415). 이 때, 전송신호(MTRAN)로서 하이 레벨 신호가 인가되어 제6 NMOS 트랜지스터(N6)가 턴온될 수 있다.
그 후, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터가 캐시 래치(CL)의 제2 노드(C_N)로 전달된다(S416). 이 경우, 전송신호(MTRAN, CTRAN)로서 하이 레벨 신호가 인가되어 메인 래치(ML)의 제2 노드(M_N) 및 캐시 래치(CL)의 제2 노드(C_N)가 센싱노드(SO)에 연결될 수 있다. 제6 기준 전압(R6)을 기준으로 하는 독출 동작 수행 후에는 더 이상 비트라인을 프리차지할 필요가 없으므로, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)로 전달하지 않는다.
캐시 래치(CL)로 전달된 데이터는 컬럼 선택 회로(160)를 통해 입출력 회로(170)로 전달되어 외부로 출력된다(S417).
제6 기준 전압(R6)을 기준으로 하는 독출 동작을 수행할 시에 제1 레벨 내지 제4 레벨(MPV0 내지 MPV3)의 문턱전압을 갖는 메모리 셀에 대해서는 프리차지가 수행되지 않으므로, 동작 전류가 감소되고,소스 라인(CSL) 바운싱 현상이 방지될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에 포함되는 페이지 버퍼 그룹(150)에 포함되는 하나의 페이지 버퍼를 나타내는 도면으로서, 본 발명의 일 실시예에 따른 TLC(Triple Level Cell) 프로그램 방식의 불휘발성 메모리 장치의 MSB 독출 동작을 설명하기 위한 도면이다. 또한, 도 7은 TLC 프로그램 방식을 채용하는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 7을 참조하면, TLC 프로그램 방식의 메모리 셀 문턱전압 분포 상태에 있어서 MSB는 그 문턱전압이 제1 기준 전압(R1)보다 낮은 제1 레벨(MPV0)일 때 '1'이고, 제1 기준 전압(R1)보다 크고 제3 기준 전압(R3)보다 낮은 제2 레벨(MPV1) 및 제3 레벨(MPV2)일 때 '0'이며, 제3 기준 전압(R3)보다 크고 제5 기준 전압(R5)보다 낮은 제4 레벨(MPV3) 및 제5 레벨(MPV4)일 때 '1'이고, 제5 기준 전압(R5)보다 크고 제7 기준 전압(R7)보다 낮은 제6 레벨(MPV5) 및 제7 레벨(MPV6)일 때 '0'이며, 제7 기준 전압(R7)보다 큰 제8 레벨(MPV7)일 때 '1'이다.
이하, 도 6a 내지 도 6d 및 도 7을 참조하여 본 발명에 따른 TLC 프로그램 방식의 불휘발성 메모리 장치의 MSB 독출 동작을 설명하기로 한다.
먼저, 도 6a를 참조하여 도 7의 MPV0 상태에 해당하는 메모리 셀에 대한 MSB 독출 과정을 설명하기로 한다. 비트라인 프리차지 동작(S611)은 앞서 설명한 방식과 동일하므로 여기서는 상세한 설명을 생략하기로 한다. 이 때에는 선택된 비트라인의 메모리 셀들에 대해 모두 프리차지가 수행된다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제1 기준 전압(R1)을 인가한다. 이에 의해 제1 레벨(MPV0)의 문턱전압을 갖는 메모리 셀과 제2 레벨(MPV1)의 문턱전압을 갖는 메모리 셀이 구분되며, 해당 메모리 셀에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S612). 제2 레벨(MPV1)의 문턱전압을 갖는 메모리 셀과 이보다 큰 레벨의 문턱전압을 갖는 메모리 셀은 앞선 LSB 독출 동작 및 CSB 독출 동작을 통해 구분될 수 있다.
그 후, 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)의 제2 노드(T_N)로 전달한다(S613).
도 6b는 도 6a를 참조하여 설명한 독출 동작에 이어서 수행되며 제3 레벨(MPV2)의 문턱전압을 갖는 메모리 셀과 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀을 구분하는 MSB 독출 동작을 설명하기 위한 도면이다.
먼저, 도 6a의 단계 S613 에서 임시 래치(TL)의 제2 노드(T_N)로 전달된 데이터를 이용하여 비트라인 프리차지를 수행한다(S614). 제1 기준 전압(R1)을 기준으로 한 독출 동작의 결과 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 해당 독출 동작의 결과 독출되는 메모리 셀의 문턱전압 레벨인 제2 레벨(MPV1) 이하의 문턱전압을 갖는 메모리 셀들에 대해서는 프리차지가 이루어지지 않으며, 제3 레벨 내지 제8 레벨(MPV2 내지 MPV7)의 문턱전압을 갖는 메모리 셀에 대해서만 프리차지가 이루어진다. 프리차지 동작은 디스차지 동작 후에 이루어질 수 있는데, 이 경우에도 역시 도 6a를 참조하여 설명한 독출 동작에서 디스차지되지 않은 메모리 셀들의 비트라인들을 프리차지한다고 할 수 있다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제3 기준 전압(R3)을 인가한다. 이에 의해 제3 레벨(MPV2)의 문턱전압을 갖는 메모리 셀과 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀이 구분되며, 해당 메모리 셀에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S615). 제4 레벨(MPV3)의 문턱전압을 갖는 메모리 셀과 이보다 큰 레벨의 문턱전압을 갖는 메모리 셀은 앞선 LSB 독출 동작 및 CSB 독출 동작을 통해 구분될 수 있다.
그 후, 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)의 제2 노드(T_N)로 전달한다(S616).
도 6c는 도 6b를 참조하여 설명한 독출 동작에 이어서 수행되며 제5 레벨(MPV4)의 문턱전압을 갖는 메모리 셀과 제6 레벨(MPV5)의 문턱전압을 갖는 메모리 셀을 구분하는 MSB 독출 동작을 설명하기 위한 도면이다.
먼저, 도 6b의 단계 S616 에서 임시 래치(TL)의 제2 노드(T_N)로 전달된 데이터를 이용하여 비트라인 프리차지를 수행한다(S617). 제3 기준 전압(R3)을 기준으로 한 독출 동작의 결과 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 해당 독출 동작의 결과 독출되는 메모리 셀의 문턱전압 레벨인 제4 레벨(MPV3) 이하의 문턱전압을 갖는 메모리 셀들에 대해서는 프리차지가 이루어지지 않으며, 제5 레벨 내지 제8 레벨(MPV4 내지 MPV7)의 문턱전압을 갖는 메모리 셀에 대해서만 프리차지가 이루어진다. 이 경우에도 역시 도 6b를 참조하여 설명한 독출 동작에서 디스차지되지 않은 메모리 셀들의 비트라인들을 프리차지한다고 할 수 있다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제5 기준 전압(R5)을 인가한다. 이에 의해 제5 레벨(MPV4)의 문턱전압을 갖는 메모리 셀과 제6 레벨(MPV5)의 문턱전압을 갖는 메모리 셀이 구분되며, 해당 메모리 셀에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S618). 제6 레벨(MPV5)의 문턱전압을 갖는 메모리 셀과 이보다 큰 레벨의 문턱전압을 갖는 메모리 셀은 앞선 LSB 독출 동작 및 CSB 독출 동작을 통해 구분될 수 있다. .
그 후, 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)의 제2 노드(T_N)로 전달한다(S619).
도 6d는 도 6c를 참조하여 설명한 독출 동작에 이어서 수행되며 제7 레벨(MPV6)의 문턱전압을 갖는 메모리 셀과 제8 레벨(MPV7)의 문턱전압을 갖는 메모리 셀을 구분하는 MSB 독출 동작을 설명하기 위한 도면이다.
먼저, 도 6c의 단계 S619 에서 임시 래치(TL)의 제2 노드(T_N)로 전달된 데이터를 이용하여 비트라인 프리차지를 수행한다(S620). 제5 기준 전압(R5)을 기준으로 한 독출 동작의 결과 독출된 데이터를 이용하여 비트라인 프리차지를 수행하기 때문에, 해당 독출 동작의 결과 독출되는 메모리 셀의 문턱전압 레벨인 제6 레벨(MPV6) 이하의 문턱전압을 갖는 메모리 셀들에 대해서는 프리차지가 이루어지지 않으며, 제7 레벨 및 제8 레벨(MPV6 및 MPV7)의 문턱전압을 갖는 메모리 셀에 대해서만 프리차지가 이루어진다. 이 경우에도 역시 도 6b를 참조하여 설명한 독출 동작에서 디스차지되지 않은 메모리 셀들의 비트라인들을 프리차지한다고 할 수 있다.
다음으로, 독출 동작의 대상이 되는 메모리 셀들에 연결된 워드라인에 제7 기준 전압(R7)을 인가한다. 이에 의해 제7 레벨(MPV6)의 문턱전압을 갖는 메모리 셀과 제8 레벨(MPV7)의 문턱전압을 갖는 메모리 셀이 구분되며, 해당 메모리 셀에 저장된 데이터가 메인 래치(ML)의 제2 노드(M_N)로 독출된다(S618).(S621).
그 후, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터가 캐시 래치(CL)의 제2 노드(C_N)로 전달된다(S622). 제7 기준 전압(R7)을 기준으로 하는 독출 동작 수행 후에는 더 이상 비트라인을 프리차지할 필요가 없으므로, 메인 래치(ML)의 제2 노드(M_N)로 독출된 데이터를 임시 래치(TL)로 전달하지 않는다.
캐시 래치(CL)로 전달된 데이터는 컬럼 선택 회로(160)를 통해 입출력 회로(170)로 전달되어 외부로 출력된다(S623).
이미 독출 동작이 수행되어 저장된 데이터가 확인된 메모리 셀들에 대해서는 이후의 독출 동작에서 프리차지가 수행되지 않으므로 동작 전류가 감소되고,소스 라인(CSL) 바운싱 현상이 방지될 수 있다.
이상에서는 메모리 셀당 2비트의 데이터를 저장하는 MLC 프로그램 방식 또는 메모리 셀당 3비트의 TLC 프로그램 방식의 불휘발성 메모리 장치에 대한 독출 동작에 대해서만 설명하였으나, 본 발명은 4비트 이상의 프로그램 방식을 채용하는 불휘발성 메모리 장치의 독출 동작에도 적용될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 메모리 셀 블록
120: 제어 회로
130: 전압 발생 회로
140: 로우 디코더
150: 페이지 버퍼 그룹
160: 컬럼 선택 회로
170: 입출력 회로
180: 패스/페일 체크 회로
120: 제어 회로
130: 전압 발생 회로
140: 로우 디코더
150: 페이지 버퍼 그룹
160: 컬럼 선택 회로
170: 입출력 회로
180: 패스/페일 체크 회로
Claims (14)
- 메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법에 있어서,
데이터가 저장된 메모리 셀들의 비트라인들을 프리차지하는 단계;
상기 메모리 셀들에 저장된 데이터를 확인하기 위해 상기 메모리 셀들에 제1 기준 전압을 인가하여 제1 독출 동작을 실시하는 단계;
상기 제1 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지하는 단계; 및
상기 미확인 메모리 셀들에 저장된 데이터를 확인하기 위해 상기 메모리 셀들에 제2 기준 전압을 인가하여 제2 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법. - 제1항에 있어서,
상기 제1 독출 동작 후 상기 비트라인들을 프리차지하는 단계는,
문턱전압이 상기 제1 기준 전압보다 높은 메모리 셀들의 비트라인들을 프리차지하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법. - 제1항에 있어서,
상기 제1 독출 동작 후 상기 비트라인들을 프리차지하는 단계는,
상기 비트라인들을 디스차지하는 단계; 및
상기 제1 독출 동작에서 디스차지되지 않은 비트라인들을 프리차지하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법. - 메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법에 있어서,
문턱전압이 제1 내지 제4 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제4 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지하는 단계;
상기 제1 및 제2 메모리 셀들과 상기 제3 및 제4 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계;
상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계; 및
상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 및 제4 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법. - 제4항에 있어서,
상기 제3 및 제4 메모리 셀들의 비트라인들은 상기 제2 독출 동작에서 디스차지되지 않는 불휘발성 메모리 장치의 독출 방법. - 메모리 셀들과 대응하는 비트라인들과 각각 연결되고 메인 래치부 및 임시 래치부를 각각 포함하는 다수의 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 독출 방법에 있어서,
문턱전압이 제1 내지 제8 레벨 중 어느 하나의 레벨에 각각 해당하는 제1 내지 제8 메모리 셀들로 구분되는 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 내지 제4 메모리 셀들과 상기 제5 내지 제8 메모리 셀들을 구분하기 위한 제1 독출 동작을 실시하는 단계;
상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 및 제2 메모리 셀과 상기 제3 및 제4 메모리 셀을 구분하기 위한 제2 독출 동작을 실시하는 단계;
상기 제2 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 및 제6 메모리 셀과 상기 제7 및 제8 메모리 셀을 구분하기 위한 제3 독출 동작을 실시하는 단계;
상기 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제1 메모리 셀과 상기 제2 메모리 셀을 구분하기 위한 제4 독출 동작을 실시하는 단계;
상기 제4 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제3 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제3 메모리 셀과 상기 제4 메모리 셀을 구분하기 위한 제5 독출 동작을 실시하는 단계;
상기 제5 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제5 내지 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제5 메모리 셀과 상기 제6 메모리 셀을 구분하기 위한 제6 독출 동작을 실시하는 단계; 및
상기 제6 독출 동작에 의해 확인된 데이터를 상기 메인 래치부를 통해 상기 임시 래치부로 전달하고, 상기 임시 래치부에 전달된 데이터를 통해 상기 제7 및 제8 메모리 셀들의 비트라인들을 프리차지한 후, 상기 제7 메모리 셀과 상기 제8 메모리 셀을 구분하기 위한 제7 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 독출 방법. - 제6항에 있어서,
상기 제5 내지 제8 메모리 셀들의 비트라인들은 상기 제2 독출 동작 또는 상기 제5 독출 동작에서 디스차지되지 않는 불휘발성 메모리 장치의 독출 방법. - 제6항에 있어서,
상기 제3 내지 제8 메모리 셀들의 비트라인들은 상기 제4 독출 동작에서 디스차지되지 않는 불휘발성 메모리 장치의 독출 방법. - 제6항에 있어서,
상기 제7 및 제8 메모리 셀들의 비트라인들은 상기 제6 독출 동작에서 디스차지되지 않는 불휘발성 메모리 장치의 독출 방법. - 메모리 셀들을 포함하는 메모리 블록;
상기 메모리 셀들과 대응하는 비트라인들과 각각 연결되고, 메인 래치부 및 임시 래치부를 각각 포함하며, 상기 메모리 셀들로부터 데이터를 확인하기 위한 독출 동작을 수행하도록 구성된 다수의 페이지 버퍼들; 및
상기 비트라인들을 프리차지한 후 상기 메모리 셀들에 저장된 데이터를 확인하기 위해 제1 기준 전압을 독출 전압으로 이용하여 제1 독출 동작을 실시하고, 상기 제1 독출 동작에 의해 데이터가 확인되지 않은 미확인 메모리 셀들의 비트라인들을 프리차지한 후 제2 독출 동작을 실시하도록 상기 페이지 버퍼들을 제어하는 제어 회로를 포함하고,
상기 제1 독출 동작에 의해 확인된 데이터는 상기 메인 래치부를 통해 상기 임시 래치부로 전달되고, 상기 임시 래치부에 전달된 데이터에 의해 상기 미확인 메모리 셀들의 비트라인들이 선택적으로 프리차지되는 불휘발성 메모리 장치. - 제10항에 있어서,
상기 미확인 메모리 셀들은 상기 제1 기준 전압보다 문턱전압이 높은 메모리 셀들인 불휘발성 메모리 장치. - 제10항에 있어서,
상기 미확인 메모리 셀들의 비트라인들은 상기 제1 독출 동작에서 디스차지되지 않는 비트라인들인 불휘발성 메모리 장치. - 삭제
- 제10항에 있어서,
상기 제어 회로는 상기 제2 독출 동작의 결과값이 외부로 출력되도록 상기 페이지 버퍼들을 제어하는 불휘발성 메모리 장치.
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