JP2020102290A - 半導体記憶装置 - Google Patents

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宏充 駒井
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Takuyo Kodama
択洋 児玉
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佑樹 石崎
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Yoko Deguchi
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Abstract

【課題】読み出し動作を高速化できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリセルに接続されたビット線ＢＬと、ビット線ＢＬに電気的に接続されたノードＳＥＮと、ノードＳＥＮを第１電圧に充電するドライバＴ１０及びＴ４と、ノードＳＥＮの電圧に基づいて、データを記憶するデータラッチ回路ＳＤＬと、データラッチ回路ＳＤＬに電気的に接続されたデータバスＤＢＵＳと、ノードＳＥＮとデータバスＤＢＵＳとの間に接続されたトランジスタＴ７と、データバスＤＢＵＳに電気的に接続されたデータラッチ回路ＸＤＬとを備える。データラッチ回路ＳＤＬは、ドライバＴ１０及びＴ４の入力端に接続される。データラッチ回路ＳＤＬに記憶されたデータに基づいて、ドライバＴ１０及びＴ４は、データバスＤＢＵＳの電圧を放電あるいは充電する。【選択図】図１２

Description

実施形態は、半導体記憶装置に関するものである。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２０１７−１４２８７４号公報
読み出し動作を高速化できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、メモリセルに接続されたビット線と、前記ビット線に電気的に接続された第１ノードと、前記第１ノードを第１電圧に充電する第１ドライバと、前記第１ノードの電圧に基づいて、データを記憶する第１バッファ回路と、前記第１バッファ回路に電気的に接続されたバスと、前記第１ノードと前記バスとの間に接続された第１トランジスタと、前記バスに電気的に接続された第２バッファ回路とを備える。前記第１バッファ回路は、前記第１ドライバの入力端に接続され、前記第１バッファ回路に記憶されたデータに基づいて、前記第１ドライバは前記バスの電圧を放電あるいは充電する。
図１は、第１実施形態の半導体記憶装置を含むメモリシステムのブロック図である。 図２は、第１実施形態の半導体記憶装置の構成を示すブロック図である。 図３は、第１実施形態におけるブロックの回路図である。 図４は、第１実施形態におけるブロックの一部領域の断面図である。 図５は、第１実施形態におけるメモリセルトランジスタの取り得るデータとその閾値電圧分布を示す図である。 図６は、第１実施形態におけるセンスアンプユニットとデータレジスタの構成を示すブロック図である。 図７は、第１実施形態におけるデータバスに接続されるセンスアンプの構成を示すブロック図である。 図８は、第１実施形態におけるセンスアンプ内のセンスアンプ部及びデータラッチ回路の回路図である。 図９は、第１実施形態の読み出し動作における制御信号の電圧を示すタイミングチャートである。 図１０は、第１実施形態におけるデータラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送の様子を示す図である。 図１１は、第１実施形態におけるデータラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送の様子を示す図である。 図１２は、第１実施形態におけるデータラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時の制御信号のタイミングチャートである。 図１３は、第１実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図１４は、第１実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図１５は、第１実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図１６は、第１実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図１７は、第１実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図１８は、比較例のデータ転送時における制御信号の電圧を示すタイミングチャートである。 図１９は、第２実施形態におけるセンスアンプ内のセンスアンプ部及びデータラッチ回路の回路図である。 図２０は、第２実施形態におけるデータラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時の制御信号のタイミングチャートである。 図２１は、第２実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図２２は、第２実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図２３は、第２実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図２４は、第２実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。 図２５は、第２実施形態のデータ転送時に生じる電流Ｉｃｃを示す図である。
以下の実施形態の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
１．１ 半導体記憶装置を含むメモリシステムの構成
先に図１を用いて、第１実施形態の半導体記憶装置を含むメモリシステム１の構成について説明する。図１は、第１実施形態の半導体記憶装置１０を含むメモリシステム１の構成を示すブロック図である。メモリシステム１は、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０、及びコントローラ２０を備える。
メモリシステム１は、複数のチップから構成され、ホスト装置（不図示）が有するマザーボード上に実装されてもよい。メモリシステム１は、また１つのモジュールで実現されるシステムＬＳＩ（large-scale integrated circuit）、あるいはＳｏＣ（system on chip）として構成されてもよい。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
半導体記憶装置１０は、複数のメモリセル（メモリセルトランジスタとも称す）を備え、データを不揮発に記憶する。半導体記憶装置１０の詳細な構成については後述する。
コントローラ２０は、ホスト装置からの命令に応答して、半導体記憶装置１０にアクセスし、半導体記憶装置１０を制御する。すなわち、コントローラ２０は、半導体記憶装置１０に対して書き込み（プログラムとも称す）、読み出し、及び消去などを命令する。また、コントローラ２０は、半導体記憶装置１０のメモリ空間を管理する。
コントローラ２０は、ホストインターフェース回路（ホスト Ｉ／Ｆ）２１、内蔵メモリ２２、プロセッサ２３、バッファメモリ２４、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）回路２５、及びＥＣＣ（Error Checking and Correcting）回路２６を備える。これらのモジュールは、バス２７を介して互いに接続される。
ホストインターフェース回路２１は、ホストバスを介してホスト装置に接続される。ホストインターフェース回路２１は、ホスト装置から受信した命令及びデータを、それぞれプロセッサ２３及びバッファメモリ２４に転送する。また、ホストインターフェース回路２１は、プロセッサ２３からの命令に応答して、バッファメモリ２４内のデータをホスト装置へ転送する。
プロセッサ２３は、例えばＣＰＵ（central processing unit)から構成される。プロセッサ２３は、コントローラ２０全体の動作を制御する。例えば、プロセッサ２３は、ホスト装置から書き込み命令を受信した際に、これに応答して、ＮＡＮＤインターフェース回路２５を介して半導体記憶装置１０に書き込み命令を発行する。読み出し及び消去の際も同様である。また、プロセッサ２３は、ウェアレベリング等、半導体記憶装置１０を管理するための様々な処理を実行する。なお、コントローラ２０の動作は、プロセッサ２３がソフトウェア（またはファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
内蔵メモリ２２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリから構成され、プロセッサ２３の作業領域として使用される。内蔵メモリ２２は、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
バッファメモリ２４は、半導体記憶装置１０に対する書き込みデータや読み出しデータを一時的に保持する。バッファメモリ２４はＤＲＡＭやＳＲＡＭ等から構成されてもよい。
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインターフェース回路２５は、プロセッサ２３から受信した命令に基づき、種々の信号を半導体記憶装置１０へ送信し、また種々の信号を半導体記憶装置１０から受信する。
ＥＣＣ回路２６は、半導体記憶装置１０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわち、ＥＣＣ回路２６は、書き込み動作時には、書き込みデータに対して誤り訂正符号を生成し、この誤り訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路２５に送る。また、ＥＣＣ回路２６は、読み出し動作時には、読み出しデータに対して、読み出しデータに含まれる誤り訂正符号を用いてエラー検出及び／又はエラー訂正を行う。
１．２ 半導体記憶装置１０の構成
図２を用いて、第１実施形態の半導体記憶装置１０の構成について説明する。図２は、図１に示した半導体記憶装置１０の構成を示すブロック図である。
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レジスタ群（ステータスレジスタ１４Ａ、アドレスレジスタ１４Ｂ、及びコマンドレジスタ１４Ｃを含む）、シーケンサ（制御回路）１５、電圧生成回路１６、ロウデコーダ１７、カラムデコーダ１８、センスアンプユニット１９Ａ、及びデータレジスタ（データキャッシュ）１９Ｂを備える。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…ＢＬＫｍ（ｍは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｍの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１には、メモリセルトランジスタに電圧を印加するために、複数のビット線、複数のワード線、及びソース線などが配設される。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
入出力回路１２及びロジック制御回路１３は、ＮＡＮＤバスを介して、コントローラ２０に接続される。入出力回路１２は、コントローラ２０との間でＮＡＮＤバスを介して、入出力信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路１３は、コントローラ２０からＮＡＮＤバスを介して、外部制御信号、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。信号名に付記された“ｎ”は、アクティブ・ローであることを示す。また、ロジック制御回路１３は、ＮＡＮＤバスを介して、コントローラ２０にレディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１０の選択を可能にし、半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１４Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１４Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、書き込みを可能にする。読み出しイネーブル信号ＲＥｎは、読み出しを可能にする。ライトプロテクト信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、外部からの命令を受け付けることが可能な状態である。ビジー状態は、外部からの命令を受け付けることができない状態である。コントローラ２０は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０の状態を知ることができる。
ステータスレジスタ１４Ａは、半導体記憶装置１０の動作に必要なデータを一時的に保持する。アドレスレジスタ１４Ｂは、アドレスを一時的に保持する。コマンドレジスタ１４Ｃは、コマンドを一時的に保持する。ステータスレジスタ１４Ａ、アドレスレジスタ１４Ｂ、及びコマンドレジスタ１４Ｃは、例えばＳＲＡＭから構成される。
シーケンサ１５は、コマンドレジスタ１４Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。
電圧生成回路１６は、半導体記憶装置１０の外部から電源電圧ＶＣＣを受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１６は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１７、及びセンスアンプユニット１９Ａなどに供給する。
ロウデコーダ１７は、アドレスレジスタ１４Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１７は、デコードされたロウアドレスに基づいて、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダ１７は、メモリセルアレイ１１に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ１８は、アドレスレジスタ１４Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１８は、デコードされたカラムアドレスに基づいて、ビット線を選択する。
センスアンプユニット１９Ａは、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅し、一時的に記憶する。また、センスアンプユニット１９Ａは、書き込み動作時には、コントローラ２０から受信した書き込みデータに基づいた電圧をビット線に転送する。
データレジスタ１９Ｂは、読み出し動作時には、センスアンプユニット１９Ａから転送されたデータを一時的に保持し、保持したデータをシリアルに入出力回路１２へ転送する。また、データレジスタ１９Ｂは、書き込み動作時には、入出力回路１２からシリアルに転送されたデータを一時的に保持し、保持したデータをセンスアンプユニット１９Ａへパラレルに転送する。
半導体記憶装置１０には、電源電圧ＶＣＣおよび接地電圧ＶＳＳ（例えば、０Ｖ）が、対応する端子を介して供給される。
１．２．１ メモリセルアレイ１１の構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｍを備える。ここでは、１つのブロックＢＬＫの回路構成を説明する。
図３は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及び選択トランジスタＳＴ１、ＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｍ間でビット線ＢＬ０〜ＢＬ（Ｌ−１）を共有する。但し、Ｌは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
また、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（不図示）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（不図示）が直列接続される。複数のダミーセルトランジスタのゲートには、それぞれ複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタＭＴと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
１．２．２ メモリセルアレイ１１の断面構造
次に、メモリセルアレイ１１内のブロックＢＬＫの断面構造について説明する。図４は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域３０上に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ウェル領域３０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層３３が、順次積層されている。積層された配線層間には、図示しない絶縁膜が形成されている。
これらの配線層３１、３２、３３を貫通してウェル領域３０に達するピラー状の導電体３４が形成されている。導電体３４の側面には、ゲート絶縁膜３５、電荷蓄積膜（絶縁膜）３６、及びブロック絶縁膜３７が順次形成されている。これらによって、メモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成される。導電体３４は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。導電体３４の上端は、ビット線ＢＬとして機能する金属配線層３８に接続される。
ウェル領域３０の表面領域内には、ｎ＋型不純物拡散層３９が形成されている。拡散層３９上にはコンタクトプラグ４０が形成され、コンタクトプラグ４０は、ソース線ＳＬとして機能する金属配線層４１に接続される。さらに、ウェル領域３０の表面領域内には、ｐ＋型不純物拡散層４２が形成されている。拡散層４２上にはコンタクトプラグ４３が形成され、コンタクトプラグ４３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して導電体３４に電位を印加するための配線である。
以上の構成が、図３を記載した紙面に直交する方向（奥行き方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが形成される。
さらに、メモリセルアレイ１１の構成についてはその他の構成であってもよい。すなわち、メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。さらに、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２．３ メモリセルトランジスタＭＴの閾値分布
図５は、第１実施形態におけるメモリセルトランジスタＭＴの取り得るデータとその閾値電圧分布を示す。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。ここでは、メモリセルトランジスタＭＴが、３ビットのデータを記憶するＴＬＣ（triple level cell）方式を有する場合を説明する。
３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図５に示すような閾値電圧の分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”が割り当てられる。ビットの並びは、上位ビット“Ｘ”、中位ビット“Ｙ”、及び下位ビット“Ｚ”とすると、“Ｘ、Ｙ、Ｚ”である。閾値分布とデータとの割り当ては、任意に設計可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより低く、例えば負の値を有する。
ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上で、かつ電圧ＶＢより低い。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上で、かつ電圧ＶＣより低い。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上で、かつ電圧ＶＤより低い。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上で、かつ電圧ＶＥより低い。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上で、かつ電圧ＶＦより低い。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上で、かつ電圧ＶＧより低い。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上で、電圧ＶＲＥＡＤより低い。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲート電極に電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、ページ単位あるいはセルユニット単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３つのページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込みあるいは読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
１．２．４ センスアンプユニット１９Ａ及びデータレジスタ１９Ｂの構成
次に、図６を用いて、センスアンプユニット及びデータレジスタの構成について説明する。図６は、センスアンプユニット１９Ａとデータレジスタ１９Ｂの構成を示すブロック図である。
センスアンプユニット１９Ａは、複数のセンスアンプＳＡを含む。複数のセンスアンプＳＡのうち、所定数のセンスアンプＳＡ毎に、１つのデータバスＤＢＵＳが設けられる。例えば、１６個のセンスアンプＳＡ＜０＞、ＳＡ＜１＞、…、ＳＡ＜１５＞が、１つのデータバスＤＢＵＳに接続されている。
なお、１つのデータバスＤＢＵＳに接続されるセンスアンプＳＡの個数は任意である。以下の説明において、１つのデータバスＤＢＵＳに接続された１６個のセンスアンプＳＡ＜０＞〜ＳＡ＜１５＞を区別する場合には、ＳＡ＜０＞、ＳＡ＜１＞、…、ＳＡ＜１５＞と表記する。１６個のセンスアンプＳＡ＜０＞〜ＳＡ＜１５＞を区別せず、各々を示す場合は、センスアンプＳＡと表記する。
センスアンプＳＡは、例えばビット線ＢＬ毎に設けられ、対応するビット線ＢＬに読み出されたデータをセンスし、また対応するビット線ＢＬに書き込みデータを転送する。
データレジスタ１９Ｂは、複数のセンスアンプＳＡに対応した複数のデータラッチ回路（バッファ回路）ＸＤＬを含む。各データラッチ回路ＸＤＬは、センスアンプＳＡ毎に設けられる。例えば、１６個のデータラッチ回路ＸＤＬ＜１５：０＞の各々は、センスアンプＳＡ＜０＞〜ＳＡ＜１５＞の各々に対応するように設けられる。データラッチ回路ＸＤＬ＜１５：０＞は、１つのデータバスＤＢＵＳに接続される。なお、１つのデータバスＤＢＵＳに接続されるデータラッチ回路ＸＤＬの個数は任意である。各データラッチ回路ＸＤＬは、対応するセンスアンプＳＡに関連するデータを一時的に保持する。
各データラッチ回路ＸＤＬは、入出力回路１２に接続される。データラッチ回路ＸＤＬは、センスアンプＳＡから転送された読み出しデータを一時的に保持し、また、入出力回路１２から転送された書き込みデータを一時的に保持する。例えば、センスアンプＳＡに読み出されたデータは、センスアンプＳＡ内に保持され、さらにデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬに保持される。その後、データラッチ回路ＸＤＬに保持データは、データラッチ回路ＸＤＬから入出力回路１２に転送される。なお、センスアンプＳＡと入出力回路１２との間のデータ転送は、１ページ分のセンスアンプＳＡ及び１ページ分のデータラッチ回路ＸＤＬを用いて行われる。
また、入出力回路１２に入力された書き込みデータは、入出力回路１２からデータラッチ回路ＸＤＬに転送されて保持され、その後、データバスＤＢＵＳを介してセンスアンプＳＡに転送される。なお、入出力回路１２とセンスアンプＳＡとの間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬ及び１ページ分のセンスアンプＳＡを用いて行われる。
１．２．５ センスアンプＳＡの構成
次に図７を用いて、センスアンプユニット１９Ａ内のセンスアンプＳＡの構成について説明する。上述したように、１つのデータバスＤＢＵＳには複数のセンスアンプＳＡが接続される。図７は、データバスＤＢＵＳに接続される１つのセンスアンプＳＡの構成を示すブロック図である。
各センスアンプＳＡは、センスアンプ部ＳＡａ、及びデータラッチ回路（バッファ回路）ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬを備える。センスアンプ部ＳＡａ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、互いにデータが転送可能なように接続される。
センスアンプ部ＳＡａは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプ部ＳＡａは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。すなわち、センスアンプ部ＳＡａは、書き込み動作時にデータラッチ回路ＳＤＬが保持するデータに応じてビット線ＢＬの電圧を制御する。
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬは、データを一時的に保持する。データラッチ回路ＳＤＬは、センスアンプ部ＳＡａにて検知された読み出しデータを一時的に保持する。また、データラッチ回路ＳＤＬは、書き込み動作時に、書き込みデータを一時的に保持する。
データラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプＳＡが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。
次に、センスアンプユニット１９Ａ内のセンスアンプＳＡの回路構成について説明する。上述したように、センスアンプＳＡは、センスアンプ部ＳＡａ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、及びＣＤＬを含むが、読み出し動作を行う回路例として、ここでは、センスアンプ部ＳＡａとデータラッチ回路ＳＤＬの回路構成を示す。
図８は、第１実施形態におけるセンスアンプＳＡ内のセンスアンプ部ＳＡａ及びデータラッチ回路ＳＤＬの回路図である。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の第１端」と記し、ソースまたはドレインの他方を「電流経路の第２端」と記す。
センスアンプＳＡは、センスアンプ部ＳＡａ及びデータラッチ回路ＳＤＬを含む。センスアンプ部ＳＡａは、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）Ｔ１〜Ｔ９、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）Ｔ１０、及びキャパシタＣ１を含む。データラッチ回路ＳＤＬは、ｎＭＯＳトランジスタＴ１１〜Ｔ１４、及びｐＭＯＳトランジスタＴ１５、Ｔ１６を含む。
ｎＭＯＳトランジスタＴ１の電流経路の第１端は、ノードＢＬＩを介してビット線ＢＬに接続される。ｎＭＯＳトランジスタＴ１の電流経路の第２端は、ノードＳＣＯＭを介してｎＭＯＳトランジスタＴ５の電流経路の第１端に接続される。ｎＭＯＳトランジスタＴ１のゲートには、信号ＢＬＣが供給される。さらに、ｎＭＯＳトランジスタＴ５のゲートには、信号ＸＸＬが供給される。
ノードＳＣＯＭには、ｎＭＯＳトランジスタＴ２の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ２の電流経路の第２端は、ｎＭＯＳトランジスタＴ４の電流経路の第１端及びｐＭＯＳトランジスタＴ１０の電流経路の第１端に接続される。ｎＭＯＳトランジスタＴ４の電流経路の第２端には、電圧ＳＲＣＧＮＤ（例えば、０Ｖ）が供給される。ｐＭＯＳトランジスタＴ１０の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。さらに、ｎＭＯＳトランジスタＴ２のゲートには、信号ＢＬＸが供給される。
ｎＭＯＳトランジスタＴ４のゲート及びｐＭＯＳトランジスタＴ１０のゲートは、ノードＬＡＴ_Ｓに接続される。ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０はインバータを構成する。このインバータは、ビット線ＢＬを充電する、またはデータバスＤＢＵＳ及びデータラッチ回路ＸＤＬの電圧を放電あるいは充電するドライバとして機能する。なおここでは、ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０のゲートがノードＬＡＴ_Ｓに接続される例を示すが、ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０のゲートがノードＩＮＶ_Ｓに接続される構成とすれば、ノードＬＡＴ_Ｓに保持されたデータを転送可能である。
ノードＳＣＯＭには、ｎＭＯＳトランジスタＴ３の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ３の電流経路の第２端には、電圧ＶＬＳＡが供給される。ｎＭＯＳトランジスタＴ３のゲートには、信号ＮＬＯが供給される。
ｎＭＯＳトランジスタＴ５の電流経路の第２端は、ノードＳＥＮを介してｎＭＯＳトランジスタＴ９のゲートに接続される。ノードＳＥＮには、キャパシタＣ１の第１電極が接続され、キャパシタＣ１の第２電極には、信号ＣＬＫＳＡが供給される。
ノードＳＥＮには、ｎＭＯＳトランジスタＴ７の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ７の電流経路の第２端は、データバスＤＢＵＳが接続される。ｎＭＯＳトランジスタＴ７のゲートには、信号ＤＳＷが供給される。
ノードＳＥＮには、またｎＭＯＳトランジスタＴ６の電流経路の第１端が接続される。ｎＭＯＳトランジスタＴ６の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。ｎＭＯＳトランジスタＴ６のゲートには、信号ＢＬＱが供給される。
ｎＭＯＳトランジスタＴ９の電流経路の第１端は、ｎＭＯＳトランジスタＴ８の電流経路の第１端に接続され、ｎＭＯＳトランジスタＴ８の電流経路の第２端はノードＩＮＶ_Ｓに接続される。ｎＭＯＳトランジスタＴ９の電流経路の第２端には、電圧ＣＬＫＳＡが供給される。さらに、ｎＭＯＳトランジスタＴ８のゲートには、ストローブ信号ＳＴＢが供給される。
ノードＩＮＶ_Ｓは、ｎＭＯＳトランジスタＴ１１の電流経路の第１端及びｐＭＯＳトランジスタＴ１５の電流経路の第１端と、ｎＭＯＳトランジスタＴ１２のゲート及びｐＭＯＳトランジスタＴ１６のゲートとに接続される。ｎＭＯＳトランジスタＴ１２の電流経路の第１端及びｐＭＯＳトランジスタＴ１６の電流経路の第１端は、ノードＬＡＴ_Ｓに接続される。ノードＬＡＴ_Ｓは、ｎＭＯＳトランジスタＴ１１のゲート及びｐＭＯＳトランジスタＴ１５のゲートに接続される。
ｐＭＯＳトランジスタＴ１５及びＴ１６の電流経路の第２端には、電圧ＶＤＤＳＡが供給される。ｎＭＯＳトランジスタＴ１１及びＴ１２の電流経路の第２端には、電圧ＶＳＳＳＡ（例えば、０Ｖ）が供給される。ｎＭＯＳトランジスタＴ１１及びｐＭＯＳトランジスタＴ１５と、ｎＭＯＳトランジスタＴ１２及びｐＭＯＳトランジスタＴ１６とはそれぞれインバータを構成する。
ノードＩＮＶ_Ｓには、ｎＭＯＳトランジスタＴ１３の電流経路の第１端が接続され、ｎＭＯＳトランジスタＴ１３の電流経路の第２端は、データバスＤＢＵＳに接続される。ｎＭＯＳトランジスタＴ１３のゲートには、信号ＳＴＩが供給される。
ノードＬＡＴ_Ｓには、ｎＭＯＳトランジスタＴ１４の電流経路の第１端が接続され、ｎＭＯＳトランジスタＴ１４の電流経路の第２端は、データバスＤＢＵＳに接続される。ｎＭＯＳトランジスタＴ１４のゲートには、信号ＳＴＬが供給される。
データバスＤＢＵＳには、データラッチ回路ＸＤＬが接続される。
１．３ 読み出し動作
次に、センスアンプユニット１９Ａによる読み出し動作について説明する。具体的には、メモリセルトランジスタＭＴに記憶されたデータを、データラッチ回路ＳＤＬを介してデータラッチ回路ＸＤＬまで読み出す動作を説明する。
１．３．１ メモリセルトランジスタＭＴからデータラッチ回路ＳＤＬまでの読み出し
図９は、メモリセルトランジスタＭＴからデータラッチ回路ＳＤＬまでの読み出し動作における制御信号の電圧を示すタイミングチャートである。シーケンサ１５は、読み出し動作を制御する制御信号、例えば、信号ＮＬＯ、ＢＬＣ、ＢＬＸ、ＸＸＬ、ＢＬＱ、ＳＴＢ、ＤＳＷ、ＣＬＫＳＡ、ＳＴＩ、及びＳＴＬを制御し、これら信号をメモリセルアレイ１１及びセンスアンプＳＡに送信する。
読み出し動作は、ビット線プリチャージ期間（センスセットアップ期間を含む）とセンス期間を備える。ビット線プリチャージ期間は、読み出し対象のメモリセルトランジスタからデータをセンスする前に、選択されたビット線ＢＬに電圧ＶＰＣＨを印加する期間である。このビット線プリチャージ期間中にセンスセットアップ期間が含まれる。センスセットアップ期間は、センス期間の前に、ノードＳＥＮを電圧ＶＤＤＳＡ以上の電圧に昇圧する期間である。センス期間は、読み出し対象のメモリセルトランジスタがオン状態あるいはオフ状態であることによって生じるノードＳＥＮの電圧をセンスアンプ部ＳＡａにより検知する期間である。センスアンプ部ＳＡａによって検知されたデータは、データラッチ回路ＳＤＬに保持される。
図９に示す時刻ｔ１において、ロウデコーダ１７は、読み出し対象のメモリセルトランジスタＭＴに対応する選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。これにより、選択トランジスタＳＴ１及びＳＴ２をオン状態にする。ロウデコーダ１７は、選択されたワード線ＷＬに電圧ＶＣＧＲＶを、非選択のワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出しデータに応じて設定される電圧である。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオン状態にする電圧であり、ＶＲＥＡＤ＞ＶＣＧＲＶである。
時刻ｔ２において、シーケンサ１５は、センスアンプＳＡにおける信号ＢＬＣ及び信号ＢＬＸを“Ｈ(high)”レベルにする。すなわち、ｎＭＯＳトランジスタＴ１のゲートに電圧ＶＢＬＣ（例えば０．５Ｖ＋Ｖｔｈ）を印加し、ｎＭＯＳトランジスタＴ１をオン状態にする。電圧Ｖｔｈは、センスアンプＳＡ内の低耐圧のｎＭＯＳトランジスタの閾値電圧である。同様に、ｎＭＯＳトランジスタＴ２に電圧ＶＢＬＸ（例えば０．７５Ｖ＋Ｖｔｈ）を印加し、ｎＭＯＳトランジスタＴ２をオン状態にする。電圧ＶＢＬＸと電圧ＶＢＬＣの関係は、ＶＢＬＸ≧ＶＢＬＣとなる。
ここで、読み出し対象のメモリセルトランジスタＭＴに接続されたビット線に対応するデータラッチ回路ＳＤＬには、“０”データ（例えば“Ｌ(low)”レベル）が保持されている。データラッチ回路ＳＤＬに“０”データが保持されている場合、そのノードＬＡＴ_Ｓには“Ｌ”レベルが保持されている。このため、ｐＭＯＳトランジスタＴ１０がオン状態に、ｎＭＯＳトランジスタＴ４がオフ状態となり、ｎＭＯＳトランジスタＴ２には、電圧ＶＤＤＳＡが印加される。これにより、ビット線ＢＬには、ｎＭＯＳトランジスタＴ１によりクランプされたプリチャージ電圧ＶＰＣＨ（例えば、０．５Ｖ）が印加される（“pre-charge”）。
そして、読み出し対象のメモリセルトランジスタＭＴの閾値電圧Ｖｔｃに応じて、セル電流Ｉcellがビット線ＢＬ側からソース線ＳＬ側に流れる。具体的には、閾値電圧Ｖｔｃが電圧ＶＣＧＲＶより低く、メモリセルトランジスタＭＴがオン状態にある場合、対応するセンスアンプＳＡではセル電流Ｉcellが流れる。これに対し、閾値電圧Ｖｔｃが電圧ＶＣＧＲＶより高く、メモリセルトランジスタＭＴがオフ状態にある場合、メモリセルトランジスタＭＴはオフ状態となり、対応するセンスアンプＳＡではセル電流Ｉcellが流れない。
他方、非読み出し対象のメモリセルトランジスタＭＴに接続されたビット線に対応するデータラッチ回路ＳＤＬには、例えば“１”データ（例えば“Ｈ”レベル）が保持されている。データラッチ回路ＳＤＬに“１”データが保持されている場合、そのノードＬＡＴ_Ｓには“Ｈ”レベルが保持されている。このため、ｐＭＯＳトランジスタＴ４がオン状態に、ｎＭＯＳトランジスタＴ１０がオフ状態となり、ｎＭＯＳトランジスタＴ２には、電圧ＳＲＣＧＮＤが供給される。これにより、ビット線ＢＬには、例えば電圧ＶＳＳが印加される（“lockout”）。
時刻ｔ３において、シーケンサ１５は、信号ＢＬＱを“Ｈ”レベルにする。具体的には、ｎＭＯＳトランジスタＴ６のゲートに電圧ＶＢＬＱ（例えば、４Ｖ）を印加し、ｎＭＯＳトランジスタＴ６をオン状態にする。これにより、ノードＳＥＮに電圧ＶＤＤＳＡ（例えば、２．５Ｖ）が印加される。
そして、ノードＳＥＮの充電が完了した後、時刻ｔ４において、シーケンサ１５は、信号ＢＬＱを“Ｌ”レベルにし、ｎＭＯＳトランジスタＴ６をオフ状態にする。
時刻ｔ５において、シーケンサ１５は、信号ＣＬＫＳＡを“Ｈ”レベルにする。これにより、ノードＳＥＮの電位を、電圧ＶＤＤＳＡより高い電圧に上昇させる。
時刻ｔ６において、シーケンサ１５は、信号ＸＸＬを“Ｈ”レベルにする。すなわち、シーケンサ１５は、ｎＭＯＳトランジスタＴ５のゲートに電圧ＶＸＸＬ（例えば１．０Ｖ＋Ｖｔｎ）を印加し、ｎＭＯＳトランジスタＴ５をオン状態にする。これにより、読み出し動作の対象となるセンスアンプＳＡにおいては、ｎＭＯＳトランジスタＴ５によってクランプされた電圧（例えば、１Ｖ）がノードＳＥＮからノードＳＣＯＭに印加される。また、読み出し動作の対象でないセンスアンプＳＡにおいては、ノードＳＥＮが“Ｌ”レベルのため、電圧は印加されない。
このとき、読み出し動作の対象となるセンスアンプＳＡ、すなわち選択されたビット線ＢＬに対応するセンスアンプＳＡでは、読み出し対象のメモリセルトランジスタＭＴがオン状態にある場合、センスアンプＳＡからビット線ＢＬにセル電流Ｉcellが流れる。このため、ノードＳＥＮの電圧は、大きく低下する。他方、読み出し対象のメモリセルトランジスタＭＴがオフ状態にある場合、センスアンプＳＡからビット線ＢＬにセル電流Ｉcellはほとんど流れない。このため、ノードＳＥＮの電圧は、ほとんど低下しない。
時刻ｔ７において、シーケンサ１５は、信号ＸＸＬを“Ｌ”レベルにし、ｎＭＯＳトランジスタＴ５をオフ状態にする。
時刻ｔ８において、シーケンサ１５は、信号ＳＴＢを“Ｈ”レベルにし、ｎＭＯＳトランジスタＴ８をオン状態にする。
読み出し動作の対象となるセンスアンプＳＡにおいては、ノードＳＥＮの電圧が、センス判定閾値、すなわちｎＭＯＳトランジスタＴ９の閾値電圧よりも低い場合、ｎＭＯＳトランジスタＴ９はオフ状態となる。よって、ノードＩＮＶ_Ｓの電圧は、ほとんど低下しない。この結果、ノードＩＮＶ_Ｓは、“１”データ（“Ｈ”レベル）を保持する。他方、ノードＳＥＮの電圧が、センス判定閾値よりも高い場合、ｎＭＯＳトランジスタＴ９はオン状態となる。よって、ノードＩＮＶ_Ｓの電圧は、大きく低下する。この結果、ノードＩＮＶ_Ｓは、“０”データ（“Ｌ”レベル）を保持する。また、読み出し動作の対象ではないセンスアンプＳＡにおいては、ノードＳＥＮが“Ｌ”レベルのため、ｎＭＯＳトランジスタＴ９はオフ状態となる。よって、ノードＩＮＶ_Ｓは、“１”データを保持する。
すなわち、読み出し対象のメモリセルトランジスタＭＴがオン状態にある場合、ノードＳＥＮの電圧がセンス判定閾値より低下し、この場合、ノードＩＮＶ_Ｓの電圧は“Ｈ”レベルのまま保持される。このため、データラッチ回路ＳＤＬは、“１”データ（“Ｈ”レベル）を保持する。他方、読み出し対象のメモリセルトランジスタＭＴがオフ状態にある場合、ノードＳＥＮの電圧がセンス判定閾値より高く維持される。この場合、ノードＩＮＶ_Ｓの電圧は“Ｌ”レベルに低下する。このため、データラッチ回路ＳＤＬは、“０”データ（“Ｌ”レベル）を保持する。
時刻ｔ９において、シーケンサ１５は、信号ＳＴＢを“Ｌ”レベルにし、ｎＭＯＳトランジスタＴ８をオフ状態にする。こうして、シーケンサ１５は、読み出し対象のメモリセルトランジスタＭＴから読み出したデータをデータラッチ回路ＳＤＬに格納する。
時刻ｔ１０〜ｔ１１において、リカバリ動作が行われ、メモリセルトランジスタＭＴからデータラッチ回路ＳＤＬまでの読み出し動作を終了する。
１．３．２ データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送
次に、データラッチ回路ＳＤＬに記憶された読み出しデータは、データバスＤＢＵＳを介してデータラッチ回路ＸＤＬに転送される。ここでは、データラッチ回路ＸＤＬが、読み出しデータを受け取る前に“Ｈ”レベルを保持している場合を一例として説明する。なお、データラッチ回路ＸＤＬが読み出しデータを受け取る前に“Ｈ”レベルを保持している場合を例に示すが、必ずしも“Ｈ”レベルを保持している必要は無い。
図１０及び図１１は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送の様子を示す回路図である。図１０は、データラッチ回路ＳＤＬに保持された“Ｌ”レベルをデータラッチ回路ＸＤＬに転送する動作を示す。図１１は、データラッチ回路ＳＤＬに保持された“Ｈ”レベルをデータラッチ回路ＸＤＬに転送する動作を示す。
図１２は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時における制御信号の電圧及び電源電流ＩＣＣを示すタイミングチャートである。シーケンサ１５は、データ転送の動作を制御する制御信号、例えば、信号ＮＬＯ、ＢＬＣ、ＢＬＸ、ＸＸＬ、ＢＬＱ、ＳＴＢ、ＤＳＷ、ＣＬＫＳＡ、ＳＴＩ、及びＳＴＬを制御し、これら信号をセンスアンプＳＡに送信する。なお、電源電流ＩＣＣについては後述する。
図１０に示すように、データラッチ回路ＳＤＬ（ノードＩＮＶ_Ｓ）に保持された“Ｌ”レベルをデータラッチ回路ＸＤＬに転送する動作では、データラッチ回路ＸＤＬが保持する“Ｈ”レベルを放電する動作が行われる。一方、図１１に示すように、データラッチ回路ＳＤＬ（ノードＩＮＶ_Ｓ）に保持された“Ｈ”レベルをデータラッチ回路ＸＤＬに転送する動作では、データラッチ回路ＸＤＬに“Ｈ”レベルの電圧を充電する動作が行われ、データラッチ回路ＸＤＬの“Ｈ”レベルが維持される。なおここでは、データ転送動作の例として、センスアンプＳＡ＜０＞からデータラッチ回路ＸＤＬ＜０＞へのデータ転送、これに続くセンスアンプＳＡ＜１＞からデータラッチ回路ＸＤＬ＜１＞へのデータ転送の動作を説明する。
まず、図１２に示す時刻ｔ２１より前では、シーケンサ１５は、信号ＮＬＯ、ＢＬＣを“Ｈ”レベルにし、信号ＢＬＸ、ＤＳＷ＜０＞、ＸＸＬ、及びＳＴＩ＜０＞を“Ｌ”レベルにする。さらに、電圧ＶＤＤＳＡを除く、その他の信号を“Ｌ”レベルにする。
時刻ｔ２１において、シーケンサ１５は、信号ＮＬＯ、ＢＬＣを“Ｌ”レベルにし、信号ＢＬＸ、ＸＸＬを“Ｈ”にする。これにより、ｎＭＯＳトランジスタＴ３、Ｔ１がオフ状態に、ｎＭＯＳトランジスタＴ２、Ｔ５がオン状態に設定される。さらに、信号ＤＳＷ＜０＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ７がオン状態に設定される。その他の信号の電圧は、そのまま維持される。
時刻ｔ２２において、シーケンサ１５は、信号ＳＴＩ＜０＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ１３がオン状態に設定される。
ここで、データラッチ回路ＳＤＬに保持されたデータが“Ｌ”レベルの場合、すなわちノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ｎＭＯＳトランジスタＴ１１がオン状態に、ｐＭＯＳトランジスタＴ１５がオフ状態に設定されている。これによって、データラッチ回路ＸＤＬが保持する“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１３及びＴ１１を経由し、電圧ＶＳＳＳＡに放電される。
このとき、ノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ノードＬＡＴ_Ｓが“Ｈ”レベルであるため、ｎＭＯＳトランジスタＴ４はオン状態に、ｐＭＯＳトランジスタＴ１０はオフ状態に設定されている。よって、上述したｎＭＯＳトランジスタＴ１３及びＴ１１を通る放電と並行して、データラッチ回路ＸＤＬの“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ７、Ｔ５、Ｔ２、及びＴ４を経由し、電圧ＳＲＣＧＮＤに放電される。
他方、データラッチ回路ＳＤＬに保持されたデータが“Ｈ”レベルの場合、すなわちノードＩＮＶ_Ｓが“Ｈ”レベルの場合、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１０はオン状態に、ｎＭＯＳトランジスタＴ４がオフ状態に設定されている。これによって、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、及びＴ７を経由し、データラッチ回路ＸＤＬに充電される。
このとき、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１５はオン状態に、ｎＭＯＳトランジスタＴ１１はオフ状態に設定されている。よって、上述したトランジスタＴ２、Ｔ５、Ｔ７を通る充電と並行して、ｐＭＯＳトランジスタＴ１５に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ１３を経由し、データラッチ回路ＸＤＬに充電される。なお、例えばｐＭＯＳトランジスタＴ１５とノードＩＮＶ_Ｓとの間にｐＭＯＳトランジスタを設けた構成を有する場合は、このｐＭＯＳトランジスタをオン状態に設定すれば、上述と同様に、ｎＭＯＳトランジスタＴ１３を経由する充電が行われる。
その後、時刻ｔ２３において、シーケンサ１５は、信号ＤＳＷ＜０＞を“Ｌ”レベルにし、さらに、時刻ｔ２４において、信号ＳＴＩ＜０＞を“Ｌ”レベルにする。
以上により、データラッチ回路ＳＤＬ＜０＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜０＞へデータ＜０＞の転送が終了する。
続いて、時刻ｔ２４において、データラッチ回路ＳＤＬ＜１＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜１＞へデータ＜１＞の転送が開始される。このデータ＜１＞の転送動作は、データラッチ回路ＳＤＬ＜１＞からデータラッチ回路ＸＤＬ＜１＞へデータが転送される点を除いて、上述したデータ＜０＞の転送動作と同様である。
詳述すると、時刻ｔ２４において、シーケンサ１５は、信号ＤＳＷ＜１＞を“Ｈ”レベルにする。これにより、トランジスタＴ７がオン状態に設定される。その他の信号の電圧は、そのまま維持される。
時刻ｔ２５において、シーケンサ１５は、信号ＳＴＩ＜１＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ１３がオン状態に設定される。
ここで、データラッチ回路ＳＤＬに保持されたデータが“Ｌ”レベル（ノードＩＮＶ_Ｓが“Ｌ”レベル）の場合、ｎＭＯＳトランジスタＴ１１がオン状態に、ｐＭＯＳトランジスタＴ１５がオフ状態に設定されている。これによって、データラッチ回路ＸＤＬが保持する“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１３及びＴ１１を経由し、電圧ＶＳＳＳＡに放電される。
このとき、ノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ノードＬＡＴ_Ｓが“Ｈ”レベルであるため、ｎＭＯＳトランジスタＴ４はオン状態に、ｐＭＯＳトランジスタＴ１０はオフ状態に設定されている。よって、上述したｎＭＯＳトランジスタＴ１３及びＴ１１を通る放電と並行して、データラッチ回路ＸＤＬの“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ７、Ｔ５、Ｔ２、及びＴ４を経由し、電圧ＳＲＣＧＮＤに放電される。
他方、データラッチ回路ＳＤＬに保持されたデータが“Ｈ”レベル（ノードＩＮＶ_Ｓが“Ｈ”レベル）の場合、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１０はオン状態に、ｎＭＯＳトランジスタＴ４がオフ状態に設定されている。これによって、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、及びＴ７を経由し、データラッチ回路ＸＤＬに充電される。
このとき、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１５はオン状態に、ｎＭＯＳトランジスタＴ１１はオフ状態に設定されている。よって、上述したトランジスタＴ２、Ｔ５、Ｔ７を通る充電と並行して、ｐＭＯＳトランジスタＴ１５に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ１３を経由し、データラッチ回路ＸＤＬに充電される。なお、前述と同様に、例えばｐＭＯＳトランジスタＴ１５とノードＩＮＶ_Ｓとの間にｐＭＯＳトランジスタを設けた構成を有する場合は、このｐＭＯＳトランジスタをオン状態に設定すれば、ｎＭＯＳトランジスタＴ１３を経由する充電が行われる。
続いて、時刻ｔ２６において、シーケンサ１５は、信号ＤＳＷ＜１＞を“Ｌ”レベルにし、さらに、時刻ｔ２７において、信号ＳＴＩ＜１＞を“Ｌ”レベルにする。
以上により、データラッチ回路ＳＤＬ＜１＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜１＞へのデータ＜１＞の転送が終了する。その後、同様に、データ＜２＞〜＜１５＞の転送が順次行われる。
なお上述の動作例では、データラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに保持されたデータを転送する例を示したが、ｎＭＯＳトランジスタＴ４及びｐＭＯＳトランジスタＴ１０のゲートがノードＩＮＶ_Ｓに接続される構成とすれば、ノードＬＡＴ_Ｓに保持されたデータを転送することも可能である。
また、センスアンプＳＡ＜０＞〜ＳＡ＜１５＞が１つのデータバスＤＢＵＳに接続された構成において、データ＜０＞〜＜１５＞の転送が順次行われる例を示したが、センスアンプＳＡ＜０＞〜ＳＡ＜１５＞が１６個のデータバスＤＢＵＳにそれぞれ接続された構成とすれば、データ＜０＞〜＜１５＞の転送を並行（あるいは同時）に行うことも可能である。
１．３．３ 読み出し動作のデータ転送時における電流ＩＣＣ
センスアンプＳＡに供給される電圧ＶＤＤＳＡは、半導体記憶装置１０内で使用される電源電圧ＶＣＣに対応した電圧である。すなわち、電圧ＶＤＤＳＡは、電源電圧ＶＣＣに基づいて生成される。上述したデータ転送が実行されると、電圧ＶＤＤＳＡがセンスアンプＳＡに供給される。これにより、データ転送動作時おける電源電流ＩＣＣが変動する。
電源電流ＩＣＣは、例えば、半導体記憶装置１０に電源電圧ＶＣＣを供給する端子に流れる電流に相当し、半導体記憶装置１０における消費電流とみなすことができる。以下に、データ転送動作時における電源電流ＩＣＣの変動について説明する。
図１３、図１４、図１５、図１６、及び図１７は、第１実施形態のデータ転送時に生じる電源電流ＩＣＣの大きさを示す。なお詳細には、図１３−図１７は、主にデータバスＤＢＵＳの充放電により生じる電源電流ＩＣＣを示す。また、データ転送の開始時に、データバスＤＢＵＳの初期状態は“Ｌ”レベルに設定されているものとする。
図１３は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータ＜０＞〜データ＜７＞を転送する時に、“Ｈ”レベルが繰り返し転送される場合、すなわち充電が繰り返し実行される場合を示す。
データラッチ回路ＳＤＬ＜０＞からデータラッチ回路ＸＤＬ＜０＞へデータ＜０＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ１に変動する。次に、データラッチ回路ＳＤＬ＜１＞からデータラッチ回路ＸＤＬ＜１＞へデータ＜１＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが、電流値Ｉ１より小さい電流値Ｉ２に変動する。続いて、データラッチ回路ＳＤＬ＜２＞からデータラッチ回路ＸＤＬ＜２＞へデータ＜２＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが、電流値Ｉ２より小さい電流値Ｉ３に変動する。その後のデータ転送時には、電源電流ＩＣＣの変動はさらに小さくなる。
図１４は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｌ”レベルが繰り返し転送される場合、すなわち放電が繰り返し実行される場合を示す。この場合は、放電が繰り返されるため、電源電流ＩＣＣはほとんど変動しない。
図１５及び図１６は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｈ”レベルと“Ｌ”レベルとが交互に繰り返し転送される場合、すなわち充電と放電とが交互に繰り返し実行される場合を示す。
図１５に示す例では、データラッチ回路ＳＤＬ＜０＞からデータラッチ回路ＸＤＬ＜０＞へデータ＜０＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。次に、データ＜１＞を転送する場合（放電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが放電されるため、電源電流ＩＣＣが電流値Ｉ５に変動する。続いて、データ＜２＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。その後のデータ転送時には、放電と充電とが繰り返し実行され、充電時にはデータ＜０＞の転送時と同様に、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ４に変動する。一方、放電時には、電源電流ＩＣＣが電流値Ｉ５に変動する。
また、図１６に示す例では、データ＜０＞を転送する場合（放電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが初期状態で“Ｌ”レベルであるため、電源電流ＩＣＣはほとんど変動しない。その後のデータ＜１＞以降の転送では、図１５に示した例と同様に、充電時には、電源電流ＩＣＣが電流値Ｉ４に変動し、放電時には、電源電流ＩＣＣが電流値Ｉ５に変動する。
図１７は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｈ”レベルと“Ｌ”レベルとがランダムに転送される場合、すなわち充電と放電とがランダムに実行される場合を示す。この例では、データ＜０＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。続いて、データ＜１＞の転送では、充電が連続して行われるため、電源電流ＩＣＣが、電流値Ｉ４より小さい電流値Ｉ６に変動する。その後のデータ＜２＞以降の転送では、図１５及び図１６に示した例と同様に、充電時には、電源電流ＩＣＣが電流値Ｉ４に変動し、放電時には、電源電流ＩＣＣが電流値Ｉ５に変動する。なお、充電が連続して行われるときには、電源電流ＩＣＣが、電流値Ｉ４より小さい電流値Ｉ６に変動する。
次に、図１２を用いて、図１２に示したデータ転送時における電源電流ＩＣＣの変動について説明する。ここでは、“Ｈ”レベルを転送する場合、すなわちデータラッチ回路ＸＤＬに対して充電を行う場合を示す。
時刻ｔ２１において、データ＜０＞の転送が開始される。シーケンサ１５は、信号ＤＳＷ＜０＞を“Ｈ”レベルにし、ｎＭＯＳトランジスタＴ７をオン状態に設定する。これにより、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、及びＴ７を経由し、データバスＤＢＵＳ及びデータラッチ回路ＸＤＬに充電される。この場合、信号ＤＳＷ＜０＞が“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ１に変動する。
続いて、時刻ｔ２４において、データ＜１＞の転送が開始される。シーケンサ１５は、信号ＤＳＷ＜１＞を“Ｈ”レベルにし、ｎＭＯＳトランジスタＴ７をオン状態に設定する。これにより、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、及びＴ７を経由し、データバスＤＢＵＳ及びデータラッチ回路ＸＤＬに充電される。この場合、信号ＤＳＷ＜１＞が“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが、電流値Ｉ１より小さい電流値Ｉ２に変動する。
以上により、第１実施形態におけるデータ転送時の電源電流ＩＣＣの特徴は以下のようになる。
第１実施形態では、データ転送時に充電が繰り返される場合は、充電と充電の間に放電がある場合に比べて、電源電流ＩＣＣとしての電流値の変動は小さい。先に、充電が実行されると、続いて実行される２回目以降の充電は、充電に必要な電荷が少ないため、電源電流ＩＣＣとしての電流値の変動は小さい。データ転送時に放電が繰り返し実行される場合は、データバスＤＢＵＳの充放電が行われないため、電源電流ＩＣＣとしての電流値はほとんど変動しない。
１．４ 第１実施形態の効果
第１実施形態では、読み出し動作を高速化することができる半導体記憶装置を提供可能である。
以下に、先に第１実施形態に対する比較例を説明し、続いて第１実施形態の効果について詳述する。図１８は、比較例のデータ転送時における制御信号の電圧を示すタイミングチャートである。比較例では、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータ転送を行う場合、“Ｌ”レベルあるいは“Ｈ”レベルのいずれを転送するときでも、データバスＤＢＵＳを充電するためのトランジスタ及びこのトランジスタを制御する信号ＤＰＣｎを用いて、先にデータバスＤＢＵＳが“Ｈ”レベルに充電され、次にデータラッチ回路ＸＤＬに対する放電（“Ｌ”レベル転送）あるいは“Ｈ”レベルの維持（“Ｈ”レベル転送）が行われる。
詳述すると、図１８に示すように、時刻ｔ３１〜ｔ３３において信号ＤＰＣｎが“Ｌ”レベルの期間に、データバスＤＢＵＳの充電が行われ、その後、時刻ｔ３３〜ｔ３７において、信号ＳＴＩ＜０＞が“Ｈ”レベルの期間に、データラッチ回路ＸＤＬに対する放電あるいは“Ｈ”レベルの維持が行われる。すなわち、時刻ｔ３１〜ｔ３７において、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬにデータ＜０＞が転送される。
続いて、時刻ｔ３７〜ｔ３９において信号ＤＰＣｎが“Ｌ”レベルの期間に、データバスＤＢＵＳの充電が行われ、その後、時刻ｔ３９〜ｔ４３において、信号ＳＴＩ＜１＞が“Ｈ”レベルの期間に、データラッチ回路ＸＤＬに対する放電あるいは“Ｈ”レベルの維持が行われる。すなわち、時刻ｔ３７〜ｔ４３において、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬにデータ＜１＞が転送される。
比較例では、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータ転送を行う場合、データバスＤＢＵＳを充電する動作と、データラッチ回路ＸＤＬに対する放電あるいは“Ｈ”レベルの維持を行う動作との２つの動作が必要である。
第１実施形態では、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータ転送を行う場合、データ転送時毎に、先にデータバスＤＢＵＳを充電する動作を行うことなく、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送、すなわちデータラッチ回路ＸＤＬ（及びデータバスＤＢＵＳ）に対する放電あるいは充電を行うことができる。このため、データバスＤＢＵＳを充電する動作を削除でき、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送にかかる時間を短縮することができる。よって、第１実施形態によれば、データラッチ回路間のデータ転送時間を短縮できることにより、読み出し動作を高速化することが可能である。
また、第１実施形態では、データバスＤＢＵＳ及びデータラッチ回路ＸＤＬに対する放電あるいは充電を行う場合、ビット線ＢＬをプリチャージするためのドライバを、データバスＤＢＵＳ及びデータラッチ回路ＸＤＬに対する放電あるいは充電に用いる。これにより、回路素子を増やすことなく、データバスＤＢＵＳ及びデータラッチ回路ＸＤＬに対する放電あるいは充電を行うことができる。
また、比較例では、データ転送時毎に、データバスＤＢＵＳを充電する動作を行うため、データ＜０＞及びデータ＜１＞の転送時に、電源電流ＩＣＣが変動する。例えば、データ＜０＞とデータ＜１＞の転送が異なる電圧レベルの転送である場合、あるいはいずれも“Ｌ”レベルの転送である場合は、図１８に示すように、電源電流ＩＣＣが時刻ｔ３１、ｔ３７で電流値Ｉ１１に、時刻ｔ３４、ｔ４０でＩ１２にそれぞれ変動する。
他方、第１実施形態では、図１２に示したように、データ＜０＞及びデータ＜１＞の転送がいずれも“Ｌ”レベルの転送である場合は、電源電流ＩＣＣはほとんど変動しない。これにより、第１実施形態では、電源電流ＩＣＣを低減することができる。すなわち、消費電流を削減することが可能である。
なお、第１実施形態では、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータを転送する場合を例に挙げて説明したが、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかからデータラッチ回路ＸＤＬへデータを転送する場合にも適用可能である。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態は、センスアンプユニット１９Ａが含むセンスアンプＳＡとして、データバスＤＢＵＳを“Ｈ”レベルに充電できる回路を用いた例である。センスアンプＳＡ以外の構成は前述した第１実施形態と同様である。
２．１ センスアンプＳＡの構成
図１９は、第２実施形態におけるセンスアンプＳＡ内のセンスアンプ部ＳＡａ及びデータラッチ回路ＳＤＬの回路図である。
第２実施形態におけるセンスアンプＳＡは、図８に示した構成に、ｐＭＯＳトランジスタＴ１７とｎＭＯＳトランジスタＴ１８を追加したものである。ｐＭＯＳトランジスタＴ１７のゲートには、信号ＤＰＣｎが供給される。ｎＭＯＳトランジスタＴ１８のゲートには、信号ＸＴＩが供給される。シーケンサ１５は、信号ＤＰＣｎ及びＸＴＩを制御し、これら信号をセンスアンプＳＡに送信する。
ｐＭＯＳトランジスタＴ１７は、データバスＤＢＵＳを“Ｈ”レベルに充電する動作を行う。ｎＭＯＳトランジスタＴ１８は、データバスＤＢＵＳとデータラッチＸＤＬ間を接続状態あるいは遮断状態のいずれかの状態に切り換える。
２．２ 読み出し動作
次に、第２実施形態におけるセンスアンプユニット１９Ａによる読み出し動作について説明する。
２．２．１ メモリセルトランジスタＭＴからデータラッチ回路ＳＤＬまでの読み出し
メモリセルトランジスタＭＴに記憶されたデータを、データラッチ回路ＳＤＬまで読み出す動作では、シーケンサ１５は、信号ＤＰＣｎを“Ｈ”レベルにし、信号ＸＴＩを“Ｌ”レベルにする。これにより、信号ＤＰＣｎ及びＸＴＩをオフ状態にする。これら以外の信号は、第１実施形態と同様である。
２．２．２ データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送
図２０は、第２実施形態におけるデータラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時における制御信号の電圧を示すタイミングチャートである。シーケンサ１５は、データ転送の動作を制御する制御信号、例えば、信号ＮＬＯ、ＢＬＣ、ＢＬＸ、ＸＸＬ、ＢＬＱ、ＳＴＢ、ＤＳＷ、ＣＬＫＳＡ、ＳＴＩ、ＳＴＬ、ＤＰＣｎ、及びＸＴＩを制御し、これら信号をセンスアンプＳＡに送信する。
まず、図２０に示す時刻ｔ２１より前では、シーケンサ１５は、信号ＮＬＯ、ＢＬＣを“Ｈ”レベルにし、信号ＢＬＸ、ＸＸＬ、ＤＳＷ＜０＞、ＳＴＩ＜０＞、及びＤＰＣｎを“Ｌ”レベルにする。さらに、電圧ＶＤＤＳＡを除く、その他の信号を“Ｌ”レベルにする。
時刻ｔ２１において、シーケンサ１５は、信号ＮＬＯ、ＢＬＣを“Ｌ”レベルにし、信号ＢＬＸ、ＸＸＬを“Ｈ”にする。これにより、ｎＭＯＳトランジスタＴ３、Ｔ１がオフ状態に、ｎＭＯＳトランジスタＴ２、Ｔ５がオン状態に設定される。さらに、信号ＤＳＷ＜０＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ７がオン状態に設定される。その他の信号の電圧は、そのまま維持される。
時刻ｔ２２において、シーケンサ１５は、信号ＳＴＩ＜０＞、ＸＴＩ＜０＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ１３、Ｔ１８がオン状態に設定される。
ここで、データラッチ回路ＳＤＬに保持されたデータが“Ｌ”レベルの場合、すなわちノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ｎＭＯＳトランジスタＴ１１がオン状態に、ｐＭＯＳトランジスタＴ１５がオフ状態に設定されている。これによって、データラッチ回路ＸＤＬが保持する“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１８、Ｔ１３、及びＴ１１を経由し、電圧ＶＳＳＳＡに放電される。
このとき、ノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ノードＬＡＴ_Ｓが“Ｈ”レベルであるため、ｎＭＯＳトランジスタＴ４はオン状態に、ｐＭＯＳトランジスタＴ１０はオフ状態に設定されている。よって、上述したｎＭＯＳトランジスタＴ１８、Ｔ１３、Ｔ１１を通る放電と並行して、データラッチ回路ＸＤＬの“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１８、Ｔ７、Ｔ５、Ｔ２、及びＴ４を経由し、電圧ＳＲＣＧＮＤに放電される。
他方、データラッチ回路ＳＤＬに保持されたデータが“Ｈ”レベルの場合、すなわちノードＩＮＶ_Ｓが“Ｈ”レベルの場合、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１０はオン状態に、ｎＭＯＳトランジスタＴ４がオフ状態に設定されている。これによって、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、Ｔ７、及びＴ１８を経由し、データラッチ回路ＸＤＬに充電される。
このとき、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１５はオン状態に、ｎＭＯＳトランジスタＴ１１はオフ状態に設定されている。よって、上述したトランジスタＴ２、Ｔ５、Ｔ７、Ｔ１８を通る充電と並行して、ｐＭＯＳトランジスタＴ１５に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ１３及びＴ１８を経由し、データラッチ回路ＸＤＬに充電される。
その後、時刻ｔ２３において、シーケンサ１５は、信号ＤＳＷ＜０＞を“Ｌ”レベルにし、さらに、時刻ｔ２４において、信号ＳＴＩ＜０＞、ＸＴＩ＜０＞を“Ｌ”レベルにする。
以上により、データラッチ回路ＳＤＬ＜０＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜０＞へデータ＜０＞の転送が終了する。
続いて、時刻ｔ２４において、データラッチ回路ＳＤＬ＜１＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜１＞へデータ＜１＞の転送が開始される。このデータ＜１＞の転送動作は、データラッチ回路ＳＤＬ＜１＞からデータラッチ回路ＸＤＬ＜１＞へデータが転送される点を除いて、上述したデータ＜０＞の転送動作と同様である。
詳述すると、時刻ｔ２４において、シーケンサ１５は、信号ＤＳＷ＜１＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ７がオン状態に設定される。その他の信号の電圧は、そのまま維持される。
時刻ｔ２５において、シーケンサ１５は、信号ＳＴＩ＜１＞、ＸＴＩ＜１＞を“Ｈ”レベルにする。これにより、ｎＭＯＳトランジスタＴ１３、Ｔ１８がオン状態に設定される。
ここで、データラッチ回路ＳＤＬに保持されたデータが“Ｌ”レベル（ノードＩＮＶ_Ｓが“Ｌ”レベル）の場合、ｎＭＯＳトランジスタＴ１１がオン状態に、ｐＭＯＳトランジスタＴ１５がオフ状態に設定されている。これによって、データラッチ回路ＸＤＬが保持する“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１８、Ｔ１３及びＴ１１を経由し、電圧ＶＳＳＳＡに放電される。
このとき、ノードＩＮＶ_Ｓが“Ｌ”レベルの場合、ノードＬＡＴ_Ｓが“Ｈ”レベルであるため、ｎＭＯＳトランジスタＴ４はオン状態に、ｐＭＯＳトランジスタＴ１０はオフ状態に設定されている。よって、上述したｎＭＯＳトランジスタＴ１８、Ｔ１３及びＴ１１を通る放電と並行して、データラッチ回路ＸＤＬの“Ｈ”レベルの電圧は、ｎＭＯＳトランジスタＴ１８、Ｔ７、Ｔ５、Ｔ２、及びＴ４を経由し、電圧ＳＲＣＧＮＤに放電される。
他方、データラッチ回路ＳＤＬに保持されたデータが“Ｈ”レベル（ノードＩＮＶ_Ｓが“Ｈ”レベル）の場合、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１０はオン状態に、ｎＭＯＳトランジスタＴ４がオフ状態に設定されている。これによって、ｐＭＯＳトランジスタＴ１０に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ２、Ｔ５、Ｔ７、及びＴ１８を経由し、データラッチ回路ＸＤＬに充電される。
このとき、ノードＬＡＴ_Ｓが“Ｌ”レベルであるため、ｐＭＯＳトランジスタＴ１５はオン状態に、ｎＭＯＳトランジスタＴ１１はオフ状態に設定されている。よって、上述したトランジスタＴ２、Ｔ５、Ｔ７、Ｔ１８を通る充電と並行して、ｐＭＯＳトランジスタＴ１５に供給された電圧ＶＤＤＳＡは、ｎＭＯＳトランジスタＴ１３及びＴ１８を経由し、データラッチ回路ＸＤＬに充電される。
続いて、時刻ｔ２６において、シーケンサ１５は、信号ＤＳＷ＜１＞を“Ｌ”レベルにし、さらに、時刻ｔ２７において、信号ＳＴＩ＜１＞、ＸＴＩ＜１＞を“Ｌ”レベルにする。
以上により、データラッチ回路ＳＤＬ＜１＞からデータバスＤＢＵＳを介してデータラッチ回路ＸＤＬ＜１＞へデータ＜１＞の転送が終了する。
その後、同様に、データ＜２＞〜＜１５＞の転送が順次行われる。
２．２．３ 読み出し動作のデータ転送時における電流ＩＣＣ
次に、第２実施形態のデータ転送動作時における電源電流ＩＣＣの変動について説明する。図２１、図２２、図２３、図２４、及び図２５は、第２実施形態のデータ転送時に生じる電源電流ＩＣＣの大きさを示す。なお詳細には、図２１−図２５は、主にデータバスＤＢＵＳの充放電、及びデータラッチ回路ＸＤＬの電圧の放電により生じる電源電流ＩＣＣを示す。また、データ転送の開始時に、データバスＤＢＵＳの初期状態は“Ｌ”レベルに設定されており、データラッチ回路ＸＤＬの初期状態は“Ｈ”レベルを保持しているものとする。
図２１は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへデータ＜０＞〜データ＜７＞を転送する時に、“Ｈ”レベルが繰り返し転送される場合、すなわち充電が繰り返し実行される場合を示す。
データ＜０＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ１に変動する。次に、データ＜１＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが、電流値Ｉ１より小さい電流値Ｉ２に変動する。続いて、データ＜２＞を転送する場合、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが、電流値Ｉ２より小さい電流値Ｉ３に変動する。その後のデータ転送時には、電源電流ＩＣＣの変動はさらに小さくなる。
図２２は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｌ”レベルが繰り返し転送される場合、すなわち放電が繰り返し実行される場合を示す。
データ＜０＞を転送する場合、信号ＳＴＩ、ＸＴＩが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ５に変動する。次に、データ＜１＞を転送する場合、信号ＳＴＩ、ＸＴＩが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ５に変動する。その後のデータ転送時にも、同様に、信号ＳＴＩ、ＸＴＩが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ５に変動する。
図２３及び図２４は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｈ”レベルと“Ｌ”レベルとが交互に繰り返し転送される場合、すなわち充電と放電とが交互に繰り返し実行される場合を示す。
図２３に示す例では、データ＜０＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。次に、データ＜１＞を転送する場合（放電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳの電圧が放電されるため、電源電流ＩＣＣが電流値Ｉ７に変動する。さらに、信号ＳＴＩ、ＸＴＩが“Ｈ”レベルに立ち上がるときに、データラッチ回路ＸＤＬの電圧が放電されるため、電源電流ＩＣＣが電流値Ｉ８に変動する。続いて、データ＜２＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。その後のデータ転送時には、放電と充電とが繰り返し実行され、充電時にはデータ＜０＞の転送時と同様に、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ４に変動する。一方、放電時には、データ＜１＞の転送時と同様に、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ７に変動する。さらに、信号ＳＴＩ、ＸＴＩが“Ｈ”レベルに立ち上がるときに、電源電流ＩＣＣが電流値Ｉ８に変動する。
また、図２４に示す例では、データ＜０＞を転送する場合（放電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが初期状態で“Ｌ”レベルであるため、電源電流ＩＣＣはほとんど変動しない。その後のデータ＜１＞以降の転送では、図２３に示した例と同様に、充電時には、電源電流ＩＣＣが電流値Ｉ４に変動し、放電時には、電源電流ＩＣＣが電流値Ｉ７及びＩ８に変動する。
図２５は、データラッチ回路ＳＤＬからデータラッチ回路ＸＤＬへのデータ転送時に、“Ｈ”レベルと“Ｌ”レベルとがランダムに転送される場合、すなわち充電と放電とがランダムに実行される場合を示す。この例では、データ＜０＞を転送する場合（充電の場合）、信号ＤＳＷが“Ｈ”レベルに立ち上がるときに、データバスＤＢＵＳが充電されるため、電源電流ＩＣＣが電流値Ｉ４に変動する。続いて、データ＜１＞の転送では、充電が連続して行われるため、電源電流ＩＣＣが、電流値Ｉ４より小さい電流値Ｉ６に変動する。その後のデータ＜２＞以降の転送では、図２３及び図２４に示した例と同様に、充電時には、電源電流ＩＣＣが電流値Ｉ４に変動し、放電時には、電源電流ＩＣＣが電流値Ｉ７及びＩ８に変動する。なお、充電が連続して行われるときには、電源電流ＩＣＣが、電流値Ｉ４より小さい電流値Ｉ６に変動する。
２．３ 第２実施形態の効果
第２実施形態では、第１実施形態と同様に、読み出し動作を高速化することができる半導体記憶装置を提供可能である。
さらに、第２実施形態では、信号ＤＰＣｎ及びＸＴＩを制御することにより、データバスＤＢＵＳを“Ｈ”レベルにプリチャージすることができる。これにより、データバスＤＢＵＳを予め“Ｈ”レベルに充電することが必要な様々な動作に対応することが可能である。その他の効果は、前述した第１実施形態と同様である。
３．その他変形例等
前述した実施形態では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
なお、本発明に関する各実施形態において、以下の通りであってもよい。例えば、メモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしてもよい。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４Ａ…ステータスレジスタ、１４Ｂ…アドレスレジスタ、１４Ｃ…コマンドレジスタ、１５…シーケンサ、１６…電圧生成回路、１７…ロウデコーダ、１８…カラムデコーダ、１９Ａ…センスアンプユニット、１９Ｂ…データレジスタ、２０…コントローラ、２１…ホストインターフェース回路（ホスト Ｉ／Ｆ）、２２…内蔵メモリ、２３…プロセッサ、２４…バッファメモリ、２５…ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）回路、２６…ＥＣＣ回路、２７…バス、ＳＡ…センスアンプ、ＳＡａ…センスアンプ部、ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ…データラッチ回路、ＤＢＵＳ…データバス。

Claims (10)

  1. メモリセルに接続されたビット線と、
    前記ビット線に電気的に接続された第１ノードと、
    前記第１ノードを第１電圧に充電する第１ドライバと、
    前記第１ノードの電圧に基づいて、データを記憶する第１バッファ回路と、
    前記第１バッファ回路に電気的に接続されたバスと、
    前記第１ノードと前記バスとの間に接続された第１トランジスタと、
    前記バスに電気的に接続された第２バッファ回路と、
    を具備し、
    前記第１バッファ回路は、前記第１ドライバの入力端に接続され、
    前記第１バッファ回路に記憶されたデータに基づいて、前記第１ドライバは前記バスの電圧を放電あるいは充電する半導体記憶装置。
  2. 前記第１バッファ回路と前記バスとの間に接続された第２トランジスタをさらに備え、
    前記第１トランジスタ及び前記第２トランジスタがオン状態に設定されることにより、前記バスの電圧が放電あるいは充電される請求項１に記載の半導体記憶装置。
  3. 前記ビット線と前記第１ノードとの間に接続された第３トランジスタをさらに備え、
    前記バスの電圧が放電あるいは充電されている間、前記第３トランジスタはオフ状態に設定される請求項１または２に記載の半導体記憶装置。
  4. 前記第１ドライバは、第１ｎチャネルＭＯＳ電界効果トランジスタと第１ｐチャネルＭＯＳ電界効果トランジスタを有し、
    前記バスの電圧が放電されている間、前記第１ｎチャネルＭＯＳ電界効果トランジスタがオン状態に設定され、
    前記バスに電圧が充電されている間、前記第１ｐチャネルＭＯＳ電界効果トランジスタがオン状態に設定される請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第１バッファ回路は、第１及び第２インバータの入力端と出力端とが互いに接続されたラッチ回路を有し、
    前記第１インバータの出力端が前記第１ドライバの前記入力端に接続され、
    前記第２インバータの出力端が前記第２トランジスタに接続されている請求項２に記載の半導体記憶装置。
  6. 前記第２インバータは、第２ｎチャネルＭＯＳ電界効果トランジスタと第２ｐチャネルＭＯＳ電界効果トランジスタを有し、
    前記バスの電圧が放電されている間、前記第２ｎチャネルＭＯＳ電界効果トランジスタがオン状態に設定され、前記第２ｐチャネルＭＯＳトランジスタがオフ状態に設定される請求項５に記載の半導体記憶装置。
  7. 前記第１ドライバは、前記バスの電圧を放電あるいは充電する前に、前記ビット線を前記第１電圧に充電する請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記第１トランジスタは、前記第２トランジスタより先にオン状態に設定される請求項２に記載の半導体記憶装置。
  9. 前記バスに第１端が接続され、第２端に前記第１電圧が供給された第４トランジスタと、
    前記バスと前記第２バッファ回路との間に接続された第５トランジスタと、
    をさらに具備する請求項１乃至８のいずれかに記載の半導体記憶装置。
  10. メモリセルに接続されたビット線と、
    前記ビット線に電気的に接続された第１トランジスタと、
    前記第１トランジスタに第１ノードを介して電気的に接続された第２トランジスタと、
    前記第１ノードに電気的に接続され、前記ビット線に第１電圧を印加する第１ドライバと、
    前記第２トランジスタに第２ノードを介して電気的に接続された第３トランジスタと、
    前記第３トランジスタに電気的に接続されたバスと、
    前記第２ノードにゲートが接続された第４トランジスタと、
    第１端及び第２端を有し、前記第４トランジスタに前記第１端が電気的に接続された第１記憶回路と、
    前記第１記憶回路の前記第１端と前記バスとの間に接続された第５トランジスタと、
    前記バスに接続された第２記憶回路と、
    を具備し、
    前記第１記憶回路の前記第２端は、前記第１ドライバの入力端に接続され、
    前記第１記憶回路の前記第２端の電圧に基づいて、前記第１ドライバは前記バスの電圧を放電あるいは充電する半導体記憶装置。
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