TWI715937B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態係提供一種可提昇寫入性能之半導體記憶裝置。 實施形態之半導體記憶裝置包含：包括複數個記憶胞之記憶胞陣列20、與複數個記憶胞分別連接之複數個位元線、與複數個記憶胞共通連接之字元線、及對字元線施加編程脈衝於複數個記憶胞中將資料進行編程之控制電路24。控制電路24係使用1次編程脈衝，將第1狀態之第1記憶胞與較上述第1狀態更高之第2狀態之第2記憶胞進行編程。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一種，已知有NAND型快閃記憶體。又，已知有具備3維積層而成之複數個記憶胞之NAND型快閃記憶體。
實施形態提供一種可提昇寫入性能之半導體記憶裝置。
實施形態之半導體記憶裝置具有：複數個記憶胞，其等係可編程為具有各不相同之閾值電壓之複數個狀態之任一狀態者；複數個位元線，其等與上述複數個記憶胞分別連接；字元線，其與上述複數個記憶胞共通連接；解碼器，其對上述字元線施加電壓；感測放大器，其對上述位元線施加電壓；及控制電路，其控制上述解碼器與上述感測放大器，對上述複數個記憶胞進行包含編程動作與驗證動作之寫入動作。上述控制電路於上述寫入動作中，使用1次編程脈衝，對第1狀態之第1記憶胞與高於上述第1狀態之第2狀態之第2記憶胞進行編程，於施加上述1次編程脈衝之第1期間內之第1時刻中，對與上述第1記憶胞連接之第1位元線施加第1電壓，對與上述第2記憶胞連接之第2位元線施加較上述第1電壓低之第2電壓，於上述第1期間內且上述第1時刻之後之第2時刻中，對上述第1及第2位元線施加上述第2電壓。
以下，對於實施形態參照圖式進行說明。以下所示之若干個實施形態係例示用以將本發明之技術思想具體化之裝置及方法者，本發明之技術思想並非被構成零件之形狀、構造、配置等特定。各功能區塊可作為硬體及軟體之任一者或兩者組合而成者實現。各功能區塊無需如以下之例般區別。例如，一部分之功能亦可由與例示之功能區塊不同之功能區塊執行。進而，例示之功能區塊亦可分割為進而微細之功能子區塊。再者，於以下之說明中，對於具有同一功能及構成之要素標註同一符號，且僅於必要情況下進行重複說明。 [1] 第1實施形態 [1-1] 記憶體系統1之構成
圖1係第1實施形態之記憶體系統1之方塊圖。記憶體系統1具備NAND型快閃記憶體(半導體記憶裝置)2、及記憶體控制器3。
記憶體系統1既可將構成記憶體系統1之複數個晶片安裝於搭載有主機裝置之母板上而構成，亦可作為以1個模組實現記憶體系統1之系統LSI(large-scale integrated circuit，大規模積體電路)、或SoC(system on chip，系統單晶片)構成。作為記憶體系統1之例，可列舉如SDTM 卡般之記憶卡、SSD(solid state drive，固態驅動機)、及eMMC(embedded multimedia card，嵌入式多媒體卡)等。
NAND型快閃記憶體2具備複數個記憶胞電晶體，且非揮發地記憶資料。對於NAND型快閃記憶體2之具體構成下文進行敍述。
記憶體控制器3係回應來自主機裝置4之命令，對於NAND型快閃記憶體2命令寫入(亦稱為編程)、讀出、及抹除等。又，記憶體控制器3係管理NAND型快閃記憶體2之記憶體空間。記憶體控制器3具備主機介面電路(主機I/F)10、處理器11、RAM(Random Access Memory，隨機存取記憶體)12、緩衝記憶體13、NAND介面電路(NAND I/F)14、及ECC(Error Checking and Correcting，錯誤檢查與校正)電路15等。該等模組係經由匯流排16而相互地連接。
主機介面電路10係經由主機匯流排連接於主機裝置4，於與主機裝置4之間進行介面處理。又，主機介面電路10於與主機裝置4之間，進行命令、位址、及資料之收發。
處理器11係包含例如CPU(Central Processing unit，中央處理單元)。處理器11控制記憶體控制器3整體之動作。例如，處理器11於從主機裝置4收到寫入命令之情形時，回應該命令，將基於NAND介面之寫入命令發行至NAND型快閃記憶體2。讀出及抹除亦情況相同。又，處理器11執行磨損平衡、及垃圾回收等用以管理NAND型快閃記憶體2之各種處理。
RAM12係用作處理器11之作業區域，儲存從NAND型快閃記憶體2載入之韌體、及處理器11創建之各種表格等。RAM12包含DRAM及/或SRAM。緩衝記憶體13暫時地保持從主機裝置4發送之資料，並且暫時地保持從NAND型快閃記憶體2發送之資料。緩衝記憶體13亦可包含於RAM12中。
ECC電路15於寫入動作時，於寫入資料中產生錯誤校正碼，將該錯誤校正碼附加於寫入資料中送至NAND介面電路14。又，ECC電路15於讀出動作時，對於讀出資料，使用讀出資料中所含之錯誤校正碼進行錯誤檢測及錯誤校正。再者，ECC電路15亦可設置於NAND介面電路14內。
NAND介面電路14係經由NAND匯流排連接於NAND型快閃記憶體2，於與NAND型快閃記憶體2之間進行介面處理。又，NAND介面電路14於與NAND型快閃記憶體2之間進行命令、位址、及資料之收發。 [1-1-1] NAND型快閃記憶體2之構成
圖2係圖1所示之NAND型快閃記憶體2之方塊圖。
NAND型快閃記憶體2具備：記憶胞陣列20、輸入輸出電路21、邏輯控制電路22、暫存器群(包括狀態暫存器23A、位址暫存器23B、及指令暫存器23C)、定序器(控制電路)24、電壓產生電路25、列解碼器26、行解碼器27、感測放大器單元28、及資料暫存器(資料快取)29。
記憶胞陣列20具備j個區塊BLK0～BLK(j-1)。j為1以上之整數。複數個區塊BLK各自具有複數個記憶胞電晶體。記憶胞電晶體係包含可電性地重寫之記憶胞。記憶胞陣列20中，為控制對記憶胞電晶體施加之電壓而配設有複數個位元線、複數個字元線、及源極線等。對於區塊BLK之具體構成，下文進行敍述。
輸入輸出電路21及邏輯控制電路22係經由NAND匯流排，連接於記憶體控制器3。輸入輸出電路21於與記憶體控制器3之間經由NAND匯流排，收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路22從記憶體控制器3經由NAND匯流排，接收外部控制信號(例如晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及防寫信號WPn)。信號名中標註之“n”表示低準位有效。又，邏輯控制電路22經由NAND匯流排，對記憶體控制器3發送待命/忙碌信號RBn。
信號CEn設為可選擇NAND型快閃記憶體2，且於選擇該NAND型快閃記憶體2時被斷定。信號CLE設為可將作為信號DQ發送之指令鎖存於指令暫存器。信號ALE設為可將作為信號DQ發送之位址鎖存於位址暫存器。信號WEn設為可經由DQ線將資料輸入至NAND型快閃記憶體2。信號REn設為可經由DQ線從NAND型快閃記憶體2輸出資料。信號WPn於禁止寫入及抹除時被斷定。信號RBn表示NAND型快閃記憶體2為待命狀態(可收到來自外部之命令之狀態)抑或是忙碌狀態(無法收到來自外部之命令之狀態)。記憶體控制器3可藉由從NAND型快閃記憶體2收到信號RBn而獲知NAND型快閃記憶體2之狀態。
狀態暫存器23A暫時地保持NAND型快閃記憶體2之動作所需之資料。位址暫存器23B暫時地保持位址。指令暫存器23C暫時地保持指令。狀態暫存器23A、位址暫存器23B、及指令暫存器23C包含例如SRAM。
控制電路24從指令暫存器23C接收指令，按照基於該指令之序列，全面地控制NAND型快閃記憶體2。控制電路24具備計數時刻或時鐘之計時器24A。控制電路24可使用計時器24A之計數值，進行時序控制。
電壓產生電路25從NAND型快閃記憶體2之外部接收電源電壓，並使用該電源電壓，產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路25將產生之電壓供給至記憶胞陣列20、列解碼器26、及感測放大器單元28等。
列解碼器26從位址暫存器23B接收列位址，將該列位址解碼。列解碼器26基於解碼所得之列位址，進行字元線等之選擇動作。而且，列解碼器26對記憶胞陣列20傳送寫入動作、讀出動作、及抹除動作所需之複數個電壓。
行解碼器27從位址暫存器23B接收行位址，將該行位址解碼。行解碼器27基於解碼所得之行位址，進行位元線之選擇動作。
感測放大器單元28於讀出動作時，感測及放大從記憶胞電晶體讀出至位元線之資料。又，感測放大器單元28於寫入動作時，將寫入資料傳送至位元線。
資料暫存器29於讀出動作時，暫時地保持從感測放大器單元28傳送之資料，並將該資料串列(例如以8位元為單位)地向輸入輸出電路21傳送。又，資料暫存器29於寫入動作時，暫時地保持從輸入輸出電路21串列地傳送之資料，並將該資料向感測放大器單元28並行地傳送。資料暫存器29包括SRAM等。 [1-1-2] 區塊BLK之構成
圖3係1個區塊BLK之電路圖。複數個區塊BLK各自具備複數個字串單元SU。圖3中，例示了4個字串單元SU0～SU3。1個區塊BLK中所含之字串單元SU之個數可任意地設定。
複數個字串單元SU各自具備複數個NAND字串(記憶體字串)NS。1個字串單元SU中所含之NAND字串NS之個數可任意地設定。
複數個NAND字串NS各自具備複數個記憶胞電晶體MT、及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT係串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。本說明書中，亦存在將記憶胞電晶體稱為記憶胞或胞之情形。圖3為簡化而示出了NAND字串NS具備8個記憶胞電晶體MT(MT0～MT7)之構成例，但NAND字串NS所具備之記憶胞電晶體MT之個數實際上多於此個數，又，可任意地設定。記憶胞電晶體MT具有控制閘極電極及電荷蓄積層，且非揮發地記憶資料。記憶胞電晶體MT可記憶1位元之資料、或2位元以上之資料。
字串單元SU0中所含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，字串單元SU1～SU3中分別連接有選擇閘極線SGD1～SGD3。字串單元SU0中所含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS0，同樣地，字串單元SU1～SU3中分別連接有選擇閘極線SGS1～SGS3。再者，各區塊BLK中所含之字串單元SU0～SU3中，亦可連接有共通之選擇閘極線SGS。位於各區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。
各區塊BLK內矩陣狀配置之NAND字串NS中之位於同一行之複數個NAND字串NS之選擇電晶體ST1之汲極共通連接於位元線BL0～BL(m-1)之任一者。“m”為1以上之整數。進而，各位元線BL共通連接於複數個區塊BLK，且連接於位於複數個區塊BLK各自中所含之各字串單元SU內之1個NAND字串NS。各區塊BLK中所含之複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL共通連接於例如複數個區塊BLK。
位於各區塊BLK內之複數個記憶胞電晶體MT之資料係例如一次性地抹除。讀出及寫入係對於與配設於1個字串單元SU之1根字元線WL共通連接之複數個記憶胞電晶體MT一次性地進行。將1個字串單元SU內共享字元線WL之記憶胞電晶體MT之組稱為胞單元CU。將胞單元CU中所含之複數個記憶胞電晶體MT分別記憶之1位元之資料之集合稱為頁面。即，對胞單元CU之寫入動作及讀出動作係以頁面為單位進行。
再者，NAND字串NS亦可具備虛設胞電晶體。具體而言，於選擇電晶體ST2與記憶胞電晶體MT0之間，串聯連接有例如2個虛設胞電晶體(未圖示)。於記憶胞電晶體MT7與選擇電晶體ST1之間，串聯連接有例如2個虛設胞電晶體(未圖示)。於複數個虛設胞電晶體之閘極中分別連接有複數個虛設字元線。虛設胞電晶體之構造係與記憶胞電晶體相同。虛設胞電晶體並非用以記憶資料，而是具有於寫入動作或抹除動作中，緩解記憶胞電晶體或選擇電晶體所接受之干擾之功能。 [1-1-3] 區塊BLK之積層構造
繼而，對區塊BLK之積層構造之一例進行說明。圖4係區塊BLK之一部分區域之剖視圖。圖4中，X方向係選擇閘極線延伸之方向，與X方向於水平面內正交之Y方向係位元線延伸之方向，Z方向係積層方向。
於半導體層或半導體基板內，設有p型井區域(p-well)30。於p型井區域30上，設有複數個NAND字串NS。即，於井區域30上，分別依序地介隔複數個絕緣層積層有作為選擇閘極線SGS發揮作用之配線層31、作為字元線WL0～WL7發揮作用之8層之配線層32、及作為選擇閘極線SGD發揮作用之配線層33。為避免圖式繁瑣，而將設置於積層所得之複數個配線層之間之複數個絕緣層之影線省略。
記憶體空洞34係將配線層31、32、33貫通到達井區域30。於記憶體空洞34內，設有柱狀之半導體層(半導體柱)35。於半導體柱35之側面，依序地積層有閘極絕緣膜36、電荷蓄積層(絕緣膜)37、及區塊絕緣膜38。記憶胞電晶體MT、及選擇電晶體ST1、ST2包含上述者。半導體柱35係作為NAND字串NS之電流路徑發揮作用，形成各電晶體之通道之區域。半導體柱35之上端經由接觸插塞39，連接於作為位元線BL發揮作用之金屬配線層40。
於井區域30之表面區域，設置有被導入高濃度之n型雜質之n＋ 型擴散區域41。於擴散區域41上設置有接觸插塞42，接觸插塞42連接於作為源極線SL發揮作用之金屬配線層43。進而，於井區域30之表面區域，設置有被導入高濃度之p型雜質之p＋ 型擴散區域44。於擴散區域44上設有接觸插塞45，接觸插塞45連接於作為井配線CPWELL發揮作用之金屬配線層46。井配線CPWELL係用以經由井區域30對半導體柱35施加電壓之配線。
以上之構成於圖4之紙面之縱深方向(X方向)排列有複數個排列，且字串單元SU包含X方向上排列之複數個NAND字串NS之集合。 [1-1-4] 記憶胞電晶體之閾值分佈
繼而，對記憶胞電晶體MT可取之閾值電壓Vth之分佈進行說明。圖5係表示記憶胞電晶體MT之閾值分佈之一例之模式圖。記憶胞電晶體MT可記憶2位元以上之資料。於本實施形態中，以記憶胞電晶體MT記憶3位元之資料之情形之所謂之TLC(triple level cell，三階記憶胞)方式為例進行說明。
3位元之資料係由低階(lower)位元、中階(middle)位元、及高階(upper)位元規定。於記憶胞電晶體MT記憶3位元之情形時，記憶胞電晶體MT可取與複數個閾值電壓相應之8個狀態(狀態)中之任一者。8個狀態由低向高依序稱為狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”各自中所屬之複數個記憶胞電晶體MT形成分佈。
狀態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”中分別被分配例如資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。位元之排列係若設為低階位元“X”、中階位元“Y”、高階位元“Z”則為“Z、Y、X”。閾值分佈與資料之分配可任意地設定。
為將讀出對象之記憶胞電晶體MT中記憶之資料讀出，而判定該記憶胞電晶體MT之閾值電壓所屬之狀態。為進行狀態之判定，而是要讀出電壓AR、BR、CR、DR、ER、FR、GR，且讀出電壓AR、BR、CR、DR、ER、FR、GR以此順序變高。
狀態“Er”相當於例如資料被抹除之狀態(抹除狀態)。屬於狀態“Er”之記憶胞電晶體MT之閾值電壓低於電壓AR，例如具有負值。
狀態“A”～“G”相當於對電荷蓄積層注入電荷，將資料寫入至記憶胞電晶體MT之狀態，屬於狀態“A”～“G”之記憶胞電晶體MT之閾值電壓具有例如正值。屬於狀態“A”之記憶胞電晶體MT之閾值電壓高於讀出電壓AR，且為讀出電壓BR以下。屬於狀態“B”之記憶胞電晶體MT之閾值電壓高於讀出電壓BR，且為讀出電壓CR以下。屬於狀態“C”之記憶胞電晶體MT之閾值電壓高於讀出電壓CR，且為讀出電壓DR以下。屬於狀態“D”之記憶胞電晶體MT之閾值電壓高於讀出電壓DR，且為讀出電壓ER以下。屬於狀態“E”之記憶胞電晶體MT之閾值電壓高於讀出電壓ER，且為讀出電壓FR以下。屬於狀態“F”之記憶胞電晶體MT之閾值電壓高於讀出電壓FR，且為讀出電壓GR以下。屬於狀態“G”之記憶胞電晶體MT之閾值電壓高於讀出電壓GR，且低於電壓VREAD。
電壓VREAD係對與非讀出對象之胞單元CU之記憶胞電晶體MT連接之字元線WL施加之電壓，且高於處於任一狀態之記憶胞電晶體MT之閾值電壓。即，控制閘極被施加電壓VREAD之記憶胞電晶體MT係與所保持之資料無關均成為接通狀態。
如以上所述，各記憶胞電晶體MT設定為8個狀態之任一者，可記憶3位元資料。又，寫入及讀出係以1個胞單元CU內之頁面單位進行。於記憶胞電晶體MT記憶3位元資料之情形時，對1個胞單元CU內之3個頁面分別分配低階位元、中階位元、及高階位元。對於低階位元、中階位元、及高階位元一次性地寫入或讀出之頁面分別稱為低階(lower)頁面、中階(middle)頁面、及高階(upper)頁面。 [1-1-5] 感測放大器單元28及資料暫存器29之構成
圖6係圖2所示之感測放大器單元28、及資料暫存器29之方塊圖。
感測放大器單元28具備與位元線BL0～BL(m-1)對應之感測放大器單元SAU0～SAU(m-1)。各感測放大器單元SAU具有感測放大器SA、及資料鎖存電路ADL、BDL、CDL、SDL、TDL。感測放大器SA及資料鎖存電路ADL、BDL、CDL、SDL、TDL以可相互傳送資料之方式連接。
資料鎖存電路ADL、BDL、CDL、SDL、TDL係暫時地保持資料。於寫入動作時，感測放大器SA根據資料鎖存電路SDL保持之資料，控制位元線BL之電壓。資料鎖存電路TDL係用於感測放大器單元28內之資料運算用途。資料鎖存電路ADL、BDL、CDL係用於記憶胞電晶體MT保持2位元以上資料之多值動作用。即，資料鎖存電路ADL係為保持低階頁面而使用。資料鎖存電路BDL係為保持中階頁面而使用。資料鎖存電路CDL係為保持高階頁面而使用。感測放大器單元SAU所具備之資料鎖存電路之個數可根據1個記憶胞電晶體MT保持之位元數任意地設定。
感測放大器SA於讀出動作時，感測被讀出至對應之位元線BL之資料，判定為資料“0”及資料“1”之哪一個。又，感測放大器SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器29具備與感測放大器單元SAU0～SAU(m-1)對應之個數之資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路21。資料鎖存電路XDL暫時地保持從輸入輸出電路21送出之寫入資料，又，暫時地保持從感測放大器單元SAU送出之讀出資料。更具體而言，輸入輸出電路21與感測放大器單元28之間之資料傳送係經由1頁份之資料鎖存電路XDL進行。輸入輸出電路21接收之寫入資料經由資料鎖存電路XDL，傳送至資料鎖存電路ADL、BDL、CDL之任一者。由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL，傳送至輸入輸出電路21。
(感測放大器單元SAU之具體性構成例)
繼而，對感測放大器單元SAU之具體性構成例進行說明。圖7係1個感測放大器單元SAU之電路圖。供給至感測放大器單元SAU之複數個信號由定序器24產生。
感測放大器SA具備例如p通道MOS電晶體50、n通道MOS電晶體51～57、及電容器58。
電晶體50之源極連接於被供給感測放大器用之電源電壓VDDSA之電源端子，該電晶體50之汲極連接於節點SEN，該電晶體50之閘極連接於資料鎖存電路SDL內之節點INV_S。電晶體51之汲極連接於節點SEN，該電晶體51之源極連接於節點COM，該電晶體51之閘極中被輸入信號BLX。
電晶體52之汲極連接於節點COM，該電晶體52之閘極中被輸入信號BLC。電晶體53之汲極連接於電晶體52之源極，該電晶體53之源極連接於對應之位元線BL，該電晶體53之閘極中被輸入信號BLS。電晶體53係高耐壓之MOS電晶體。
電晶體54之汲極連接於節點COM，該電晶體54之源極連接於節點SRC，該電晶體54之閘極連接於節點INV_S。節點SRC中被施加例如接地電壓VSS。電晶體55之汲極連接於節點SEN，該電晶體55之源極連接於節點COM，該電晶體55之閘極中被輸入信號XXL。
電晶體56之源極連接於被供給接地電壓VSS之接地端子，該電晶體56之閘極連接於節點SEN。電晶體57之源極連接於電晶體56之汲極，該電晶體57之汲極連接於匯流排LBUS，該電晶體57之閘極中，被輸入信號STB。信號STB對判定讀出至位元線BL之資料之時序進行控制。
電容器58之一電極連接於節點SEN，電容器58之另一電極中被輸入時鐘信號CLK。
資料鎖存電路SDL具有反相器60、61、及n通道MOS電晶體62、63。反相器60之輸入端子連接於節點LAT_S，該反相器60之輸出端子連接於節點INV_S。反相器61之輸入端子連接於節點INV_S，該反相器61之輸出端子連接於節點LAT_S。電晶體62之一端連接於節點INV_S，該電晶體62之另一端連接於匯流排LBUS，該電晶體62之閘極中被輸入信號STI。電晶體63之一端連接於節點LAT_S，該電晶體63之另一端連接於匯流排LBUS，該電晶體63之閘極中被輸入信號STL。例如，節點LAT_S中保持之資料相當於資料鎖存電路SDL中保持之資料，節點INV_S中保持之資料相當於節點LAT_S中保持之資料之反轉資料。資料鎖存電路ADL、BDL、CDL、TDL之電路構成因與資料鎖存電路SDL之電路構成相同而省略說明。
感測放大器單元SAU更包含預充電電路64、及匯流排開關66。
預充電電路64將匯流排LBUS進行預充電。預充電電路64包含例如n通道MOS電晶體65。電晶體65之汲極連接於匯流排LBUS，該電晶體65之源極中被施加預充電用之電壓VHLB，該電晶體65之閘極中被輸入信號LPC。預充電電路64係藉由對匯流排LBUS傳送電壓VHLB，而將匯流排LBUS進行預充電。
匯流排開關66將匯流排LBUS與匯流排DBUS連接。匯流排LBUS連接於資料暫存器29中所含之資料鎖存電路XDL。匯流排開關66包含例如n通道MOS電晶體67。電晶體67之一端連接於匯流排LBUS，該電晶體67之另一端連接於匯流排DBUS，該電晶體67之閘極中被輸入信號DSW。 [1-2] 動作
對以上述方式構成之記憶體系統1之動作進行說明。 [1-2-1] 編程序列之概要
NAND型快閃記憶體2在從記憶體控制器3接收到編程指令、位址、及寫入資料後，執行編程序列。
圖8係說明編程序列之模式圖。圖8係擷取施加至選擇字元線(WL_sel)之電壓進行表示。
編程序列包含依序反覆之複數個編程迴路。複數個編程迴路各自包含編程動作及驗證動作。
編程動作藉由對記憶胞電晶體MT之電荷蓄積層注入電荷(電子)而使記憶胞電晶體MT之閾值電壓上升，或藉由禁止對電荷蓄積層注入電子而維持記憶胞電晶體MT之閾值電壓之動作。選擇字元線中，被施加編程電壓VPGM。將使閾值電壓上升之動作稱為「“0”寫入」，將維持閾值電壓之動作稱為「“1”寫入」或「禁止寫入」。更具體而言，“0”寫入與“1”寫入係施加至位元線BL之電壓不同。與“0”寫入對應之位元線BL中，被施加例如接地電壓VSS。與“1”寫入對應之位元線BL中，被施加例如電源電壓VDDSA(＞VSS)。
驗證動作係於編程動作之後，將記憶胞電晶體MT之資料讀出，並判定記憶胞電晶體MT之閾值電壓是否達到目標位準之動作。選擇字元線中，被施加期望之驗證電壓(圖8之VFY)。將記憶胞電晶體MT之閾值電壓達到目標位準之情形稱為「已通過驗證」，將未達到目標位準之情形稱為「驗證失敗」。驗證動作之詳情與讀出動作相同。
又，如圖8所示，每當編程迴路增加，便將編程電壓VPGM設定為提高升壓電壓ΔVPGM。藉此，可使記憶胞電晶體MT之閾值電壓逐次偏移。
繼而，對QPW(quick pass write)方式進行說明。圖9係說明QPW方式之模式圖。
QPW方式中，於驗證動作中使用2種驗證電壓VH、VL。驗證電壓VH、VL係對記憶胞電晶體MT之每一狀態設置。驗證電壓VL設定為較驗證電壓VH低特定之電壓ΔVR。驗證電壓VH對應於記憶胞電晶體MT之最終目標之閾值電壓。通過驗證電壓VH驗證之記憶胞電晶體MT於以後之編程動作中設定為禁止寫入。
於QPW方式之編程動作中，根據驗證電壓VH、VL之驗證結果，施加至編程對象之位元線BL之電壓不同。具體而言，感測放大器單元28於記憶胞電晶體MT之閾值電壓未達驗證電壓VL之情形時，對於對應之位元線BL施加例如接地電壓VSS，於記憶胞電晶體MT之閾值電壓為驗證電壓VL以上且未達驗證電壓VH之情形時，對於對應之位元線BL施加QPW用之電壓VQPW。電壓VQPW具備“VDDSA＞VQPW＞VSS”之關係。
若於該狀態下，對選擇字元線施加編程電壓VPGM，則如圖9所示，閾值電壓為驗證電壓VL以上且未達驗證電壓VH之記憶胞電晶體MT中之閾值電壓之上升量變得小於閾值電壓未達電壓VL之記憶胞電晶體MT中之閾值電壓之上升量。
因而，於適用QPW方式之編程動作中，較大地超過記憶胞電晶體MT之最終目標之閾值電壓VH之情形得到抑制，故可使編程已結束之狀態之閾值分佈變窄。 [1-2-2] 編程動作
繼而，對編程動作進行說明。圖10係說明第1實施形態之編程動作之圖。記憶胞電晶體MT藉由2階段之編程動作而設定為目標之閾值電壓。將第1階段之編程動作稱為LM編程，第2階段之編程動作稱為fine編程。
首先，對抹除狀態之胞單元CU執行LM編程。於LM編程中，記憶胞電晶體MT被編程為狀態“Er”或“LM”。屬於狀態“LM”之記憶胞電晶體MT設定為驗證電壓VLM以上。狀態“LM”之閾值電壓設定為狀態“A”以上且狀態“D”以下之閾值電壓。
於LM編程之後，執行fine編程。於fine編程中，編程對象之記憶胞電晶體MT被編程為狀態“Er”～“G”之任一者。具體而言，LM編程中屬於狀態“Er”之記憶胞電晶體MT設定為狀態“Er”～“C”之任一者。LM編程中屬於狀態“LM”之記憶胞電晶體MT被編程為狀態“D”～“G”之任一者。屬於狀態“A”～“G”之記憶胞電晶體MT分別使用驗證電壓VA～VG進行編程。2階段編程(LM-Fine編程)中之閾值電壓與資料之分配以例如以下方式設定。 狀態“Er”＝資料“111” 狀態“A”＝資料“101” 狀態“B”＝資料“011” 狀態“C”＝資料“001” 狀態“D”＝資料“110” 狀態“E”＝資料“100” 狀態“F”＝資料“010” 狀態“G”＝資料“000” LM編程中，因以2階段設定記憶胞電晶體MT之閾值電壓，故可減小fine編程時之閾值變動。藉此，於相鄰之記憶胞電晶體MT中，可減小電荷蓄積層之電容耦合引起之閾值變動。
此處，於本實施形態中，狀態“A”之編程與狀態“B”之編程利用同一編程電壓(編程脈衝)並行地執行。進而，將對與閾值電壓較低之狀態“A”之記憶胞電晶體MT連接之位元線施加接地電壓VSS之期間設為短於對與閾值電壓較高之狀態“B”之記憶胞電晶體MT連接之位元線施加接地電壓VSS之期間。
圖11係說明第1實施形態之編程動作之時序圖。於以下之說明中，將選擇字元線記為“WL_sel”，非選擇字元線記為“WL_usel”，禁止寫入之位元線記為“BL(Inhibit)”，編程為狀態“A”之位元線記為“BL(Prog_A)”，狀態“A”且QPW對象之位元線記為“BL(QPW_A)”，編程為狀態“B”之位元線記為“BL(Prog_B)”，且狀態“B”且QPW對象之位元線記為“BL(QPW_B)”。
NAND型快閃記憶體2從記憶體控制器3接收寫入命令(包括編程指令、位址、及編程資料)。此後，定序器24執行編程動作。
首先，進行位元線之充電動作。於時刻t0中，感測放大器單元28對位元線BL(Inhibit)、位元線BL(Prog_A)、及位元線BL(QPW_A)施加電源電壓VDDSA，對位元線BL(Prog_B)施加接地電壓VSS，對位元線BL(QPW_B)施加電壓VQPW。又，列解碼器26對選擇閘極線SGD施加電壓Vsgdh，對選擇閘極線SGS施加接地電壓VSS。電壓Vsgdh係將選擇電晶體ST1設為接通狀態之電壓。源極線SL中被施加VSRC。電壓VSRC係“VSS≦VSRC＜VDDSA”。藉此，選擇電晶體ST1接通，選擇電晶體ST2斷開。
其結果，與禁止寫入之位元線及關於狀態“A”之位元線BL連接之NAND字串對通道傳送電源電壓VDDSA。與位元線BL(Prog_B)連接之NAND字串對通道傳送接地電壓VSS。與位元線BL(QPW_B)連接之NAND字串對通道傳送電壓VQPW。此後，列解碼器26對選擇閘極線SGD施加電壓Vsgd。電壓Vsgd係低於電壓Vsgdh，且使與選擇位元線(被施加接地電壓VSS及電壓VQPW之位元線)連接之選擇電晶體ST1接通，使與非選擇位元線BL(被施加電源電壓VDDSA之位元線BL)連接之選擇電晶體ST1截止之電壓。
於時刻t1中，列解碼器26對選擇字元線WL_sel施加編程電壓VPGM，對非選擇字元線WL_usel施加電壓VPASS。電壓VPASS係不取決於記憶胞電晶體MT之閾值電壓而使記憶胞電晶體MT成為接通狀態之電壓。編程電壓VPGM係高於電壓VPASS之電壓。
與位元線BL(Prog_B)連接之NAND字串中，選擇字元線與通道之電位差變大，從而將電子注入至記憶胞電晶體MT之電荷蓄積層。與位元線BL(QPW_B)連接之NAND字串中，與位元線BL(Prog_B)相比，選擇字元線與通道之電位差略微變小，從而注入至記憶胞電晶體MT之電荷蓄積層中之電子數變少。與禁止寫入之位元線、及關於狀態“A”之位元線BL連接之NAND字串中，通道之電位升高，故選擇字元線與通道之電位差未變大，維持記憶胞電晶體MT之閾值電壓。即，於時刻t1中，編程為狀態“A”之記憶胞電晶體MT中，不進行編程(即，幾乎未將電子注入至電荷蓄積層)。
於時刻t2中，感測放大器單元28對位元線BL(Prog_A)施加接地電壓VSS，對位元線BL(QPW_A)施加電壓VQPW。使位元線之電壓變化之時序係藉由控制電路24而使用計時器24A進行控制。藉此，與位元線BL(Prog_A)連接之NAND字串對通道傳送接地電壓VSS。與位元線BL(QPW_A)連接之NAND字串對通道傳送電壓VQPW。其結果，將狀態“A”之記憶胞電晶體MT編程。
再者，狀態“C”～“G”之記憶胞電晶體中之編程動作、即位元線之控制係與狀態“B”之編程動作相同。
於時刻t3中，列解碼器26對全部字元線WL施加接地電壓VSS。期間t1～t3係編程電壓VPGM之施加期間。於時刻t4中，將位元線BL及源極線SL重設。又，選擇電晶體ST1、ST2被設為斷開狀態。
繼之，執行驗證動作。於時刻t5中，列解碼器26對選擇字元線WL_sel施加狀態“A”用之驗證電壓VA。感測放大器單元28對全部位元線(包括BL(Inhibit)、BL(Prog_A)、BL(QPW_A)、BL(Prog_B)、及BL(QPW_B))施加電壓VBL(＞VSS)。再者，非選擇字元線WL_usel中被施加電壓VREAD。選擇電晶體ST1、ST2被設為接通狀態。源極線SL中，被施加例如低於電壓VBL且為接地電壓VSS以上之電壓VSRC。感測放大器單元28判定位元線之電位。藉此，驗證編程為狀態“A”之記憶胞電晶體MT之閾值電壓。
於時刻t6中，列解碼器26對選擇字元線WL_sel施加狀態“B”用之驗證電壓VB。感測放大器單元28判定位元線之電位。藉此，驗證編程為狀態“B”之記憶胞電晶體MT之閾值電壓。
再者，實際上，於狀態“A”及狀態“B”各自之中使用QPW用之2種驗證電壓VL、VH，但於圖11中，簡化後僅例示了驗證電壓VA、VB。又，亦適當實施較狀態“B”更高之狀態之驗證。
於時刻t7中，將字元線、位元線BL、及源極線SL重設。又，選擇電晶體ST1、ST2被設為斷開狀態。此後，對驗證失敗之記憶胞電晶體MT重複編程迴路。又，每當編程迴路數增加，便將編程電壓設定為提高升壓電壓ΔVPGM。 [1-2-3] 其他編程動作
繼而，對其他編程動作進行說明。圖12係說明其他編程動作之圖。記憶胞電晶體MT係藉由1階段之編程動作(全序列編程)而設定為目標之閾值電壓。全序列編程中之閾值電壓與資料之分配以例如圖5之方式設定。
於全序列編程中，連續地編程狀態“A”～“G”。進而，與上述2階段編程(LM-Fine編程)同樣地，利用同一編程電壓並行地執行狀態“A”之編程與狀態“B”之編程。狀態“A”及狀態“B”中之編程動作之詳情係與圖11相同。 [1-3] 第1實施形態之效果
如以上詳述，於第1實施形態中，NAND型快閃記憶體(半導體記憶裝置)2具備對字元線施加編程脈衝，於複數個記憶胞將資料進行編程之控制電路24。控制電路24使用1次編程脈衝，將狀態“A”之第1記憶胞與狀態“B”之第2記憶胞並行地編程。進而，於施加1次編程脈衝之期間，控制電路24使對與第1記憶胞連接之第1位元線施加接地電壓VSS之時序慢於對與第2記憶胞連接之第2位元線施加接地電壓VSS之時序。
因此，根據第1實施形態，可利用同一編程脈衝進行狀態“A”及狀態“B”之編程。藉此，可減少編程脈衝數，進而縮短編程所需之時間(編程時間)。作為結果，可實現能夠提昇寫入性能之NAND型快閃記憶體2。
又，於並行地執行狀態“A”及狀態“B”之編程之後，以1次驗證動作，判定狀態“A”之記憶胞與狀態“B”之記憶胞之閾值電壓。於以個別之編程迴路編程狀態“A”之記憶胞與狀態“B”之記憶胞之情形時，驗證動作必須亦於每一編程迴路中執行。於該情形時，驗證所需之時間(驗證時間)相應於驗證動作之次數變長。與之相比，本實施形態中，可將驗證時間縮短。
又，亦於QPW方式中，使對與第1記憶胞連接之第1位元線施加電壓VQPW之時序慢於對與第2記憶胞連接之第2位元線施加電壓VQPW之時序。藉此，於執行狀態“A”及狀態“B”之編程之時，可使用同一編程脈衝，實現QPW方式。 [2] 第2實施形態
於第2實施形態中，在1次編程迴路中，對選擇字元線連續地施加狀態“A”～“C”用之第1編程脈衝與狀態“D”～“G”用之第2編程脈衝。進而，使用第1編程脈衝，並行地執行狀態“A”及狀態“B”之編程，且使用第2編程脈衝，並行地執行狀態“D”及狀態“E”之編程。
圖13係說明第2實施形態之編程動作之圖。首先，執行第1階段之LM編程。
繼之，執行第2階段之fine編程。於fine編程中，使用同一編程脈衝，將編程為編程狀態“A”及狀態“B”之記憶胞電晶體MT進行編程。又，於fine編程中，使用同一編程脈衝，將編程為狀態“D”及狀態“E”之記憶胞電晶體MT進行編程。
圖14係說明第2實施形態之編程動作之時序圖。圖15係說明第2實施形態之編程序列之圖。將編程為狀態“D”之位元線記為“BL(Prog_D)”，將狀態“D”且QPW對象之位元線記為“BL(QPW_D)”，將編程為狀態“E”之位元線記為“BL(Prog_E)”，將狀態“E”且QPW對象之位元線記為“BL(QPW_E)”。
於時刻t0～t4中，執行狀態“A”～“C”之編程。狀態“A”及狀態“B”之記憶胞電晶體MT中之編程動作係與第1實施形態中說明之圖11相同。狀態“C”之記憶胞電晶體中之編程動作係與狀態“B”之編程動作相同。
又，於時刻t0中，感測放大器單元28對位元線BL(Prog_D)、位元線BL(QPW_D)、位元線BL(Prog_E)、及位元線BL(QPW_E)施加電源電壓VDDSA或接地電壓VSS。狀態“F”及狀態“G”之記憶胞電晶體MT中之編程動作係與狀態“E”之編程動作相同。即，狀態“D”～“G”之記憶胞電晶體MT既可為“0”寫入，亦可為“1”寫入。
繼之，執行狀態“D”～“G”之編程。於時刻t5中，感測放大器單元28對位元線BL(Inhibit)、位元線BL(Prog_D)、及位元線BL(QPW_D)施加電源電壓VDDSA，對位元線BL(Prog_E)施加接地電壓VSS，對位元線BL(QPW_E)施加電壓VQPW。又，列解碼器26對選擇閘極線SGD施加電壓Vsgdh，對選擇閘極線SGS施加接地電壓VSS。源極線SL中被施加VSRC。藉此，選擇電晶體ST1接通，選擇電晶體ST2斷開。
其結果，與禁止寫入之位元線及與狀態“D”相關之位元線BL連接之NAND字串對通道傳送電源電壓VDDSA。與位元線BL(Prog_E)連接之NAND字串對通道傳送接地電壓VSS。與位元線BL(QPW_E)連接之NAND字串對通道傳送電壓VQPW。此後，列解碼器26對選擇閘極線SGD施加電壓Vsgd。再者，與狀態“A”～“C”相關之位元線設定為與禁止寫入之位元線BL(Inhibit)相同之電壓。
於時刻t6中，列解碼器26對選擇字元線WL_sel施加編程電壓“VPGM＋INC_VPGM1”。電壓VPGM係與狀態“A”～“C”用之編程電壓相同。電壓INC_VPGM1係增加至電壓VPGM之電壓，且係用於以編程電壓“VPGM＋INC_VPGM1”成為最適於狀態“E”之編程之方式調整之電壓。電壓INC_VPGM1係根據記憶胞電晶體MT之特性而最佳地設計。非選擇字元線WL_usel之電壓控制係與第1實施形態相同。於該時點，開始進行與狀態“E”相關之編程。
於時刻t7中，感測放大器單元28對位元線BL(Prog_D)施加接地電壓VSS，對位元線BL(QPW_D)施加電壓VQPW。於該時點，開始進行與狀態“D”相關之編程。
於時刻t8中，列解碼器26對全部字元線WL施加接地電壓VSS。於時刻t9中，將位元線BL及源極線SL重設。又，將選擇電晶體ST1、ST2設為斷開狀態。
繼之，如圖15所示，執行驗證動作。於驗證動作中，使用驗證電壓VA、VB、VD、VE。驗證動作係除了驗證電壓之數不同以外，與第1實施形態相同。於圖15中，簡化地示出了驗證電壓VFY。此後，對驗證失敗之記憶胞電晶體MT反覆進行編程迴路。又，每當編程迴路數增加，便將編程電壓設定為升高升壓電壓ΔVPGM。
根據第2實施形態，於1次編程迴路中，可執行狀態“A”～“C”之編程與狀態“D”～“G”之編程。進而，可使用第1編程脈衝，並行地執行狀態“A”及狀態“B”之編程，且使用第2編程脈衝，並行地執行狀態“D”及狀態“E”之編程。藉此，可減少編程脈衝數，進而可將編程時間縮短。
又，於1次驗證動作中，判定狀態“A”、“B”、“D”、“E”之記憶胞之閾值電壓。藉此，可將驗證時間縮短。
再者，於圖13及圖14中，舉例2階段之編程動作進行了說明，但亦可適用於全序列編程。圖16係說明第2實施形態之變化例之編程動作之圖。與圖13及圖14同樣地，於1次編程迴路中，將狀態“A”～“C”用之第1編程脈衝與狀態“D”～“G”用之第2編程脈衝連續地施加至選擇字元線。 [3] 第3實施形態
第3實施形態中，於1個編程迴路中，將3種編程脈衝連續地施加至選擇字元線。
圖17係說明第3實施形態之編程動作之圖。於1次編程迴路中，將3種編程脈衝連續地施加至選擇字元線。即，使用第1編程脈衝，並行地執行狀態“A”及狀態“B”之編程，使用第2編程脈衝，並行地執行狀態“C”及狀態“D”之編程，使用第3編程脈衝，並行地執行狀態“E”及狀態“F”。
以第1編程脈衝、第2編程脈衝、及第3編程脈衝之順序，電壓位準變高。第1編程脈衝設定為最適於狀態“B”之編程。第2編程脈衝設定為最適於狀態“D”之編程。第3編程脈衝設定為最適於狀態“F”之編程。與狀態“G”對應之位元線之電壓控制係與狀態“F”之電壓控制相同。
根據第3實施形態，可以1次編程迴路執行6個狀態之編程。
再者，第3實施形態中，舉例全序列編程進行了說明，但亦可將第3實施形態適用於2階段編程。 [4] 第4實施形態
第4實施形態中，使用1個編程脈衝，並行地編程3種狀態。
圖18係說明第4實施形態之編程動作之圖。狀態“E”～“G”係使用同一編程脈衝進行編程。
圖19係說明第4實施形態之編程動作之時序圖。將編程為狀態“F”之位元線記為“BL(Prog_F)”，將狀態“F”且QPW對象之位元線記為“BL(QPW_F)”，將編程為狀態“G”之位元線記為“BL(Prog_G)”，將狀態“G”且QPW對象之位元線記為“BL(QPW_G)”。
最先並行地執行狀態“A”及狀態“B”之編程，繼之，並行地執行狀態“C”及狀態“D”之編程。使用同一編程脈衝編程2種狀態之動作係如上所述，且省略圖示。
繼之，如圖19所示，執行狀態“E”～“G”之編程。於時刻t0中，感測放大器單元28對位元線BL(Inhibit)、BL(Prog_E)、BL(QPW_E)、BL(Prog_F)、及BL(QPW_F)施加電源電壓VDDSA，對位元線BL(Prog_G)施加接地電壓VSS，對位元線BL(QPW_G)施加電壓VQPW。又，列解碼器26對選擇閘極線SGD施加電壓Vsgdh，對選擇閘極線SGS施加接地電壓VSS。源極線SL中被施加VSRC。藉此，選擇電晶體ST1接通，選擇電晶體ST2斷開。再者，與狀態“A”～“D”相關之位元線設定為與禁止寫入之位元線BL(Inhibit)相同之電壓。
於時刻t1中，列解碼器26對選擇字元線WL_sel施加編程電壓“VPGM＋INC_VPGM2”。電壓VPGM係與狀態“B”用之編程電壓相同。電壓INC_VPGM2係增加至電壓VPGM之電壓，且係用於以編程電壓“VPGM＋INC_VPGM2”成為最適於狀態“G”之編程之方式調整之電壓。電壓INC_VPGM2係根據記憶胞電晶體MT之特性而最佳化設計。非選擇字元線WL_usel之電壓控制係與第1實施形態相同。於該時點，開始進行與狀態“G”相關之編程。
於時刻t2中，感測放大器單元28對位元線BL(Prog_F)施加接地電壓VSS，對位元線BL(QPW_F)施加電壓VQPW。於該時點，開始進行與狀態“F”相關之編程。
於時刻t3中，感測放大器單元28對位元線BL(Prog_E)施加接地電壓VSS，對位元線BL(QPW_E)施加電壓VQPW。於該時點，開始進行與狀態“E”相關之編程。
於時刻t4中，列解碼器26對全部字元線WL施加接地電壓VSS。於時刻t5中，將位元線BL及源極線SL重設。又，選擇電晶體ST1、ST2設為斷開狀態。
繼之，執行驗證動作。驗證動作中使用驗證電壓VA～VG。此後，對驗證失敗之記憶胞電晶體MT反覆進行編程迴路。又，每當編程迴路數增加，便將編程電壓設定為升高升壓電壓ΔVPGM。
根據第4實施形態，可使用1個編程脈衝並行地編程3種狀態(圖19之例中為狀態“E”、“F”、“G”)。
再者，第4實施形態中，舉例全序列編程進行了說明，但亦可將第4實施形態適用於2階段編程。 [5] 變化例
上述實施形態中，以1個記憶胞電晶體記憶3位元資料之情形為例進行了說明，但不限於此。上述實施形態亦可適用於1個記憶胞可記憶2位元資料之2bits/cell方式。又，上述實施形態亦可適用於1個記憶胞可記憶4位元資料之4bits/cell方式。進而，上述實施形態亦可適用於1個記憶胞可記憶5位元以上之資料之記憶方式。
又，使用2種編程脈衝編程之狀態之種類可任意地設定。同樣地，使用3種編程脈衝編程之狀態之種類可任意地設定。又，使用1個編程脈衝編程之狀態數亦可為4個以上。
於上述實施形態中，設為1個編程迴路中所含之複數個編程脈衝越到後段變得越高。例如，若將第1次之編程脈衝設為第1編程脈衝，將第1次之編程脈衝設為第2編程脈衝，則具有“第1編程脈衝＜第2編程脈衝”之關係。然而，不限於此，亦可設為複數個編程脈衝越到後段變得越低。
本說明書中所謂“連接”係表示電性地連接，例如，不排除於連接之2個元件之間介置其他元件之情形。
已說明了本發明之若干個實施形態，但該等實施形態係作為示例而提示者，並無意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明之要旨之範圍內可進行各種省略、置換、及變更。該等實施形態或其變化包含於發明之範圍或要旨中，並且包含於專利申請之範圍中記載之發明與其均等之範圍內。 [相關申請案]
本申請案係享有以日本專利申請2018-126865號(申請日：2018年7月3日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統 2‧‧‧NAND型快閃記憶體 3‧‧‧記憶體控制器 4‧‧‧主機裝置 10‧‧‧主機介面電路 11‧‧‧處理器 12‧‧‧RAM 13‧‧‧緩衝記憶體 14‧‧‧NAND介面電路 15‧‧‧ECC電路 16‧‧‧匯流排 20‧‧‧記憶胞陣列 21‧‧‧輸入輸出電路 22‧‧‧邏輯控制電路 23A‧‧‧狀態暫存器 23B‧‧‧位址暫存器 23C‧‧‧指令暫存器 24‧‧‧定序器 24A‧‧‧計時器 25‧‧‧電壓產生電路 26‧‧‧列解碼器 27‧‧‧行解碼器 28‧‧‧感測放大器單元 29‧‧‧資料暫存器 30‧‧‧井區域 35‧‧‧半導體柱 40、43‧‧‧金屬配線層 41‧‧‧n＋型擴散區域 42、45‧‧‧接觸插塞 44‧‧‧p＋型擴散區域 50‧‧‧p通道MOS電晶體 51～57‧‧‧n通道MOS電晶體 58‧‧‧電容器 60、61‧‧‧反相器 62、63、65、67‧‧‧n通道MOS電晶體 64‧‧‧預充電電路 66‧‧‧匯流排開關 ADL、BDL、CDL、TDL、XDL‧‧‧資料鎖存電路 BLK0～BLK(j-1)‧‧‧區塊 BL0～BL(m-1)‧‧‧位元線 BL(QPW_A)、BL(QPW_B)、BL(Prog_A)、BL(Prog_B)‧‧‧位元線 CPWELL‧‧‧井配線 COM、INV_S、LAT_S、SEN、SRC‧‧‧節點 DBUS、LBUS‧‧‧匯流排 MT‧‧‧記憶胞電晶體 SAU‧‧‧感測放大器單元 SDL‧‧‧資料鎖存電路 SL‧‧‧源極線 VA~VG、VBL、VPASS、VPGM、VREAD、VQPW‧‧‧電壓 VSS‧‧‧接地電壓 VDDSA‧‧‧電源電壓 WL‧‧‧ 字元線
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係圖1所示之NAND型快閃記憶體之方塊圖。 圖3係1個區塊BLK之電路圖。 圖4係區塊BLK之一部分區域之剖視圖。 圖5係表示記憶胞電晶體之閾值分佈之一例之模式圖。 圖6係圖2所示之感測放大器單元、及資料暫存器之方塊圖。 圖7係1個感測放大器單元之電路圖。 圖8係說明編程序列之模式圖。 圖9係說明QPW方式之模式圖。 圖10係說明第1實施形態之編程動作之圖。 圖11係說明第1實施形態之編程動作之時序圖。 圖12係說明其他編程動作之圖。 圖13係說明第2實施形態之編程動作之圖。 圖14係說明第2實施形態之編程動作之時序圖。 圖15係說明第2實施形態之編程序列之圖。 圖16係說明第2實施形態之變化例之編程動作之圖。 圖17係說明第3實施形態之編程動作之圖。 圖18係說明第4實施形態之編程動作之圖。 圖19係說明第4實施形態之編程動作之時序圖。
BL(QPW_A)、BL(QPW_B)、BL(Prog_A)、BL(Prog_B)‧‧‧位元線
VA~VG、VBL、VPASS、VPGM、VREAD、VQPW‧‧‧電壓
VSS‧‧‧接地電壓
VDDSA‧‧‧電源電壓

Claims (14)

  1. 一種半導體記憶裝置，其具有：複數個記憶胞，其等係可編程為具有各不相同之閾值電壓之複數個狀態之任一狀態者；複數個位元線，其等與上述複數個記憶胞分別連接；字元線，其與上述複數個記憶胞共通連接；解碼器，其對上述字元線施加電壓；感測放大器，其對上述位元線施加電壓；及控制電路，其控制上述解碼器與上述感測放大器，對上述複數個記憶胞進行包含編程動作與驗證動作之寫入動作；上述控制電路於上述寫入動作中，使用1次編程脈衝，對第1狀態之第1記憶胞與具有高於上述第1狀態之閾值電壓之第2狀態之第2記憶胞進行編程；於施加上述1次編程脈衝之第1期間內之第1時刻中，對與上述第1記憶胞連接之第1位元線施加第1電壓，對與上述第2記憶胞連接之第2位元線施加較上述第1電壓低之第2電壓，於上述第1期間內且上述第1時刻之後之第2時刻中，對上述第1及第2位元線施加上述第2電壓，上述控制電路於施加上述1次編程脈衝之後，執行測定上述第1及第2記憶胞之上述閾值電壓之驗證動作；且上述控制電路於上述驗證動作中對上述字元線依序施加上述第1狀態用之第1驗證電壓及上述第2狀態用之第2驗證電壓。
  2. 如請求項1之半導體記憶裝置，其中上述第2電壓係接地電壓。
  3. 一種半導體記憶裝置，其具有：複數個記憶胞，其等係可編程為具有各不相同之閾值電壓之複數個狀態之任一狀態者；複數個位元線，其等與上述複數個記憶胞分別連接；字元線，其與上述複數個記憶胞共通連接；解碼器，其對上述字元線施加電壓；感測放大器，其對上述位元線施加電壓；及控制電路，其控制上述解碼器與上述感測放大器，對上述複數個記憶胞進行包含編程動作與驗證動作之寫入動作；上述控制電路於上述寫入動作中，使用1次編程脈衝，對第1狀態之第1記憶胞與具有高於上述第1狀態之閾值電壓之第2狀態之第2記憶胞進行編程；於施加上述1次編程脈衝之第1期間內之第1時刻中，對與上述第1記憶胞連接之第1位元線施加第1電壓，對與上述第2記憶胞連接之第2位元線施加較上述第1電壓低之第2電壓，於上述第1期間內且上述第1時刻之後之第2時刻中，對上述第1及第2位元線施加上述第2電壓，其中上述第2電壓高於接地電壓。
  4. 如請求項3之半導體記憶裝置，其中上述控制電路於施加上述1次編 程脈衝之後，執行測定上述第1及第2記憶胞之上述閾值電壓之驗證動作。
  5. 如請求項4之半導體記憶裝置，其中上述控制電路於上述驗證動作中對上述字元線依序施加上述第1狀態用之第1驗證電壓及上述第2狀態用之第2驗證電壓。
  6. 如請求項1至5之任一半導體記憶裝置，其中上述記憶胞具有電荷蓄積層。
  7. 一種半導體記憶裝置，其具有：複數個記憶胞，其等係可編程為具有各不相同之閾值電壓之複數個狀態之任一狀態者；複數個位元線，其等與上述複數個記憶胞分別連接；字元線，其與上述複數個記憶胞共通連接；解碼器，其對上述字元線施加電壓；感測放大器，其對上述位元線施加電壓；及控制電路，其控制上述解碼器與上述感測放大器，對上述複數個記憶胞進行包含編程動作與驗證動作之寫入動作；上述控制電路於上述寫入動作中，將第1編程脈衝、及編程電壓較上述第1編程脈衝高之第2編程脈衝施加至上述字元線；使用上述第1編程脈衝，將具有第1閾值電壓之第1狀態之第1記憶胞、及具有較上述第1狀態高之第2閾值電壓之第2狀態之第2記憶胞進行 編程；使用上述第2編程脈衝，將具有較上述第2狀態高之第3閾值電壓之第3狀態之第3記憶胞、及具有較上述第3狀態高之第4閾值電壓之第4狀態之第4記憶胞進行編程。
  8. 如請求項7之半導體記憶裝置，其中上述複數個位元線包含與上述第1記憶胞連接之第1位元線、與上述第2記憶胞連接之第2位元線、與上述第3記憶胞連接之第3位元線、及與上述第4記憶胞連接之第4位元線；上述控制電路係：於施加上述第1編程脈衝之第1期間內之第1時刻中，對上述第1位元線施加第1電壓，對上述第2位元線施加較上述第1電壓低之第2電壓，對上述第3及第4位元線施加上述第1電壓或上述第2電壓；上述第1期間內且上述第1時刻之後之第2時刻中，對上述第1及第2位元線施加上述第2電壓，對上述第3及第4位元線施加上述第1電壓或上述第2電壓；於施加上述第2編程脈衝之第2期間內之第3時刻中，對上述第1至第3位元線施加上述第1電壓，對上述第4位元線施加上述第2電壓；且於上述第2期間內且上述第3時刻之後之第4時刻中，對上述第1及第2位元線施加上述第1電壓，對上述第3及第4位元線施加上述第2電壓。
  9. 如請求項7或8之半導體記憶裝置，其中上述第1編程脈衝之施加後，不進行驗證動作而將上述第2編程脈衝施加至上述字元線。
  10. 如請求項7或8之半導體記憶裝置，其中上述控制電路於施加上述第1及第2編程脈衝之後，執行確認上述第1至第4記憶胞之上述閾值電壓之驗證動作。
  11. 如請求項7之半導體記憶裝置，其中上述控制電路於上述驗證動作中，對上述字元線依序施加上述第1狀態用之第1驗證電壓、上述第2狀態用之第2驗證電壓、上述第3狀態用之第3驗證電壓、及上述第4狀態用之第4驗證電壓。
  12. 如請求項8之半導體記憶裝置，其中上述第2電壓係接地電壓。
  13. 如請求項8之半導體記憶裝置，其中上述第2電壓高於接地電壓。
  14. 如請求項7之半導體記憶裝置，其中上述記憶胞具有電荷蓄積層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780812B (zh) * 2021-02-17 2022-10-11 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081184B2 (en) * 2019-10-30 2021-08-03 Sandisk Technologies Llc Method of concurrent multi-state programming of non-volatile memory with bit line voltage step up
SG11202105865XA (en) * 2020-03-09 2021-10-28 Kioxia Corp Semiconductor memory device and method of manufacturing semiconductor memory device
JP7446879B2 (ja) * 2020-03-18 2024-03-11 キオクシア株式会社 半導体記憶装置
JP7279259B2 (ja) 2020-04-28 2023-05-22 長江存儲科技有限責任公司 メモリデバイスならびにそれの消去および検証方法
TWI812031B (zh) * 2021-09-21 2023-08-11 日商鎧俠股份有限公司 半導體記憶裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117399A1 (en) * 2003-12-01 2005-06-02 Oh-Suk Kwon Flash memory devices and methods for programming the same
US9672926B2 (en) * 2013-05-16 2017-06-06 Kabushiki Kaisha Toshiba Apparatus and method of programming and verification for a nonvolatile semiconductor memory device
US20180068739A1 (en) * 2016-09-06 2018-03-08 Toshiba Memory Corporation Memory device
US9984761B2 (en) * 2015-12-17 2018-05-29 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328359B1 (ko) * 1999-06-22 2002-03-13 윤종용 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
JP3810985B2 (ja) * 2000-05-22 2006-08-16 株式会社東芝 不揮発性半導体メモリ
KR100463194B1 (ko) * 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
JP5172555B2 (ja) * 2008-09-08 2013-03-27 株式会社東芝 半導体記憶装置
JP2012123856A (ja) 2010-12-06 2012-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP5330425B2 (ja) 2011-02-09 2013-10-30 株式会社東芝 不揮発性半導体メモリ
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9842657B1 (en) 2017-05-18 2017-12-12 Sandisk Technologies Llc Multi-state program using controlled weak boosting for non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117399A1 (en) * 2003-12-01 2005-06-02 Oh-Suk Kwon Flash memory devices and methods for programming the same
US9672926B2 (en) * 2013-05-16 2017-06-06 Kabushiki Kaisha Toshiba Apparatus and method of programming and verification for a nonvolatile semiconductor memory device
US9984761B2 (en) * 2015-12-17 2018-05-29 Toshiba Memory Corporation Semiconductor memory device
US20180068739A1 (en) * 2016-09-06 2018-03-08 Toshiba Memory Corporation Memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780812B (zh) * 2021-02-17 2022-10-11 日商鎧俠股份有限公司 半導體記憶裝置

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Publication number Publication date
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US10803955B2 (en) 2020-10-13
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