CN110675908B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种可提升写入性能的半导体存储装置。实施方式的半导体存储装置包含包括多个存储单元的存储单元阵列20、与多个存储单元分别连接的多个位线、与多个存储单元共通连接的字线、及对字线施加编程脉冲从而在多个存储单元中将数据进行编程的控制电路24。控制电路24是使用1次编程脉冲，将第1状态的第1存储单元与较所述第1状态更高的第2状态的第2存储单元进行编程。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请2018-126865号(申请日：2018年7月3日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置中的一种，已知有NAND型闪存。而且，已知有具备3维堆叠而成的多个存储单元的NAND型闪存。
发明内容
实施方式提供一种可提升写入性能的半导体存储装置。
实施方式的半导体存储装置具有：多个存储单元，可编程为具有各不相同的阈值电压的多个状态中的任一状态；多个位线，与所述多个存储单元分别连接；字线，与所述多个存储单元共通连接；解码器，对所述字线施加电压；感测放大器，对所述位线施加电压；及控制电路，控制所述解码器与所述感测放大器，对所述多个存储单元进行包含编程操作与验证操作的写入操作。所述控制电路在所述写入操作中，使用1次编程脉冲，对第1状态的第1存储单元与高于所述第1状态的第2状态的第2存储单元进行编程，在施加所述1次编程脉冲的第1期间内的第1时刻中，对与所述第1存储单元连接的第1位线施加第1电压，对与所述第2存储单元连接的第2位线施加较所述第1电压低的第2电压，在所述第1期间内且所述第1时刻之后的第2时刻中，对所述第1及第2位线施加所述第2电压。
附图说明
图1是第1实施方式的存储体系统的框图。
图2是图1所示的NAND型闪存的框图。
图3是1个块BLK的电路图。
图4是块BLK的一部分区域的剖视图。
图5是表示存储单元晶体管的阈值分布的一例的示意图。
图6是图2所示的感测放大器单元、及数据寄存器的框图。
图7是1个感测放大器单元的电路图。
图8是说明编程次序的示意图。
图9是说明QPW方式的示意图。
图10是说明第1实施方式的编程操作的图。
图11是说明第1实施方式的编程操作的时序图。
图12是说明其他编程操作的图。
图13是说明第2实施方式的编程操作的图。
图14是说明第2实施方式的编程操作的时序图。
图15是说明第2实施方式的编程次序的图。
图16是说明第2实施方式的变化例的编程操作的图。
图17是说明第3实施方式的编程操作的图。
图18是说明第4实施方式的编程操作的图。
图19是说明第4实施方式的编程操作的时序图。
具体实施方式
以下，对于实施方式参照附图进行说明。以下所示的若干个实施方式是例示用以将本发明的技术思想具体化的装置及方法者，本发明的技术思想并非被构成零件的形状、构造、配置等特定。各功能块可作为硬件及软件的任一者或两者组合而成者实现。各功能块无需如下例那样区别。例如，一部分功能也可由与例示功能块不同的功能块执行。进而，例示的功能块也可分割为进而微细的功能子块。另外，在以下的说明中，对于具有同一功能及构成的要素标注同一符号，且仅在必要情况下进行重复说明。
[1]第1实施方式
[1-1]存储器系统1的构成
图1是第1实施方式的存储器系统1的框图。存储器系统1具备NAND型闪存(半导体存储装置)2、及存储控制器3。
存储器系统1既可将构成存储器系统1的多个芯片安装在搭载有主机装置的母板上而构成，也可作为以1个模块实现存储器系统1的系统LSI(large-scale integratedcircuit，大规模集成电路)、或SoC(system on chip，片上系统)构成。作为存储器系统1的例子，可列举如SDTM卡般的存储卡、SSD(solid state drive，固态硬碟)、及eMMC(embeddedmultimedia card，嵌入式多媒体卡)等。
NAND型闪存2具备多个存储单元晶体管，且非易失地存储数据。对于NAND型闪存2的具体构成下文进行叙述。
存储控制器3是响应来自主机装置4的命令，对于NAND型闪存2命令写入(也称为编程)、读出、及擦除等。而且，存储控制器3是管理NAND型闪存2的存储空间。存储控制器3具备主机接口电路(主机I/F)10、处理器11、RAM(Random Access Memory，随机存取存储器)12、缓冲存储器13、NAND接口电路(NAND I/F)14、及ECC(Error Checking and Correcting，错误检查与校正)电路15等。该等模块是经由总线16而相互地连接。
主机接口电路10是经由主机总线连接到主机装置4，在与主机装置4之间进行接口处理。而且，主机接口电路10在与主机装置4之间，进行命令、地址、及数据的收发。
处理器11是包含例如CPU(Central Processing unit，中央处理器)。处理器11控制存储控制器3整体的操作。例如，处理器11在从主机装置4收到写入命令的情形时，响应该命令，将基于NAND接口的写入命令发行至NAND型闪存2。读出及擦除也情况相同。而且，处理器11执行损耗均衡、及垃圾回收等用以管理NAND型闪存2的各种处理。
RAM12是用作处理器11的操作区域，储存从NAND型闪存2载入的固件、及处理器11创建的各种表格等。RAM12包含DRAM及/或SRAM。缓冲存储器13暂时地保持从主机装置4发送的数据，并且暂时地保持从NAND型闪存2发送的数据。缓冲存储器13也可包含在RAM12中。
ECC电路15在写入操作时，对写入数据产生错误校正码，将该错误校正码附加在写入数据中送至NAND接口电路14。而且，ECC电路15在读出操作时，对于读出数据，使用读出数据中所含的错误校正码进行错误检测及错误校正。另外，ECC电路15也可设置在NAND接口电路14内。
NAND接口电路14是经由NAND总线连接到NAND型闪存2，在与NAND型闪存2之间进行接口处理。而且，NAND接口电路14在与NAND型闪存2之间进行命令、地址、及数据的收发。
[1-1-1]NAND型闪存2的构成
图2是图1所示的NAND型闪存2的框图。
NAND型闪存2具备：存储单元阵列20、输入输出电路21、逻辑控制电路22、寄存器群(包括状态寄存器23A、地址寄存器23B、及指令寄存器23C)、定序器(控制电路)24、电压产生电路25、行解码器26、列解码器27、感测放大器单元28、及数据寄存器(数据缓存)29。
存储单元阵列20具备j个块BLK0～BLK(j-1)。j为1以上的整数。多个块BLK各自具有多个存储单元晶体管。存储单元晶体管包含可电性地重写的存储单元。存储单元阵列20中，为控制对存储单元晶体管施加的电压而配设有多个位线、多个字线、及源极线等。对于块BLK的具体构成，下文进行叙述。
输入输出电路21及逻辑控制电路22是经由NAND总线，连接到存储控制器3。输入输出电路21在与存储控制器3之间经由NAND总线，收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路22从存储控制器3经由NAND总线，接收外部控制信号(例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及防写信号WPn)。信号名中标注的“n”表示低态有效。而且，逻辑控制电路22经由NAND总线，对存储控制器3发送等待/忙碌信号RBn。
信号CEn设为可选择NAND型闪存2，且在选择该NAND型闪存2时被断言。信号CLE设为可将作为信号DQ发送的指令锁存在指令寄存器。信号ALE设为可将作为信号DQ发送的地址锁存在地址寄存器。信号WEn设为可经由DQ线将数据输入至NAND型闪存2。信号REn设为可经由DQ线从NAND型闪存2输出数据。信号WPn在禁止写入及擦除时被断言。信号RBn表示NAND型闪存2为等待状态(可收到来自外部的命令的状态)抑或是忙碌状态(无法收到来自外部的命令的状态)。存储控制器3可通过从NAND型闪存2收到信号RBn而获知NAND型闪存2的状态。
状态寄存器23A暂时地保持NAND型闪存2的操作所需的数据。地址寄存器23B暂时地保持地址。指令寄存器23C暂时地保持指令。状态寄存器23A、地址寄存器23B、及指令寄存器23C包含例如SRAM。
控制电路24从指令寄存器23C接收指令，按照基于该指令的次序，全面地控制NAND型闪存2。控制电路24具备计数时刻或时钟的计时器24A。控制电路24可使用计时器24A的计数值，进行时序控制。
电压产生电路25从NAND型闪存2的外部接收电源电压，并使用该电源电压，产生写入操作、读出操作、及擦除操作所需的多个电压。电压产生电路25将产生的电压供给至存储单元阵列20、行解码器26、及感测放大器单元28等。
行解码器26从地址寄存器23B接收列地址，将该列地址解码。行解码器26基于解码所得的列地址，进行字线等的选择操作。而且，行解码器26对存储单元阵列20传送写入操作、读出操作、及擦除操作所需的多个电压。
列解码器27从地址寄存器23B接收行地址，将该行地址解码。列解码器27基于解码所得的行地址，进行位线的选择操作。
感测放大器单元28在读出操作时，感测及放大从存储单元晶体管读出至位线的数据。而且，感测放大器单元28在写入操作时，将写入数据传送至位线。
数据寄存器29在读出操作时，暂时地保持从感测放大器单元28传送的数据，并将该数据串行(例如以8位为单位)地向输入输出电路21传送。而且，数据寄存器29在写入操作时，暂时地保持从输入输出电路21串行地传送的数据，并将该数据向感测放大器单元28并行地传送。数据寄存器29包括SRAM等。
[1-1-2]块BLK的构成
图3是1个块BLK的电路图。多个块BLK各自具备多个字符串单元SU。图3中，例示了4个字符串单元SU0～SU3。1个块BLK中所含的字符串单元SU的个数可任意地设定。
多个字符串单元SU各自具备多个NAND字符串(存储器字符串)NS。1个字符串单元SU中所含的NAND字符串NS的个数可任意地设定。
多个NAND字符串NS各自具备多个存储单元晶体管MT、及2个选择晶体管ST1、ST2。多个存储单元晶体管MT是串联连接到选择晶体管ST1的源极与选择晶体管ST2的漏极之间。本说明书中，也存在将存储单元晶体管称为存储单元或晶胞的情形。图3为简化而示出了NAND字符串NS具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND字符串NS所具备的存储单元晶体管MT的个数实际上多于此个数，而且，可任意地设定。存储单元晶体管MT具有控制栅极电极及电荷积聚层，且非易失地存储数据。存储单元晶体管MT可存储1位数据、或2位以上的数据。
字符串单元SU0中所含的多个选择晶体管ST1的栅极共通连接到选择栅极线SGD0，同样地，字符串单元SU1～SU3中分别连接有选择栅极线SGD1～SGD3。字符串单元SU0中所含的多个选择晶体管ST2的栅极共通连接到选择栅极线SGS0，同样地，字符串单元SU1～SU3中分别连接有选择栅极线SGS1～SGS3。另外，各块BLK中所含的字符串单元SU0～SU3中，也可连接有共通的选择栅极线SGS。位于各块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接到字线WL0～WL7。
各块BLK内矩阵状配置的NAND字符串NS中的位于同一列的多个NAND字符串NS的选择晶体管ST1的漏极共通连接到位线BL0～BL(m-1)的任一者。“m”为1以上的整数。进而，各位线BL共通连接到多个块BLK，且连接到位于多个块BLK各自中所含的各字符串单元SU内的1个NAND字符串NS。各块BLK中所含的多个选择晶体管ST2的源极共通连接到源极线SL。源极线SL共通连接到例如多个块BLK。
位于各块BLK内的多个存储单元晶体管MT的数据是例如一次性地擦除。读出及写入是对于与配设在1个字符串单元SU的1根字线WL共通连接的多个存储单元晶体管MT一次性地进行。将1个字符串单元SU内共享字线WL的存储单元晶体管MT之组称为晶胞单元CU。将晶胞单元CU中所含的多个存储单元晶体管MT分别存储的1位数据的集合称为页面。即，对晶胞单元CU的写入操作及读出操作是以页面为单位进行。
另外，NAND字符串NS也可具备虚设晶胞晶体管。具体而言，在选择晶体管ST2与存储单元晶体管MT0之间，串联连接有例如2个虚设晶胞晶体管(未图示)。在存储单元晶体管MT7与选择晶体管ST1之间，串联连接有例如2个虚设晶胞晶体管(未图示)。在多个虚设晶胞晶体管的栅极中分别连接有多个虚设字线。虚设晶胞晶体管的构造与存储单元晶体管相同。虚设晶胞晶体管并非用以存储数据，而是具有在写入操作或擦除操作中，缓解存储单元晶体管或选择晶体管所受到的干扰的功能。
[1-1-3]块BLK的堆叠构造
接着，对块BLK的堆叠构造的一例进行说明。图4是块BLK的一部分区域的剖视图。图4中，X方向是选择栅极线延伸的方向，与X方向在水平面内正交的Y方向是位线延伸的方向，Z方向是堆叠方向。
在半导体层或半导体基板内，设有p型阱区域(p-well)30。在p型阱区域30上，设有多个NAND字符串NS。即，在阱区域30上，分别依序地介隔多个绝缘层堆叠有作为选择栅极线SGS发挥作用的布线层31、作为字线WL0～WL7发挥作用的8层的布线层32、及作为选择栅极线SGD发挥作用的布线层33。为避免附图繁琐，而将设置在堆叠所得的多个布线层之间的多个绝缘层的影线省略。
内存洞34是将布线层31、32、33贯通后到达阱区域30。在内存洞34内，设有柱状的半导体层(半导体柱)35。在半导体柱35的侧面，依序地堆叠有栅极绝缘膜36、电荷积聚层(绝缘膜)37、及块绝缘膜38。存储单元晶体管MT、及选择晶体管ST1、ST2包含所述者。半导体柱35是作为NAND字符串NS的电流路径发挥作用，形成各晶体管的沟道的区域。半导体柱35的上端经由接触插栓39，连接到作为位线BL发挥作用的金属布线层40。
在阱区域30的表面区域，设置有被导入高浓度的n型杂质的n+型扩散区域41。在扩散区域41上设置有接触插栓42，接触插栓42连接到作为源极线SL发挥作用的金属布线层43。进而，在阱区域30的表面区域，设置有被导入高浓度的p型杂质的p+型扩散区域44。在扩散区域44上设有接触插栓45，接触插栓45连接到作为阱布线CPWELL发挥作用的金属布线层46。阱布线CPWELL是用以经由阱区域30对半导体柱35施加电压的布线。
以上的构成在图4的纸面的纵深方向(X方向)排列有多个排列，且字符串单元SU包含X方向上排列的多个NAND字符串NS的集合。
[1-1-4]存储单元晶体管的阈值分布
接着，对存储单元晶体管MT可取的阈值电压Vth的分布进行说明。图5是表示存储单元晶体管MT的阈值分布的一例的示意图。存储单元晶体管MT可存储2位以上的数据。在本实施方式中，以存储单元晶体管MT存储3位数据的情形的所谓的TLC(triple level cell，三阶储存单元)方式为例进行说明。
3位数据是由低阶(lower)位、中阶(middle)位、及高阶(upper)位规定。在存储单元晶体管MT存储3位的情形时，存储单元晶体管MT可取与多个阈值电压相应的8个状态(状态)中的任一者。8个状态由低向高依序称为状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”各自中所属的多个存储单元晶体管MT形成分布。
状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”中分别被分配例如数据“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。位排列是若设为低阶位“X”、中阶位“Y”、高阶位“Z”则为“Z、Y、X”。阈值分布与数据的分配可任意地设定。
为将读出对象的存储单元晶体管MT中存储的数据读出，而判定该存储单元晶体管MT的阈值电压所属的状态。为进行状态判定，而使用读出电压AR、BR、CR、DR、ER、FR、GR，且读出电压AR、BR、CR、DR、ER、FR、GR以此顺序变高。
状态“Er”相当于例如数据被擦除的状态(擦除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压低于电压AR，例如具有负值。
状态“A”～“G”相当于对电荷积聚层注入电荷，将数据写入至存储单元晶体管MT的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压具有例如正值。属于状态“A”的存储单元晶体管MT的阈值电压高于读出电压AR，且为读出电压BR以下。属于状态“B”的存储单元晶体管MT的阈值电压高于读出电压BR，且为读出电压CR以下。属于状态“C”的存储单元晶体管MT的阈值电压高于读出电压CR，且为读出电压DR。属于状态“D”的存储单元晶体管MT的阈值电压高于读出电压DR，且为读出电压ER以下。属于状态“E”的存储单元晶体管MT的阈值电压高于读出电压ER，且为读出电压FR以下。属于状态“F”的存储单元晶体管MT的阈值电压高于读出电压FR，且为读出电压GR以下。属于状态“G”的存储单元晶体管MT的阈值电压高于读出电压GR，且低于电压VREAD。
电压VREAD是对与非读出对象的晶胞单元CU的存储单元晶体管MT连接的字线WL施加的电压，且高于处于任一状态的存储单元晶体管MT的阈值电压。即，对控制栅极施加电压VREAD的存储单元晶体管MT与所保持的数据无关均成为接通状态。
如以上所述，各存储单元晶体管MT设定为8个状态的任一者，可存储3位数据。而且，写入及读出是以1个晶胞单元CU内的页面单位进行。在存储单元晶体管MT存储有3位数据的情形时，对1个晶胞单元CU内的3个页面分别分配低阶位、中阶位、及高阶位。对于低阶位、中阶位、及高阶位一次性地写入或读出的页面分别称为低阶(lower)页面、中阶(middle)页面、及高阶(upper)页面。
[1-1-5]感测放大器单元28及数据寄存器29的构成
图6是图2所示的感测放大器单元28、及数据寄存器29的框图。
感测放大器单元28具备与位线BL0～BL(m-1)对应的感测放大器单元SAU0～SAU(m-1)。各感测放大器单元SAU具有感测放大器SA、及数据锁存电路ADL、BDL、CDL、SDL、TDL。感测放大器SA及数据锁存电路ADL、BDL、CDL、SDL、TDL以可相互传送数据的方式连接。
数据锁存电路ADL、BDL、CDL、SDL、TDL是暂时地保持数据。在写入操作时，感测放大器SA根据数据锁存电路SDL保持的数据，控制位线BL的电压。数据锁存电路TDL是用于感测放大器单元28内的数据运算用途。数据锁存电路ADL、BDL、CDL是用于存储单元晶体管MT保持2位以上数据的多值操作用。即，数据锁存电路ADL是为保持低阶页面而使用。数据锁存电路BDL是为保持中阶页面而使用。数据锁存电路CDL是为保持高阶页面而使用。感测放大器单元SAU所具备的数据锁存电路的个数可根据1个存储单元晶体管MT保持的位数任意地设定。
感测放大器SA在读出操作时，感测被读出至对应的位线BL的数据，判定为数据“0”及数据“1”的哪一个。而且，感测放大器SA在写入操作时，基于写入数据对位线BL施加电压。
数据寄存器29具备与感测放大器单元SAU0～SAU(m-1)对应的个数的数据锁存电路XDL。数据锁存电路XDL连接到输入输出电路21。数据锁存电路XDL暂时地保持从输入输出电路21送出的写入数据，而且，暂时地保持从感测放大器单元SAU送出的读出数据。更具体而言，输入输出电路21与感测放大器单元28之间的数据传送是经由1页份的数据锁存电路XDL进行。输入输出电路21接收的写入数据经由数据锁存电路XDL，传送至数据锁存电路ADL、BDL、CDL的任一者。由感测放大器SA读出的读出数据经由数据锁存电路XDL，传送至输入输出电路21。
(感测放大器单元SAU的具体性构成例)
接着，对感测放大器单元SAU的具体性构成例进行说明。图7是1个感测放大器单元SAU的电路图。供给至感测放大器单元SAU的多个信号由定序器24产生。
感测放大器SA具备例如p沟道MOS晶体管50、n沟道MOS晶体管51～57、及电容器58。
晶体管50的源极连接到被供给感测放大器用的电源电压VDDSA的电源端子，该晶体管50的漏极连接到节点SEN，该晶体管50的栅极连接到数据锁存电路SDL内的节点INV_S。晶体管51的漏极连接到节点SEN，该晶体管51的源极连接到节点COM，该晶体管51的栅极中被输入信号BLX。
晶体管52的漏极连接到节点COM，该晶体管52的栅极中被输入信号BLC。晶体管53的漏极连接到晶体管52的源极，该晶体管53的源极连接到对应的位线BL，该晶体管53的栅极中被输入信号BLS。晶体管53是高耐压MOS晶体管。
晶体管54的漏极连接到节点COM，该晶体管54的源极连接到节点SRC，该晶体管54的栅极连接到节点INV_S。节点SRC中被施加例如接地电压VSS。晶体管55的漏极连接到节点SEN，该晶体管55的源极连接到节点COM，该晶体管55的栅极中被输入信号XXL。
晶体管56的源极连接到被供给接地电压VSS的接地端子，该晶体管56的栅极连接到节点SEN。晶体管57的源极连接到晶体管56的漏极，该晶体管57的漏极连接到总线LBUS，该晶体管57的栅极中，被输入信号STB。信号STB对判定读出至位线BL的数据的时序进行控制。
电容器58的一电极连接到节点SEN，电容器58的另一电极中被输入时钟信号CLK。
数据锁存电路SDL具有反相器60、61、及n沟道MOS晶体管62、63。反相器60的输入端子连接到节点LAT_S，该反相器60的输出端子连接到节点INV_S。反相器61的输入端子连接到节点INV_S，该反相器61的输出端子连接到节点LAT_S。晶体管62的一端连接到节点INV_S，该晶体管62的另一端连接到总线LBUS，该晶体管62的栅极中被输入信号STI。晶体管63的一端连接到节点LAT_S，该晶体管63的另一端连接到总线LBUS，该晶体管63的栅极中被输入信号STL。例如，节点LAT_S中保持的数据相当于数据锁存电路SDL中保持的数据，节点INV_S中保持的数据相当于节点LAT_S中保持的数据的反转数据。数据锁存电路ADL、BDL、CDL、TDL的电路构成因与数据锁存电路SDL的电路构成相同而省略说明。
感测放大器单元SAU更包含预充电电路64、及总线开关66。
预充电电路64将总线LBUS进行预充电。预充电电路64包含例如n沟道MOS晶体管65。晶体管65的漏极连接到总线LBUS，该晶体管65的源极中被施加预充电用的电压VHLB，该晶体管65的栅极中被输入信号LPC。预充电电路64通过对总线LBUS传送电压VHLB，而将总线LBUS进行预充电。
总线开关66将总线LBUS与总线DBUS连接。总线LBUS连接到数据寄存器29中所含的数据锁存电路XDL。总线开关66包含例如n沟道MOS晶体管67。晶体管67的一端连接到总线LBUS，该晶体管67的另一端连接到总线DBUS，该晶体管67的栅极中被输入信号DSW。
[1-2]操作
对以所述方式构成的存储器系统1的操作进行说明。
[1-2-1]编程次序的概要
NAND型闪存2在从存储控制器3接收到编程指令、地址、及写入数据后，执行编程次序。
图8是说明编程次序的示意图。图8是撷取施加至选择字线(WL_sel)的电压进行表示。
编程次序包含依序反复的多个编程循环。多个编程循环各自包含编程操作及验证操作。
编程操作通过对存储单元晶体管MT的电荷积聚层注入电荷(电子)而使存储单元晶体管MT的阈值电压上升，或通过禁止对电荷积聚层注入电子而维持存储单元晶体管MT的阈值电压的操作。选择字线中，被施加编程电压VPGM。将使阈值电压上升的操作称为「“0”写入」，将维持阈值电压的操作称为「“1”写入」或「禁止写入」。更具体而言，“0”写入与“1”写入是施加至位线BL的电压不同。与“0”写入对应的位线BL中，被施加例如接地电压VSS。与“1”写入对应的位线BL中，被施加例如电源电压VDDSA(＞VSS)。
验证操作是在编程操作之后，将存储单元晶体管MT的数据读出，并判定存储单元晶体管MT的阈值电压是否达到目标电平的操作。选择字线中，被施加期望的验证电压(图8的VFY)。将存储单元晶体管MT的阈值电压达到目标电平的情形称为「已通过验证」，将未达到目标电平的情形称为「验证失败」。验证操作的详情与读出操作相同。
而且，如图8所示，每当编程循环增加，便将编程电压VPGM设定为提高升压电压ΔVPGM。由此，可使存储单元晶体管MT的阈值电压逐次偏移。
接着，对QPW(quick pass write)方式进行说明。图9是说明QPW方式的示意图。
QPW方式中，在验证操作中使用2种验证电压VH、VL。验证电压VH、VL是对存储单元晶体管MT的每一状态设置。验证电压VL设定为较验证电压VH低特定的电压ΔVR。验证电压VH对应于存储单元晶体管MT的最终目标的阈值电压。通过验证电压VH验证的存储单元晶体管MT在以后的编程操作中设定为禁止写入。
在QPW方式的编程操作中，根据验证电压VH、VL的验证结果，施加至编程对象的位线BL的电压不同。具体而言，感测放大器单元28在存储单元晶体管MT的阈值电压未达验证电压VL的情形时，对于对应的位线BL施加例如接地电压VSS，在存储单元晶体管MT的阈值电压为验证电压VL以上且未达验证电压VH的情形时，对于对应的位线BL施加QPW用的电压VQPW。电压VQPW具备“VDDSA＞VQPW＞VSS”的关系。
若在该状态下，对选择字线施加编程电压VPGM，则如图9所示，阈值电压为验证电压VL以上且未达验证电压VH的存储单元晶体管MT中的阈值电压的上升量变得小于阈值电压未达电压VL的存储单元晶体管MT中的阈值电压的上升量。
因而，在适用QPW方式的编程操作中，较大地超过存储单元晶体管MT的最终目标的阈值电压VH的情形得到抑制，故可使编程已结束的状态的阈值分布变窄。
[1-2-2]编程操作
接着，对编程操作进行说明。图10是说明第1实施方式的编程操作的图。存储单元晶体管MT通过2阶段的编程操作而设定为目标的阈值电压。将第1阶段的编程操作称为LM编程，第2阶段的编程操作称为fine编程。
首先，对擦除状态的晶胞单元CU执行LM编程。在LM编程中，存储单元晶体管MT被编程为状态“Er”或“LM”。属于状态“LM”的存储单元晶体管MT设定为验证电压VLM以上。状态“LM”的阈值电压设定为状态“A”以上且状态“D”以下的阈值电压。
在LM编程之后，执行fine编程。在fine编程中，编程对象的存储单元晶体管MT被编程为状态“Er”～“G”的任一者。具体而言，LM编程中属于状态“Er”的存储单元晶体管MT设定为状态“Er”～“C”的任一者。LM编程中属于状态“LM”的存储单元晶体管MT被编程为状态“D”～“G”的任一者。属于状态“A”～“G”的存储单元晶体管MT分别使用验证电压VA～VG进行编程。2阶段编程(LM-Fine编程)中的阈值电压与数据的分配以例如以下方式设定。
状态“Er”＝数据“111”
状态“A”＝数据“101”
状态“B”＝数据“011”
状态“C”＝数据“001”
状态“D”＝数据“110”
状态“E”＝数据“100”
状态“F”＝数据“010”
状态“G”＝数据“000”
LM编程中，因以2阶段设定存储单元晶体管MT的阈值电压，故可减小fine编程时的阈值变动。由此，在相邻的存储单元晶体管MT中，可减小电荷积聚层的电容耦合引起的阈值变动。
此处，在本实施方式中，状态“A”的编程与状态“B”的编程利用同一编程电压(编程脉冲)并行地执行。进而，将对与阈值电压较低的状态“A”的存储单元晶体管MT连接的位线施加接地电压VSS的期间设为短于对与阈值电压较高的状态“B”的存储单元晶体管MT连接的位线施加接地电压VSS的期间。
图11是说明第1实施方式的编程操作的时序图。在以下的说明中，将选择字线记为“WL_sel”，非选择字线记为“WL_usel”，禁止写入的位线记为“BL(Inhibit)”，编程为状态“A”的位线记为“BL(Prog_A)”，状态“A”且QPW对象的位线记为“BL(QPW_A)”，编程为状态“B”的位线记为“BL(Prog_B)”，且状态“B”且QPW对象的位线记为“BL(QPW_B)”。
NAND型闪存2从存储控制器3接收写入命令(包括编程指令、地址、及编程数据)。此后，定序器24执行编程操作。
首先，进行位线的充电操作。在时刻t0中，感测放大器单元28对位线BL(Inhibit)、位线BL(Prog_A)、及位线BL(QPW_A)施加电源电压VDDSA，对位线BL(Prog_B)施加接地电压VSS，对位线BL(QPW_B)施加电压VQPW。而且，行解码器26对选择栅极线SGD施加电压Vsgdh，对选择栅极线SGS施加接地电压VSS。电压Vsgdh是将选择晶体管ST1设为接通状态的电压。源极线SL中被施加VSRC。电压VSRC是“VSS≦VSRC＜VDDSA”。由此，选择晶体管ST1接通，选择晶体管ST2断开。
其结果，与禁止写入的位线及关于状态“A”的位线BL连接的NAND字符串对沟道传送电源电压VDDSA。与位线BL(Prog_B)连接的NAND字符串对沟道传送接地电压VSS。与位线BL(QPW_B)连接的NAND字符串对沟道传送电压VQPW。此后，行解码器26对选择栅极线SGD施加电压Vsgd。电压Vsgd是低于电压Vsgdh，且使与选择位线(被施加接地电压VSS及电压VQPW的位线)连接的选择晶体管ST1接通，使与非选择位线BL(被施加电源电压VDDSA的位线BL)连接的选择晶体管ST1截止的电压。
在时刻t1中，行解码器26对选择字线WL_sel施加编程电压VPGM，对非选择字线WL_usel施加电压VPASS。电压VPASS是不取决于存储单元晶体管MT的阈值电压而使存储单元晶体管MT成为接通状态的电压。编程电压VPGM是高于电压VPASS的电压。
与位线BL(Prog_B)连接的NAND字符串中，选择字线与沟道的电位差变大，从而将电子注入至存储单元晶体管MT的电荷积聚层。与位线BL(QPW_B)连接的NAND字符串中，与位线BL(Prog_B)相比，选择字线与沟道的电位差略微变小，从而注入至存储单元晶体管MT的电荷积聚层中的电子数变少。与禁止写入的位线、及关于状态“A”的位线BL连接的NAND字符串中，沟道的电位升高，故选择字线与沟道的电位差未变大，维持存储单元晶体管MT的阈值电压。即，在时刻t1中，编程为状态“A”的存储单元晶体管MT中，不进行编程(即，几乎未将电子注入至电荷积聚层)。
在时刻t2中，感测放大器单元28对位线BL(Prog_A)施加接地电压VSS，对位线BL(QPW_A)施加电压VQPW。使位线的电压变化的时序是通过控制电路24而使用计时器24A进行控制。由此，与位线BL(Prog_A)连接的NAND字符串对沟道传送接地电压VSS。与位线BL(QPW_A)连接的NAND字符串对沟道传送电压VQPW。其结果，将状态“A”的存储单元晶体管MT编程。
另外，状态“C”～“G”的存储单元晶体管中的编程操作、即位线的控制是与状态“B”的编程操作相同。
在时刻t3中，行解码器26对全部字线WL施加接地电压VSS。期间t1～t3是编程电压VPGM的施加期间。在时刻t4中，将位线BL及源极线SL重置。而且，选择晶体管ST1、ST2被设为断开状态。
接着，执行验证操作。在时刻t5中，行解码器26对选择字线WL_sel施加状态“A”用的验证电压VA。感测放大器单元28对全部位线(包括BL(Inhibit)、BL(Prog_A)、BL(QPW_A)、BL(Prog_B)、及BL(QPW_B))施加电压VBL(＞VSS)。另外，非选择字线WL_usel中被施加电压VREAD。选择晶体管ST1、ST2被设为接通状态。源极线SL中，被施加例如低于电压VBL且为接地电压VSS以上的电压VSRC。感测放大器单元28判定位线的电位。由此，验证编程为状态“A”的存储单元晶体管MT的阈值电压。
在时刻t6中，行解码器26对选择字线WL_sel施加状态“B”用的验证电压VB。感测放大器单元28判定位线的电位。由此，验证编程为状态“B”的存储单元晶体管MT的阈值电压。
另外，实际上，在状态“A”及状态“B”各自之中使用QPW用的2种验证电压VL、VH，但在图11中，简化后仅例示了验证电压VA、VB。而且，也适当实施较状态“B”更高的状态的验证。
在时刻t7中，将字线、位线BL、及源极线SL重置。而且，选择晶体管ST1、ST2被设为断开状态。此后，对验证失败的存储单元晶体管MT重复编程循环。而且，每当编程循环数增加，便将编程电压设定为提高升压电压ΔVPGM。
[1-2-3]其他编程操作
接着，对其他编程操作进行说明。图12是说明其他编程操作的图。存储单元晶体管MT是通过1阶段的编程操作(全次序编程)而设定为目标的阈值电压。全次序编程中的阈值电压与数据的分配以例如图5的方式设定。
在全次序编程中，连续地编程状态“A”～“G”。进而，与所述2阶段编程(LM-Fine编程)同样地，利用同一编程电压并行地执行状态“A”的编程与状态“B”的编程。状态“A”及状态“B”中的编程操作的详情是与图11相同。
[1-3]第1实施方式的效果
如以上详述，在第1实施方式中，NAND型闪存(半导体存储装置)2具备对字线施加编程脉冲，在多个存储单元将数据进行编程的控制电路24。控制电路24使用1次编程脉冲，将状态“A”的第1存储单元与状态“B”的第2存储单元并行地编程。进而，在施加1次编程脉冲的期间，控制电路24将对与第1存储单元连接的第1位线施加接地电压VSS的时序慢于对与第2存储单元连接的第2位线施加接地电压VSS的时序。
因此，根据第1实施方式，可利用同一编程脉冲进行状态“A”及状态“B”的编程。由此，可减少编程脉冲数，进而缩短编程所需的时间(编程时间)。作为结果，可实现能够提升写入性能的NAND型闪存2。
而且，在并行地执行状态“A”及状态“B”的编程之后，以1次验证操作，判定状态“A”的存储单元与状态“B”的存储单元的阈值电压。在以个别的编程循环编程状态“A”的存储单元与状态“B”的存储单元的情形时，验证操作必须也在每一编程循环中执行。在该情形时，验证所需的时间(验证时间)相应于验证操作的次数变长。与之相比，本实施方式中，可将验证时间缩短。
而且，也在QPW方式中，使对与第1存储单元连接的第1位线施加电压VQPW的时序慢于对与第2存储单元连接的第2位线施加电压VQPW的时序。由此，在执行状态“A”及状态“B”的编程之时，可使用同一编程脉冲，实现QPW方式。
[2]第2实施方式
在第2实施方式中，在1次编程循环中，对选择字线连续地施加状态“A”～“C”用的第1编程脉冲与状态“D”～“G”用的第2编程脉冲。进而，使用第1编程脉冲，并行地执行状态“A”及状态“B”的编程，且使用第2编程脉冲，并行地执行状态“D”及状态“E”的编程。
图13是说明第2实施方式的编程操作的图。首先，执行第1阶段的LM编程。
接着，执行第2阶段的fine编程。在fine编程中，使用同一编程脉冲，将编程为编程状态“A”及状态“B”的存储单元晶体管MT进行编程。而且，在fine编程中，使用同一编程脉冲，将编程为状态“D”及状态“E”的存储单元晶体管MT进行编程。
图14是说明第2实施方式的编程操作的时序图。图15是说明第2实施方式的编程次序的图。将编程为状态“D”的位线记为“BL(Prog_D)”，将状态“D”且QPW对象的位线记为“BL(QPW_D)”，将编程为状态“E”的位线记为“BL(Prog_E)”，将状态“E”且QPW对象的位线记为“BL(QPW_E)”。
在时刻t0～t4中，执行状态“A”～“C”的编程。状态“A”及状态“B”的存储单元晶体管MT中的编程操作是与第1实施方式中说明的图11相同。状态“C”的存储单元晶体管中的编程操作是与状态“B”的编程操作相同。
而且，在时刻t0中，感测放大器单元28对位线BL(Prog_D)、位线BL(QPW_D)、位线BL(Prog_E)、及位线BL(QPW_E)施加电源电压VDDSA或接地电压VSS。状态“F”及状态“G”的存储单元晶体管MT中的编程操作与状态“E”的编程操作相同。即，状态“D”～“G”的存储单元晶体管MT既可为“0”写入，也可为“1”写入。
接着，执行状态“D”～“G”的编程。在时刻t5中，感测放大器单元28对位线BL(Inhibit)、位线BL(Prog_D)、及位线BL(QPW_D)施加电源电压VDDSA，对位线BL(Prog_E)施加接地电压VSS，对位线BL(QPW_E)施加电压VQPW。而且，行解码器26对选择栅极线SGD施加电压Vsgdh，对选择栅极线SGS施加接地电压VSS。源极线SL中被施加VSRC。由此，选择晶体管ST1接通，选择晶体管ST2断开。
其结果，与禁止写入的位线及与状态“D”相关的位线BL连接的NAND字符串对沟道传送电源电压VDDSA。与位线BL(Prog_E)连接的NAND字符串对沟道传送接地电压VSS。与位线BL(QPW_E)连接的NAND字符串对沟道传送电压VQPW。此后，行解码器26对选择栅极线SGD施加电压Vsgd。另外，与状态“A”～“C”相关的位线设定为与禁止写入的位线BL(Inhibit)相同的电压。
在时刻t6中，行解码器26对选择字线WL_sel施加编程电压“VPGM+INC_VPGM1”。电压VPGM是与状态“A”～“C”用的编程电压相同。电压INC_VPGM1是增加至电压VPGM的电压，且是用于以编程电压“VPGM+INC_VPGM1”成为最适于状态“E”的编程的方式调整的电压。电压INC_VPGM1是根据存储单元晶体管MT的特性而最佳地设计。非选择字线WL_usel的电压控制是与第1实施方式相同。在该时点，开始进行与状态“E”相关的编程。
在时刻t7中，感测放大器单元28对位线BL(Prog_D)施加接地电压VSS，对位线BL(QPW_D)施加电压VQPW。在该时点，开始进行与状态“D”相关的编程。
在时刻t8中，行解码器26对全部字线WL施加接地电压VSS。在时刻t9中，将位线BL及源极线SL重置。而且，将选择晶体管ST1、ST2设为断开状态。
接着，如图15所示，执行验证操作。在验证操作中，使用验证电压VA、VB、VD、VE。验证操作是除了验证电压数不同以外，与第1实施方式相同。在图15中，简化地示出了验证电压VFY。此后，对验证失败的存储单元晶体管MT反复进行编程循环。而且，每当编程循环数增加，便将编程电压设定为升高升压电压ΔVPGM。
根据第2实施方式，在1次编程循环中，可执行状态“A”～“C”的编程与状态“D”～“G”的编程。进而，可使用第1编程脉冲，并行地执行状态“A”及状态“B”的编程，且使用第2编程脉冲，并行地执行状态“D”及状态“E”的编程。由此，可减少编程脉冲数，进而可将编程时间缩短。
而且，在1次验证操作中，判定状态“A”、“B”、“D”、“E”的存储单元的阈值电压。由此，可将验证时间缩短。
另外，在图13及图14中，举例2阶段的编程操作进行了说明，但也可适用于全次序编程。图16是说明第2实施方式的变化例的编程操作的图。与图13及图14同样地，在1次编程循环中，将状态“A”～“C”用的第1编程脉冲与状态“D”～“G”用的第2编程脉冲连续地施加至选择字线。
[3]第3实施方式
第3实施方式中，在1个编程循环中，将3种编程脉冲连续地施加至选择字线。
图17是说明第3实施方式的编程操作的图。在1次编程循环中，将3种编程脉冲连续地施加至选择字线。即，使用第1编程脉冲，并行地执行状态“A”及状态“B”的编程，使用第2编程脉冲，并行地执行状态“C”及状态“D”的编程，使用第3编程脉冲，并行地执行状态“E”及状态“F”。
以第1编程脉冲、第2编程脉冲、及第3编程脉冲的顺序，电压电平变高。第1编程脉冲设定为最适于状态“B”的编程。第2编程脉冲设定为最适于状态“D”的编程。第3编程脉冲设定为最适于状态“F”的编程。与状态“G”对应的位线的电压控制与状态“F”的电压控制相同。
根据第3实施方式，可以1次编程循环执行6个状态的编程。
另外，第3实施方式中，举例全次序编程进行了说明，但也可将第3实施方式适用于2阶段编程。
[4]第4实施方式
第4实施方式中，使用1个编程脉冲，并行地编程3种状态。
图18是说明第4实施方式的编程操作的图。状态“E”～“G”是使用同一编程脉冲进行编程。
图19是说明第4实施方式的编程操作的时序图。将编程为状态“F”的位线记为“BL(Prog_F)”，将状态“F”且QPW对象的位线记为“BL(QPW_F)”，将编程为状态“G”的位线记为“BL(Prog_G)”，将状态“G”且QPW对象的位线记为“BL(QPW_G)”。
最先并行地执行状态“A”及状态“B”的编程，接着，并行地执行状态“C”及状态“D”的编程。使用同一编程脉冲编程2种状态的操作如上所述，且省略图示。
接着，如图19所示，执行状态“E”～“G”的编程。在时刻t0中，感测放大器单元28对位线BL(Inhibit)、BL(Prog_E)、BL(QPW_E)、BL(Prog_F)、及BL(QPW_F)施加电源电压VDDSA，对位线BL(Prog_G)施加接地电压VSS，对位线BL(QPW_G)施加电压VQPW。而且，行解码器26对选择栅极线SGD施加电压Vsgdh，对选择栅极线SGS施加接地电压VSS。源极线SL中被施加VSRC。由此，选择晶体管ST1接通，选择晶体管ST2断开。另外，与状态“A”～“D”相关的位线设定为与禁止写入的位线BL(Inhibit)相同的电压。
在时刻t1中，行解码器26对选择字线WL_sel施加编程电压“VPGM+INC_VPGM2”。电压VPGM与状态“B”用的编程电压相同。电压INC_VPGM2是增加至电压VPGM的电压，且是用于以编程电压“VPGM+INC_VPGM2”成为最适于状态“G”的编程的方式调整的电压。电压INC_VPGM2是根据存储单元晶体管MT的特性而最佳化设计。非选择字线WL_usel的电压控制与第1实施方式相同。在该时点，开始进行与状态“G”相关的编程。
在时刻t2中，感测放大器单元28对位线BL(Prog_F)施加接地电压VSS，对位线BL(QPW_F)施加电压VQPW。在该时点，开始进行与状态“F”相关的编程。
在时刻t3中，感测放大器单元28对位线BL(Prog_E)施加接地电压VSS，对位线BL(QPW_E)施加电压VQPW。在该时点，开始进行与状态“E”相关的编程。
在时刻t4中，行解码器26对全部字线WL施加接地电压VSS。在时刻t5中，将位线BL及源极线SL重置。而且，选择晶体管ST1、ST2设为断开状态。
接着，执行验证操作。验证操作中使用验证电压VA～VG。此后，对验证失败的存储单元晶体管MT反复进行编程循环。而且，每当编程循环数增加，便将编程电压设定为升高升压电压ΔVPGM。
根据第4实施方式，可使用1个编程脉冲并行地编程3种状态(图19的例中为状态“E”、“F”、“G”)。
另外，第4实施方式中，举例全次序编程进行了说明，但也可将第4实施方式适用于2阶段编程。
[5]变化例
所述实施方式中，以1个存储单元晶体管存储3位数据的情形为例进行了说明，但不限于此。所述实施方式也可适用于1个存储单元可存储2位数据的2bits/cell方式。而且，所述实施方式也可适用于1个存储单元可存储4位数据的4bits/cell方式。进而，所述实施方式也可适用于1个存储单元可存储5位以上数据的存储方式。
而且，使用2种编程脉冲编程的状态的种类可任意地设定。同样地，使用3种编程脉冲编程的状态的种类可任意地设定。而且，使用1个编程脉冲编程的状态数也可为4个以上。
在所述实施方式中，设为1个编程循环中所含的多个编程脉冲越到后段变得越高。例如，若将第1次的编程脉冲设为第1编程脉冲，将第1次的编程脉冲设为第2编程脉冲，则具有“第1编程脉冲＜第2编程脉冲”的关系。然而，不限于此，也可设为多个编程脉冲越到后段变得越低。
本说明书中所谓“连接”是表示电性地连接，例如，不排除在连接的2个元件之间介置其他元件的情形。
已说明了本发明的若干个实施方式，但该等实施方式是作为示例而提示，并无意图限定发明范围。该等新颖的实施方式可以其他各种方式实施，且在不脱离发明要旨的范围内可进行各种省略、置换、及变更。该等实施方式或其变化包含于发明的范围或要旨中，并且包含于专利申请的范围中记载的发明及与其均等的范围内。
[符号的说明]
1 存储器系统
2 NAND型闪存
3 存储控制器
4 主机装置
10 主机接口电路
11 处理器
12 RAM
13 缓冲存储器
14 NAND接口电路
15 ECC电路
16 总线
20 存储单元阵列
21 输入输出电路
22 逻辑控制电路
23A 状态寄存器
23B 地址寄存器
23C 指令寄存器
24 定序器
25 电压产生电路
26 行解码器
27 列解码器
28 感测放大器单元
29 数据寄存器

Claims (14)

1.一种半导体存储装置，其特征在于具有：
多个存储单元，可编程为具有各不相同的阈值电压的多个状态中的任一状态；
多个位线，与所述多个存储单元分别连接；
字线，与所述多个存储单元共通连接；
解码器，对所述字线施加电压；
感测放大器，对所述位线施加电压；及
控制电路，控制所述解码器与所述感测放大器，对所述多个存储单元进行包含编程操作与验证操作的写入操作；
所述控制电路在所述写入操作中，
使用1次编程脉冲，将第1状态的第1存储单元与具有高于所述第1状态的阈值电压的第2状态的第2存储单元进行编程；
在施加所述1次编程脉冲的第1期间内的第1时刻中，对与所述第1存储单元连接的第1位线施加第1电压，对与所述第2存储单元连接的第2位线施加较所述第1电压低的第2电压；
在所述第1期间内且所述第1时刻之后的第2时刻中，对所述第1及第2位线施加所述第2电压；
所述控制电路在施加所述1次编程脉冲之后，执行测定所述第1及第2存储单元的所述阈值电压的验证操作；
所述控制电路在所述验证操作中对所述字线依序施加所述第1状态用的第1验证电压及所述第2状态用的第2验证电压。
2.根据权利要求1所述的半导体存储装置，其特征在于所述第2电压是接地电压。
3.一种半导体存储装置，其特征在于具有：
多个存储单元，可编程为具有各不相同的阈值电压的多个状态中的任一状态；
多个位线，与所述多个存储单元分别连接；
字线，与所述多个存储单元共通连接；
解码器，对所述字线施加电压；
感测放大器，对所述位线施加电压；及
控制电路，控制所述解码器与所述感测放大器，对所述多个存储单元进行包含编程操作与验证操作的写入操作；
所述控制电路在所述写入操作中，
使用1次编程脉冲，将第1状态的第1存储单元与具有高于所述第1状态的阈值电压的第2状态的第2存储单元进行编程；
在施加所述1次编程脉冲的第1期间内的第1时刻中，对与所述第1存储单元连接的第1位线施加第1电压，对与所述第2存储单元连接的第2位线施加较所述第1电压低的第2电压；
在所述第1期间内且所述第1时刻之后的第2时刻中，对所述第1及第2位线施加所述第2电压；
所述第2电压高于接地电压。
4.根据权利要求3所述的半导体存储装置，其特征在于所述控制电路在施加所述1次编程脉冲之后，执行测定所述第1及第2存储单元的所述阈值电压的验证操作。
5.根据权利要求4所述的半导体存储装置，其特征在于所述控制电路在所述验证操作中对所述字线依序施加所述第1状态用的第1验证电压及所述第2状态用的第2验证电压。
6.根据权利要求1至5中任一权利要求所述的半导体存储装置，其特征在于所述存储单元具有电荷积聚层。
7.一种半导体存储装置，其特征在于具有：
多个存储单元，可编程为具有各不相同的阈值电压的多个状态中的任一状态；
多个位线，与所述多个存储单元分别连接；
字线，与所述多个存储单元共通连接；
解码器，对所述字线施加电压；
感测放大器，对所述位线施加电压；及
控制电路，控制所述解码器与所述感测放大器，对所述多个存储单元进行包含编程操作与验证操作的写入操作；
所述控制电路在所述写入操作中，
将第1编程脉冲、及编程电压较所述第1编程脉冲高的第2编程脉冲施加至所述字线；
使用所述第1编程脉冲，将具有第1阈值电压的第1状态的第1存储单元、及具有较所述第1状态高的第2阈值电压的第2状态的第2存储单元进行编程；
使用所述第2编程脉冲，将具有较所述第2状态高的第3阈值电压的第3状态的第3存储单元、及具有较所述第3状态高的第4阈值电压的第4状态的第4存储单元进行编程。
8.根据权利要求7所述的半导体存储装置，其特征在于所述多个位线包含与所述第1存储单元连接的第1位线、与所述第2存储单元连接的第2位线、与所述第3存储单元连接的第3位线、及与所述第4存储单元连接的第4位线；
所述控制电路：
在施加所述第1编程脉冲的第1期间内的第1时刻中，对所述第1位线施加第1电压，对所述第2位线施加较所述第1电压低的第2电压，对所述第3及第4位线施加所述第1电压或所述第2电压；
所述第1期间内且所述第1时刻之后的第2时刻中，对所述第1及第2位线施加所述第2电压，对所述第3及第4位线施加所述第1电压或所述第2电压；
在施加所述第2编程脉冲的第2期间内的第3时刻中，对所述第1至第3位线施加所述第1电压，对所述第4位线施加所述第2电压；且
在所述第2期间内且所述第3时刻之后的第4时刻中，对所述第1及第2位线施加所述第1电压，对所述第3及第4位线施加所述第2电压。
9.根据权利要求7或8所述的半导体存储装置，其特征在于施加所述第1编程脉冲后，不进行验证操作而将所述第2编程脉冲施加至所述字线。
10.根据权利要求7或8所述的半导体存储装置，其特征在于所述控制电路在施加所述第1及第2编程脉冲之后，执行确认所述第1至第4存储单元的所述阈值电压的验证操作。
11.根据权利要求7所述的半导体存储装置，其特征在于所述控制电路在所述验证操作中，对所述字线依序施加所述第1状态用的第1验证电压、所述第2状态用的第2验证电压、所述第3状态用的第3验证电压、及所述第4状态用的第4验证电压。
12.根据权利要求8所述的半导体存储装置，其特征在于所述第2电压是接地电压。
13.根据权利要求8所述的半导体存储装置，其特征在于所述第2电压高于接地电压。
14.根据权利要求7所述的半导体存储装置，其特征在于所述存储单元具有电荷积聚层。
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