CN110914908A - 半导体存储装置 - Google Patents

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Abstract

根据实施方式，半导体存储装置包含：第1存储器串，包含第1存储单元；位线；感测放大器，包含锁存电路；数据寄存器，连接于感测放大器，与感测放大器进行数据收发；以及控制电路，在第1存储单元的写入动作中，能够中断写入动作而执行第1存储单元的读出动作。在中断第1存储单元的写入动作而执行的第1存储单元的读出动作中，感测放大器在第1存储单元的写入已结束的情况下，将从第1存储单元读出的数据作为读出数据发送到数据寄存器，在第1存储单元的写入未结束的情况下，将锁存电路所保存的写入数据作为读出数据发送到数据寄存器。

Description

半导体存储装置
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有一种NAND(Not-AND，与非)型闪存。
背景技术文献
专利文献
专利文献1：美国专利6,249,461B1号说明书
专利文献2：美国专利9,093,132B2号说明书
专利文献3：日本专利特开2003-233992号公报
发明内容
实施方式的半导体存储装置包含：第1存储器串，包含第1存储单元及连接于第1存储单元的第1选择晶体管；第2存储器串，包含第2存储单元及连接于第2存储单元的第2选择晶体管；字线，连接于第1及第2存储单元的栅极；第1选择栅极线，连接于第1选择晶体管的栅极；第2选择栅极线，连接于第2选择晶体管的栅极；位线，连接于第1及第2选择晶体管；行解码器，连接于字线、第1选择栅极线及第2选择栅极线；感测放大器，连接于位线，包含能够保存写入数据的锁存电路；数据寄存器，连接于感测放大器，与感测放大器进行数据收发；及控制电路，在第1存储单元的写入动作中接收到第1存储单元的读出命令的情况下，能够中断写入动作而执行第1存储单元的读出动作。在中断第1存储单元的写入动作而执行的第1存储单元的读出动作中，感测放大器在写入数据向第1存储单元的写入已结束的情况下，将从第1存储单元读出的数据作为读出数据发送到数据寄存器，在写入数据向第1存储单元的写入未结束的情况下，将锁存电路所保存的写入数据作为读出数据发送到数据寄存器。
附图说明
图1是具备第1实施方式的半导体存储装置的存储系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第1实施方式的半导体存储装置所具备的感测放大器及数据寄存器的框图。
图5是第1实施方式的半导体存储装置所具备的感测放大器组件的电路图。
图6是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。
图7是具备第1实施方式的半导体存储装置的存储系统中的读出动作时的各种信号的时序图。
图8是第1实施方式的半导体存储装置中的读出动作时的各种配线及各种信号的时序图。
图9是具备第1实施方式的半导体存储装置的存储系统的写入动作时的流程图。
图10是第1实施方式的半导体存储装置中的写入动作时的流程图。
图11是第1实施方式的半导体存储装置中的写入动作时的流程图。
图12是具备第1实施方式的半导体存储装置的存储系统中的写入动作时的各种信号的时序图。
图13是具备第1实施方式的半导体存储装置的存储系统的全序列时序图。
图14是第1实施方式的半导体存储装置中的写入动作时的各种配线的时序图。
图15是表示具备第1实施方式的半导体存储装置的存储系统中的包含同一页面暂停读取的写入动作的例子的时序图。
图16是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图17是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图18是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图19是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图20是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图21是表示第1实施方式的半导体存储装置的写入动作中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的例子的图。
图22是具备第2实施方式的半导体存储装置的存储系统的写入动作时的流程图。
图23是第2实施方式的半导体存储装置中的写入动作时的流程图。
图24是第2实施方式的半导体存储装置中的写入动作时的流程图。
图25是具备第2实施方式的半导体存储装置的存储系统中的写入动作时的各种信号的时序图。
图26是具备第2实施方式的半导体存储装置的存储系统中的包含同一页面暂停读取的写入动作的例子的时序图。
图27是表示第4实施方式的半导体存储装置中，第1写入动作及第2写入动作时的存储单元晶体管的阈值分布的图。
图28是具备第4实施方式的半导体存储装置的存储系统的写入动作时的时序图。
图29是第4实施方式的半导体存储装置中的写入动作时的流程图。
图30是第4实施方式的半导体存储装置中的写入动作时的流程图。
图31是表示第4实施方式的半导体存储装置中，第1写入动作时锁存电路ADL、BDL及CDL所保存的数据的例子的图。
图32是表示第4实施方式的半导体存储装置中，第2写入动作时锁存电路ADL、BDL及CDL所保存的数据的例子的图。
具体实施方式
以下，参考附图对实施方式进行说明。于进行该说明时，贯穿所有附图对共通的部分标注共通的参考符号。
1.第1实施方式
针对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管三维地堆叠到半导体衬底上方而成的三维堆叠型NAND型闪存为例进行说明。
本实施方式的半导体存储装置具有如下功能：当在数据的写入动作中途，从外部设备接收到例如读出命令时，暂时中断(以下也表述为“暂停”)写入动作，在执行读出动作后，重启写入动作(以下也表述为“恢复”)。另外，在以下说明中，记载为“相同数据”的情况下，未必为严格一致，而容许能够通过例如ECC(Error Checking and Correcting，错误检查与校正)技术等进行订正的误差。
1.1关于构成
1.1.1关于存储系统的整体构成
首先，使用图1对具备本实施方式的半导体存储装置的存储系统的整体构成进行说明。
如图1所示，存储系统1具备NAND型闪存100及控制器200。控制器200及NAND型闪存100也可通过例如其等的组合而构成一个半导体存储装置，作为它的例子，可列举如SDTM卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。
NAND型闪存100具备多个存储单元晶体管，且非易失地存储数据。NAND型闪存100通过NAND总线与控制器200连接，基于来自控制器200的命令而动作。更具体来说，NAND型闪存100与控制器200进行例如8比特信号DQ0～DQ7(以下，在不限定DQ0～DQ7的情况下，简述为信号DQ或信号DQ[7：0])的收发。信号DQ0～DQ7中包含例如数据、地址及指令。另外，NAND型闪存100从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn及读使能信号REn。而且，NAND型闪存100对控制器200发送就绪/忙碌信号R/Bn。
芯片使能信号CEn是用来使NAND型闪存100使能的信号，例如以低(“L”)电平确立。指令锁存使能信号CLE是表示信号DQ为指令的信号，例如以高(“H”)电平确立。地址锁存使能信号ALE是表示信号DQ为地址的信号，例如以“H”电平确立。写使能信号WEn是用来将接收到的信号撷取到NAND型闪存100内的信号，每当从控制器200接收到指令、地址及数据等时，例如以“L”电平确立。因此，每当切换WEn时，将信号DQ撷取到NAND型闪存100。读使能信号REn是用来使控制器200从NAND型闪存100读出数据的信号。读使能信号REn例如以“L”电平确立。就绪/忙碌信号R/Bn是表示NAND型闪存100为忙碌状态还是就绪状态(无法从控制器200接收指令的状态还是能够接收指令的状态)的信号，例如在NAND型闪存100为忙碌状态时设为“L”电平。
控制器200响应来自主机设备2的命令，对NAND型闪存100命令数据的读出、写入、删除等。另外，控制器200管理NAND型闪存100的存储空间。
控制器200包含主机接口电路210、内置存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、NAND接口电路250及ECC电路260。
主机接口电路210经由控制器总线与主机设备2连接，负责与主机设备2的通信。主机接口电路210对处理器230及缓冲存储器240传送从主机设备2接收到的命令及数据。另外，主机接口电路210响应处理器230的命令，向主机设备2传送缓冲存储器240内的数据。
NAND接口电路250经由NAND总线与NAND型闪存100连接，负责与NAND型闪存100的通信。NAND接口电路250对NAND型闪存100传送从处理器230接收到的命令。另外，NAND接口电路250在写入时，对NAND型闪存100传送缓冲存储器240内的写入数据。进而，NAND接口电路250在读出时，对缓冲存储器240传送从NAND型闪存100读出的数据。
处理器230对控制器200整体的动作进行控制。另外，处理器230根据主机设备2的命令发出各种指令，并发送给NAND型闪存100。例如，处理器230在从主机设备2接收到写入命令时，响应于此，对NAND型闪存100发送写入命令。读出及删除时也同样。另外，处理器230执行耗损平均等用来管理NAND型闪存100的各种处理。进而，处理器230执行各种运算。例如，处理器230执行数据的加密处理或随机化处理等。
ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting)处理。
内置存储器220是例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作处理器230的作业区域。而且，内置存储器220保存用来管理NAND型闪存100的固件或各种管理表等。
1.1.2关于半导体存储装置的构成
接下来，使用图2对半导体存储装置的构成进行说明。此外，在图2中以箭头线表示各区块间的连接的一部分，但区块间的连接并不限定于此。
如图2所示，NAND型闪存100包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、序列发生器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21及列解码器22。
输入输出电路10控制与控制器200的信号DQ的输入输出。更具体来说，输入输出电路10具备输入电路与输出电路。输入电路将从控制器200接收到的数据DAT(写入数据WD)发送到数据寄存器21，将地址ADD发送到地址寄存器13，将指令CMD发送到指令寄存器14。输出电路将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT(读出数据RD)及从地址寄存器13接收到的地址ADD发送到控制器200。
逻辑控制电路11从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn及读使能信号REn。而且，逻辑控制电路11根据接收到的信号，控制输入输出电路10及序列发生器15。
状态寄存器12例如暂时保存数据的写入、读出及删除动作中的状态信息STS，并对控制器200通知动作是否正常结束。
地址寄存器13暂时保存经由输入输出电路10从控制器200接收到的地址ADD。而且，地址寄存器13向行解码器19传送行地址RA，将列地址CA传送到列解码器22。
指令寄存器14暂时保存经由输入输出电路10从控制器200接收到的指令CMD，并传送到序列发生器15。
序列发生器15控制NAND型闪存100整体的动作。更具体来说，序列发生器15根据指令寄存器14所保存的指令CMD，控制例如状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21及列解码器22等，且执行写入动作、读出动作及删除动作等。另外，序列发生器15包含寄存器(未图示)。例如，寄存器保存将写入动作暂停时的暂停信息。序列发生器15基于寄存器所保存的暂停信息，恢复写入动作。
就绪/忙碌电路16根据序列发生器15的动作状况，将就绪/忙碌信号R/Bn发送给控制器200。
电压产生电路17根据序列发生器15的控制，产生写入动作、读出动作及删除动作所需的电压，并将该产生的电压供给到例如存储单元阵列18、行解码器19及感测放大器20等。行解码器19及感测放大器20将从电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备包含与行及列建立对应关系的非易失性存储单元晶体管(以下也表述为“存储单元”)的多个区块BLK(BLK0、BLK1、…、BLK(L-1))(L为2以上的整数)。各区块BLK包含多个串组件SU(SU0、SU1、SU2、SU3、…)。而且，各串组件SU包含多个NAND串SR。此外，存储单元阵列18内的区块BLK数量及区块BLK内的串组件SU数量任意。关于存储单元阵列18的详情稍后叙述。
行解码器19对行地址RA进行解码。行解码器19基于解码结果，选择任一个区块BLK，进而选择任一个串组件SU。而且，行解码器19将所需的电压施加到区块BLK。
感测放大器20在读出动作时，感测从存储单元阵列18读出的数据。而且，感测放大器20将读出数据RD发送到数据寄存器21。另外，感测放大器20在写入动作时，将写入数据WD发送到存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路保存写入数据WD及读出数据RD。例如在写入动作中，数据寄存器21暂时保存从输入输出电路10接收到的写入数据WD，并发送给感测放大器20。另外，例如在读出动作中，数据寄存器21暂时保存从感测放大器20接收到的读出数据RD，并发送给输入输出电路10。
列解码器22例如在写入动作、读出动作及删除动作时，对列地址CA进行解码，并根据解码结果选择数据寄存器21内的锁存电路。
1.1.3关于存储单元阵列的构成
接下来，使用图3对存储单元阵列18的构成进行说明。图3的例子示出了区块BLK0，但其它区块BLK的构成也相同。
如图3所示，区块BLK0包含例如4个串组件SU(SU0～SU3)。而且，各串组件SU包含多个NAND串SR。各NAND串SR包含例如8个存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT7的情况下，表述为存储单元晶体管MT。存储单元晶体管MT具备控制栅极及电荷蓄积层，且非易失地保存数据。
此外，存储单元晶体管MT可为在电荷蓄积层使用有绝缘膜的MONOS(Metal OxideNitride Oxide Semiconductor，金属氧化物氮氧化物半导体)型，也可为在电荷蓄积层使用有导电层的FG(Floating Gate，浮动栅极)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限于8个，也可为16个或32个、64个、128个等，它的数量不受限定。进而，选择晶体管ST1及ST2的个数任意，只要分别为1个以上即可。
存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7的电流路径串联连接。而且，存储单元晶体管MT7的漏极连接于选择晶体管ST1的源极，存储单元晶体管MT0的源极连接于选择晶体管ST2的漏极。
各串组件SU0～SU3中的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。同样，各串组件SU0～SU3中的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下，表述为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下，表述为选择栅极线SGS。此外，各串组件SU的选择栅极线SGS0～SGS3也可共通地连接。
位于区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。以下，在不限定字线WL0～WL7的情况下，表述为字线WL。
位于串组件SU内的各NAND串SR的选择晶体管ST1的漏极分别连接于不同的位线BL0～BL(N－1)(N为2以上的整数)。以下，在不限定位线BL0～BL(N－1)的情况下，表述为位线BL。各位线BL在多个区块BLK间将位于各串组件SU内的1个NAND串SR共通地连接。进而，多个选择晶体管ST2的源极共通地连接于源极线SL。也就是说，串组件SU是连接于不同的位线BL且连接于同一选择栅极线SGD及SGS的NAND串SR的集合体。另外，区块BLK是使字线WL共通的多个串组件SU的集合体。而且，存储单元阵列18是使位线BL共通的多个区块BLK的集合体。
对连接于任一个串组件SU中的任一条字线WL的存储单元晶体管MT统一进行数据的写入及读出。以下，将在数据的写入及读出时统一选择的存储单元晶体管MT的群称为“存储单元组MCG”。而且，将对1个存储单元组MCG写入或读出的1比特数据的集合称为“页面”。
数据删除可以区块BLK为单位、或以小于区块BLK的单位进行。关于删除方法，例如在2011年9月18日申请的题为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非易失性半导体存储装置)”的美国专利申请案13/235,389号中有所记载。另外，在2010年1月27日申请的题为“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE(非易失性半导体存储装置)”的美国专利申请案12/694,690号中有所记载。进而，在2012年5月30日申请的题为“NONVOLATILESEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF(非易失性半导体存储装置及其数据删除方法)”的美国专利申请案13/483,610号中有所记载。这些专利申请案的全部内容以参考的方式被引用到本案说明书中。
进而，存储单元阵列18的构成也可为其它构成。也就是说，关于存储单元阵列18的构成，例如在2009年3月19日申请的题为“三维堆叠非易失性半导体存储器(THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的美国专利申请案12/407,403号中有所记载。另外，在2009年3月18日申请的题为“三维堆叠非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的美国专利申请案12/406,524号、2010年3月25日申请的题为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的美国专利申请案12/679,991号2009年3月23日申请的题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的美国专利申请案12/532,030号中有所记载。这些专利申请案的全部内容以参考的方式被引用到本案说明书中。
1.1.4感测放大器及数据寄存器的构成
接下来，使用图4对感测放大器20及数据寄存器21的构成进行说明。
如图4所示，感测放大器20包含与各位线BL0～BL(N－1)对应设置的感测放大器组件SAU0～SAU(N－1)。各感测放大器组件SAU包含感测电路SA、锁存电路SDL、ADL、BDL及CDL。感测电路SA、锁存电路SDL、ADL、BDL及CDL以能够相互收发数据的方式连接。
感测电路SA在读出动作时，感测被读出到对应的位线BL的数据，并判断数据是“0”数据还是“1”数据。另外，在写入动作时，基于写入数据WD对位线BL施加电压。
锁存电路SDL、ADL、BDL及CDL例如暂时保存写入数据WD。此外，感测放大器组件SAU的构成并不限定于此，而能够进行各种变更。感测放大器组件SAU所具备的锁存电路的个数例如能够基于1个存储单元晶体管MT所保存的数据的比特数任意地变更。
数据寄存器21包含与各感测放大器组件SAU对应设置的多个锁存电路XDL。锁存电路XDL暂时保存从感测放大器组件SAU接收到的读出数据RD及从输入输出电路10接收到的写入数据WD。更具体来说，输入输出电路10接收到的写入数据WD经由锁存电路XDL被传送到锁存电路SDL、ADL、BDL、CDL或感测电路SA中的任一电路。另外，从感测放大器组件SAU接收到的读出数据RD经由锁存电路XDL被传送到输入输出电路10。
1.1.5关于感测放大器组件的构成
接下来，使用图5对感测放大器组件SAU的构成详情进行说明。此外，在本实施方式中，以感测在位线BL中流动的电流的电流感测方式的感测放大器组件SAU为例进行说明，但也可使用电压感测方式的感测放大器组件SAU。以下的说明中，将晶体管的源极或漏极中的一个称为“晶体管的一端”，将源极或漏极中的另一个称为“晶体管的另一端”。
如图5所示，感测放大器组件SAU包含感测电路SA、4个锁存电路(SDL、ADL、BDL及CDL)、预充电电路30及总线开关32。
感测电路SA具备高耐压n通道MOS晶体管40、低耐压n通道MOS晶体管41～50、低耐压p通道MOS晶体管51及电容元件52。
对晶体管40的栅极输入信号BLS。晶体管40的一端连接于对应的位线BL，晶体管40的另一端连接于节点BLI。
对晶体管41的栅极输入信号BLC。晶体管41的一端连接于节点BLI，晶体管41的另一端连接于节点SCOM。晶体管41用以将对应的位线BL钳位到与信号BLC对应的电位。
对晶体管42的栅极输入信号BLX。晶体管42的一端连接于节点SCOM，晶体管42的另一端连接于节点SSRC。
晶体管43的栅极连接于节点INV_S。晶体管43的一端连接于节点SSRC，晶体管43的另一端连接于节点SRCGND。对节点SRCGND例如施加接地电压VSS。
晶体管51的栅极连接于节点INV_S。对晶体管51的一端施加电源电压VDDSA，晶体管51的另一端连接于节点SSRC。
对晶体管44的栅极输入信号XXL。晶体管44的一端连接于节点SCOM，晶体管44的另一端连接于节点SEN。
对晶体管45的栅极输入信号HLL。对晶体管45的一端施加电压VSENP，晶体管45的另一端连接于节点SEN。
电容元件52的一电极连接于节点SEN，对电容元件52的另一电极输入时钟信号CLK。
晶体管47的栅极连接于节点SEN。晶体管47的一端连接于晶体管48的一端，对晶体管47的另一端输入时钟信号CLK。晶体管47作为感测节点SEN的电压的感测晶体管发挥功能。
对晶体管48的栅极输入信号STB。晶体管48的另一端连接于总线LBUS。
对晶体管46的栅极输入信号BLQ。晶体管46的一端连接于节点SEN，晶体管46的另一端连接于总线LBUS。例如，在经由总线LBUS对节点SEN充电的情况下，或者将锁存电路SDL、ADL、BDL、CDL、或XDL的数据传送到节点SEN的情况下，晶体管46设为接通状态。
晶体管49的栅极连接于总线LBUS。晶体管49的一端连接于晶体管50的一端，对晶体管49的另一端施加电压VLSA。电压VLSA也可为例如接地电压VSS。
对晶体管50的栅极输入信号LSL。晶体管50的另一端连接于节点SEN。
在数据写入时，感测电路SA根据锁存电路SDL的保存数据控制位线BL。锁存电路ADL、BDL及CDL例如用于各存储单元晶体管保存2比特以上的数据的多值动作用。
锁存电路SDL具备低耐压n通道MOS晶体管60～63及低耐压p通道MOS晶体管64～67。
对晶体管60的栅极输入信号STL。晶体管60的一端连接于总线LBUS，晶体管60的另一端连接于节点LAT_S。
对晶体管61的栅极输入信号STI。晶体管61的一端连接于总线LBUS，晶体管61的另一端连接于节点INV_S。
晶体管62的栅极连接于节点INV_S。晶体管62的一端接地，晶体管62的另一端连接于节点LAT_S。
晶体管63的栅极连接于节点LAT_S。晶体管63的一端接地，晶体管63的另一端连接于节点INV_S。
晶体管64的栅极连接于节点INV_S。晶体管64的一端连接于节点LAT_S，晶体管64的另一端连接于晶体管66的一端。
晶体管65的栅极连接于节点LAT_S。晶体管65的一端连接于节点INV_S，晶体管65的另一端连接于晶体管67的一端。
对晶体管66的栅极输入信号SLL。对晶体管66的另一端施加电源电压VDDSA。
对晶体管67的栅极输入信号SLI。对晶体管67的另一端施加电源电压VDDSA。
在锁存电路SDL中，由晶体管62、64构成第1反相器，由晶体管63、65构成第2反相器。锁存电路SDL在节点LAT_S保存数据，在节点INV_S保存所述数据的反转数据。
因为锁存电路ADL、BDL及CDL具有与锁存电路SDL相同的构成，所以省略说明，但各晶体管的参考编号及信号名称如图5所示那样与锁存电路SDL有所区别，以下进行说明。锁存电路SDL的晶体管60～67分别相当于锁存电路ADL的晶体管70～77、锁存电路BDL的晶体管80～87及锁存电路TDL的晶体管90～97。而且，在各感测放大器组件SAU中，感测电路SA以及4个锁存电路SDL、ADL、BDL及CDL以能够相互收发数据的方式通过总线LBUS连接。
预充电电路30对总线LBUS进行预充电。预充电电路30包含例如低耐压n通道MOS晶体管31。对晶体管31的栅极输入信号LPC。晶体管31的一端连接于总线LBUS，对晶体管31的另一端施加电压VHLB。而且，预充电电路30通过对总线LBUS传送电压VHLB，而对总线LBUS进行预充电。
总线开关32连接总线LBUS与总线DBUS。也就是说，总线开关32连接感测电路SA与锁存电路XDL。总线开关32包含例如低耐压n通道MOS晶体管33。对晶体管33的栅极输入信号DSW。晶体管33的一端连接于总线LBUS，晶体管33的另一端经由总线DBUS连接于锁存电路XDL。
此外，所述构成的感测放大器组件SAU中的各种信号例如由序列发生器15赋予。
1.2关于存储单元晶体管的阈值分布
接下来，使用图6对本实施方式的存储单元晶体管MT可取得的阈值分布进行说明。以下，在本实施方式中，针对存储单元晶体管MT能够保存8值(3比特)数据的情况进行说明，但能够保存的数据并不限定于8值。在本实施方式中，存储单元晶体管MT只要能够保存2值以上的数据(1比特以上的数据)即可。
如图所示，各存储单元晶体管MT的阈值电压取离散的例如8个分布中的任一分布所含的值。以下，将8个分布按照阈值电压由低到高的顺序分别称为“Er”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平。
“Er”电平相当于例如数据的删除状态。而且，“A”～“G”电平相当于对电荷蓄积层注入电荷而写入数据的状态。写入动作中，将与各阈值分布对应的验证电压设为AV、BV、CV、DV、EV、FV、GV。如此一来，这些电压值处于AV＜BV＜CV＜DV＜EV＜FV＜GV的关系。
更具体来说，“Er”电平所含的阈值电压小于电压AV。“A”电平所含的阈值电压为电压AV以上，且小于电压BV。“B”电平所含的阈值电压为电压BV以上，且小于电压CV。“C”电平所含的阈值电压为电压CV以上，且小于电压DV。“D”电平所含的阈值电压为电压DV以上，且小于电压EV。“E”电平所含的阈值电压为电压EV以上，且小于电压FV。“F”电平所含的阈值电压为电压FV以上，且小于电压GV。而且，“G”电平所含的阈值电压为电压GV以上。
如以上所述，各存储单元晶体管MT具有8个阈值分布中的任一个分布，因此，可取8种状态。通过将这些状态以2进制表述分配到“000”～“111”，各存储单元晶体管MT可保存3比特数据。以下，将3比特数据分别称为上阶比特、中阶比特及下阶比特。另外，将对存储单元组MCG统一写入(或读出)的上阶比特的集合称为上阶页面，将中阶比特的集合称为中阶页面，将下阶比特的集合称为下阶页面。
图6的例子中，对各阈值分布所含的存储单元晶体管MT，如以下所示般分配数据。
“Er”电平：“111”(“上阶比特/中阶比特/下阶比特”)数据
“A”电平：“110”数据
“B”电平：“100”数据
“C”电平：“000”数据
“D”电平：“010”数据
“E”电平：“011”数据
“F”电平：“001”数据
“G”电平：“101”数据
例如，在写入动作中，下阶比特的数据存储在感测放大器组件SAU的锁存电路ADL中，中阶比特的数据存储在锁存电路BDL中，上阶比特的数据存储在锁存电路CDL中。
对于以上所说明的阈值分布，将读出电压分别设定在相邻的阈值分布之间。例如，用来判定某存储单元晶体管MT具有“Er”电平的阈值电压还是“A”电平以上的阈值电压的读出电压AR被设定在“Er”电平的最大阈值电压与“A”电平的最小阈值电压之间。用来判定某存储单元晶体管MT具有“A”电平的阈值电压还是“B”电平以上的阈值电压的读出电压BR被设定在“A”电平的最大阈值电压与“B”电平的最小阈值电压之间。其它读出电压CR、DR、ER、FR及GR也与读出电压AR及BR同样地设定。读出电压AR、BR、CR、DR、ER、FR及GR处于AR＜BR＜CR＜DR＜ER＜FR＜GR的关系。而且，将电压VREAD设定在比“G”电平的阈值分布的最大阈值电压更高的电压。电压VREAD是在读出动作时施加到非选择字线WL的电压，对控制栅极施加了电压VREAD的存储单元晶体管MT无论所保存的数据为何，都为接通状态。
而且，在读出动作中，下阶页面的数据根据使用电压AR及ER的读出结果而确定。中阶页面的数据根据使用电压BR、DR及FR的读出结果而确定。上阶页面的数据根据使用电压CR及GR的读出结果而确定。也就是说，下阶页面的数据、中阶页面的数据及上阶页面的数据分别通过2次、3次及2次读出动作而确定。以下，将这种数据分配称为“232码”。
此外，作为分别设定在各阈值分布之间的各种验证电压与各种读出电压，可设定相同的电压值，也可设定不同的电压值。
进而，图6中以8个电平离散分布的情况为例进行了说明，但这是例如刚写入数据后的理想状态。因此，现实中可能发生相邻的电平重叠的情况。例如存在如下情况：当写入数据后，因干扰等导致“Er”电平的上端与“A”电平的下端重叠。在这种情况下，使用例如ECC技术等订正数据。
进而，对“Er”～“G”电平的数据分配并不限定于232码。
1.3关于读出动作
接下来，针对读出动作进行说明。读出动作大致包含页面读出及高速缓存读出。页面读出是从存储单元晶体管MT将数据读出到数据寄存器21(锁存电路XDL)的动作，高速缓存读出是从数据寄存器21将数据读出到控制器200的动作。
1.3.1关于读出动作中的控制器的动作
首先，使用图7对读出动作中的控制器的动作进行说明。为了简化说明，图7的例子示出了通常状态(不包含写入动作的中断及重启)下的读出动作。
如图7所示，首先，控制器200将指定下阶页面(“01h”)、中阶页面(“02h”)或上阶页面(“03h”)中的任一页面的指令及通知执行页面读出的指令“00h”发送给NAND型闪存100，并且将指令锁存使能信号CLE设为“H”电平而确立。
接着，控制器200发送地址“ADD”，并且将地址锁存使能信号ALE设为“H”电平而确立。此外，图7的例子中，示出了发送2个周期的列地址CA后，发送3个周期的行地址RA的情况，但列地址CA及行地址RA的周期可任意设定。另外，也可省略指定页面的指令01h、02h及03h，而使列地址CA包含与下阶页面、中阶页面及上阶页面对应的页面地址。
进而，控制器200发送指示执行页面读出的页面读取指令“30h”，并且将指令锁存使能信号CLE设为“H”电平而确立。
NAND型闪存100根据页面读取指令“30h”而成为忙碌状态(R/Bn＝“L”)，开始页面读出。NAND型闪存100当向数据寄存器21(锁存电路XDL)的数据读出结束时成为就绪状态，且将信号R/Bn设为“H”电平。
控制器200当确认信号R/Bn恢复为“H”电平(就绪状态)时，将通知执行高速缓存读出的指令“05h”发送给NAND型闪存100，并且将指令锁存使能信号CLE设为“H”电平而确立。
接着，控制器200发送2个周期的列地址CA且发送3个周期的行地址RA作为地址“ADD”，并且将指令锁存使能信号ALE设为“H”电平而确立。此外，在高速缓存读出中，也可省略行地址RA。
接着，控制器200发送指示执行高速缓存读出的高速缓存读取指令“E0h”，并且将指令锁存使能信号CLE设为“H”电平而确立。
NAND型闪存100根据高速缓存读取指令“E0h”开始高速缓存读出。更具体来说，NAND型闪存100基于从控制器200接收的读使能信号REn，对控制器200发送读出数据RD。
1.3.2关于页面读出中的各配线的电压
接下来，使用图8对页面读出中的各配线的电压进行说明。为了简化说明，图8的例子示出了执行1个电平(例如“A”电平)读出的情况。例如，在执行多个电平的页面读出的情况下，对选择字线WL施加与各电平对应的读出电压VCGRV。电压VCGRV係与读出对象数据的阈值电平对应的电压。更具体来说，下阶页面的读出时，执行“A”电平与“E”电平的读出。在“A”电平的读出时，对选择字线WL施加电压AR作为读出电压VCGRV，在“E”电平的读出时，对选择字线WL施加电压ER作为读出电压VCGRV。此外，写入动作中执行的验证也成为同样的波形，选择字线WL的读出电压VCGRV根据验证电平而异。例如“A”电平的验证的情况下，对选择字线WL施加电压AV作为读出电压VCGRV。
如图8所示，在时刻t1，行解码器19对选择区块BLK的选择栅极线SGD及SGS施加电压VSG，对选择字线WL施加电压VCGRV，对非选择字线WL施加电压VREAD。电压VSG是使选择晶体管ST1及ST2为接通状态的电压。电压VCGRV与电压VREAD处于VCGRV＜VREAD的关系。
在时刻t2，感测放大器20对位线BL充电(以下称为“BL预充电”)，并对位线BL施加电压VBLRD。电压VBLRD是读出动作时施加到位线BL的电压。
另外，对源极线SL经由例如源极线驱动器(未图示)施加电压VSRC。电压VBLRD与电压VSRC处于VBLRD＞VSRC(＞VSS)的关系。
在时刻t3，序列发生器15将信号HLL设为“H”电平，将晶体管45设为接通状态。由此，在感测放大器组件SAU内，对节点SEN施加电压VSENP。
在时刻t4，序列发生器15将信号HLL设为“L”电平，将节点SEN设为浮动状态。而且，序列发生器15对时钟信号CLK施加“H”电平的电压(以下称为“时钟上升”)。结果为，对电容元件52充电，节点SEN的电压因电容耦合的影响而上升到电压VBST。电压VBST是通过时钟上升而上升的节点SEN的电压，且是高于电压VSENP的电压。
时刻t5～t6期间，序列发生器15执行感测。更具体来说，在时刻t5～t6期间，序列发生器15将信号XXL设为“H”电平而将晶体管44设为接通状态。在该状态下，如果成为读出对象的存储单元晶体管MT的阈值电压为目标电平以上，那么存储单元晶体管MT设为断开状态(以下称为“断开单元(off-cell)”)，几乎没有电流从对应的位线BL流到源极线SL。因此，对节点SEN及电容元件52充电的电荷几乎不放电，节点SEN的电压几乎不变动。另一方面，如果成为读出对象的存储单元晶体管MT的阈值电压小于目标电平，那么存储单元晶体管MT成为接通状态(以下称为“接通单元(on-cell)”)，电流从对应的位线BL流到源极线SL。也就是说，节点SEN的电压逐渐下降。
在时刻t6，序列发生器15将信号XXL设为“L”电平而将晶体管44设为断开状态。而且，序列发生器15对时钟信号CLK施加“L”电平的电压(以下称为“时钟下降”)。结果为，因电容耦合的影响，节点SEN的电压下降。
时刻t7～t8期间，序列发生器15选通节点SEN的电压。更具体来说，序列发生器15将信号STB设为“H”电平，而将晶体管48设为接通状态。在该状态下，如果节点SEN的电压为感测晶体管47的阈值电压(判定电平)以上，那么对应的感测晶体管47设为接通状态。结果为，预先被设为“H”电平的总线LBUS设为“L”电平。
另一方面，如果节点SEN的电压低于感测晶体管47的阈值电压(判定电平)，那么感测晶体管47设为断开状态。结果为，预先被设为“H”电平的总线LBUS维持“H”电平。
而且，例如，锁存电路SDL的晶体管61设为接通状态，将总线LBUS的反转数据传送到锁存电路SDL。也就是说，节点SEN为“H”电平的情况下，在锁存电路SDL中存储“H”电平的数据(“1”数据)，节点SEN为“L”电平的情况下，在锁存电路SDL中存储“L”电平的数据(“0”数据)。
在时刻t8，另外进行复原处理，读出动作结束。
此外，在执行多个电平的读出的情况下，针对每个电平重复时刻t2～t8。该情况下，设定与各电平对应的电压VCGRV。
1.4关于写入动作
接下来，针对写入动作进行说明。控制器200在对NAND型闪存100发送写入命令的情况下，将通常的写指令或高速缓存写指令中的任一指令发送给NAND型闪存100。NAND型闪存100接收到通常的写指令的情况下，在将写入数据WD写入到存储单元阵列18期间，将信号R/Bn设为“L”电平(忙碌状态)。
另一方面，NAND型闪存100接收到高速缓存写指令的情况下，在从写入动作开始到数据寄存器21结束向感测放大器20传送写入数据WD的期间，将信号R/Bn设为“L”电平。也就是说，当NAND型闪存100能够使用数据寄存器21(锁存电路XDL)时，即便是正在向存储单元阵列18写入的动作中，也将“H”电平(就绪状态)的信号R/Bn发送给控制器200，而成为能够接收下一个指令的状态。在本实施方式中，针对控制器200发送高速缓存写指令的情况进行说明。
写入动作大致包含编程与验证。而且，通过重复编程与验证的组合(以下称为“编程循环”)，使存储单元晶体管MT的阈值电压上升到目标电平。
编程是通过将电子注入到电荷蓄积层而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。以下，将使阈值电压上升的动作称为“‘0’编程”或“‘0’写入”，对成为“0”编程对象的位线BL，从感测放大器20赋予与“0”数据对应的电压(例如电压VSS)。另一方面，将维持阈值电压的动作称为“‘1’编程”、“‘1’写入”或“禁止写入”，对成为“1”编程对象的位线BL，从感测放大器20赋予与“1”数据对应的电压(以下表述为“电压VBL”)。以下，将与“0”编程对应的位线表述为BL(“0”)，将与“1”编程对应的位线表述为BL(“1”)。
验证是在编程后读出数据，判定存储单元晶体管MT的阈值电压是否达到设为目标的目标电平的动作。以下，将存储单元晶体管MT的阈值电压达到目标电平的情况称为“验证通过”，将未达到目标电平的情况称为“验证失败”。
另外，写入动作中存在分别写入下阶页面、中阶页面及上阶页面的数据的情况、以及统一写入下阶页面、中阶页面及上阶页面的数据的情况(以下称为“全序列写入”)。在本实施方式中，针对应用全序列写入的情况进行说明。
1.4.1关于存储系统中的写入动作的整体流程
首先，使用图9对存储系统中的写入动作的整体流程进行说明。
如图9所示，控制器200的主机接口电路210从主机设备2接收写入命令(步骤S1)。
响应该写入命令，控制器200经由NAND接口电路250对NAND型闪存100发送写入命令(高速缓存写指令、地址ADD及写入数据WD)(步骤S2)。
如此一来，NAND型闪存100的序列发生器15基于写入命令将信号R/Bn设为“L”电平(忙碌状态)(步骤S3)，开始写入动作(步骤S4)。
当写入数据WD从数据寄存器21向感测放大器20发送结束，且数据寄存器21(锁存电路XDL)变为能够使用的状态时，序列发生器15将信号R/Bn设为“H”电平(就绪状态)(步骤S5)。序列发生器15在将信号R/Bn设为“H”电平后，开始编程并重复编程循环。
控制器200在写入动作执行中，从主机设备2接收例如读出命令(步骤S6)。控制器200当确认信号R/Bn复原为“H”电平(就绪状态)时，对NAND型闪存100发送页面读出命令(页面读取指令、地址ADD)(步骤S7)。
序列发生器15根据页面读出命令，中断写入动作(步骤S8)。此时，序列发生器15例如将暂停信息保存在序列发生器15内的寄存器中。此外，序列发生器15也可对控制器200发送暂停信息。
序列发生器15将信号R/Bn设为“L”电平(忙碌状态)(步骤S9)，执行暂停读取(步骤S10)。
具体来说，在写入对象的页面地址与读出对象的页面地址相同的情况下，进行以下动作。在与写入动作已结束的存储单元晶体管MT对应的锁存电路XDL中，存储从存储单元晶体管MT读出的数据作为读出数据RD。另一方面，在与写入动作未结束的存储单元晶体管MT对应的锁存电路XDL中，存储锁存电路ADL、BDL或CDL中所存储的写入数据WD作为读出数据RD。例如，在读出下阶页面的情况下，感测放大器20将存储在锁存电路ADL的下阶页面的写入数据WD传送到锁存电路XDL。同样地，在读出中阶页面的情况下，感测放大器20将存储在锁存电路BDL的中阶页面的写入数据WD传送到锁存电路XDL，在读出上阶页面的情况下，将存储在锁存电路CDL的上阶页面的写入数据WD传送到锁存电路XDL。由此，在锁存电路XDL中存储着与写入数据WD相同的数据。
另外，在写入对象的页面地址与读出对象的页面地址不同的情况下，与通常的页面读出同样，将从存储单元晶体管MT读出的数据存储在锁存电路XDL中。
以下，将写入对象的页面地址与读出对象的页面地址相同时的页面读出称为“同一页面暂停读取”，将写入对象的页面地址与读出对象的页面地址不同时的页面读出称为“正常暂停读取”。
当暂停读取结束时，序列发生器15将信号R/Bn设为“H”电平(就绪状态)(步骤S11)，并基于暂停信息重启写入动作(步骤S12)。
控制器200当确认信号R/Bn已复原为“H”电平(就绪状态)时，对NAND型闪存100发送高速缓存读出命令(高速缓存读取指令、地址ADD)(步骤S13)。
即便在写入动作执行中，序列发生器15也根据高速缓存读出命令，将数据寄存器21所保存的读出数据RD发送给控制器200(步骤S14)。
控制器200在执行读出数据RD的ECC处理后，对主机设备2发送ECC订正处理后的读出数据RD(步骤S15)。主机设备2从控制器200接收ECC订正处理后的读出数据RD(步骤S16)。
1.4.2关于NAND型闪存中的写入动作的整体流程
接下来，使用图10及图11对NAND型闪存100中的写入动作的整体流程进行说明。在图10及图11的例子中，针对验证后中断写入动作而从编程开始重启写入动作的情况进行说明。此外，即便在验证后中断了写入动作的情况下，也可从验证开始重启写入动作。进而，也可在编程后中断写入动作，该情况下，也可从验证开始重启写入动作。
如图10所示，NAND型闪存100从控制器200接收写入命令(高速缓存写指令、地址ADD及写入数据WD)(步骤S101)。
序列发生器15根据写入命令，将信号R/Bn设为“L”电平(忙碌状态)(步骤S102)，开始写入动作(步骤S103)。更具体来说，序列发生器15将存储在数据寄存器21的写入数据WD发送给感测放大器20。在写入数据WD为下阶页面的数据的情况下，写入数据WD被存储在锁存电路ADL中。同样，中阶页面的数据被存储在锁存电路BDL中，上阶页面的数据被存储在锁存电路CDL中。
当写入数据WD从数据寄存器21(锁存电路XDL)向感测放大器20发送结束，且数据寄存器21变为能够使用的状态时，序列发生器15将信号R/Bn设为“H”电平(就绪状态)(步骤S104)。
接着，序列发生器15执行编程(步骤105)。更具体来说，感测放大器20将对锁存电路ADL、BDL及CDL的数据进行运算所得的结果作为编程数据存储在锁存电路SDL中。然后，感测放大器20基于锁存电路SDL所保存的数据开始编程。如果在锁存电路SDL中存储着“0”数据，也就是节点LAT_S为“L”电平，那么对应于“0”编程对位线BL(“0”)施加电压VSS。另一方面，如果在锁存电路SDL中存储着“1”数据，也就是节点LAT_S为“H”电平，那么对应于“1”编程对位线BL(“1”)施加电压VBL(＞VSS)。行解码器19在选择区块BLK中选择任一条字线WL，且对选择字线WL施加电压VPGM作为编程电压，对非选择字线WL施加电压VPASS。电压VPGM是用来将电子注入到电荷蓄积层的高电压。例如，在第1次编程中，行解码器19对选择字线WL施加电压VPGM。电压VPASS是无论存储单元晶体管MT的阈值电压为何，都将存储单元晶体管MT设为接通状态的电压。电压VPGM与电压VPASS处于VPGM＞VPASS的关系。由此，对成为对象的存储单元晶体管MT写入“1”或“0”数据。
接着，序列发生器15执行验证(步骤S106)。更具体来说，序列发生器15在存储单元晶体管MT的阈值电压为验证电压Vpfy以上的情况下，也就是验证通过的情况下，在锁存电路SDL中存储例如“1”数据。另一方面，在存储单元晶体管MT的阈值电压低于验证电压Vpfy的情况下，也就是验证失败的情况下，在锁存电路SDL中存储例如“0”数据。验证电压Vpfy相当于图8的读出电压VCGRV。例如，在执行“A”电平的验证的情况下，施加电压AV作为验证电压Vpfy。如果验证通过，那么序列发生器15在锁存电路ADL、BDL及CDL中存储“1”数据。
从控制器200接收到页面读出命令(页面读取指令及地址ADD)的情况下(步骤S107_是)，序列发生器15中断写入动作(步骤S108)。
另一方面，未从控制器200接收到页面读出命令的情况下(步骤S107_否)，序列发生器15继续写入动作。
序列发生器15在中断写入动作后(步骤S108)，将信号R/Bn设为“L”电平(步骤109)。
如图11所示，在写入命令的地址ADD与页面读出命令的地址ADD为相同页面的情况下(步骤S110_是)，序列发生器15执行同一页面暂停读取。
在同一页面暂停读取中，序列发生器15首先执行页面读出(步骤111)。更具体来说，行解码器19对选择区块BLK的选择字线WL施加电压VCGRV，对非选择字线WL施加电压VREAD。在该状态下，感测放大器20感测在各位线BL中流动的电流，读出存储单元晶体管MT的数据。而且，感测放大器20将读出的数据传送到锁存电路XDL。
接着，在成为读出对象的存储单元晶体管MT未完成写入(写入未完成单元)的情况下，感测放大器20对锁存电路XDL发送锁存电路ADL、BDL或CDL的写入数据WD(步骤S112)。因此，在与写入动作已结束的存储单元晶体管MT对应的锁存电路XDL中，存储着存储单元晶体管MT的数据作为读出数据RD。另一方面，在与写入动作未结束的存储单元晶体管MT对应的锁存电路XDL中，存储着写入数据WD作为读出数据RD。也就是说，在锁存电路XDL中，存储着与写入数据WD相同的数据作为读出数据RD。
写入命令的地址ADD与页面读出命令的地址ADD并非相同页面的情况下(步骤S110_否)，序列发生器15执行正常暂停读取、也就是通常的页面读出(步骤S113)。该情况下，在各锁存电路XDL中存储着存储单元晶体管MT的数据作为读出数据RD。
当暂停读取结束时，序列发生器15将信号R/Bn设为“H”电平(就绪状态)(步骤S114)，并基于暂停信息重启写入动作(步骤S115)。
另外，序列发生器15将信号R/Bn设为“H”电平(就绪状态)后(步骤S114)，从控制器200接收高速缓存读出命令(高速缓存读取指令及地址ADD)(步骤S116)。即便在重启写入动作的状态下，序列发生器15也将数据寄存器21(锁存电路XDL)的读出数据RD发送给控制器200(步骤S117)。
另外，序列发生器15重启写入动作(步骤S115)。
验证通过的情况下(步骤118_是)，序列发生器15结束写入动作。更具体来说，序列发生器15计算验证失败的比特数(存储单元晶体管数)，如果失败比特数小于规定值，那么判定为验证通过，而使写入动作结束。
另外，验证失败的情况下(步骤S118_否)，序列发生器15确认编程循环是否达到预先设定的规定次数(步骤S119)。
在编程循环达到规定次数的情况下(步骤S119_是)，序列发生器15结束写入动作，将写入动作未正常结束的意旨报告给控制器200。
在编程循环未达到规定次数的情况下(步骤S119_否)，序列发生器15使编程电压阶跃(步骤S120)。更具体来说，每当重复编程循环时，序列发生器15使编程电压阶跃电压ΔV。例如，如果将第1次编程中的编程电压设为VPGM，那么第2次编程中的编程电压为VPGM+ΔV，第3次编程中的编程电压为VPGM+2ΔV。也就是说，第m次(m为1以上的整数)编程中的编程电压为VPGM+(m－1)ΔV。
使编程电压阶跃后(步骤S120)，返回到步骤S105，执行下一个编程循环。此时，行解码器19对选择字线WL施加阶跃后的编程电压。
序列发生器15重复编程循环直到验证通过或编程循环达到规定次数为止。
1.4.3关于写入动作中的控制器动作
接下来，使用图12对写入动作中的控制器200的动作进行说明。图12的例子示出了控制器200在下阶页面、中阶页面或上阶页面中的任一页面的写入动作中发送高速缓存写指令的情况。
如图12所示，首先，控制器200将指定下阶页面(“01h”)、中阶页面(“02h”)、或上阶页面(“03h”)的指令及通知执行写入动作的指令“80h”发送给NAND型闪存100，并且将指令锁存使能信号CLE设为“H”电平而确立。
接着，控制器200发送地址“ADD”，并且将地址锁存使能信号ALE设为“H”电平而确立。此外，在图12的例子中，示出了发送2个周期的列地址CA后，发送3个周期的行地址RA的情况，但列地址及行地址的周期能够任意设定。另外，也可省略指定页面的指令01h、02h、及03h，而使列地址CA包含与下阶页面、中阶页面及上阶页面对应的页面地址。
接着，控制器200发送所需周期数的写入数据“WD”。
进而，控制器200发送指示执行写入的高速缓存写指令“15h”，并且将指令锁存使能信号CLE设为“H”电平而确立。
响应写指令“15h”，NAND型闪存100开始写入动作，而成为忙碌状态(R/Bn＝“L”)。
当写入数据WD从数据寄存器21向感测放大器20传送结束，且数据寄存器21(锁存电路XDL)变为能够使用的状态时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
信号R/Bn被设为“H”电平后，序列发生器15重复编程循环，对存储单元晶体管MT写入数据。
1.4.4关于全序列写入中的控制器动作
接下来，使用图13对全序列写入中的控制器200的动作进行说明。图13的例子示出了全序列写入中，依次对下阶页面、中阶页面、上阶页面发送写入数据WD的情况。另外，图13的例子示出了数据DQ[7：0]及信号R/Bn，且省略了信号CEn、CLE、ALE、WEn、REn。此外，各页面的数据的发送顺序能够任意设定。
如图13所示，控制器200依次发送指定下阶页面的指令“01h”、通知执行写入动作的指令“80h”、列地址CA、行地址RA、下阶页面的写入数据WD及指令“1Ah”，作为发送下阶页面的写入数据WD的指令序列(以下称为“第1指令集”)。响应指令“1Ah”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。而且，当下阶页面的写入数据WD从数据寄存器21(锁存电路XDL)向感测放大器20(锁存电路ADL)发送结束，且数据寄存器21变为能够使用的状态时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
接着，控制器200当确认信号R/Bn复原为“H”电平时，发送指定中阶页面的指令“02h”、指令“80h”、列地址CA、行地址RA、中阶页面的写入数据WD及指示向感测放大器20存储数据的指令“1Ah”，作为发送中阶页面的写入数据WD的指令序列(以下称为“第2指令集”)。响应指令“1Ah”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。当中阶页面的写入数据WD从数据寄存器21向感测放大器20(锁存电路BDL)发送结束，且数据寄存器21变为能够使用的状态时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
接着，控制器200当确认信号R/Bn复原为“H”电平时，发送指定上阶页面的指令“03h”、指令“80h”、列地址CA、行地址RA、上阶页面的写入数据WD及写指令“10h”，作为发送上阶页面的写入数据WD的指令序列(以下称为“第3指令集”)。响应写指令“10h”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。当对存储单元晶体管MT写入的动作结束时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
此外，也可取代写指令“10h”而使用高速缓存写指令“15h”。该情况下，当上阶页面的写入数据WD从数据寄存器21向感测放大器20(锁存电路CDL)发送结束，且数据寄存器21变为能够使用的状态时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
1.4.5关于编程时各配线的电压
接下来，使用图14对编程时的各配线的电压进行说明。图14的例子示出了第1次编程循环中的编程。
如图14所示，在时刻t1，感测放大器20对位线BL(“1”)施加电压VBL，开始BL预充电。更具体来说，在锁存电路SDL中保存着“1”数据(在节点LAT_S为“H”电平的数据)的情况下，节点INV_S成为“L”电平，所以晶体管51成为接通状态。在该状态下，信号BLS及BLX被设为“H”电平，晶体管40及42设为接通状态。而且，当信号BLC被设为“H”电平，对晶体管41的栅极施加电压“VBL+Vt41”(Vt41为晶体管41的阈值电压)时，对位线BL(“1”)施加电压VBL。另一方面，在锁存电路SDL中保存着“0”数据(在节点LAT_S为“L”电平的数据)的情况下，节点INV_S成为“H”电平，所以晶体管43设为接通状态。对节点SRCGND施加电压VSS的情况下，对应的位线BL(“0”)被施加电压VSS。
行解码器19在选择区块BLK中，对选择串组件SU的选择栅极线SGD(参考符号“选择SGD”)施加电压VSD1。如果将选择晶体管ST1的阈值电压设为Vtsg，那么电压VSD1为“VBL+Vtsg”以上的电压，且为使选择晶体管ST1成为接通状态的电压。另一方面，行解码器19对非选择串组件SU的选择栅极线SGD(参考符号“非选择SGD”)施加电压VSS，使对应的选择晶体管ST1成为断开状态。另外，行解码器19对选择串组件SU及非选择串组件SU的选择栅极线SGS施加电压VSS，使选择晶体管ST2成为断开状态。
另外，对源极线SL，经由例如源极线驱动器(未图示)施加电压VCELSRC(＞VSS)。
在时刻t2，行解码器19对选择串组件SU的选择栅极线SGD施加电压VSD2。电压VSD2是低于电压VSD1及电压VBL的电压，且是使被施加了电压VSS的选择晶体管ST1接通、但将被施加了电压VBL的选择晶体管ST1切断的电压。由此，与位线BL(“1”)对应的NAND串SR的通道成为浮动状态。
在时刻t3，行解码器19对选择串组件SU的各字线WL施加电压VPASS。
在时刻t4，行解码器19对选择串组件SU的选择字线WL施加电压VPGM。
在与位线BL(“0”)对应的NAND串SR中，因为选择晶体管ST1成为接通状态，所以连接于选择字线WL的存储单元晶体管MT的通道电位成为VSS。因此，控制栅极与通道间的电位差(VPGM－VSS)变大。结果为，电子被注入到电荷蓄积层，与位线BL(“0”)对应的存储单元晶体管MT的阈值电压上升。
在与位线BL(“1”)对应的NAND串SR中，因为选择晶体管ST1成为切断状态，所以连接于选择字线WL的存储单元晶体管MT的通道电浮动。如此一来，通过与字线WL等电容耦合，通道电位上升。因此，控制栅极与通道间的电位差小于与位线BL(“0”)对应的存储单元晶体管MT。结果为，电子几乎不被注入到电荷蓄积层，与位线BL(“1”)对应的存储单元晶体管MT的阈值电压维持不变(阈值电压不会变动至阈值分布电平迁移到更高分布的程度)。
在时刻t5，行解码器19对字线WL施加电压VSS。
在时刻t6，执行复原处理，编程结束。
1.5关于同一页面暂停读取的具体例
接下来，针对执行同一页面暂停读取时的具体例进行说明。
1.5.1关于写入动作的整体流程的具体例
首先，使用图15对写入动作的整体流程进行说明。图15的例子示出了在第2次编程循环中验证结束后，中断写入动作，执行同一页面暂停读取后，重启写入动作的情况。另外，图15的例子示出了选择串组件SU0的字线WL0，执行全序列写入及下阶页面读出动作的情况。此外，为了简化说明，省略了施加到选择字线WL及选择栅极线SGD的电压的一部分。
如图15所示，在时刻t0～t1期间，控制器200将图13中说明的第1指令集、第2指令集及第3指令集作为全序列写入的指令序列发送给NAND型闪存100。
在时刻t1，序列发生器15根据写指令“15h”，将信号R/Bn设为“L”电平，开始写入动作。在时刻t1～t2期间，写入动作的状态被设为准备状态(参考符号“SETUP”)，数据寄存器21对感测放大器20发送写入数据WD。
在时刻t2，当写入数据WD从数据寄存器21向感测放大器20传送结束时，序列发生器15将信号R/Bn设为“H”电平。而且，在时刻t2～t3期间，写入动作的状态被设为编程状态(参考符号“PROG”)，序列发生器15执行第1次编程。行解码器19对选择字线WL0施加电压VPGM，对选择串组件SU0的选择栅极线SGD0施加电压VSD2，对非选择串组件SU1～SU3的选择栅极线SGD1～SGD3施加电压VSS。
在时刻t3～t4期间，写入动作的状态设为验证状态(参考符号“PVFY”)，序列发生器15执行第1次验证。行解码器19对选择字线WL0施加验证电压Vpfy，对选择栅极线SGD0施加电压VSG，对选择栅极线SDG1～SGD3施加电压VSS。此外，在时刻t3～t4期间，也可执行多个电平的验证。
在时刻t4～t5期间，写入动作的状态被设为编程状态，序列发生器15执行第2次编程。行解码器19对选择字线WL0施加编程电压VPGM+ΔV。其它动作与时刻t2～t3期间相同。
在时刻t5～t6期间，写入动作的状态被设为验证状态，序列发生器15执行第2次验证。具体动作与时刻t3～t4期间相同。
序列发生器15在时刻t2以后从控制器200接收相同存储单元组MCG的下阶页面的页面读出命令(指令“01h”、“00h”、5个周期的地址数据“ADD”及页面读取指令“30h”)。例如，序列发生器15当在时刻t5～t6期间接收页面读取指令“30h”时，在时刻t6，中断写入动作，将信号R/Bn设为“L”电平。然后，在时刻t6～t7期间，写入动作的状态被设为暂停读取状态(参考符号“SPD-READ”)，序列发生器15执行同一页面暂停读取。行解码器19在“A”电平读出的情况下，对与写入动作相同的选择字线WL0施加电压AR，在“E”电平读出的情况下，对选择字线WL0施加电压ER。另外，行解码器在“A”电平与“E”电平读出期间，对与写入动作相同的选择栅极线SGD0施加电压VSG，对选择栅极线SGD1～SGD3施加电压VSS。
例如，在正常页面读取中，成为读出对象的存储单元晶体管MT是相同串组件SU内的不同存储单元组MCG的情况下，读出动作中的选择字线WL与写入动作中的选择字线WL0不同。另外，在成为读出对象的存储单元晶体管MT位于不同的串组件SU的情况下，读出动作中的选择串组件SU所对应的选择栅极线SGD与写入动作中的选择串组件SU所对应的选择栅极线SGD0不同。
在时刻t7，当同一页面暂停读取结束时，序列发生器15将信号R/Bn设为“H”电平，重启写入动作。在时刻t7～t8期间，写入动作的状态被设为编程状态，序列发生器15执行第3次编程。行解码器19对选择字线WL0施加编程电压VPGM+2ΔV。其它动作与时刻t2～t3期间相同。
在时刻t8～t9期间，写入动作的状态被设为验证状态，序列发生器15执行第3次验证。具体动作与时刻t3～t4期间相同。
序列发生器15重复编程循环，在时刻t10～t11期间，写入动作的状态被设为编程状态，序列发生器15执行第m次编程。行解码器19对选择字线WL0施加编程电压VPGM+(m－1)ΔV。其它动作与时刻t2～t3期间相同。
在时刻t11～t12期间，写入动作的状态被设为验证状态，序列发生器15执行第m次验证。具体动作与时刻t3～t4期间相同。而且，序列发生器15在第m次验证中，当验证通过时，在时刻t12～t13期间，执行复原处理，结束写入动作。
序列发生器15当在时刻t7～t13期间，接收到高速缓存读出命令(指令“05h”、5个周期的地址数据“ADD”及高速缓存读取指令“E0h”)时，即便正在执行写入动作，也将读出数据RD发送给控制器200。
1.5.2关于锁存电路所保存的数据的具体例
接下来，使用图16～图21对同一页面暂停读取中，锁存电路SDL、ADL、BDL、CDL及XDL所保存的数据的具体例进行说明。图16～图21的例子示出了从控制器200接收下阶页面、中阶页面、上阶页面的写入数据WD，且在执行编程、“A”电平的验证及“B”电平的验证后，执行同一页面暂停读取的情况。此外，在本例中，为了简化说明，表示写入数据WD为“Er”电平、“A”电平、“B”电平及“E”电平的情况。另外，在以下的说明中，限定与位线BL0对应的锁存电路SDL、ADL、BDL、CDL及XDL的情况下，分别表述为锁存电路SDL0、ADL0、BDL0、CDL0及XDL0。其它位线BL1～BL5也同样。
首先，如图16所示，从控制器200接收到的3比特的写入数据WD经由锁存电路XDL分别被存储在锁存电路ADL、BDL、及CDL中。在图16的例子中，在与位线BL0对应的锁存电路ADL0、BDL0及CDL0中存储“Er”电平的数据，在与位线BL1对应的锁存电路ADL1、BDL1及CDL1以及与位线BL2对应的锁存电路ADL2、BDL2及CDL2中存储“A”电平的数据。进而，在与位线BL3对应的锁存电路ADL3、BDL3及CDL3以及与位线BL4对应的锁存电路ADL4、BDL4及CDL4中存储“B”电平的数据，在与位线BL5对应的锁存电路ADL5、BDL5及CDL5中存储“E”电平的数据。
而且，各感测放大器组件SAU在感测电路SA中，进行锁存电路ADL、BDL及CDL数据的AND运算(SDL＝ADL&BDL&CDL)(“&”：表示AND运算)，将其结果作为编程数据存储在锁存电路SDL中。结果为，“1”数据存储在与“Er”电平的数据对应的锁存电路SDL中。另外，“0”数据存储在与“A”～“G”电平的数据对应的锁存电路SDL中。在图16的例子中，“1”数据存储在锁存电路SDL0中，“0”数据存储在锁存电路SDL1～SDL5中。
而且，根据锁存电路SDL的数据执行第1次编程。也就是说，在与“Er”电平的数据对应的感测放大器组件SAU中，执行“1”编程，在与“A”～“G”电平的数据对应的感测放大器组件SAU中，执行“0”编程。
如图17所示，接着，序列发生器15执行“A”电平的验证。此外，在图17的例子中，因为与“Er”电平、“B”电平、“E”电平对应的锁存电路SDL的数据并非“A”电平的验证对象，所以设为不确定，而省略说明。
更具体来说，首先，将“A”电平的验证结果从感测电路SA的节点SEN传送到锁存电路SDL。如果验证通过，那么将“1”数据存储在锁存电路SDL中，如果验证动作失败，那么将“0”数据存储在锁存电路SDL中。在图17的例子中，将“0”数据存储在锁存电路SDL1中，将“1”数据存储在锁存电路SDL2中。
接着，感测放大器20与各电平的验证对应地进行以下所示的运算。结果为，如果验证通过，那么将对应的锁存电路ADL、BDL及CDL的数据设为“1”数据。此外，在以下的运算式中，“|”表示OR运算，“/”表示反转数据。另外，在各运算式中，右边的锁存电路ADL、BDL及CDL的值表示写入数据WD。例如，在“B”电平的验证的情况下，首先，在锁存电路SDL中存储SDL&(/ADL)&(/BDL)&CDL的运算结果。接着，将锁存电路ADL与锁存电路SDL的OR运算结果存储在锁存电路ADL中，将锁存电路BDL与锁存电路SDL的OR运算结果存储在锁存电路BDL中。
“A”电平的验证
ADL＝ADL|(SDL&(/ADL)&BDL&CDL)
“B”电平的验证
ADL＝ADL|(SDL&(/ADL)&(/BDL)&CDL)
BDL＝BDL|(SDL&(/ADL)&(/BDL)&CDL)
“C”电平的验证
ADL＝ADL|(SDL&(/ADL)&(/BDL)&(/CDL)
BDL＝BDL|(SDL&(/ADL)&(/BDL)&(/CDL)
CDL＝CDL|(SDL&(/ADL)&(/BDL)&(/CDL)
“D”电平的验证
ADL＝ADL|(SDL&(/ADL)&BDL&(/CDL)
CDL＝CDL|(SDL&(/ADL)&BDL&(/CDL)
“E”电平的验证
ADL＝ADL|(SDL&ADL&BDL&(/CDL))
“F”电平的验证
BDL＝BDL|(SDL&ADL&(/BDL)&(/CDL))
CDL＝CDL|(SDL&ADL&(/BDL)&(/CDL))
“G”电平的验证
BDL＝BDL|(SDL&ADL&(/BDL)&CDL)
在图17的例子中，执行与所述“A”电平的验证对应的运算。结果为，将“1”数据存储在与通过“A”验证的存储单元晶体管MT对应的锁存电路ADL2中。
如图18所示，例如，序列发生器15执行“B”电平的验证。因为通过1次编程获得的阈值电压的上升幅度(写入速度)在每个存储单元晶体管MT中不均一，所以存在“A”电平的写入未结束的存储单元晶体管MT与“B”电平的写入已结束的存储单元晶体管MT混合存在的情况。“B”电平的验证结果为，将“0”数据存储在锁存电路SDL3中，将“1”数据存储在锁存电路SDL4中。然后，执行与所述“B”电平的验证对应的运算。结果为，将“1”数据存储在与通过“B”验证的存储单元晶体管MT对应的锁存电路ADL4及BDL4中。
在该阶段，与位线BL2及BL4对应的存储单元晶体管MT处于写入结束状态，与位线BL1、BL3及BL5对应的存储单元晶体管MT处于写入未完成状态。
如图19所示，验证后，序列发生器15中断写入动作，执行同一暂停读取。更具体来说，首先，序列发生器15进行下阶页面的读出(“A”电平与“E”电平的读出)，将其结果存储在锁存电路SDL中。更具体来说，序列发生器15首先进行“A”电平的读出。此时，与“Er”电平对应的存储单元晶体管MT设为接通状态，电流从位线BL流向源极线SL。因此，节点SEN成为“L”电平。另一方面，与“A”～“G”电平对应的存储单元晶体管MT设为断开状态，电流不从位线BL流向源极线SL。因此，节点SEN维持“H”电平。结果为，在与“Er”电平对应的锁存电路SDL中存储节点SEN的反转数据也就是“1”数据，在与“A”～“G”电平对应的锁存电路SDL中存储“0”数据。接着，序列发生器15进行“E”电平的读出。结果为，与“Er”～“D”电平对应的节点SEN设为“L”电平，与“E”～“G”电平对应的节点SEN设为“H”电平。感测放大器20进行节点SEN的数据与锁存电路SDL的数据的OR运算，将其结果存储在锁存电路SDL中。结果为，在与“Er”及“E”～“G”电平对应的锁存电路SDL中存储“1”数据，在与“A”～“D”电平对应的锁存电路SDL中存储“0”数据。在图19的例子中，此时，“1”数据存储在锁存电路SDL0中，“0”数据存储在锁存电路SDL2及SDL4中。与写入未完成的存储单元晶体管MT对应的锁存电路SDL1、SDL3及SDL5的数据设为不确定。而且，将锁存电路SDL的数据传送到锁存电路XDL。
如图20所示，接着，序列发生器15在感测放大器20中，进行XDL＝XDL&ADL&BDL&CDL的运算，将“0”数据存储在与写入未完成的存储单元晶体管MT对应的锁存电路XDL中。在图20的例子中，将“0”数据存储在锁存电路XDL1、XDL3、XDL5中。
如图21所示，接着，感测放大器20对应于成为读出对象的页面进行以下运算。结果为，在保存“0”数据(锁存电路XDL＝0)且与写入未完成的存储单元晶体管MT对应的锁存电路XDL中，存储锁存电路ADL、BDL或CDL所保存的写入数据WD。
下阶页面：XDL＝ADL&(/(ADL&BDL&CDL))|XDL
中阶页面：XDL＝BDL&(/(ADL&BDL&CDL))|XDL
上阶页面：XDL＝CDL&(/(ADL&BDL&CDL))|XDL
在图21的例子中，在与“Er”电平对应的锁存电路XDL0及与写入结束的存储单元晶体管MT对应的锁存电路XDL2及XDL4中，存储从存储单元晶体管MT读出的数据，在与写入未完成的存储单元晶体管MT对应的锁存电路XDL1、XDL3及XDL5中，分别存储锁存电路ADL1、ADL3、ADL5的写入数据WD。而且，将存储在锁存电路XDL的数据作为读出数据RD发送给控制器200。
1.6关于本实施方式的效果
如果为本实施方式的构成，那么可提高半导体存储装置及存储系统的可靠性。以下，针对本效果进行详细叙述。
例如，在面向数据中心的SSD中，从接收到读出请求到回复读出结果的响应保障期间(QoS)的规格较严格。因此，存在如下情况：NAND型闪存即便在执行写入动作中，也不等待写入动作结束，而被要求发送读出结果。这种情况下，NAND型闪存中断写入动作而执行读出动作。但是，如果成为写入对象的页面与成为读出对象的页面相同，那么从写入中途的存储单元晶体管读出的数据与写入数据不同，所以无法对控制器发送正确(与写入数据相同)的数据。
相对于此，本实施方式的构成中，在读出与成为写入对象的页面相同的页面时，可将与写入数据WD相同的数据发送给控制器200。更具体来说，在向存储单元晶体管MT的写入已结束的情况下，感测放大器20对数据寄存器21(锁存电路XDL)发送从存储单元晶体管MT读出的数据。另一方面，在向存储单元晶体管MT的写入未完成的情况下，感测放大器20可对数据寄存器21发送感测放大器20的锁存电路ADL、BDL及CDL所保存的写入数据WD。由此，可提高读出数据RD的可靠性。因此，可提高半导体存储装置的可靠性。
进而，因为在写入动作的中途，可读出相同页面，所以可抑制从接收到读出请求到回复读出结果的响应保障期间变长。
2.第2实施方式
接下来，针对第2实施方式进行说明。在第2实施方式中，针对使用暂停指令及恢复指令控制写入动作的中断及重启的情况进行说明。以下，仅针对与第1实施方式不同的方面进行说明。
2.1关于写入动作
首先，针对写入动作进行说明。在本实施方式中，针对控制器200发送通常的写指令的情况进行说明。
2.1.1关于存储系统中的写入动作的整体流程
首先，使用图22对存储系统中的写入动作的整体流程进行说明。
如图22所示，控制器200从主机设备2接收写入命令(步骤S1)。
控制器200的控制器200响应来自主机设备2的写入命令，对NAND型闪存100发送写入命令(写指令、地址ADD及写入数据WD)(步骤S20)。
如此一来，NAND型闪存100的序列发生器15基于写入命令将信号R/Bn设为“L”电平(忙碌状态)(步骤S3)，开始写入动作(步骤S4)。
控制器200在NAND型闪存100执行写入动作时，从主机设备2接收例如读出命令(步骤S6)。
响应所述读出命令，控制器200对NAND型闪存100发送暂停指令(步骤S21)。
即便信号R/Bn为“L”电平(忙碌状态)，序列发生器15仍根据暂停指令中断写入动作(步骤S8)，将信号R/Bn设为“H”电平(就绪状态)(步骤S22)。而且，序列发生器15例如将暂停信息保存在序列发生器15内的寄存器。
控制器200当确认信号R/Bn复原为“H”电平(就绪状态)时，对NAND型闪存100发送页面读出命令(页面读取指令、地址ADD)(步骤S7)。
序列发生器15根据页面读出命令，将信号R/Bn设为“L”电平(忙碌状态)(步骤S9)，执行暂停读取(步骤S10)。
序列发生器15在暂停读取结束时，将信号R/Bn设为“H”电平(就绪状态)(步骤S11)。
控制器200当确认信号R/Bn复原为“H”电平(就绪状态)时，对NAND型闪存100发送高速缓存读出命令(高速缓存读取指令、地址ADD)(步骤S13)。
序列发生器15根据高速缓存读出命令，将数据寄存器21所保存的读出数据RD发送到控制器200(步骤S14)。
控制器200在执行读出数据RD的ECC处理后，对主机设备2发送ECC订正处理后的读出数据RD(步骤S15)。主机设备2从控制器200接收ECC订正处理后的读出数据RD(步骤S16)。
另外，控制器200当从NAND型闪存100接收到读出数据RD时，对NAND型闪存100发送恢复指令(步骤S23)。
序列发生器15根据恢复指令，确认暂停信息并重启写入动作(步骤S12)。
2.1.2关于NAND型闪存中的写入动作的整体流程
接下来，使用图23及图24对NAND型闪存100中的写入动作的整体流程进行说明。在图23及图24的例子中，与图10及图11同样，针对验证后中断写入动作且从编程开始重启写入动作的情况进行说明。此外，与第1实施方式同样，即便在验证后中断写入动作的情况下，仍可从验证开始重启写入动作。进而，也可在编程后中断写入动作，该情况下，也可从验证开始重启写入动作。以下，仅针对与第1实施方式的图10及图11不同的方面进行说明。
如图23所示，NAND型闪存100从控制器200接收写入命令(写指令、地址ADD及写入数据WD)(步骤S130)。
序列发生器15根据写入命令，将信号R/Bn设为“L”电平(忙碌状态)(步骤S102)，开始写入动作(步骤S103)。
从数据寄存器21向感测放大器20发送写入数据WD结束时，序列发生器15执行编程(步骤105)。
接着，序列发生器15执行验证(步骤S106)。
在从控制器200接收到暂停指令(步骤S131_是)的情况下，序列发生器15中断写入动作(步骤S108)。
另一方面，在未从控制器200接收到暂停指令(步骤S131_否)的情况下，序列发生器15继续写入动作。
序列发生器15在中断写入动作后(步骤S108)，将信号R/Bn设为“H”电平(步骤132)。
然后，当从控制器200接收到页面读出命令(页面读取指令及地址ADD)(步骤133)时，序列发生器15将信号R/Bn设为“L”电平(步骤109)。然后，如图24所示，在写入命令的地址ADD与页面读出命令的地址ADD为相同页面(步骤S110_是)的情况下，序列发生器15执行同一页面暂停读取(步骤S134)。具体动作与第1实施方式的图11中的步骤S110及S111相同。
另外，在写入命令的地址ADD与页面读出命令的地址ADD并非相同页面(步骤S110_否)的情况下，序列发生器15执行正常暂停读取，也就是通常的页面读出(步骤S135)。
序列发生器15在暂停读取结束时，将信号R/Bn设为“H”电平(就绪状态)(步骤S114)。
接着，当从控制器200接收到高速缓存读出命令(高速缓存读取指令及地址ADD)(步骤S116)时，序列发生器15将数据寄存器21(锁存电路XDL)的读出数据RD发送给控制器200(步骤S117)。
当从控制器200接收到恢复指令(步骤S136)时，序列发生器15将信号R/Bn设为“L”电平(步骤S137)，并基于暂停信息重启写入动作(步骤S115)。
重启写入动作后的动作与第1实施方式的图10及图11相同。
当验证通过(步骤S118_是)或编程循环达到规定次数(步骤S119_是)时，序列发生器15将信号R/Bn设为“H”电平，结束写入动作。
2.1.3关于写入动作中的控制器动作
接下来，使用图25对写入动作中的控制器200的动作进行说明。图25的例子示出了控制器200发送通常的写指令时的写入动作。以下，仅针对与第1实施方式的图12不同的方面进行说明。
如图24所示，与第1实施方式的图12不同的方面在于：控制器200发送写入数据“WD”后发送写指令“10h”、及对存储单元晶体管MT写入的动作结束后，将信号R/Bn设为“H”电平。
2.2关于写入动作的整体流程的具体例
接下来，使用图26对写入动作的整体流程进行说明。图26的例子示出了第1次编程循环中，结束验证后中断写入动作，执行同一页面暂停读取及高速缓存读出后，重启写入动作的情况。另外，图26的例子与第1实施方式的图15同样，示出了选择串组件SU0的字线WL0，执行全序列写入及下阶页面读出动作的情况。以下，仅针对与第1实施方式的图15不同的方面进行说明。
如图26所示，在时刻t0～t1期间，控制器200将第1指令集、第2指令集及第3指令集作为全序列写入的指令序列发送给NAND型闪存100。
在时刻t1，序列发生器15根据写指令“15h”，将信号R/Bn设为“L”电平，开始写入动作。在时刻t1～t2期间，写入动作的状态被设为准备状态(参考符号“SETUP”)，数据寄存器21对感测放大器20发送写入数据WD。
在时刻t2，当写入数据WD从数据寄存器21向感测放大器20发送结束时，在时刻t2～t3期间，写入动作的状态被设为编程状态(参考符号“PROG”)，序列发生器15执行第1次编程。
在时刻t3～t4期间，写入动作的状态被设为验证状态(参考符号“PVFY”)，序列发生器15执行第1次验证。另外，在该期间，序列发生器15接收到暂停指令“A7h”时，结束验证后中断写入动作，并将信号R/Bn设为“H”电平。
在时刻t4～t5期间，写入动作的状态被设为暂停状态(参考符号“SUSPEND”)，序列发生器15从控制器200接收相同存储单元组MCG的下阶页面的页面读出命令(指令“01h”、“00h”、5个周期的地址数据“ADD”及页面读取指令“30h”)。
在时刻t5，序列发生器15将信号R/Bn设为“L”电平。且，在时刻t5～t6期间，写入动作的状态被设为暂停读状态，序列发生器15执行同一页面暂停读取。
在时刻t6，同一页面暂停读取结束时，序列发生器15将信号R/Bn设为“H”电平。控制器200当确认信号R/Bn复原为“H”电平时，发送高速缓存读出命令(指令“05h”、5个周期的地址数据“ADD”及高速缓存读取指令“E0h”)。
在时刻t6～t7期间，写入动作的状态被设为数据输出状态(参考符号“OUTPT”)，序列发生器15基于高速缓存读出命令将读出数据RD发送给控制器200。
在时刻t7～t8期间，写入动作的状态被设为复原状态(参考符号“RCV”)，序列发生器15从控制器200接收恢复指令“48h”后，开始写入动作。
在时刻t8～t9期间，写入动作的状态被设为编程状态，序列发生器15执行第2次编程。
在时刻t9～t10期间，写入动作的状态被设为验证状态，序列发生器15执行第2次验证。
序列发生器15重复编程循环，在时刻t11～t12期间，写入动作的状态被设为编程状态，序列发生器15执行第m次编程。
在时刻t12～t13期间，写入动作的状态被设为验证状态，序列发生器15执行第m次验证。而且，序列发生器15在第m次验证中通过验证时，在时刻t13～t14期间，执行复原处理，结束写入动作。
2.3关于本实施方式的效果
如果为本实施方式的构成，可获得与第1实施方式相同的效果。
3.第3实施方式
接下来，针对第4实施方式进行说明。在第3实施方式中，示出了全序列写入中，以2个阶段写入数据的情况。以下，仅针对与第1到第3实施方式不同的方面进行说明。
3.1关于写入动作
首先，使用图27对本实施方式的写入动作进行说明。在本实施方式中，NAND型闪存100在对存储单元晶体管MT写入3比特数据时，执行2个阶段的写入动作。以下说明中，将2个阶段的写入动作中的第1阶段的写入动作称为“第1写入动作”，将第2阶段的写入动作称为“第2写入动作”。
如图27所示，第1写入动作是例如使与阈值电压的变动量相对较大的“D”～“G”电平的写入对应的存储单元晶体管MT的阈值电压预先上升到“LM”电平的动作。“LM”电平所含的阈值电压为电压LMV以上，且小于电压EV。例如，在第1写入动作中，为了减少编程循环的次数，应用如1次编程中的阈值电压的变动量相对较大的编程条件。因此，“LM”电平的阈值分布有比“A”～“G”电平的阈值分布更广的倾向。因此，例如，电压LMV设定为电压CV以上且小于电压DV。
第2写入动作是对“Er”电平的存储单元晶体管MT写入“A”～“C”电平，对“LM”电平的存储单元晶体管MT写入“D”～“G”电平的动作。例如，在第2写入动作中，为使各电平的阈值分布比“LM”电平的阈值分布更窄，应用1次编程中的阈值电压的变动量小于第1写入动作的编程条件。更具体来说，例如设定低于第1写入动作的编程电压VPGM。
另外，在第1写入动作中，进行“LM”电平写入的存储单元晶体管MT及电压LMV可任意设定。例如也可将进行“E”～“G”电平写入的存储单元晶体管MT作为写入对象。该情况下，电压LMV例如也可设定为电压DV以上且小于电压EV。
3.1.1关于写入动作中的控制器动作
接下来，使用图28对写入动作中的控制器200的动作进行说明。图28的例子示出了依次发送下阶页面的数据作为第1写入动作的写入命令(以下称为“第1写入命令”)，发送中阶页面的数据及上阶页面的数据作为第2写入动作的写入命令(以下称为“第2写入命令”)的情况。另外，图28的例子示出了数据DQ[7：0]及信号R/Bn，且省略了信号CEn、CLE、ALE、WEn、REn。此外，各页面的数据的发送顺序可任意设定。
如图28所示，控制器200执行发送与“LM”电平写入对应的下阶页面的写入数据WD作为第1写入命令的指令序列。更具体来说，控制器200依次发送指定下阶页面的指令“01h”、通知执行写入动作的指令“80h”、列地址CA、行地址RA、下阶页面的写入数据WD及写指令“10h”。响应写指令“10h”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。当第1写入动作结束时，NAND型闪存100为就绪状态，信号R/Bn被设为“H”电平。
接着，控制器200当确认信号R/Bn复原为“H”电平时，将第2写入命令发送到NAND型闪存100。更具体来说，控制器200首先发送指定中阶页面的指令“02h”、指令“80h”、列地址CA、行地址RA、中阶页面的写入数据WD及指令“1Ah”，作为发送中阶页面的写入数据的指令序列。响应指令“1Ah”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。当中阶页面的写入数据WD从数据寄存器21向感测放大器20(锁存电路BDL)发送结束，且数据寄存器21变为能够使用的状态时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
接着，控制器200当确认信号R/Bn复原为“H”电平时，发送指定上阶页面的指令“03h”、指令“80h”、列地址CA、行地址RA、上阶页面的写入数据WD及写指令“10h”，作为发送上阶页面的写入数据的指令序列。响应写指令“10h”，NAND型闪存100成为忙碌状态(R/Bn＝“L”)。向存储单元晶体管MT的第2写入动作结束时，NAND型闪存100成为就绪状态，信号R/Bn被设为“H”电平。
此外，控制器200也可分别发布指示第1写入动作及第2写入动作的指令。
3.1.2关于NAND型闪存中的写入动作的整体流程
接下来，使用图29及图30对NAND型闪存100中的写入动作的整体流程进行说明。此外，在图29及图30的例子中，省略写入动作中的编程及验证，且对于中断写入动作的时序并未特别限定。写入动作可在编程后中断，也可在验证后中断。
如图29所示，NAND型闪存100从控制器200接收第1写入命令(写指令、地址ADD及下阶页面的写入数据WD)(步骤S201)。
序列发生器15根据第1写入命令，将信号R/Bn设为“L”电平，开始第1写入动作(步骤S202)。
序列发生器15在第1写入动作中，如果从控制器200接收到暂停指令(步骤S203_是)，那么中断写入动作(步骤S204)，且将信号R/Bn设为“H”电平。
另一方面，如果未从控制器200接收到暂停指令(步骤S203_否)，那么序列发生器15继续第1写入动作。
序列发生器15在中断写入动作(步骤S204)后，从控制器200接收页面读出命令(页面读取指令及地址ADD)(步骤S205)。序列发生器15根据页面读出命令，将信号R/Bn设为“L”电平。
在第1写入命令的地址ADD与页面读出命令的地址ADD为相同页面(步骤S206_是)的情况下，序列发生器15执行同一页面暂停读取(步骤S207)。
另一方面，在第1写入命令的地址ADD与页面读出命令的地址ADD为不同页面(步骤S206_否)的情况下，序列发生器15执行正常暂停读取(步骤S208)。
序列发生器15在暂停读结束后，将信号R/Bn设为“H”电平。而且，序列发生器15在接收到高速缓存读出命令时，对控制器200发送读出数据RD(步骤S209)。
序列发生器15当从控制器200接收到恢复指令(步骤S210)时，将信号R/Bn设为“L”电平，且重启第1写入动作(步骤S211)。
序列发生器15在第1写入结束(步骤S212)后，将信号R/Bn设为“H”电平。
如图30所示，NAND型闪存100从控制器200接收第2写入命令(写指令、地址ADD、以及中阶页面及上阶页面的写入数据WD)(步骤S213)。
序列发生器15根据第2写入命令，将信号R/Bn设为“L”电平，开始第2写入动作(步骤S214)。
序列发生器15在第2写入动作中，如果从控制器200接收到暂停指令(步骤S215_是)，那么中断写入动作(步骤S216)，且将信号R/Bn设为“H”电平。
另一方面，如果未从控制器200接收到暂停指令(步骤S215_否)，那么序列发生器15继续第2写入动作。
序列发生器15在中断写入动作(步骤S216)后，从控制器200接收页面读出命令(页面读取指令及地址ADD)(步骤S217)。序列发生器15根据页面读出命令，将信号R/Bn设为“L”电平。
在第2写入命令的地址ADD与页面读出命令的地址ADD为相同页面(步骤S218_是)的情况下，序列发生器15执行同一页面暂停读取(步骤S219)。
另一方面，在第1写入命令的地址ADD与页面读出命令的地址ADD为不同页面(步骤S218_否)的情况下，序列发生器15执行正常暂停读取(步骤S220)。
序列发生器15在暂停读结束后，将信号R/Bn设为“H”电平。而且，序列发生器15接收到高速缓存读出命令时，对控制器200发送读出数据RD(步骤S221)。
序列发生器15当从控制器200接收到恢复指令(步骤S222)时，将信号R/Bn设为“L”电平，重启第2写入动作(步骤S223)。
3.1.3关于第1及第2写入动作中锁存电路所保存的数据的具体例
接下来，使用图31及图32对第1及第2写入动作中，锁存电路ADL、BDL及CDL所保存的数据的具体例进行说明。在图31及图32的例子中，针对应用以下所示的133码的数据分配情况进行说明。
“Er”电平：“111”(“上阶比特/中阶比特/下阶比特”)数据
“A”电平：“101”数据
“B”电平：“011”数据
“C”电平：“001”数据
“D”电平：“110”数据
“E”电平：“100”数据
“F”电平：“010”数据
“G”电平：“000”数据
首先，如图31所示，感测放大器20根据第1写入命令(写指令、地址ADD及下阶页面的写入数据WD)，将下阶页面的数据存储在锁存电路ADL。更具体来说，在与“Er”～“C”电平对应的锁存电路ADL中存储“1”数据，在与“D”～“G”电平对应的锁存电路ADL中存储“0”数据。而且，将锁存电路ADL的数据传送到锁存电路SDL，执行第1写入动作。在第1写入动作中，对被分配“0”数据的“D”～“G”电平所对应的存储单元晶体管MT进行“LM”电平写入。而且，当第1写入动作结束时，在与验证通过的“D”～“G”电平对应的锁存电路ADL中存储“1”数据。也就是说，第1写入动作结束时，在与“Er”～“G”电平对应的锁存电路ADL中存储“1”数据。
如图32所示，接着，感测放大器20根据第2写入命令(写指令、地址ADD以及中阶页面及上阶页面的写入数据WD)，将中阶页面及上阶页面数据存储在锁存电路BDL及CDL中。而且，感测放大器20执行内部数据加载(IDL，internal data load)，将读出存储单元晶体管MT的数据的结果存储在锁存电路ADL。由此，在锁存电路ADL、BDL及CDL中，存储与133码对应的数据。序列发生器15基于存储在锁存电路ADL、BDL及CDL的数据执行第2写入动作。
3.2关于本实施方式的效果
如果为本实施方式的构成，那么可获得与第1实施方式相同的效果。
4.变化例等
所述实施方式的半导体存储装置包含：第1存储器串(SR)，包含第1存储单元(MT0)及连接于第1存储单元的第1选择晶体管(ST1)；第2存储器串(SR)，包含第2存储单元(MT0)及连接于第2存储单元的第2选择晶体管(ST1)；字线(WL0)，连接于第1及第2存储单元的栅极；第1选择栅极线(SGD0)，连接于第1选择晶体管的栅极；第2选择栅极线(SGD1)，连接于第2选择晶体管的栅极；位线(BL0)，连接于第1及第2选择晶体管；行解码器(19)，连接于字线、第1选择栅极线及第2选择栅极线；感测放大器(20)，连接于位线，包含可保存写入数据的锁存电路(ADL)；数据寄存器，连接于感测放大器，与感测放大器进行数据收发；及控制电路(15)，在第1存储单元的写入动作中接收到第1存储单元的读出命令的情况下，可中断写入动作而执行第1存储单元的读出动作。中断第1存储单元的写入动作而执行的第1存储单元的读出动作中，感测放大器在向第1存储单元写入写入数据结束的情况下，将从第1存储单元读出的数据作为读出数据发送到数据寄存器，在向第1存储单元写入写入数据未结束的情况下，将锁存电路所保存的写入数据作为读出数据发送到数据寄存器。
通过应用所述实施方式，可提供一种能提高可靠性的半导体存储装置。
此外，实施方式并非限定于以上说明的形态，而可进行各种变化。
例如，所述实施方式中，感测放大器20也可还包含锁存电路TDL，且在同一页面暂停读取中，使用锁存电路ADL、BDL、CDL及TDL进行使用锁存电路ADL、BDL、CDL及XDL进行的各种运算，且将锁存电路TDL所保存的读出数据RD(从存储单元晶体管MT读出的数据、或者锁存电路ADL、BDL或CDL所保存的写入数据WD)传送到锁存电路XDL。
进而，所述实施方式并不限定于全序列写入。例如，也可应用于下阶页面、中阶页面或上阶页面的写入及读出动作。
进而，所述实施方式并不限定于三维堆叠型NADN型闪存，也可应用于在半导体衬底上配置着存储单元的平面型NAND型闪存。进而，并不限定于NAND型闪存，也可应用于可在包含编程与验证的写入动作中执行暂停与恢复的使用其它存储器的半导体存储装置。
进而，所述实施方式中的“连接”也包含例如在中间介置着晶体管或电阻等其它构件而间接连接的状态。
此外，在本发明的各实施方式中，也可如下所述。例如存储单元晶体管MT可保存2比特(4值)数据，且将保存4值中的任一值时的阈值电平由低到高设为Er电平(删除电平)、A电平、B电平及C电平时，
(1)在读出动作中，
施加到A电平的读出动作所选择的字线的电压例如为0V～0.55V间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V及0.5V～0.55V中的任一电压间。
施加到B电平的读出动作所选择的字线的电压例如为1.5V～2.3V间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中的任一电压间。
施加到C电平的读出动作所选择的字线的电压例如为3.0V～4.0V间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V及3.6V～4.0V中的任一电压间。
作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs或70μs～80μs间。
(2)写入动作包含如上所述的编程动作与验证动作。在写入动作中，
最初施加到编程动作时所选择的字线的电压例如为13.7V～14.3V间。并不限定于此，例如也可设为13.7V～14.0V及14.0V～14.6V中的任一电压间。
也可改变写入奇数序号的字线时最初施加到所选择的字线的电压、与写入偶数序号的字线时最初施加到所选择的字线的电压。
将编程动作设为ISPP方式(Incremental Step Pulse Program，递增阶跃脉冲编程)时，作为阶跃电压，列举例如0.5V左右。
作为施加到非选择字线的电压，可设为例如6.0V～7.3V间。并未限定于所述情况，也可设为例如7.3V～8.4V间，还可设为6.0V以下。
也可根据非选择字线为奇数序号的字线还是偶数序号的字线，而改变施加的通过电压。
作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、或1900μss～2000μs间。
(3)在删除动作中，
最初施加到形成在半导体衬底上部且将所述存储单元配置在上方的井的电压例如为12V～13.6V间。并不限定于该情况，例如也可为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V或19.8V～21V间。
作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs或4000μs～9000μs间。
(4)平面型NAND型闪存中的存储单元的构造，
具有介隔膜厚为4～10nm的穿隧绝缘膜配置在半导体衬底(硅衬底)上的电荷蓄积层。所述电荷蓄积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的堆叠构造。另外，也可对多晶硅添加Ru等金属。在电荷蓄积层上具有绝缘膜。所述绝缘膜具有例如被夹在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜间的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可比High-k膜的膜厚更厚。在绝缘膜上介隔膜厚为3～10nm的功函数调整用材料形成着膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。可对控制电极使用W等。
另外，可在存储单元间形成气隙。
虽已说明本发明的若干实施方式，但所述实施方式是作为例子而提出的，并非意在限定发明的范围。所述新颖的实施方式可以其它各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，并且包含在权利要求范围所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
第1存储器串，包含第1存储单元及连接于所述第1存储单元的第1选择晶体管；
第2存储器串，包含第2存储单元及连接于所述第2存储单元的第2选择晶体管；
字线，连接于所述第1及第2存储单元的栅极；
第1选择栅极线，连接于所述第1选择晶体管的栅极；
第2选择栅极线，连接于所述第2选择晶体管的栅极；
位线，连接于所述第1及第2选择晶体管；
行解码器，连接于所述字线、所述第1选择栅极线及所述第2选择栅极线；
感测放大器，连接于所述位线，包含能够保存写入数据的锁存电路；
数据寄存器，连接于所述感测放大器，与所述感测放大器进行数据收发；以及
控制电路，在所述第1存储单元的写入动作中接收到所述第1存储单元的读出命令的情况下，能够中断所述写入动作而执行所述第1存储单元的读出动作；且
在中断所述第1存储单元的所述写入动作而执行的所述第1存储单元的所述读出动作中，所述感测放大器在所述写入数据向所述第1存储单元的写入已结束的情况下，将从所述第1存储单元读出的数据作为读出数据发送到所述数据寄存器，在所述写入资料向所述第1存储单元的所述写入未结束的情况下，将所述锁存电路所保存的所述写入数据作为所述读出数据发送到所述数据寄存器。
2.根据权利要求1所述的半导体存储装置，其中
所述写入数据与所述读出数据相同。
3.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述编程动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述验证动作开始重启所述写入动作。
4.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述验证动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述验证动作开始重启所述写入动作。
5.根据权利要求1所述的半导体存储装置，其特征在于，所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环，要中断所述写入动作的情况下，在所述验证动作结束后中断所述写入动作，要重启所述写入动作的情况下，从所述编程动作开始重启所述写入动作。
6.根据权利要求1所述的半导体存储装置，其中所述控制电路在所述写入动作中接收到暂停指令的情况下，中断所述写入动作，在中断所述写入动作期间接收到恢复指令的情况下，重启所述写入动作。
7.根据权利要求1所述的半导体存储装置，其中所述感测放大器在中断所述第1存储单元的所述写入动作而进行所述第2存储单元的读出动作的情况下，将从所述第2存储单元读出的数据作为所述读出数据发送到所述数据寄存器。
8.根据权利要求1所述的半导体存储装置，其中所述行解码器在对所述第1存储单元进行的所述写入动作中，对所述字线施加写入电压，对所述第1选择栅极线施加低于所述写入电压的第1电压，对所述第2选择栅极线施加低于所述第1电压的第2电压，在从所述第1存储单元进行的所述读出动作中，对所述字线施加读出电压，对所述第1选择栅极线施加高于所述读出电压的第3电压，对所述第2选择栅极线施加低于所述读出电压的第4电压。
9.根据权利要求8所述的半导体存储装置，其中所述控制电路在所述写入动作中，重复执行包含编程动作与验证动作的编程循环；且
每当重复所述编程动作时，所述行解码器使所述写入电压阶跃。
10.根据权利要求1所述的半导体存储装置，其中所述读出动作包含将所述读出数据储存到所述数据寄存器的第1读出动作、及从所述数据寄存器向外部设备输出所述读出数据的第2读出动作；且
所述读出命令包含与所述第1读出动作对应的第1读出命令及与所述第2读出动作对应的第2读出命令。
11.根据权利要求10所述的半导体存储装置，其中所述控制电路在所述第1读出动作期间，输出表示忙碌状态的就绪/忙碌信号，在所述第2读出动作期间，输出表示就绪状态的所述就绪/忙碌信号。
12.根据权利要求10所述的半导体存储装置，其中所述控制电路在接收到第1写入命令的情况下，在从开始所述写入动作到从所述数据寄存器向所述感测放大器传送所述写入数据结束为止的期间，输出表示忙碌状态的就绪/忙碌信号，在接收到第2写入命令的情况下，在从开始所述写入动作到所述写入动作结束为止的期间，输出表示所述忙碌状态的所述就绪/忙碌信号。
13.根据权利要求12所述的半导体存储装置，其中所述控制电路在基于所述第1写入命令执行所述写入动作的情况下，当接收到所述第1读出命令时，中断所述写入动作而执行所述第1读出动作，且在所述第1读出动作结束后重启所述写入动作。
14.根据权利要求13所述的半导体存储装置，其中当在重启所述写入动作后接收到所述第2读出命令时，所述控制电路能够并列执行重启后的所述写入动作与所述第2读出动作。
15.根据权利要求12所述的半导体存储装置，其中所述控制电路在基于所述第2写入命令执行所述写入动作的情况下，当接收到暂停指令时，中断所述写入动作而发送表示就绪状态的所述就绪/忙碌信号，当中断所述写入动作后接收到所述第1读出命令时，执行所述第1读出动作，当所述第1读出动作结束后接收到所述第2读出命令时，执行所述第2读出动作，当所述第2读出动作结束后接收到恢复指令时，重启所述写入动作。
16.根据权利要求1所述的半导体存储装置，其中在中断所述第1存储单元的所述写入动作而执行的所述第1存储单元的所述读出动作中，所述感测放大器将从所述第1存储单元读出的所述数据发送到所述数据寄存器后，参照所述锁存电路，且在所述写入资料向所述第1存储单元的所述写入未结束的情况下，将储存在所述锁存电路的所述写入数据发送到所述数据寄存器。
17.一种半导体存储装置，具备：
存储单元；
位线，连接于所述存储单元；
感测放大器，连接于所述位线，且包含能够保存写入数据的锁存电路；以及
控制电路，在所述存储单元的写入动作中接收到所述存储单元的读出命令的情况下，能够中断所述写入动作而执行所述存储单元的读出动作。
18.根据权利要求17所述的半导体存储装置，其中对所述存储单元的写入数据与所述读出动作中的读出数据相同。
19.根据权利要求17所述的半导体存储装置，其中所述存储单元的写入命令包含第1地址数据；
所述存储单元的所述读出命令包含第2地址数据；且
所述第1地址数据与所述第2地址数据相同。
20.根据权利要求17所述的半导体存储装置，其中在中断所述存储单元的所述写入动作而执行的所述存储单元的所述读出动作中，对所述存储单元的写入已结束的情况下，输出所述存储单元所保存的数据，对所述存储单元的所述写入未结束的情况下，输出所述锁存电路所保存的数据。
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