JP2021174566A

JP2021174566A - 半導体記憶装置

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Publication number: JP2021174566A
Application number: JP2020078348A
Authority: JP
Inventors: 佳和原田; Yoshikazu Harada
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-04-27
Filing date: 2020-04-27
Publication date: 2021-11-01
Also published as: US20210334044A1; US20230019345A1; US11487476B2

Abstract

【課題】サスペンドリード動作に係るコマンドセットを受け付け可能となるまでの時間が短縮された半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリセルアレイ１１と、第１コマンドセットＣＳＮＷを受け取り、前記第１コマンドセットの受け取りに応じて書込み動作または消去動作に係るコマンドセットを拒絶する間に読出し動作に係る第２コマンドセットＣＳＲを受け取り、前記第２コマンドセットに応じて前記メモリセルアレイに対する読出し動作ＲＯを実行する、ように構成される制御回路とを含む。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１９−０５３７９５号公報

サスペンドリード動作に係るコマンドセットを受け付け可能となるまでの時間が短縮された半導体記憶装置を提供する。

実施形態の半導体記憶装置は、メモリセルアレイと、第１コマンドセットを受け取り、前記第１コマンドセットの受け取りに応じて書込み動作または消去動作に係るコマンドセットを拒絶する間に読出し動作に係る第２コマンドセットを受け取り、前記第２コマンドセットに応じて前記メモリセルアレイに対する読出し動作を実行する、ように構成される制御回路とを含む。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す図。第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。第１実施形態に係る半導体記憶装置により使用される、ステータス情報の定義の一例を示す図。第１実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、リードレディ情報の更新の様子と、を示すタイミングチャートの一例を示す図。第１実施形態の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、を示すタイミングチャートの一例を示す図。第１実施形態の第１変形例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、リードレディ情報の更新の様子と、を示すタイミングチャートの一例を示す図。第１実施形態の第１変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、を示すタイミングチャートの一例を示す図。第１実施形態の第２変形例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、リードレディ情報の更新の様子と、を示すタイミングチャートの一例を示す図。第１実施形態の第２変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、を示すタイミングチャートの一例を示す図。第２実施形態に係る半導体記憶装置の構成の一例を示すブロック図。第２実施形態に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第２実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号が転送される様子と、を示すタイミングチャートの一例を示す図。第２実施形態の比較例に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第２実施形態の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号が転送される様子と、を示すタイミングチャートの一例を示す図。第３実施形態に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第３実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号が転送される様子と、を示すタイミングチャートの一例を示す図。第４実施形態に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第４実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号と別のプレフィクスコマンドに係る信号とが転送される様子と、を示すタイミングチャートの一例を示す図。第２実施形態の変形例に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第２実施形態の変形例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号と別のプレフィクスコマンドに係る信号とが転送される様子と、を示すタイミングチャートの一例を示す図。第２実施形態の変形例の比較例に係る半導体記憶装置のコマンドレジスタの回路構成の一例を示す図。第２実施形態の変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号の時間変化と、或るプレフィクスコマンドに係る信号と別のプレフィクスコマンドに係る信号とが転送される様子と、を示すタイミングチャートの一例を示す図。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。

各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）またはＳＤ^ＴＭカード等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４からホストコマンドを受け取り、当該受け取ったホストコマンドに基づいて半導体記憶装置１を制御する。

メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、ＲＯＭ（Read Only Memory）２４、およびメモリインタフェース回路２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-Chip）として構成される。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。

ホストインタフェース回路２１は、ホストインタフェースを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からのホストコマンドを受け取る。メモリインタフェース回路２５は、メモリインタフェースを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。例えば、メモリインタフェース回路２５は、ホスト装置４からのホストコマンドに基づいて、コマンドおよびアドレス情報を含むコマンドセットを生成して半導体記憶装置１に送信する。メモリインタフェースは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、および信号ＤＱを伝送する。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、および電圧生成回路１９を含む。半導体記憶装置１は、書込みデータをメモリセルアレイ１１に記憶させる書込み動作、読出しデータをメモリセルアレイ１１から読み出す読出し動作等の、各種動作を実行する。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫ（ｎ−１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えばＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットデータが保持される。なお、３ビット以上のデータが各メモリセルに保持されるようにしてもよい。

入出力回路１４は、メモリコントローラ２との間での信号ＤＱの入出力を制御する。信号ＤＱは、例えば、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳを含む。コマンドＣＭＤは、例えば、ホスト装置４からのホストコマンドに応じた処理を半導体記憶装置１に実行させるためのコマンドを含む。データＤＡＴは、書込みデータまたは読出しデータを含む（以下、参照を容易にするため、書込みデータと読出しデータとのいずれにも参照符号ＤＡＴを用いて説明を行う。）。アドレス情報ＡＤＤは、例えば、カラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、半導体記憶装置１において実行される書込み動作および読出し動作の結果に関する情報を含む。

より具体的には、入出力回路１４は、入力回路および出力回路を含み、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書込みデータＤＡＴをセンスアンプモジュール１２に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１５に転送する。出力回路は、レジスタ１５からステータス情報ＳＴＳを受け取り、センスアンプモジュール１２から読出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読出しデータＤＡＴを、メモリコントローラ２に送信する。ここで、入出力回路１４とセンスアンプモジュール１２は、データバスを介して接続される。データバスは、例えば、信号ＤＱ０〜ＤＱ７にそれぞれ対応付けられる８本のデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されるものではなく、例えば１６本または３２本であってもよく、任意に設定可能である。

レジスタ１５は、ステータスレジスタ１５１、アドレスレジスタ１５２、およびコマンドレジスタ１５３を含む。

ステータスレジスタ１５１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１７の指示に基づいて入出力回路１４に転送する。

アドレスレジスタ１５２は、入出力回路１４から転送されるアドレス情報ＡＤＤを保持し、アドレス情報ＡＤＤをシーケンサ１７に転送する。また、アドレスレジスタ１５２は、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール１２に転送し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダモジュール１３に転送する。

コマンドレジスタ１５３は、入出力回路１４から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ１７に転送する。

ロジック制御回路１６は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路１６は、受信されるこれらの信号に基づいて、入出力回路１４およびシーケンサ１７を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力されている信号ＤＱによりコマンドＣＭＤが送られていることを入出力回路１４に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力されている信号ＤＱによりアドレス情報ＡＤＤが送られていることを入出力回路１４に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、入出力回路１４による信号ＤＱの入力および出力を可能にするために使用される信号である。ライトプロテクト信号ＷＰｎは、半導体記憶装置１におけるデータの書込みおよび消去を禁止するために使用される信号である。

シーケンサ１７は、コマンドＣＭＤおよびアドレス情報ＡＤＤを受け取り、当該受け取ったコマンドＣＭＤおよびアドレス情報ＡＤＤにしたがって半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダモジュール１３、および電圧生成回路１９等を制御して、書込み動作および読出し動作等の各種動作を実行する。

シーケンサ１７は、ステータス情報ＳＴＳを生成し、当該生成したステータス情報ＳＴＳをステータスレジスタ１５１に送信する。ステータス情報ＳＴＳは、リードレディ情報ＲＲを含む。リードレディ情報ＲＲは、半導体記憶装置１がリードレディ状態とリードビジー状態とのいずれにあるかを示す。リードレディ状態では、半導体記憶装置１は、読出し動作を半導体記憶装置１に実行させるためのコマンドを受け付ける。リードビジー状態では、半導体記憶装置１は当該コマンドを受け付けない。なお、半導体記憶装置１が当該コマンドを「受け付ける」とは、半導体記憶装置１が当該コマンドを受け取った後に当該コマンドに応じた読出し動作を実行することをいう。半導体記憶装置１が当該コマンドを「受け付けない」とは、半導体記憶装置１が当該コマンドを受け取ったとしても当該コマンドに応じた読出し動作を実行しないことをいう。以下でも同様の意味で「受け付ける」という用語を用いる。また、以下では、「受け付けない」を「拒絶する」ともいう。シーケンサ１７は、或るコマンドに応じて、ステータス情報ＳＴＳの入出力回路１４への転送をステータスレジスタ１５１に指示する。

レディ／ビジー制御回路１８は、シーケンサ１７による制御にしたがってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がレディ状態とビジー状態とのいずれにあるかをメモリコントローラ２に通知するために使用される信号である。レディ状態では、半導体記憶装置１はメモリコントローラ２からのコマンドを受け付ける。ビジー状態では、半導体記憶装置１は、メモリコントローラ２からの、例えばメモリセルアレイ１１へのアクセスを伴う動作を半導体記憶装置１に実行させるためのコマンドを受け付けない。このような動作には、例えば、書込み動作、読出し動作、および消去動作が含まれる。ここで、読出し動作を半導体記憶装置１に実行させるためのコマンドを半導体記憶装置１が受け付けるか否かがレディ／ビジー信号Ｒ／Ｂｎではなくリードレディ情報ＲＲに依るものとするように、半導体記憶装置１は設定されている。

電圧生成回路１９は、シーケンサ１７による制御に基づいて各種電圧を生成し、当該生成した電圧を、メモリセルアレイ１１、センスアンプモジュール１２、およびロウデコーダモジュール１３等に供給する。

センスアンプモジュール１２は、アドレスレジスタ１５２からカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１２は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１２は、メモリセルアレイ１１内のメモリセルトランジスタの閾値電圧をセンスして読出しデータＤＡＴを生成し、生成した読出しデータＤＡＴを、入出力回路１４を介してメモリコントローラ２に出力する。また、センスアンプモジュール１２は、メモリコントローラ２から入出力回路１４を介して書込みデータＤＡＴを受け取り、受け取った書込みデータＤＡＴを、メモリセルアレイ１１に転送する。

ロウデコーダモジュール１３は、アドレスレジスタ１５２からロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１３は、当該デコードの結果に基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１３は、当該選択したブロックＢＬＫに、電圧生成回路１９から供給される電圧を転送可能である。

（３）メモリセルアレイ
図３は、第１実施形態に係る半導体記憶装置１のメモリセルアレイ１１の回路構成の一例を示す。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる或るブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイ１１に含まれる他のブロックＢＬＫの各々は、例えば、図３に示されるのと同様の回路構成を有する。

当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳは、ｍ本のビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは１以上の整数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、当該ＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。

次の説明は、図３の例では、ｊが０から３の整数の各々のケースについて、また、ｋが０から７の整数の各々のケースについて、当てはまる。同一のストリングユニットＳＵｊに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｊに共通して接続される。同一のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。同一のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのメモリセルトランジスタＭＴｋのゲートは、ワード線ＷＬｋに共通して接続される。

各ビット線ＢＬは、同一のブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＣＥＬＳＲＣは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴそれぞれに保持される同位の１ビットのデータの集合を、例えば「１ページデータ」と呼ぶ。１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。

以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（４）メモリセルトランジスタの閾値電圧分布
図４は、図３に示したメモリセルアレイ１１中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。

メモリセルトランジスタＭＴは、当該メモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲート・ソース間の最小の電位差（以下では、閾値電圧と称する。）に基づいて、上記２ビットデータを保持する。書込み動作では、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより当該メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作が行われる。

図４は、このような閾値電圧の制御の結果として形成される４つの閾値電圧分布を示している。図４に示される閾値電圧分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに例えば基準電圧が印加される場合に、当該メモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とする、当該メモリセルトランジスタＭＴのゲートに印加する最も低い電圧が示されている。

例えば、メモリセルトランジスタＭＴの閾値電圧がこの４つの閾値電圧分布のいずれに含まれるかに応じて、当該メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあるものとして区別される。メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートにある順に、当該メモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるメモリセルトランジスタＭＴに記憶されているデータである。

書込み動作では、メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作が行われる。ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“Ａ”ステートに対応してベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応してベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応してベリファイ電圧ＣＶが設定される。

例えば、ベリファイ電圧ＡＶが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートにあり、オフ状態であるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートにあることが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート以上の閾値電圧分布に含まれるようになったか否かを確認することが可能となる。その他のベリファイ電圧ＢＶおよびＣＶについても同様である。

読出し動作では、メモリセルトランジスタＭＴがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応して読出し電圧ＡＲが設定され、“Ｂ”ステートに対応して読出し電圧ＢＲが設定され、“Ｃ”ステートに対応して読出し電圧ＣＲが設定される。

例えば、読出し電圧ＡＲが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートにあり、オフ状態であるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートにあることが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートにあるのか“Ａ”ステート以上にあるのかを判定することが可能となる。その他の読出し電圧ＢＲおよびＣＲについても同様である。

なお、読出し動作を実行する際には、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該メモリセルトランジスタＭＴの閾値電圧が下がっていることがある。このような閾値電圧の低下に対処するため、各読出し電圧は、当該読出し電圧と同一のステートに対応して設定されたベリファイ電圧より低く設定される。すなわち、読出し電圧ＡＲはベリファイ電圧ＡＶよりも低く、読出し電圧ＢＲはベリファイ電圧ＢＶよりも低く、読出し電圧ＣＲはベリファイ電圧ＣＶよりも低い。

さらに、最も高い“Ｃ”ステートにあるメモリセルトランジスタＭＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに拘わらずオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

（５）センスアンプモジュール
図５は、第１実施形態に係る半導体記憶装置１のセンスアンプモジュール１２の構成の一例を示すブロック図である。なお、以下で詳細に説明するセンスアンプモジュール１２の構成は一例に過ぎず、センスアンプモジュール１２としては種々の構成が適用可能である。

センスアンプモジュール１２は、例えばｍ個のセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を含む。当該ｍ個のセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）は、例えば、ｍ本のビット線ＢＬ０〜ＢＬ（ｍ−１）に１対１に対応付けられている。

各センスアンプユニットＳＡＵは、例えば、センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬを含む。各センスアンプユニットＳＡＵに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタＭＴが保持するデータのビット数に基づく。

センスアンプ回路ＳＡは、当該センスアンプ回路ＳＡを含むセンスアンプユニットＳＡＵに対応付けられたビット線ＢＬに接続される。センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬは、互いにデータを送受信可能なようにバスＤＢＵＳを介して接続される。

センスアンプ回路ＳＡは、読出し動作において、当該対応付けられたビット線ＢＬに流れる電流または当該ビット線ＢＬの電位に基づいてメモリセルトランジスタＭＴの閾値電圧をセンスすることによりデータを読み出す。センスアンプ回路ＳＡは、書込み動作において、当該対応付けられたビット線ＢＬに電圧を印加する。読出し動作においては、センスアンプ回路ＳＡに、例えばシーケンサ１７により制御信号ＳＴＢが供給される。センスアンプ回路ＳＡは、制御信号ＳＴＢがアサートされるタイミングで読出しデータを確定させ、当該読出しデータを、例えばラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬのいずれかに転送する。

ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、読出しデータおよび書込みデータを一時的に保持する。

ラッチ回路ＸＤＬは、当該ラッチ回路ＸＤＬを含むセンスアンプユニットＳＡＵと入出力回路１４との間でのデータの送受信を可能にする。例えば、書込み動作において、メモリコントローラ２から受信したデータの各ビットは、先ずラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡに転送される。読出し動作において、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡ中のデータの各ビットは、先ずラッチ回路ＸＤＬに転送されて保持され、その後、入出力回路１４に転送された後に半導体記憶装置１の外部に出力される。

このように、ラッチ回路ＸＤＬは、入出力回路１４とセンスアンプ回路ＳＡとの間に直列に接続された、半導体記憶装置１のキャッシュメモリとして機能する。したがって、半導体記憶装置１は、ラッチ回路ＸＤＬが空いていれば（開放された状態であれば）、他のラッチ回路が使用中であったとしてもレディ状態になることが可能である。

（６）リードレディ情報
例えば、半導体記憶装置１は、読出し動作を半導体記憶装置１に実行させるためのコマンドセット（以下、読出し動作に係るコマンドセットとも称する。）を受け取ってから、当該読出し動作によりメモリセルアレイ１１から読み出されるデータの各ビットをラッチ回路ＸＤＬに転送するまではリードビジー状態となる。言い換えると、半導体記憶装置１は、読出し動作に係るコマンドセットの受け取りから、当該読出し動作によるメモリセルアレイ１１へのアクセスが完了するまで、リードビジー状態となる。例えば、これ以外の期間には、半導体記憶装置１はリードレディ状態となっている。

例えば、リードレディ状態とリードビジー状態との間で半導体記憶装置１が移行することに応じて、シーケンサ１７は、リードレディ情報を含むステータス情報ＳＴＳを生成し、当該生成したステータス情報ＳＴＳをステータスレジスタ１５１に送信する。

図６は、第１実施形態に係る半導体記憶装置１により使用される、ステータス情報ＳＴＳが信号ＤＱにより送られる際の定義の一例を示す。

半導体記憶装置１が直前に受け付けた、或る動作を半導体記憶装置１に実行させるためのコマンドに関して、メモリコントローラ２は、例えば、半導体記憶装置１が当該コマンドに基づくビジー状態にあるか否かを信号ＤＱ６によって通知される。例えば、半導体記憶装置１が当該ビジー状態にある場合は信号ＤＱ６はロー（Ｌ）レベル（図６では“０”として示している。）であり、半導体記憶装置１が当該ビジー状態ではないレディ状態にある場合は信号ＤＱ６はハイ（Ｈ）レベル（図６では“１”として示している。）である。例えば、信号ＤＱ６がＬレベルである間はレディ／ビジー信号Ｒ／ＢｎがＬレベルであり、信号ＤＱ６がＨレベルである間はレディ／ビジー信号Ｒ／ＢｎがＨレベルであり得る。例えば、半導体記憶装置１において、プレーン毎に当該プレーンに含まれるメモリセルアレイに対する書込み動作、読出し動作、および消去動作等が実行される場合については次のようになる。複数のプレーンでこのような動作が同時に実行される場合には、信号ＤＱ６がＨレベルでありレディ／ビジー信号Ｒ／ＢｎがＬレベルであることが有り得る。

例えば、信号ＤＱ６がＨレベルの場合は、メモリコントローラ２は、当該動作が成功したか否かを信号ＤＱ０によって通知されてもよい。例えば、当該動作が成功した場合は信号ＤＱ０はＬレベルであり、当該動作が失敗した場合は信号ＤＱ０はＨレベルである。

さらに、メモリコントローラ２は、リードレディ情報ＲＲを例えば信号ＤＱ３によって通知される。例えば、半導体記憶装置１がリードビジー状態にある場合は信号ＤＱ３はＬレベルであり、半導体記憶装置１がリードレディ状態にある場合は信号ＤＱ３はＨレベルである。なお、上述したように、プレーン毎に書込み動作、読出し動作、および消去動作等が実行される場合には、当該リードレディ情報ＲＲは、半導体記憶装置１が直前に受け付けたコマンドに応じた動作が実行されるプレーンについてのものであってもよい。また、図６に示される信号ＤＱ２およびＤＱ４のように使用されていない信号があってもよい。

［動作例］
以下では、第１実施形態に係る半導体記憶装置１において、実行中の書込み動作が中断されて読出し動作が開始され、当該読出し動作の完了後に、中断された書込み動作が再開される、或る動作例について詳細に説明する。以下、このように実行される読出し動作のことを、サスペンドリード動作とも称する。

以下では、中断される動作として書込み動作が実行される場合の例について説明するが、本実施形態はこれに限定されるものではない。例えば、中断される動作は消去動作であってもよい。

以下では、書込み動作がノーマルプログラム動作として実行される場合の例について説明する。ノーマルプログラム動作では、レディ／ビジー信号Ｒ／Ｂｎは、例えば、書込み動作が開始されてから完了するまでの間、Ｌレベル（ビジー状態）にされるが、当該書込み動作が完了後はＨレベル（レディ状態）にされる。

さらに、以下では、半導体記憶装置１がリードレディ状態となることが可能なように設計されていることをメモリコントローラ２が知らない場合の例について説明する。

図７は、第１実施形態に係る半導体記憶装置１において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、リードレディ情報ＲＲの更新の様子と、を示すタイミングチャートの一例を示す。以下では、参照を容易にするため、図２を参照して説明した書込みデータＤＡＴおよび読出しデータＤＡＴをそれぞれ、書込みデータＤｉｎおよび読出しデータＤｏｕｔと称する。また、以下では、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されているレベルに当該信号は維持されているものとする。他の図面についても同じである。

メモリコントローラ２がレディ／ビジー信号Ｒ／ＢｎをＨレベルで受信している間に、すなわち、半導体記憶装置１がレディ状態である間に、メモリコントローラ２は、書込み動作を半導体記憶装置１に実行させるためのコマンドセット（以下、書込み動作に係るコマンドセットとも称する。）ＣＳＮＷを生成して半導体記憶装置１に送信する。コマンドセットＣＳＮＷは、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１０ｈ”を含む。半導体記憶装置１はコマンドセットＣＳＮＷを受け取って書込み動作ＷＯを開始する。より具体的には次の通りである。

先ず、メモリコントローラ２は、コマンド“８０ｈ”を発行して半導体記憶装置１に送信する。コマンド“８０ｈ”は、書込み動作を半導体記憶装置１に実行させるために使用されるコマンドである。

続いて、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり発行して半導体記憶装置１に送信する。５サイクルにわたるアドレス情報ＡＤＤは、例えば、書込み対象のブロックＢＬＫ、および当該ブロックＢＬＫの或る領域を指定するものである。シーケンサ１７は、当該アドレス情報ＡＤＤに基づいて、メモリセルアレイ１１のうちのデータが書き込まれる領域を特定する。なお、アドレス情報ＡＤＤとしては、５サイクルにわたるものに限らず、任意のサイクル数にわたるものが適用可能である。

続いて、メモリコントローラ２は、データＤｉｎを半導体記憶装置１に送信する。シーケンサ１７は、当該データＤｉｎの各ビットを、メモリセルアレイ１１のうちのデータが書き込まれる領域に対応するラッチ回路ＸＤＬに入力する。

さらに、メモリコントローラ２は、コマンド“１０ｈ”を発行して半導体記憶装置１に送信する。コマンド“１０ｈ”は、半導体記憶装置１に、コマンド“８０ｈ”の受信以降に受け取ったアドレス情報ＡＤＤおよびデータＤｉｎに基づいて、書込み動作としてノーマルプログラム動作を実行させるために使用されるコマンドである。

シーケンサ１７は、コマンド“１０ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、コマンド“１０ｈ”を受け取ることに応じて、電圧生成回路１９、センスアンプモジュール１２、およびロウデコーダモジュール１３等を制御して、書込み動作ＷＯを開始する。

メモリコントローラ２がレディ／ビジー信号Ｒ／ＢｎをＬレベルで受信している間に、すなわち、半導体記憶装置１がビジー状態である間に、メモリコントローラ２は、ホスト装置４から、例えば優先度の高い読出し動作を半導体記憶装置１に実行させるためのホストコマンドを受け取る。メモリコントローラ２は、例えば、読出し動作に係るコマンドセットを、半導体記憶装置１がビジー状態であるに拘わらず受け付けるか否かを照会するため、コマンド“７０ｈ”を発行して半導体記憶装置１に送信し得る。半導体記憶装置１は当該コマンド“７０ｈ”を受け取る。コマンド“７０ｈ”は、半導体記憶装置１に、ステータスレジスタ１５１に保持されるステータス情報ＳＴＳをメモリコントローラ２へ出力させるために使用されるコマンドである。

シーケンサ１７は、コマンド“７０ｈ”を受け取ることに応じて、半導体記憶装置１に、ステータスレジスタ１５１に保持されるステータス情報ＳＴＳをメモリコントローラ２へ出力させる。当該ステータス情報ＳＴＳの出力では、リードレディ情報ＲＲとしてＨレベルの信号が出力される。当該Ｈレベルの信号は、半導体記憶装置１がリードレディ状態であることを示す。

メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、読出し動作に係るコマンドセットＣＳＲを生成して半導体記憶装置１に送信する。コマンドセットＣＳＲは、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む。半導体記憶装置１は、ビジー状態であるに拘わらずコマンドセットＣＳＲを受け付け、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。また、半導体記憶装置１は、コマンド“３０ｈ”に応じてリードビジー状態になる。より具体的には次の通りである。

先ず、メモリコントローラ２は、コマンド“００ｈ”を発行して半導体記憶装置１に送信する。コマンド“００ｈ”は、読出し動作を半導体記憶装置１に実行させるために使用されるコマンドである。続いて、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり発行して半導体記憶装置１に送信する。５サイクルにわたるアドレス情報ＡＤＤは、例えば、読出し対象のブロックＢＬＫ、および当該ブロックＢＬＫの或る領域を指定するものである。さらに、メモリコントローラ２は、コマンド“３０ｈ”を発行して半導体記憶装置１に送信する。コマンド“３０ｈ”は、半導体記憶装置１に、コマンド“００ｈ”の受信以降に受け取ったアドレス情報ＡＤＤに基づいて読出し動作を実行させるために使用されるコマンドである。シーケンサ１７は、コマンド“３０ｈ”を受け取ることに応じて、ステータス情報ＳＴＳを生成する。当該生成されるステータス情報ＳＴＳは、半導体記憶装置１がリードビジー状態であることを示すリードレディ情報ＲＲを含む。シーケンサ１７は、当該生成したステータス情報ＳＴＳをステータスレジスタ１５１に送信する。

シーケンサ１７は、実行中の書込み動作ＷＯを或るタイミングで中断し、各センスアンプユニットＳＡＵの少なくとも１つのラッチ回路（例えば、ラッチ回路ＡＤＬ等）が開放されているようにする。続いて、シーケンサ１７は、読出し動作ＲＯを開始する。なお、以降の説明における読出し動作ＲＯは、メモリセルアレイ１１から読み出されたデータの各ビットを、開放されているラッチ回路を介してラッチ回路ＸＤＬに転送する動作を含むが、当該データのビットをラッチ回路ＸＤＬからメモリコントローラ２に出力する動作を含まないものとする。他の図面の同様の記載についても同じである。

読出し動作ＲＯが完了した後、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。また、読出し動作ＲＯが完了した後、シーケンサ１７は、ステータス情報ＳＴＳを生成する。当該生成されるステータス情報ＳＴＳは、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを含む。シーケンサ１７は、当該生成したステータス情報ＳＴＳをステータスレジスタ１５１に送信する。

メモリコントローラ２は、半導体記憶装置１がレディ状態であることを示すレディ／ビジー信号Ｒ／Ｂｎを受け取ることに応じて、コマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”を含むコマンドセットを生成して半導体記憶装置１に送信する。半導体記憶装置１は当該コマンドセットを受け取る。コマンド“０５ｈ”およびコマンド“Ｅ０ｈ”は、半導体記憶装置１に、読出し動作によりラッチ回路ＸＤＬに転送された読出しデータをメモリコントローラ２へ出力させるために使用されるコマンドである。シーケンサ１７は、コマンド“Ｅ０ｈ”を受け取ることに応じて、半導体記憶装置１に、読出し動作ＲＯによりラッチ回路ＸＤＬに転送されたデータＤｏｕｔをメモリコントローラ２へ出力させる。なお、上述したコマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”は、必ずしも発行されなくてもよい。この場合、半導体記憶装置１は、例えばリードイネーブル信号ＲＥｎのトグルをトリガとしてデータＤｏｕｔをメモリコントローラ２へ出力してもよい。他の図面についても同じである。

その後、メモリコントローラ２は、コマンド“４８ｈ”を発行して半導体記憶装置１に送信する。半導体記憶装置１は当該コマンド“４８ｈ”を受け取る。コマンド“４８ｈ”は、中断された書込み動作を再開するように半導体記憶装置１に命令するために使用されるコマンドである。

シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、中断された書込み動作ＷＯを再開する。書込み動作ＷＯが中断された際の中断情報は、例えばシーケンサ１７内のレジスタに保持され、シーケンサ１７は、当該レジスタに保持される中断情報に基づいて、書込み動作ＷＯを再開する。

書込み動作ＷＯが完了した後、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

上記では、半導体記憶装置１がリードレディ状態となることが可能なように設計されていることをメモリコントローラ２が知らない場合の例について説明した。しかしながら、本実施形態はこれに限定されない。例えば、半導体記憶装置１がこのように設計されていることをメモリコントローラ２が知っている場合、メモリコントローラ２が、上述したようにコマンド“７０ｈ”を用いてリードレディ情報ＲＲを照会することは、必ずしも必要ではない。

上記では、半導体記憶装置１が、コマンドセットＣＳＮＷに続いて読出し動作に係るコマンドセットとしてコマンドセットＣＳＲを受け付ける場合について説明した。しかしながら、本実施形態はこれに限定されない。

半導体記憶装置１は、例えばＭＬＣ方式等での読出し動作において、コマンド“０Ｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む、コマンドセットを受け付ける。コマンド“０Ｘｈ”は、複数のページのうちの１つのページを指定するコマンドである。例えば、半導体記憶装置１がコマンドセットＣＳＮＷに続いて受け付ける読出し動作に係るコマンドセットがこのようなコマンドセットであってもよい。

また、半導体記憶装置１は、例えばシフトリード動作と称される読出し動作を実行することがある。半導体記憶装置１は、シフトリード動作を次のように実行する。先ず、半導体記憶装置１は、事前にコマンド“ＥＦｈ”、アドレス情報ＡＤＤ、および、読出し電圧のシフト値のデータ、を含むコマンドセットを受け付ける。コマンド“ＥＦｈ”は、半導体記憶装置１の各種動作を規定するパラメータを変更するために使用されるコマンドである。当該アドレス情報ＡＤＤは、上記シフト値が半導体記憶装置１において記憶される領域を指定する。続いて、半導体記憶装置１は、コマンド“５Ｄｈ”、コマンド“０Ｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む、コマンドセットを受け付ける。コマンド“５Ｄｈ”は、半導体記憶装置１において記憶される上記シフト値を有効にするために使用されるコマンドである。これに応じて、半導体記憶装置１は、シフトリード動作を実行する。例えば、半導体記憶装置１がコマンドセットＣＳＮＷに続いて受け付ける読出し動作に係るコマンドセットが、このようなコマンドセットであってもよい。

また、半導体記憶装置１は、読出し動作をさまざまなモードで実行し得る。このようなモードには、例えば、ファストリードモードと称される、読出し動作が通常より高速で実行されるモード、および、ＤＬＡ（Direct Look Ahead）モードと称される、信頼性が向上された読出し動作が実行されるモードが含まれる。半導体記憶装置１は、例えば、半導体記憶装置１が読出し動作を実行するモードを指定するコマンド、コマンド“０Ｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む、コマンドセットを受け付ける。これに応じて、半導体記憶装置１は、当該モードで読出し動作を実行する。例えば、半導体記憶装置１がコマンドセットＣＳＮＷに続いて受け付ける読出し動作に係るコマンドセットが、このようなコマンドセットであってもよい。

［効果］
図８は、第１実施形態の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、を示すタイミングチャートの一例を示す。書込み動作がノーマルプログラム動作として実行される場合の例について説明する。

当該半導体記憶装置は、書込み動作ＷＯｘを実行している間はビジー状態にある。メモリコントローラは、ビジー状態の当該半導体記憶装置にサスペンドリード動作を実行させるため、コマンド“Ａ７ｈ”を当該半導体記憶装置に送信する。当該半導体記憶装置はコマンド“Ａ７ｈ”を受け取る。コマンド“Ａ７ｈ”は、半導体記憶装置に、当該半導体記憶装置が実行中の動作を中断させるために使用されるコマンドである。当該半導体記憶装置は、コマンド“Ａ７ｈ”を受け取ることに応じて、実行中の書込み動作ＷＯｘを或るタイミングで中断し、各センスアンプユニットの少なくとも１つのラッチ回路が開放されているようにする。例えばこのようにラッチ回路が開放されることにより、当該半導体記憶装置はレディ状態になる。

メモリコントローラは、当該半導体記憶装置がこのようにレディ状態になったか否かを確認するため、コマンド“７０ｈ”を当該半導体記憶装置に送信する。当該半導体記憶装置はコマンド“７０ｈ”を受け取ることに応じて、ステータス情報を当該メモリコントローラに出力する。メモリコントローラは、当該半導体記憶装置がレディ状態になったことを当該ステータス情報に基づいて確認した後に、コマンドセットＣＳＲを当該半導体記憶装置に送信する。当該半導体記憶装置は、コマンドセットＣＳＲを受け取って読出し動作ＲＯを開始する。

このように、第１実施形態の比較例に係る半導体記憶装置は、コマンド“Ａ７ｈ”を受け取ってから、書込み動作ＷＯｘを中断してレディ状態になるまでの間、メモリコントローラを待たせる。メモリコントローラは、コマンド“７０ｈ”を用いて当該半導体記憶装置がレディ状態になったことを確認してからコマンドセットＣＳＲを送信する。さらに、コマンド“７０ｈ”およびステータス情報の上述した送受信は、当該半導体記憶装置がレディ状態にある間に、メモリコントローラの機能の一部と、当該メモリコントローラおよび当該半導体記憶装置の間のメモリインタフェースの一部とを占有する。

これに対して、第１実施形態に係る半導体記憶装置１は、ビジー状態にある間に、コマンド“７０ｈ”を受け取ることに応じて、ステータスレジスタ１５１に保持されるステータス情報ＳＴＳをメモリコントローラ２に出力する。ステータス情報ＳＴＳは、リードレディ情報ＲＲを含む。メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、コマンドセットＣＳＲを半導体記憶装置１に送信する。すなわち、メモリコントローラ２は、半導体記憶装置１にコマンド“Ａ７ｈ”を送信して半導体記憶装置１がレディ状態になるのを待つ必要がない。半導体記憶装置１は、コマンドセットＣＳＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。このように、半導体記憶装置１は、ビジー状態にあっても、コマンド“Ａ７ｈ”のような特別なコマンドを要することなくコマンドセットＣＳＲを受け付け可能である。これにより、半導体記憶装置１によれば、読出し動作に係るコマンドセットをメモリコントローラ２がより早期に送信することが可能となる。

さらに、半導体記憶装置１では、コマンド“７０ｈ”およびステータス情報ＳＴＳの上述した送受信が、半導体記憶装置１が例えばビジー状態にある間に行われる。このため、半導体記憶装置１によれば、これらの送受信により、メモリコントローラ２の機能の一部と、メモリコントローラ２および半導体記憶装置１の間のメモリインタフェースの一部とが占有されることが、半導体記憶装置１がレディ状態にある間に起こらないようにし得る。

また、第１実施形態の比較例に係る半導体記憶装置は、書込み動作ＷＯｘを中断してレディ状態になってから、メモリコントローラからコマンドセットＣＳＲが送信されてくるのを待つ。これに対して、第１実施形態に係る半導体記憶装置１は、書込み動作ＷＯを中断する前にコマンドセットＣＳＲを受け取り得る。半導体記憶装置１は、書込み動作ＷＯを中断する前にコマンドセットＣＳＲを受け取っている場合、書込み動作ＷＯを中断した後に、メモリコントローラ２からコマンドセットＣＳＲが送信されてくるのを待つことなく読出し動作ＷＯを開始する。これにより、半導体記憶装置１では、サスペンドリード動作がより早期に開始され得る。

さらに、第１実施形態の比較例に係る半導体記憶装置は、レディ状態にある間は、コマンド“Ａ７ｈ”を受け取ることなくコマンドセットＣＳＲを受け付ける。このため、メモリコントローラは、ビジー状態とレディ状態とのいずれに当該半導体記憶装置があるかに応じて、コマンドセットＣＳＲより先にコマンド“Ａ７ｈ”を送信するか否かを制御する。これに対して、第１実施形態に係る半導体記憶装置１ではコマンド“Ａ７ｈ”は不要であるため、メモリコントローラ２がこのような制御を行わない。このため、半導体記憶装置１を用いることにより、より容易にシステム設計をすることが可能となる。

［変形例］
半導体記憶装置１が実行する書込み動作は、ノーマルプログラム動作として実行されるものに限定されない。以下では、書込み動作がキャッシュプログラム動作として実行される場合の例について説明する。キャッシュプログラム動作では、レディ／ビジー信号Ｒ／Ｂｎは、例えば、ラッチ回路ＸＤＬに入力された書込みデータが他のラッチ回路（例えば、ラッチ回路ＡＤＬ等）に転送されるまではＬレベル（ビジー状態）にされるが、転送された後はＨレベル（レディ状態）にされる。

以下では、中断された書込み動作がコマンド“４８ｈ”のような再開コマンドに応じて再開される場合について説明するが、中断された書込み動作が再開コマンドを必要とせずに再開されるものであってもよい。

各変形例について、上述した構成例、動作例、および効果と相違する点を中心に説明する。

（１）第１変形例
図９は、第１実施形態の第１変形例に係る半導体記憶装置１において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、リードレディ情報ＲＲの更新の様子と、を示すタイミングチャートの一例を示す。

図７の例と同様に、メモリコントローラ２がレディ／ビジー信号Ｒ／ＢｎをＨレベルで受信している間に、すなわち、半導体記憶装置１がレディ状態である間に、メモリコントローラ２は、書込み動作ＷＯに係るコマンドセットＣＳＣＷを生成して半導体記憶装置１に送信する。コマンドセットＣＳＣＷは、図７を参照して説明したコマンドセットＣＳＮＷにおいてコマンド“１０ｈ”をコマンド“１５ｈ”に代えたものである。コマンド“１５ｈ”は、半導体記憶装置１に、コマンド“８０ｈ”の受信以降に受け取ったアドレス情報ＡＤＤおよびデータＤｉｎに基づいて、書込み動作としてキャッシュプログラム動作を実行させるために使用されるコマンドである。図７の例と同様に、半導体記憶装置１はコマンドセットＣＳＣＷを受け取って書込み動作ＷＯを開始する。

シーケンサ１７は、コマンド“１５ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。

メモリコントローラ２がレディ／ビジー信号Ｒ／ＢｎをＬレベルで受信している間に、すなわち、半導体記憶装置１がビジー状態である間に、メモリコントローラ２は、ホスト装置４から、例えば優先度の高い読出し動作を半導体記憶装置１に実行させるためのホストコマンドを受け取る。メモリコントローラ２は、コマンド“７０ｈ”を発行して半導体記憶装置１に送信し得、半導体記憶装置１は当該コマンド“７０ｈ”を受け取る。

図７の例と同様に、メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、コマンドセットＣＳＲを生成して半導体記憶装置１に送信する。半導体記憶装置１は、ビジー状態であるに拘わらずコマンドセットＣＳＲを受け付け、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。より具体的には、シーケンサ１７が、実行中の書込み動作ＷＯを或るタイミングで中断し、各センスアンプユニットＳＡＵの少なくとも１つのラッチ回路（例えば、ラッチ回路ＡＤＬ等）が開放されているようにする。続いて、シーケンサ１７は、読出し動作ＲＯを開始する。また、図７の例と同様に、半導体記憶装置１は、コマンド“３０ｈ”に応じてリードビジー状態になる。

読出し動作ＲＯが開始されてから、読出しデータＤｏｕｔが半導体記憶装置１からメモリコントローラ２に出力されるまでは、図７の例と同じである。

当該出力の後、メモリコントローラ２は、コマンド“４８ｈ”を発行して半導体記憶装置１に送信する。半導体記憶装置１は当該コマンド“４８ｈ”を受け取る。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、中断された書込み動作ＷＯを再開する。続いて、シーケンサ１７は、データＤｉｎのうちラッチ回路ＸＤＬに保持される各ビットを、当該ラッチ回路ＸＤＬから他のラッチ回路に移動させる。これによりラッチ回路ＸＤＬが開放されると、シーケンサ１７は、書込み動作ＷＯの実行中に、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

図１０は、第１実施形態の第１変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、を示すタイミングチャートの一例を示す。書込み動作がキャッシュプログラム動作として実行される場合の例について説明する。

当該半導体記憶装置は、書込み動作ＷＯｘを開始した際にはビジー状態になるが、書込みデータＤｉｎをラッチ回路ＸＤＬから他のラッチ回路に移動させてラッチ回路ＸＤＬが開放された後はレディ状態になる。メモリコントローラは、当該半導体記憶装置がこのようにレディ状態になったか否かを確認するため、コマンド“７０ｈ”を当該半導体記憶装置に送信する。当該半導体記憶装置はコマンド“７０ｈ”を受け取ることに応じて、ステータス情報を当該メモリコントローラに出力する。メモリコントローラは、当該半導体記憶装置がレディ状態になったことを当該ステータス情報に基づいて確認した後に、書込み動作ＷＯｘを実行中の当該半導体記憶装置にサスペンドリード動作を実行させるために、コマンドセットＣＳＲを当該半導体記憶装置に送信する。当該半導体記憶装置は、コマンドセットＣＳＲを受け取り、実行中の書込み動作ＷＯｘを例えば或るプログラム動作が完了したタイミングで中断して読出し動作ＲＯを開始する。

このように、第１実施形態の第１変形例の比較例に係る半導体記憶装置は、書込み動作ＷＯｘを開始してから、ラッチ回路ＸＤＬを開放してレディ状態になるまでの間、メモリコントローラを待たせる。メモリコントローラは、コマンド“７０ｈ”を用いて当該半導体記憶装置がレディ状態になったことを確認してからコマンドセットＣＳＲを送信する。

これに対して、第１実施形態の第１変形例に係る半導体記憶装置１によると、メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、コマンドセットＣＳＲを半導体記憶装置１に送信する。すなわち、メモリコントローラ２は、半導体記憶装置１がラッチ回路ＸＤＬを開放してレディ状態になるのを待つ必要がない。半導体記憶装置１は、コマンドセットＣＳＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。これにより、半導体記憶装置１によれば、読出し動作に係るコマンドセットをメモリコントローラ２がより早期に送信することが可能となる。

また、第１実施形態の第１変形例に係る半導体記憶装置１によれば、第１実施形態に係る半導体記憶装置１について説明したのと同様に、サスペンドリード動作がより早期に開始され得る。

（２）第２変形例
図１１は、第１実施形態の第２変形例に係る半導体記憶装置１において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、リードレディ情報ＲＲの更新の様子と、を示すタイミングチャートの一例を示す。図１１では、半導体記憶装置１が例えばＳＬＣ方式での書込み動作に係るコマンドセットを続けて受け付けた後に読出し動作に係るコマンドセットを受け付ける場合の例が示されている。なお、図１１に示されるタイミングチャートでは、参照を容易にするため、半導体記憶装置１がラッチ回路ＸＤＬを開放してレディ状態になったか否かをメモリコントローラ２がコマンド“７０ｈ”を用いて確認することは省略されている。

図７の例と同様に、メモリコントローラ２がレディ／ビジー信号Ｒ／ＢｎをＨレベルで受信している間に、すなわち、半導体記憶装置１がレディ状態である間に、メモリコントローラ２は、書込み動作ＷＯ１に係るコマンドセットＣＳＣＷ１を生成して半導体記憶装置１に送信する。図７の例と同様に、半導体記憶装置１はコマンドセットＣＳＣＷ１を受け取って書込み動作ＷＯ１を開始する。

続いて、シーケンサ１７は、書込み動作ＷＯ１の書込みデータＤｉｎ１を、ラッチ回路ＸＤＬから他のラッチ回路に移動させる。これによりラッチ回路ＸＤＬが開放されると、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

続いて、半導体記憶装置が書込み動作ＷＯ１を実行中に、メモリコントローラ２は、書込み動作ＷＯ２に係るコマンドセットＣＳＣＷ２を生成して半導体記憶装置１に送信する。半導体記憶装置１はコマンドセットＣＳＣＷ２を受け取る。シーケンサ１７は、書込み動作ＷＯ２の書込みデータＤｉｎ２の各ビットを、メモリセルアレイ１１のうちのデータが書き込まれる領域に対応するラッチ回路ＸＤＬに入力する。シーケンサ１７は、コマンド“１５ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。このようにレディ／ビジー信号Ｒ／ＢｎがＬレベルでメモリコントローラ２に送信されだした時点では、半導体記憶装置１は書込み動作ＷＯ１を実行中である。

図７の例と同様に、メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、コマンドセットＣＳＲを生成して半導体記憶装置１に送信する。半導体記憶装置１は、ビジー状態であるに拘わらずコマンドセットＣＳＲを受け付け、書込み動作ＷＯ１を中断して読出し動作ＲＯを開始する。より具体的には、シーケンサ１７が、実行中の書込み動作ＷＯ１を或るタイミングで中断し、各センスアンプユニットＳＡＵの少なくとも１つのラッチ回路（例えば、ラッチ回路ＡＤＬ等）が開放されているようにする。続いて、シーケンサ１７は、読出し動作ＲＯを開始する。また、図７の例と同様に、半導体記憶装置１は、コマンド“３０ｈ”に応じてリードビジー状態になる。

書込み動作ＷＯ１の中断では、半導体記憶装置１がコマンドセットＣＳＲを受け付けると、シーケンサ１７が、ラッチ回路ＸＤＬを開放するために、例えば、ラッチ回路ＸＤＬに保持されるデータＤｉｎ２を破棄するまたは退避させてもよい。例えば、実行中の書込み動作ＷＯ１によりラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ等のラッチ回路が使用されていることによりデータＤｉｎ２をラッチ回路ＸＤＬから他のラッチ回路に移動させることができない場合には、データＤｉｎ２は破棄される。なお、データＤｉｎ２が破棄される場合には、メモリコントローラ２は、例えば、中断した書込み動作ＷＯ１の再開に伴い、書込みデータＤｉｎ２を半導体記憶装置１に再度送信する。

当該出力の後、メモリコントローラ２は、コマンド“４８ｈ”を発行して半導体記憶装置１に送信する。半導体記憶装置１は当該コマンド“４８ｈ”を受け取る。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、中断された書込み動作ＷＯ１を再開する。

シーケンサ１７は、書込み動作ＷＯ１に続いて書込み動作ＷＯ２を実行する。書込み動作ＷＯ１が完了してラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ等のラッチ回路が開くと、シーケンサ１７は、データＤｉｎ２のうちラッチ回路ＸＤＬに保持される各ビットを、当該ラッチ回路ＸＤＬから他のラッチ回路に移動させる。これによりラッチ回路ＸＤＬが開放されると、シーケンサ１７は、書込み動作ＷＯ２の実行中に、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

上記では、半導体記憶装置１が例えばＳＬＣ方式での書込み動作に係るコマンドセットを続けて受け付けた後に読出し動作に係るコマンドセットを受け付ける場合の例について説明した。しかしながら、半導体記憶装置１が受け付ける書込み動作に係るコマンドセットはこれらに限定されるものではない。半導体記憶装置１は、例えばＭＬＣ方式等での書込み動作において、次のようなページ書込みのコマンドセットを続けて受け付ける。１番目のコマンドセットは、例えば、コマンド“０１ｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１Ａｈ”を含む。２番目のコマンドセットは、例えば、コマンド“０２ｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１Ａｈ”を含む。３番目のコマンドセットは、例えば、コマンド“０３ｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１５ｈ”を含む。コマンド“０１ｈ”は、下位ページを指定するコマンドである。コマンド“０２ｈ”は、中位ページを指定するコマンドである。コマンド“０３ｈ”は、上位ページを指定するコマンドである。コマンド“１Ａｈ”は、半導体記憶装置１に、コマンド“８０ｈ”の受信以降に受け取ったアドレス情報ＡＤＤおよびデータＤｉｎに基づいて、当該データＤｉｎの各ビットを、メモリセルアレイ１１のうちのデータが書き込まれる領域に対応するラッチ回路ＸＤＬに入力させるために使用されるコマンドである。また、コマンド“１Ａｈ”は、別のページを指定するコマンドと当該アドレス情報ＡＤＤとを含む、書込み動作に係るコマンドセットが続くことを示す。例えば、半導体記憶装置１が続けて受け付ける書込み動作に係るコマンドセットのうち少なくとも一方が、このようなページ書込みのコマンドセットのうちのいずれかであってもよい。

図１２は、第１実施形態の第２変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、を示すタイミングチャートの一例を示す。書込み動作がキャッシュプログラム動作として実行される場合の例について説明する。

当該半導体記憶装置は、書込み動作ＷＯ１ｘを開始した際にはビジー状態になるが、書込み動作ＷＯ１ｘの書込みデータＤｉｎ１をラッチ回路ＸＤＬから他のラッチ回路に移動させてラッチ回路ＸＤＬが開放された後はレディ状態になる。メモリコントローラは、当該半導体記憶装置がこのようにレディ状態になってからコマンドセットＣＳＣＷ２を、書込み動作ＷＯｘ１を実行中の当該半導体記憶装置に送信する。当該半導体記憶装置は、コマンドセットＣＳＣＷ２を受け取り、書込み動作ＷＯｘ２の書込みデータＤｉｎ２の各ビットをラッチ回路ＸＤＬに入力してビジー状態になる。続いて、当該半導体記憶装置は、書込み動作ＷＯ１ｘを完了し、書込み動作ＷＯ２ｘを開始する。当該半導体記憶装置は、書込み動作ＷＯ２ｘを開始した後に、データＤｉｎ２をラッチ回路ＸＤＬから他のラッチ回路に移動させてラッチ回路ＸＤＬが開放された後にレディ状態になる。

メモリコントローラは、コマンドセットＣＳＣＷ２を当該半導体記憶装置に送信した後に当該半導体記憶装置にサスペンドリード動作を実行させるために、当該半導体記憶装置がこのようにレディ状態になるのを待ってからコマンドセットＣＳＲを当該半導体記憶装置に送信する。当該半導体記憶装置は、コマンドセットＣＳＲを受け取り、実行中の書込み動作ＷＯ２ｘを例えば或るプログラム動作が完了したタイミングで中断して読出し動作ＲＯを開始する。

このように、第１実施形態の第２変形例の比較例に係る半導体記憶装置は、コマンドセットＣＳＣＷ２を受け取ってから、ラッチ回路ＸＤＬを開放してレディ状態になるまでの間、メモリコントローラを待たせる。メモリコントローラは、当該半導体記憶装置がレディ状態になったことを通知されてからコマンドセットＣＳＲを送信する。

これに対して、第１実施形態の第２変形例に係る半導体記憶装置１によると、メモリコントローラ２は、半導体記憶装置１がリードレディ状態であることを示すリードレディ情報ＲＲを受け取ることに応じて、コマンドセットＣＳＲを半導体記憶装置１に送信する。すなわち、メモリコントローラ２は、半導体記憶装置１がラッチ回路ＸＤＬを開放してレディ状態になるのを待つ必要がない。半導体記憶装置１は、コマンドセットＣＳＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。これにより、半導体記憶装置１によれば、読出し動作に係るコマンドセットをメモリコントローラ２がより早期に送信することが可能となる。

また、第１実施形態の第２変形例の比較例に係る半導体記憶装置は、書込み動作ＷＯ１ｘに続いて書込み動作ＷＯ２ｘを開始し、書込み動作ＷＯ２ｘを中断して読出し動作ＲＯを実行する。これに対して、第１実施形態の第２変形例に係る半導体記憶装置１は、書込み動作ＷＯ１を中断して読出し動作を実行する。このように、第１実施形態の第２変形例に係る半導体記憶装置１によれば、サスペンドリード動作がより早期に開始され得る。

＜第２実施形態＞
以下に、第２実施形態に係る半導体記憶装置１Ａについて説明する。

以下の説明における、書込み動作に係るコマンドセットは、先頭にコマンド“ＸＸｈ”を含むものとする。同様に、読出し動作に係るコマンドセットも、先頭にコマンド“ＸＸｈ”を含むものとする。コマンド“ＸＸｈ”は、例えば、コマンド“ＸＸｈ”を含むコマンドセット中の後続するコマンドにより特定される動作を半導体記憶装置１Ａが実行する際の方式を指定するコマンドである。以下、参照を容易にするため、このようなコマンドのことをプレフィクスコマンドとも称する。例えば、コマンド“ＸＸｈ”はコマンド“Ａ２ｈ”であってもよい。コマンド“Ａ２ｈ”は、コマンド“Ａ２ｈ”を含むコマンドセット中の後続するコマンドにより特定される動作をＳＬＣ方式で半導体記憶装置１Ａに実行させるために使用されるコマンドである。

［構成例］
第２実施形態に係る半導体記憶装置１Ａの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を中心に説明する。

図１３は、第２実施形態に係る半導体記憶装置１Ａの構成の一例を示すブロック図である。図１３では、半導体記憶装置１Ａが含むコマンドレジスタが、第１実施形態において説明したコマンドレジスタ１５３との区別のため、コマンドレジスタ１５３Ａとして示されている。半導体記憶装置１Ａは、第１実施形態において説明したリードレディ情報ＲＲに係る構成を有していても有していなくてもよい。図１３に示される参照符号１Ｂ、１Ｃ、１５３Ｂ、および１５３Ｃについては、後続する実施形態において説明する。

以下では、コマンドレジスタ１５３Ａの構成について説明するが、以下で説明する当該構成のうちの一部または全てが、例えばシーケンサ１７のような、半導体記憶装置１Ａの他の部分に設けられていてもよい。

図１４は、第２実施形態に係る半導体記憶装置１Ａのコマンドレジスタ１５３Ａの回路構成の一例を示す。コマンドレジスタ１５３Ａの回路構成の一例として、プレフィクスコマンド“ＸＸｈ”を受け取って当該コマンド“ＸＸｈ”に基づく信号ＦＳを生成する部分の回路構成の一例が示されている。

コマンドレジスタ１５３Ａは、レジスタ回路ＣＲ１、ＣＲ２＿Ｗ、ＣＲ２＿Ｒ、ＣＲ３＿Ｗ、およびＣＲ３＿Ｒ、アンド回路ＡＮＤ１＿Ｗ、ＡＮＤ１＿Ｒ、ＡＮＤ２＿Ｗ、およびＡＮＤ２＿Ｒ、ならびにマルチプレクサ回路ＭＵＸを含む。

コマンドレジスタ１５３Ａがコマンド“ＸＸｈ”を受け取ることに応じて、当該コマンド“ＸＸｈ”がレジスタ回路ＣＲ１に供給される。

レジスタ回路ＣＲ１は、ライトイネーブル信号ＷＥｎのトグルに応じて、当該供給されるコマンド“ＸＸｈ”を受け取って保持する。レジスタ回路ＣＲ１にコマンド“ＸＸｈ”が供給されない場合は、レジスタ回路ＣＲ１は、ライトイネーブル信号ＷＥｎのトグルに応じて、各ビットの信号がＬレベルのデータを受け取って保持する。レジスタ回路ＣＲ１は、別のコマンド“ＸＸｈ”がラッチされるまで、またはリセット信号ＲＳＴが供給されるまで、保持するデータを出力する。図１４では、レジスタ回路ＣＲ１から出力されるデータが、データＣＳＯとして示されている。

レジスタ回路ＣＲ１には、リセット信号ＲＳＴが供給される。リセット信号ＲＳＴは、例えばシーケンサ１７により生成される。レジスタ回路ＣＲ１が当該Ｈレベルのリセット信号ＲＳＴを受け取ることに応じて、レジスタ回路ＣＲ１に保持されるデータおよびデータＣＳＯの各ビットの信号がＬレベルとなる。なお、他のレジスタ回路も、リセット信号が供給されて同様にリセットされてもよく、当該供給されるリセット信号はレジスタ回路毎に異なっていてもよい。

コマンドレジスタ１５３Ａがコマンド“１０ｈ”またはコマンド“１５ｈ”を受け取ることに応じて、当該受け取られたコマンド“１０ｈ”またはコマンド“１５ｈ”がアンド回路ＡＮＤ１＿Ｗに供給される。

アンド回路ＡＮＤ１＿Ｗは、第１入力部を介してデータＣＳＯを受け取り、第２入力部を介して、当該供給されるコマンド“１０ｈ”またはコマンド“１５ｈ”を受け取る。アンド回路ＡＮＤ１＿Ｗは、データＣＳＯとしてコマンド“ＸＸｈ”を受け取っており、かつ、コマンド“１０ｈ”またはコマンド“１５ｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

レジスタ回路ＣＲ２＿Ｗは、ライトイネーブル信号ＷＥｎのトグルに応じて、アンド回路ＡＮＤ１＿Ｗから出力される信号を受け取って保持する。レジスタ回路ＣＲ２＿Ｗは、当該保持する信号を出力端子上で出力する。図１４では、レジスタ回路ＣＲ２＿Ｗから出力される当該信号が、信号ＣＳ＿Ｗとして示されている。

アンド回路ＡＮＤ２＿Ｗは、第１入力端子上で信号ＣＳ＿Ｗを受け取り、第２入力端子上で信号ＷＯＳ＿Ｓを受け取る。信号ＷＯＳ＿Ｓは、例えばシーケンサ１７により生成される。シーケンサ１７は、例えば、コマンド“１０ｈ”とコマンド“１５ｈ”との少なくとも一方を受け取ったことに基づいて、信号ＷＯＳ＿ＳをＨレベルで生成する。アンド回路ＡＮＤ２＿Ｗは、第１入力端子および第２入力端子上で受け取る２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力端子上で出力する。

レジスタ回路ＣＲ３＿Ｗは、クロック信号ＣＬＫの立ち下がりまたは立ち上がりに同期して、アンド回路ＡＮＤ２＿Ｗから出力される信号を受け取って保持する。レジスタ回路ＣＲ３＿Ｗは、当該保持する信号を出力端子上で出力する。図１４では、レジスタ回路ＣＲ３＿Ｗから出力される当該信号が、信号ＦＳ＿Ｗとして示されている。

説明したレジスタ回路ＣＲ１からレジスタ回路ＣＲ３＿Ｗまでの回路構成により、半導体記憶装置１Ａが受け取る書込み動作に係るコマンドセットがコマンド“ＸＸｈ”を含む場合に、当該コマンド“ＸＸｈ”に係る信号が伝達されることが可能となる。

コマンドレジスタ１５３Ａがコマンド“３０ｈ”を受け取ることに応じて、当該コマンド“３０ｈ”がアンド回路ＡＮＤ１＿Ｒに供給される。

アンド回路ＡＮＤ１＿Ｒは、第１入力部を介してデータＣＳＯを受け取り、第２入力部を介して、当該供給されるコマンド“３０ｈ”を受け取る。アンド回路ＡＮＤ１＿Ｒは、データＣＳＯとしてコマンド“ＸＸｈ”を受け取っており、かつ、コマンド“３０ｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

レジスタ回路ＣＲ２＿Ｒは、ライトイネーブル信号ＷＥｎのトグルに応じて、アンド回路ＡＮＤ１＿Ｒから出力される信号を受け取って保持する。レジスタ回路ＣＲ２＿Ｒは、当該保持する信号を出力端子上で出力する。図１４では、レジスタ回路ＣＲ２＿Ｒから出力される当該信号が、信号ＣＳ＿Ｒとして示されている。

アンド回路ＡＮＤ２＿Ｒは、第１入力端子上で信号ＣＳ＿Ｒを受け取り、第２入力端子上で信号ＲＯＳ＿Ｓを受け取る。信号ＲＯＳ＿Ｓは、例えばシーケンサ１７により生成される。シーケンサ１７は、例えば、コマンド“３０ｈ”を受け取ったことに基づいて、信号ＲＯＳ＿ＳをＨレベルで生成する。アンド回路ＡＮＤ２＿Ｒは、第１入力端子および第２入力端子上で受け取る２つの信号に対してアンド演算を行い、当該演算の結果の信号を出力端子上で出力する。

レジスタ回路ＣＲ３＿Ｒは、クロック信号ＣＬＫの立ち下がりまたは立ち上がりに同期して、アンド回路ＡＮＤ２＿Ｒから出力される信号を受け取って保持する。レジスタ回路ＣＲ３＿Ｒは、当該保持する信号を出力端子上で出力する。図１４では、レジスタ回路ＣＲ３＿Ｒから出力される当該信号が、信号ＦＳ＿Ｒとして示されている。なお、レジスタ回路ＣＲ３＿Ｒに供給されるクロック信号は、レジスタ回路ＣＲ３＿Ｗに供給されるクロック信号と同一であっても異なるものであってもよい。

説明したレジスタ回路ＣＲ１からレジスタ回路ＣＲ３＿Ｒまでの回路構成により、半導体記憶装置１Ａが受け取る読出し動作に係るコマンドセットがコマンド“ＸＸｈ”を含む場合に、当該コマンド“ＸＸｈ”に係る信号が伝達されることが可能となる。

マルチプレクサ回路ＭＵＸは、第１入力端子上で信号ＦＳ＿Ｗを受け取り、第２入力端子上で信号ＦＳ＿Ｒを受け取る。マルチプレクサ回路ＭＵＸは、選択信号として信号ＲＯＳを受け取る。信号ＲＯＳは、例えばシーケンサ１７により生成される。シーケンサ１７は、例えば、コマンド“３０ｈ”を受け取ったことに基づいて、信号ＲＯＳをＨレベルで生成する。マルチプレクサ回路ＭＵＸは、信号ＲＯＳがＬレベルの場合は、第１入力端子上で受け取る信号を出力端子上で出力し、信号ＲＯＳがＨレベルの場合は、第２入力端子上で受け取る信号を出力端子上で出力する。すなわち、マルチプレクサ回路ＭＵＸは、Ｈレベルの信号ＦＳ＿Ｗを第１入力端子上で受け取りながら、Ｌレベルの信号ＲＯＳを受け取る場合、信号ＦＳとしてＨレベルの信号を出力する。当該Ｈレベルの信号ＦＳに基づいて、シーケンサ１７は、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作を実行する。マルチプレクサ回路ＭＵＸは、Ｈレベルの信号ＦＳ＿Ｒを第２入力端子上で受け取りながら、Ｈレベルの信号ＲＯＳを受け取る場合、信号ＦＳとしてＨレベルの信号を出力する。当該Ｈレベルの信号ＦＳに基づいて、シーケンサ１７は、プレフィクスコマンド“ＸＸｈ”により指定される方式で読出し動作を実行する。シーケンサ１７は、例えば当該読出し動作の完了に伴い、信号ＲＯＳをＨレベルからＬレベルにする。

以下では、マルチプレクサ回路ＭＵＸがこのように構成されている場合の例について説明するが、本実施形態はこれに限定されるものではない。例えば、マルチプレクサ回路ＭＵＸは、選択信号としてさらに信号ＷＯＳを受け取るものであってもよい。信号ＷＯＳは、例えばシーケンサ１７により生成される。シーケンサ１７は、例えば、コマンド“１０ｈ”とコマンド“１５ｈ”との少なくとも一方を受け取ったことに基づいて、信号ＷＯＳをＨレベルで生成する。この場合、マルチプレクサ回路ＭＵＸを、例えば、信号ＷＯＳがＨレベルの場合に、第１入力端子上で受け取る信号を出力端子上で出力し、信号ＲＯＳがＨレベルの場合に、第２入力端子上で受け取る信号を出力端子上で出力する、ように構成する。この場合、マルチプレクサ回路ＭＵＸは、Ｈレベルの信号ＦＳ＿Ｗを第１入力端子上で受け取りながら、Ｈレベルの信号ＷＯＳを受け取る場合に、信号ＦＳとしてＨレベルの信号を出力する。当該Ｈレベルの信号ＦＳに基づいて、シーケンサ１７は、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作を実行する。シーケンサ１７は、例えば当該書込み動作の完了に伴い、信号ＷＯＳをＨレベルからＬレベルにする。

［動作例］
以下では、第２実施形態に係る半導体記憶装置１Ａにおいて実行されるサスペンドリード動作に係る或る動作例について詳細に説明する。以下では、中断される動作として書込み動作が実行される場合の例について説明するが、本実施形態はこれに限定されるものではない。例えば、中断される動作は消去動作であってもよい。

以下では、書込み動作がキャッシュプログラム動作として実行される場合の例について説明する。以下では、中断された書込み動作がコマンド“４８ｈ”のような再開コマンドに応じて再開される場合について説明するが、中断された書込み動作が再開コマンドを必要とせずに再開されるものであってもよい。

さらに、以下では、読出し動作に係るコマンドセットを、半導体記憶装置１Ａがビジー状態中にも受け付けることが可能であることを、メモリコントローラ２が知っている場合の例について説明する。

図１５は、第２実施形態に係る半導体記憶装置１Ａにおいて実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図１４に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号が転送される様子と、を示すタイミングチャートの一例を示す。図１５では、データＣＳＯに関連する波形が示されているが、当該波形は、データＣＳＯによりコマンド“ＸＸｈ”が送られている場合にＨレベルであり、そうではない場合にＬレベルであるように示されている。

図７の例と同様に、半導体記憶装置１Ａがレディ状態である間に、メモリコントローラ２は、書込み動作ＷＯに係るコマンドセットＣＳＸＷを生成して半導体記憶装置１Ａに送信する。コマンドセットＣＳＸＷは、プレフィクスコマンド“ＸＸｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１５ｈ”を含む。メモリコントローラ２は、コマンドセットを送信する間、ライトイネーブル信号ＷＥｎをＨレベルとＬレベルとの間で周期的にトグルさせながら半導体記憶装置１Ａに送信する。以下、同じである。図７の例と同様に、半導体記憶装置１ＡはコマンドセットＣＳＸＷを受け取って書込み動作ＷＯを開始する。より具体的には次の通りである。

メモリコントローラ２がコマンドセットＣＳＸＷを送信する前は、データＣＳＯの各ビットの信号がＬレベルであり、信号ＣＳ＿Ｗ、ＦＳ＿Ｗ、ＣＳ＿Ｒ、ＦＳ＿Ｒ、およびＲＯＳはＬレベルである。

先ず、メモリコントローラ２は、コマンド“ＸＸｈ”を発行して半導体記憶装置１Ａに送信する。コマンドレジスタ１５３Ａがコマンド“ＸＸｈ”を受け取ることに応じて、コマンド“ＸＸｈ”がレジスタ回路ＣＲ１に供給される。レジスタ回路ＣＲ１は、コマンド“ＸＸｈ”を受け取って保持し、保持するコマンド“ＸＸｈ”をデータＣＳＯとして出力し続ける。

続いて、図７の例と同様に、メモリコントローラ２が、コマンド“８０ｈ”、アドレス情報ＡＤＤ、データＤｉｎ、およびコマンド“１５ｈ”を半導体記憶装置１Ａに送信する。

シーケンサ１７は、コマンド“１５ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。

コマンドレジスタ１５３Ａがコマンド“１５ｈ”を受け取ることに応じて、コマンド“１５ｈ”がアンド回路ＡＮＤ１＿Ｗに供給される。アンド回路ＡＮＤ１＿Ｗは、第１入力部を介してコマンド“ＸＸｈ”を受け取りながら、第２入力部を介してコマンド“１５ｈ”を受け取る。これに応じて、アンド回路ＡＮＤ１＿Ｗは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ２＿Ｗは、アンド回路ＡＮＤ１＿Ｗから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＣＳ＿Ｗを出力する。

続いて、シーケンサ１７は、コマンド“１５ｈ”を受け取ることに応じて、リセット信号ＲＳＴを例えばＨレベルでレジスタ回路ＣＲ１に供給する。レジスタ回路ＣＲ１が当該Ｈレベルのリセット信号ＲＳＴを受け取ることに応じて、レジスタ回路ＣＲ１に保持されるデータおよびデータＣＳＯの各ビットの信号がＬレベルとなる。

ここで、当該データＣＳＯに基づいて、アンド回路ＡＮＤ１＿Ｗが出力端子上でＬレベルの信号を出力する。しかしながら、半導体記憶装置１Ａがコマンド“１５ｈ”を受け取るとただちにライトイネーブル信号ＷＥｎのトグルが止まるため、当該Ｌレベルの信号をレジスタ回路ＣＲ２＿Ｗは保持しない。これにより、信号ＣＳ＿ＷはＨレベルに維持される。

続いて、シーケンサ１７は、コマンド“１５ｈ”を受け取ったことに基づいて、信号ＷＯＳ＿ＳをＨレベルでアンド回路ＡＮＤ２＿Ｗに供給する。アンド回路ＡＮＤ２＿Ｗは、第２入力端子上で当該Ｈレベルの信号ＷＯＳ＿Ｓを受け取りながら、第１入力端子上でＨレベルの信号ＣＳ＿Ｗを受け取る。これに応じて、アンド回路ＡＮＤ２＿Ｗは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ３＿Ｗは、アンド回路ＡＮＤ２＿Ｗから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＦＳ＿Ｗを出力する。シーケンサ１７は、例えば、当該Ｈレベルの信号ＦＳ＿Ｗの出力に応じて、信号ＷＯＳ＿ＳをＨレベルからＬレベルにする。

マルチプレクサ回路ＭＵＸは、第１入力端子上で当該Ｈレベルの信号ＦＳ＿Ｗを受け取り、選択信号としてＬレベルの信号ＲＯＳを受け取っている。信号ＲＯＳをＬレベルで受け取ることに応じて、マルチプレクサ回路ＭＵＸは、第１入力端子上で受け取る信号、すなわち、Ｈレベルの信号ＦＳ＿Ｗを出力端子上で出力する。これにより、マルチプレクサ回路ＭＵＸから、コマンド“ＸＸｈ”に基づく信号ＦＳがＨレベルで出力される。シーケンサ１７は、信号ＲＯＳがＬレベルである間にＨレベルの信号ＦＳを受け取ることにより、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯを開始する。例えば、半導体記憶装置１Ａは、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯを開始することに応じて、コマンド“ＸＸｈ”、コマンド“１０ｈ”、およびコマンド“１５ｈ”を伝達する各配線の信号をＬレベルにする。

半導体記憶装置１Ａがビジー状態である間に、メモリコントローラ２は、ホスト装置４から、例えば優先度の高い読出し動作を半導体記憶装置１Ａに実行させるためのホストコマンドを受け取る。

当該ホストコマンドに応じて、図７の例と同様に、メモリコントローラ２は、読出し動作に係るコマンドセットＣＳＸＲを生成して半導体記憶装置１Ａに送信する。コマンドセットＣＳＸＲは、プレフィクスコマンド“ＸＸｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む。図７の例と同様に、半導体記憶装置１Ａは、ビジー状態であるに拘わらずコマンドセットＣＳＸＲを受け付け、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。より具体的には次の通りである。

先ず、メモリコントローラ２は、コマンド“ＸＸｈ”を発行して半導体記憶装置１Ａに送信する。コマンドレジスタ１５３Ａがコマンド“ＸＸｈ”を受け取ることに応じて、コマンド“ＸＸｈ”がレジスタ回路ＣＲ１に供給される。レジスタ回路ＣＲ１は、コマンド“ＸＸｈ”を受け取って保持し、保持するコマンド“ＸＸｈ”をデータＣＳＯとして出力する。

ここで、アンド回路ＡＮＤ１＿Ｗは、第２入力部を介してコマンド“１０ｈ”とコマンド“１５ｈ”のいずれも受け取っていないため、Ｌレベルの信号を出力している。レジスタ回路ＣＲ２＿Ｗは、ライトイネーブル信号ＷＥｎのトグルに応じて、アンド回路ＡＮＤ１＿Ｗから出力される当該Ｌレベルの信号を受け取って保持し、保持する信号と同じＬレベルで信号ＣＳ＿Ｗを出力し続ける。

続いて、図７の例と同様に、メモリコントローラ２が、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を半導体記憶装置１Ａに送信する。

コマンドレジスタ１５３Ａがコマンド“３０ｈ”を受け取ることに応じて、コマンド“３０ｈ”がアンド回路ＡＮＤ１＿Ｒに供給される。アンド回路ＡＮＤ１＿Ｒは、第１入力部を介してコマンド“ＸＸｈ”を受け取りながら、第２入力部を介してコマンド“３０ｈ”を受け取る。これに応じて、アンド回路ＡＮＤ１＿Ｒは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ２＿Ｒは、アンド回路ＡＮＤ１＿Ｒから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＣＳ＿Ｒを出力する。

続いて、シーケンサ１７は、コマンド“３０ｈ”を受け取ることに応じて、リセット信号ＲＳＴをＨレベルでレジスタ回路ＣＲ１に供給し得る。レジスタ回路ＣＲ１が当該Ｈレベルのリセット信号ＲＳＴを受け取ることに応じて、レジスタ回路ＣＲ１に保持されるデータおよびデータＣＳＯの各ビットの信号がＬレベルとなる。

ここで、当該データＣＳＯに基づいて、アンド回路ＡＮＤ１＿Ｒが出力端子上でＬレベルの信号を出力する。しかしながら、半導体記憶装置１Ａがコマンド“３０ｈ”を受け取るとただちにライトイネーブル信号ＷＥｎのトグルが止まるため、当該Ｌレベルの信号をレジスタ回路ＣＲ２＿Ｒは保持しない。これにより、信号ＣＳ＿ＲはＨレベルに維持される。

半導体記憶装置１ＡがコマンドセットＣＳＸＲを受け付けた後に、図９の例と同様に、シーケンサ１７は、実行中の書込み動作ＷＯを中断して各センスアンプユニットＳＡＵの少なくとも１つのラッチ回路（例えば、ラッチ回路ＡＤＬ等）が開放されているようにする。続いて、シーケンサ１７は、読出し動作ＲＯを開始する。より具体的には次の通りである。

書込み動作ＷＯの中断の後、シーケンサ１７は、コマンド“３０ｈ”を受け取ったことに基づいて、信号ＲＯＳ＿ＳをＨレベルでアンド回路ＡＮＤ２＿Ｒに供給し、また、信号ＲＯＳをＨレベルでマルチプレクサ回路ＭＵＸに供給する。アンド回路ＡＮＤ２＿Ｒは、第２入力端子上で当該Ｈレベルの信号ＲＯＳ＿Ｓを受け取りながら、第１入力端子上でＨレベルの信号ＣＳ＿Ｒを受け取る。これに応じて、アンド回路ＡＮＤ２＿Ｒは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ３＿Ｒは、アンド回路ＡＮＤ２＿Ｒから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＦＳ＿Ｒを出力する。シーケンサ１７は、例えば、当該Ｈレベルの信号ＦＳ＿Ｒの出力に応じて、信号ＲＯＳ＿ＳをＨレベルからＬレベルにする。

マルチプレクサ回路ＭＵＸは、第２入力端子上で当該Ｈレベルの信号ＦＳ＿Ｒを受け取り、選択信号としてＨレベルの信号ＲＯＳを受け取っている。信号ＲＯＳをＨレベルで受け取ることに応じて、マルチプレクサ回路ＭＵＸは、第２入力端子上で受け取る信号、すなわち、Ｈレベルの信号ＦＳ＿Ｒを出力端子上で出力する。これにより、マルチプレクサ回路ＭＵＸから、コマンド“ＸＸｈ”に基づく信号ＦＳがＨレベルで出力される。シーケンサ１７は、信号ＲＯＳがＨレベルである間にＨレベルの信号ＦＳを受け取ることにより、プレフィクスコマンド“ＸＸｈ”により指定される方式で読出し動作ＲＯを開始する。例えば、半導体記憶装置１Ａは、プレフィクスコマンド“ＸＸｈ”により指定される方式で読出し動作ＲＯを開始することに応じて、コマンド“ＸＸｈ”およびコマンド“３０ｈ”を伝達する各配線の信号をＬレベルにする。

読出し動作ＲＯの完了に伴い、半導体記憶装置１Ａは、信号ＣＳ＿Ｒ、ＲＯＳ、およびＦＳ＿ＲをＬレベルにする。

読出し動作ＲＯが完了してから書込み動作ＷＯが再開されるまでは、図９の例と同じである。書込み動作ＷＯの開始について説明したのと同様に、Ｈレベルの信号ＦＳ＿Ｗと、Ｌレベルの信号ＲＯＳとに基づいて、マルチプレクサ回路ＭＵＸから、コマンド“ＸＸｈ”に基づく信号ＦＳがＨレベルで出力される。シーケンサ１７は、信号ＲＯＳがＬレベルである間にＨレベルの信号ＦＳを受け取ることにより、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯを再開する。再開した書込み動作ＷＯの完了に伴い、半導体記憶装置１Ａは、信号ＦＳ＿ＷをＬレベルにする。

上記では、読出し動作に係るコマンドセットを、半導体記憶装置１Ａがビジー状態中にも受け付けることが可能であることを、メモリコントローラ２が知っている場合の例について説明した。しかしながら、本実施形態はこれに限定されない。メモリコントローラ２がこのことを知らず、かつ、第１実施形態において説明したリードレディ情報ＲＲに係る構成を半導体記憶装置１Ａが有している場合、メモリコントローラ２は、図７を参照して説明したコマンド“７０ｈ”を用いる照会を実行してもよい。

上記では、半導体記憶装置１Ａが書込み動作ＷＯを開始してビジー状態にある間にコマンドセットＣＳＸＲを受け付ける場合の例について説明した。半導体記憶装置１Ａは、図１０の例と同様に、書込み動作ＷＯを実行中に、レディ状態となってからコマンドセットＣＳＸＲを受け付け得る。この場合、半導体記憶装置１Ａがレディ状態になることに応じて、シーケンサ１７は、リセット信号を例えばＨレベルでレジスタ回路ＣＲ２＿Ｗに供給する。レジスタ回路ＣＲ２＿Ｗが当該Ｈレベルのリセット信号を受け取ることに応じて、レジスタ回路ＣＲ２＿Ｗに保持される信号および信号ＣＳ＿ＷがＬレベルとなる。続いて、半導体記憶装置１Ａは、コマンドセットＣＳＸＲを受け取ると、コマンド“ＸＸｈ”に応じて信号ＣＳ＿ＷをＬレベルにすることを除いて図１５の例と同様に動作する。また、半導体記憶装置１Ａがこのようにレディ状態になってからコマンドセットＣＳＸＲではなく、プレフィクスコマンド“ＸＸｈ”を含む、書込み動作に係るコマンドセットを受け取る場合は次のようになる。半導体記憶装置１Ａは、当該コマンド“ＸＸｈ”に応じて信号ＣＳ＿Ｗを再度Ｈレベルにし、当該Ｈレベルの信号ＣＳ＿Ｗに基づいて次の書込み動作を実行する。これは、図１５の例において、半導体記憶装置１Ａが、コマンドセットＣＳＸＲのうちのコマンド“ＸＸｈ”に応じて信号ＣＳ＿ＲをＨレベルにし、当該Ｈレベルの信号ＣＳ＿Ｒに基づいて読出し動作ＲＯを実行したのと同様である。

上記では、半導体記憶装置１Ａが、キャッシュプログラム動作として書込み動作を実行中にサスペンドリード動作を実行する場合の例について説明した。しかしながら、本実施形態はこれに限定されない。例えば、半導体記憶装置１Ａは、ノーマルプログラム動作として書込み動作を実行中にも、上記で詳細に説明したのと同様にサスペンドリード動作を実行可能である。この場合、例えば、コマンド“１５ｈ”の代わりにコマンド“１０ｈ”が用いられること、半導体記憶装置１Ａが書込み動作を再開後に当該書込み動作を完了するまでビジー状態になること、書込み動作が中断されるタイミングが異なり得ること以外は、上記で詳細に説明したのと同様である。

上記では、中断される動作が書込み動作である場合について説明したが、本実施形態はこれに限定されない。中断される動作が例えば消去動作である場合については、上記で説明したのと同様に、コマンドレジスタ１５３Ａに、消去動作に係るコマンドセットのうちのコマンド“ＸＸｈ”に係る信号が転送される回路構成を設けるようにすればよい。

［効果］
図１６は、第２実施形態の比較例に係る半導体記憶装置のコマンドレジスタ１１５３の回路構成の一例を示す。コマンドレジスタ１１５３の回路構成は、図１４に示したコマンドレジスタ１５３Ａの回路構成において、レジスタ回路ＣＲ２＿ＷおよびＣＲ２＿Ｒ、ならびに、アンド回路ＡＮＤ１＿Ｗ、ＡＮＤ１＿Ｒ、ＡＮＤ２＿Ｗ、およびＡＮＤ２＿Ｒ、の代わりに、アンド回路ＡＮＤ３＿ＷおよびＡＮＤ３＿Ｒを設けたものとなっている。

アンド回路ＡＮＤ３＿Ｗは、データＣＳＯと信号ＷＯＳ＿Ｓとを受け取る。アンド回路ＡＮＤ３＿Ｗは、データＣＳＯとしてコマンド“ＸＸｈ”を受け取っており、かつ、信号ＷＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

アンド回路ＡＮＤ３＿Ｒは、データＣＳＯと信号ＲＯＳ＿Ｓとを受け取る。アンド回路ＡＮＤ３＿Ｒは、データＣＳＯとしてコマンド“ＸＸｈ”を受け取っており、かつ、信号ＲＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

レジスタ回路ＣＲ３＿Ｗは、図１４の例の場合のアンド回路ＡＮＤ２＿Ｗから出力される信号の代わりに、アンド回路ＡＮＤ３＿Ｗから出力される信号を受け取る。レジスタ回路ＣＲ３＿Ｒは、図１４の例の場合のアンド回路ＡＮＤ２＿Ｒから出力される信号の代わりに、アンド回路ＡＮＤ３＿Ｒから出力される信号を受け取る。

図１６に示されるコマンドレジスタ１１５３の回路構成は、これ以外の点については図１４に示されるコマンドレジスタ１５３Ａの回路構成と同じである。

図１７は、第２実施形態の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図１６に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号が転送される様子と、を示すタイミングチャートの一例を示す。なお、図１７に示されるタイミングチャートでは、参照を容易にするため、当該半導体記憶装置がラッチ回路ＸＤＬを開放してレディ状態になったか否かをメモリコントローラがコマンド“７０ｈ”を用いて確認することは省略されている。

メモリコントローラが、コマンドセットＣＳＸＷを当該半導体記憶装置に送信する。当該半導体記憶装置がプレフィクスコマンド“ＸＸｈ”を受け取ることに応じて、レジスタ回路ＣＲ１がコマンド“ＸＸｈ”を保持してデータＣＳＯとして出力する。続いて、当該出力されるコマンド“ＸＸｈ”に基づいて、レジスタ回路ＣＲ３＿Ｗは、Ｈレベルで信号ＦＳ＿Ｗを出力する。当該半導体記憶装置は、当該Ｈレベルの信号ＦＳ＿Ｗに基づいて、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯｘを開始する。

当該半導体記憶装置は、書込み動作ＷＯｘを開始した際にはビジー状態になるが、書込みデータＤｉｎをラッチ回路ＸＤＬから他のラッチ回路に移動させてラッチ回路ＸＤＬが開放された後はレディ状態になる。当該半導体記憶装置は、このようにレディ状態になることに応じて、レジスタ回路ＣＲ１をリセットして、レジスタ回路ＣＲ１に保持されるデータおよびデータＣＳＯの各ビットの信号をＬレベルにする。

メモリコントローラは、当該半導体記憶装置がこのようにレディ状態になるのを待ってからコマンドセットＣＳＸＲを当該半導体記憶装置に送信する。当該半導体記憶装置がコマンドセットＣＳＸＲのうちのコマンド“ＸＸｈ”を受け取ることに応じて、レジスタ回路ＣＲ１がコマンド“ＸＸｈ”をデータＣＳＯとして出力する。続いて、当該出力されるコマンド“ＸＸｈ”に基づいて、レジスタ回路ＣＲ３＿Ｒは、Ｈレベルで信号ＦＳ＿Ｒを出力する。当該半導体記憶装置は、実行中の書込み動作ＷＯｘを中断して、当該Ｈレベルの信号ＦＳ＿Ｒに基づいて、プレフィクスコマンド“ＸＸｈ”により指定される方式で読出し動作ＲＯを開始する。

仮に、メモリコントローラがこのように待たずにコマンドセットＣＳＸＲを当該半導体記憶装置に送信する場合について考える。この場合、既にコマンド“ＸＸｈ”を保持および出力しているレジスタ回路ＣＲ１に、コマンドセットＣＳＸＲのうちのコマンド“ＸＸｈ”が供給され、その結果、レジスタ回路ＣＲ１からコマンド“ＸＸｈ”が出力され続ける。当該半導体記憶装置は、レジスタ回路ＣＲ１から出力される当該コマンド“ＸＸｈ”が、実行中の書込み動作ＷＯｘに係るコマンドセットに基づくものであると認識し得る。このような認識に基づき、当該半導体記憶装置が、コマンドセットＣＳＸＲによる読出し動作ＲＯを、コマンド“ＸＸｈ”が指定する方式で実行しないことが起こり得る。

このような誤動作を防ぐために、第２実施形態の比較例に係る半導体記憶装置は、レディ状態になって上述したようにレジスタ回路ＣＲ１をリセットするまで、メモリコントローラを待たせる。メモリコントローラは、当該半導体記憶装置がレディ状態になったことを通知されてからコマンドセットＣＳＸＲを当該半導体記憶装置に送信する。

第２実施形態に係る半導体記憶装置１Ａは、レジスタ回路ＣＲ１に加えてレジスタ回路ＣＲ２＿ＷおよびＣＲ２＿Ｒを含む。半導体記憶装置１Ａがコマンド“ＸＸｈ”を受け取ることに応じて、レジスタ回路ＣＲ１がコマンド“ＸＸｈ”を保持してデータＣＳＯとして出力する。続いて、当該出力されるコマンド“ＸＸｈ”に係る信号が、レジスタ回路ＣＲ２＿Ｗとレジスタ回路ＣＲ２＿Ｒとのいずれか一方に送られて保持される。例えば、半導体記憶装置１ＡがコマンドセットＣＳＸＷを受け取る場合、コマンド“ＸＸｈ”に係る信号が、コマンド“１５ｈ”とライトイネーブル信号ＷＥｎに基づいて、レジスタ回路ＣＲ２＿Ｗに送られて保持される。例えば、半導体記憶装置１ＡがコマンドセットＣＳＸＲを受け取る場合、コマンド“ＸＸｈ”に係る信号が、コマンド“３０ｈ”とライトイネーブル信号ＷＥｎに基づいて、レジスタ回路ＣＲ２＿Ｒに送られて保持される。レジスタ回路ＣＲ２＿ＷまたはＣＲ２＿Ｒによるコマンド“ＸＸｈ”に係る信号の保持の後から、半導体記憶装置１Ａはレジスタ回路ＣＲ１をリセット可能である。このようにレジスタ回路ＣＲ１がリセット可能になるタイミングは、第２実施形態の比較例について説明したような、半導体記憶装置１Ａがレディ状態になってからレジスタ回路ＣＲ１をリセットするタイミングより早い。

したがって、第２実施形態に係る半導体記憶装置１Ａは、例えば、コマンドセットＣＳＸＷに続けてコマンドセットＣＳＸＲを受け取る場合、レジスタ回路ＣＲ２＿Ｗによるコマンド“ＸＸｈ”に係る信号の保持の後、レジスタ回路ＣＲ１をリセットし、これ以降はコマンドセットＣＳＸＲを受け付け得る。半導体記憶装置１Ａは、例えば、コマンドセットＣＳＸＷのうちのコマンド“１５ｈ”を受け取ることに応じて、レジスタ回路ＣＲ１のリセットを行う。このような場合、半導体記憶装置１Ａは、コマンドセットＣＳＸＷを受け取った直後からコマンドセットＣＳＸＲを受け付け得る。半導体記憶装置１Ａは、コマンドセットＣＳＸＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。これにより、半導体記憶装置１Ａによれば、読出し動作に係るコマンドセットをメモリコントローラ２がより早期に送信することが可能となる。

また、第２実施形態に係る半導体記憶装置１Ａによれば、第１実施形態に係る半導体記憶装置１について説明したのと同様に、サスペンドリード動作がより早期に開始され得る。

＜第３実施形態＞
以下に、第３実施形態に係る半導体記憶装置１Ｂについて、第２実施形態に係る半導体記憶装置１Ａと相違する点を中心に説明する。

以下の説明における、書込み動作に係るコマンドセットは、先頭にプレフィクスコマンド“ＸＸｈ”を含むものとする。また、読出し動作に係るコマンドセットは、先頭にコマンド“ＺＺｈ”を含み、コマンド“ＺＺｈ”に続いてプレフィクスコマンド“ＸＸｈ”を含むものとする。コマンド“ＺＺｈ”はコマンド“ＸＸｈ”とは異なる。以下では、便宜的に、コマンド“ＺＺｈ”のこともプレフィクスコマンド“ＺＺｈ”と称する。

既に図１３に示したように、半導体記憶装置１Ｂが含むコマンドレジスタを、第１実施形態において説明したコマンドレジスタ１５３との区別のため、コマンドレジスタ１５３Ｂとする。

図１８は、第３実施形態に係る半導体記憶装置１Ｂのコマンドレジスタ１５３Ｂの回路構成の一例を示す。コマンドレジスタ１５３Ｂの回路構成の一例として、図１４に示した回路構成と同様の処理をする部分が示されている。

コマンドレジスタ１５３Ｂの回路構成は、図１４に示したコマンドレジスタ１５３Ａの回路構成において、アンド回路ＡＮＤ１＿ＷおよびＡＮＤ１＿Ｒの代わりに、アンド回路ＡＮＤ４＿ＷおよびＡＮＤ４＿ＲならびにインバータＩＮＶを設けたものとなっている。

コマンドレジスタ１５３Ｂがコマンド“ＺＺｈ”を受け取ることに応じて、当該コマンド“ＺＺｈ”がレジスタ回路ＣＲ１に供給される。レジスタ回路ＣＲ１は、ライトイネーブル信号ＷＥｎのトグルに応じて、当該供給されるコマンド“ＺＺｈ”を受け取って保持する。レジスタ回路ＣＲ１は、保持するデータを出力する。

コマンドレジスタ１５３Ｂがコマンド“ＸＸｈ”を受け取ることに応じて、当該コマンド“ＸＸｈ”がアンド回路ＡＮＤ４＿ＷおよびＡＮＤ４＿Ｒに供給される。

アンド回路ＡＮＤ４＿Ｗは、データＣＳＯがインバータＩＮＶを介して反転されたデータを第１入力部を介して受け取り、第２入力部を介して、当該供給されるコマンド“ＸＸｈ”を受け取る。アンド回路ＡＮＤ４＿Ｗは、各ビットの信号がＨレベルのデータを第１入力部を介して受け取っており、かつ、コマンド“ＸＸｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。レジスタ回路ＣＲ２＿Ｗは、図１４の例の場合のアンド回路ＡＮＤ１＿Ｗから出力される信号の代わりに、アンド回路ＡＮＤ４＿Ｗから出力される信号を受け取る。

アンド回路ＡＮＤ４＿Ｒは、第１入力部を介してデータＣＳＯを受け取り、第２入力部を介して、当該供給されるコマンド“ＸＸｈ”を受け取る。アンド回路ＡＮＤ４＿Ｒは、データＣＳＯとしてコマンド“ＺＺｈ”を受け取っており、かつ、コマンド“ＸＸｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。レジスタ回路ＣＲ２＿Ｒは、図１４の例の場合のアンド回路ＡＮＤ１＿Ｒから出力される信号の代わりに、アンド回路ＡＮＤ４＿Ｒから出力される信号を受け取る。

図１９は、第３実施形態に係る半導体記憶装置１Ｂにおいて実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図１８に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号が転送される様子と、を示すタイミングチャートの一例を示す。図１９では、データＣＳＯに関連する波形が示されているが、当該波形は、データＣＳＯによりコマンド“ＺＺｈ”が送られている場合にＨレベルであり、そうではない場合にＬレベルであるように示されている。

図１９に示されるタイミングチャートについて、図１５の例と相違する点について説明する。

半導体記憶装置１ＢがコマンドセットＣＳＸＷを受け取って書込み動作ＷＯを開始する動作については、次に説明する点を除いて図１５の例と同様である。

コマンドレジスタ１５３Ｂがコマンド“ＺＺｈ”を受け取っていないので、各ビットの信号がＬレベルのデータがレジスタ回路ＣＲ１に供給される。レジスタ回路ＣＲ１は、当該データを受け取って保持し、保持する各ビットの信号がＬレベルのデータを、データＣＳＯとして出力する。コマンドレジスタ１５３Ｂがコマンド“ＸＸｈ”を受け取ることに応じて、コマンド“ＸＸｈ”がアンド回路ＡＮＤ４＿Ｗに供給される。アンド回路ＡＮＤ４＿Ｗは、データＣＳＯがインバータＩＮＶを介して反転されたデータである各ビットがＨレベルのデータを、第１入力部を介して受け取りながら、コマンド“ＸＸｈ”を第２入力部を介して受け取る。これに応じて、アンド回路ＡＮＤ４＿Ｗは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ２＿Ｗは、アンド回路ＡＮＤ４＿Ｗから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＣＳ＿Ｗを出力する。

図１５を参照して説明した、コマンド“１５ｈ”に応じたレジスタ回路ＣＲ１のリセットは、図１９の例では実行されても実行されなくてもよい。

半導体記憶装置１ＢがコマンドセットＣＳＸＲの代わりに、コマンドセットＣＳＸＲの前にプレフィクスコマンド“ＺＺｈ”を加えたコマンドセットＣＳＺＸＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する動作については、次に説明する点を除いて図１５の例と同様である。

メモリコントローラ２は、コマンド“ＺＺｈ”を発行して半導体記憶装置１Ｂに送信する。コマンドレジスタ１５３Ｂがコマンド“ＺＺｈ”を受け取ることに応じて、コマンド“ＺＺｈ”がレジスタ回路ＣＲ１に供給される。レジスタ回路ＣＲ１は、コマンド“ＺＺｈ”を受け取って保持し、コマンド“ＺＺｈ”をデータＣＳＯとして出力する。

ここで、アンド回路ＡＮＤ４＿Ｗは、第１入力部を介して少なくとも１つのＬレベルの信号を受け取っているため、Ｌレベルの信号を出力している。レジスタ回路ＣＲ２＿Ｗは、ライトイネーブル信号ＷＥｎのトグルに応じて、アンド回路ＡＮＤ４＿Ｗから出力される当該Ｌレベルの信号を受け取って保持し、保持する信号と同じＬレベルで信号ＣＳ＿Ｗを出力する。

続いて、コマンドレジスタ１５３Ｂがコマンド“ＸＸｈ”を受け取ることに応じて、コマンド“ＸＸｈ”がアンド回路ＡＮＤ４＿Ｒに供給される。アンド回路ＡＮＤ４＿Ｒは、データＣＳＯとしてコマンド“ＺＺｈ”を第１入力部を介して受け取りながら、コマンド“ＸＸｈ”を第２入力部を介して受け取る。これに応じて、アンド回路ＡＮＤ４＿Ｒは、Ｈレベルの信号を出力する。レジスタ回路ＣＲ２＿Ｒは、アンド回路ＡＮＤ４＿Ｒから出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＣＳ＿Ｒを出力する。

図１５の例と同様に、半導体記憶装置１Ｂがコマンド“３０ｈ”を受け取ることに応じて、レジスタ回路ＣＲ１に保持されるデータおよびデータＣＳＯの各ビットの信号がＬレベルとなり得る。当該データＣＳＯに基づいて、アンド回路ＡＮＤ４＿Ｒが出力端子上でＬレベルの信号を出力する。しかしながら、半導体記憶装置１Ｂがコマンド“３０ｈ”を受け取るとただちにライトイネーブル信号ＷＥｎのトグルが止まるため、当該Ｌレベルの信号をレジスタ回路ＣＲ２＿Ｒは保持しない。これにより、信号ＣＳ＿ＲはＨレベルに維持される。

図１５の例と同様に、例えば、半導体記憶装置１Ｂは、読出し動作ＲＯを開始することに応じて、コマンド“ＺＺｈ”を伝達する各配線の信号をＬレベルにする。

半導体記憶装置１Ｂが読出し動作ＲＯを開始した後は、図１５の例と同様である。

上記では、書込み動作に係るコマンドセットが、プレフィクスコマンド“ＸＸｈ”を含み、読出し動作に係るコマンドセットが、プレフィクスコマンド“ＺＺｈ”に続いてプレフィクスコマンド“ＸＸｈ”を含む場合について説明を行った。本実施形態はこれに限定されない。例えば、書込み動作に係るコマンドセットが、プレフィクスコマンド“ＺＺｈ”に続いてプレフィクスコマンド“ＸＸｈ”を含み、読出し動作に係るコマンドセットが、プレフィクスコマンド“ＸＸｈ”を含む場合についても、本実施形態を適用可能である。この場合、図１８の例においてアンド回路ＡＮＤ４＿Ｗが、データＣＳＯがインバータＩＮＶを介して反転されたデータを受け取り、アンド回路ＡＮＤ４＿Ｒが、データＣＳＯを受け取るようにしていたものを、アンド回路ＡＮＤ４＿Ｗが、データＣＳＯを受け取り、アンド回路ＡＮＤ４＿Ｒが、データＣＳＯがインバータＩＮＶを介して反転されたデータを受け取るように、コマンドレジスタ１５３Ｂを構成すればよい。

以上、第３実施形態に係る半導体記憶装置１Ｂによっても、第２実施形態において説明したのと同様の効果が奏せられる。

＜第４実施形態＞
以下に、第４実施形態に係る半導体記憶装置１Ｃについて、第２実施形態に係る半導体記憶装置１Ａと相違する点を中心に説明する。

以下の説明における、書込み動作に係るコマンドセットは、先頭にプレフィクスコマンド“ＸＸｈ”を含むものとする。また、読出し動作に係るコマンドセットは、先頭にプレフィクスコマンド“ＹＹｈ”を含むものとする。コマンド“ＹＹｈ”はコマンド“ＸＸｈ”とは異なる。コマンド“ＹＹｈ”も、例えば、コマンド“ＹＹｈ”を含むコマンドセット中の後続するコマンドにより特定される動作を半導体記憶装置１Ｃが実行する際の方式を指定するコマンドである。コマンド“ＹＹｈ”により指定される当該方式は、例えば、コマンド“ＸＸｈ”により指定される方式と同一である。

既に図１３に示したように、半導体記憶装置１Ｃが含むコマンドレジスタを、第１実施形態において説明したコマンドレジスタ１５３との区別のため、コマンドレジスタ１５３Ｃとする。

図２０は、第４実施形態に係る半導体記憶装置１Ｃのコマンドレジスタ１５３Ｃの回路構成の一例を示す。コマンドレジスタ１５３Ｃの回路構成の一例として、図１４に示した回路構成と同様の処理をする部分が示されている。

コマンドレジスタ１５３Ｃの回路構成は、図１４に示したコマンドレジスタ１５３Ａの回路構成において、レジスタ回路ＣＲ２＿ＷおよびＣＲ２＿Ｒ、ならびに、アンド回路ＡＮＤ１＿Ｗ、ＡＮＤ１＿Ｒ、ＡＮＤ２＿Ｗ、およびＡＮＤ２＿Ｒの代わりに、レジスタ回路ＣＲ４ならびにアンド回路ＡＮＤ３およびＡＮＤ５を設けたものとなっている。

図２０では、レジスタ回路ＣＲ１から出力されるデータがデータＣＳＯ＿Ｗとして、レジスタ回路ＣＲ１に供給されるリセット信号がリセット信号ＲＳＴ＿Ｗとして、示されている。

アンド回路ＡＮＤ３は、第１入力部を介してデータＣＳＯ＿Ｗを受け取り、第２入力部を介して信号ＷＯＳ＿Ｓを受け取る。アンド回路ＡＮＤ３は、データＣＳＯ＿Ｗとしてコマンド“ＸＸｈ”を受け取っており、かつ、信号ＷＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。レジスタ回路ＣＲ３＿Ｗは、図１４の例の場合のアンド回路ＡＮＤ２＿Ｗから出力される信号の代わりに、アンド回路ＡＮＤ３から出力される信号を受け取る。

レジスタ回路ＣＲ１からレジスタ回路ＣＲ３＿Ｗまでの回路構成により、半導体記憶装置１Ｃが受け取る書込み動作に係るコマンドセットがコマンド“ＸＸｈ”を含む場合に、当該コマンド“ＸＸｈ”に係る信号が伝達されることが可能となる。

コマンドレジスタ１５３Ｃがコマンド“ＹＹｈ”を受け取ることに応じて、当該コマンド“ＹＹｈ”がレジスタ回路ＣＲ４に供給される。

レジスタ回路ＣＲ４は、ライトイネーブル信号ＷＥｎのトグルに応じて、当該供給されるコマンド“ＹＹｈ”を受け取って保持する。レジスタ回路ＣＲ４は、保持するデータを出力する。図２０では、レジスタ回路ＣＲ４から出力されるデータが、データＣＳＯ＿Ｒとして示されている。レジスタ回路ＣＲ４には、リセット信号ＲＳＴ＿Ｒが供給される。リセット信号ＲＳＴ＿Ｒは、リセット信号ＲＳＴ＿Ｗとは異なる信号であってもよい。リセット信号ＲＳＴ＿Ｒは、例えばシーケンサ１７により生成される。レジスタ回路ＣＲ４が当該Ｈレベルのリセット信号ＲＳＴ＿Ｒを受け取ることに応じて、レジスタ回路ＣＲ４に保持されるデータおよびデータＣＳＯ＿Ｒの各ビットの信号がＬレベルとなる。

アンド回路ＡＮＤ５は、第１入力部を介してデータＣＳＯ＿Ｒを受け取り、第２入力部を介して信号ＲＯＳ＿Ｓを受け取る。アンド回路ＡＮＤ５は、データＣＳＯ＿Ｒとしてコマンド“ＹＹｈ”を受け取っており、かつ、信号ＲＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。レジスタ回路ＣＲ３＿Ｒは、図１４の例の場合のアンド回路ＡＮＤ２＿Ｒから出力される信号の代わりに、アンド回路ＡＮＤ５から出力される信号を受け取る。

レジスタ回路ＣＲ４からレジスタ回路ＣＲ３＿Ｒまでの回路構成により、半導体記憶装置１Ｃが受け取る読出し動作に係るコマンドセットがコマンド“ＹＹｈ”を含む場合に、当該コマンド“ＹＹｈ”に係る信号が伝達されることが可能となる。

図２１は、第４実施形態に係る半導体記憶装置１Ｃにおいて実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図２０に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号とプレフィクスコマンド“ＹＹｈ”に係る信号とが転送される様子と、を示すタイミングチャートの一例を示す。図２１では、データＣＳＯ＿Ｗに関連する波形が示されているが、当該波形は、データＣＳＯ＿Ｗによりコマンド“ＸＸｈ”が送られている場合にＨレベルであり、そうではない場合にＬレベルであるように示されている。また、図２１では、データＣＳＯ＿Ｒに関連する波形が示されているが、当該波形は、データＣＳＯ＿Ｒによりコマンド“ＹＹｈ”が送られている場合にＨレベルであり、そうではない場合にＬレベルであるように示されている。図２１の例では、図１５の例のデータＣＳＯに関連する波形、ならびに信号ＣＳ＿ＷおよびＣＳ＿Ｒそれぞれの波形の代わりに、データＣＳＯ＿ＷおよびＣＳＯ＿Ｒそれぞれに関連する波形が示されている。

図２１に示されるタイミングチャートについて、図１５の例と相違する点について説明する。

半導体記憶装置１ＣがコマンドセットＣＳＸＷを受け取って書込み動作ＷＯを開始する動作については、次に説明する点を除いて図１５の例と同様である。

図１５の例と同様に、コマンドレジスタ１５３Ｃがコマンド“ＸＸｈ”を受け取ることに応じて、レジスタ回路ＣＲ１は、コマンド“ＸＸｈ”を受け取って保持する。レジスタ回路ＣＲ１は、保持するコマンド“ＸＸｈ”をデータＣＳＯ＿Ｗとして出力する。

図１５を参照して説明した、コマンド“１５ｈ”に応じたレジスタ回路ＣＲ１のリセットは、図２１の例では実行されない。

続いて、シーケンサ１７は、コマンド“１５ｈ”を受け取ったことに基づいて、信号ＷＯＳ＿ＳをＨレベルでアンド回路ＡＮＤ３に供給する。アンド回路ＡＮＤ３は、第２入力部を介して当該Ｈレベルの信号ＷＯＳ＿Ｓを受け取りながら、第１入力部を介してデータＣＳＯ＿Ｗとしてコマンド“ＸＸｈ”を受け取る。これに応じて、アンド回路ＡＮＤ３は、Ｈレベルの信号を出力する。レジスタ回路ＣＲ３＿Ｗは、アンド回路ＡＮＤ３から出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＦＳ＿Ｗを出力する。

図１５の例と同様に、例えば、半導体記憶装置１Ｃは、書込み動作ＷＯを開始することに応じて、コマンド“ＸＸｈ”を伝達する各配線の信号をＬレベルにする。

半導体記憶装置１ＣがコマンドセットＣＳＸＲの代わりに、コマンドセットＣＳＸＲのプレフィクスコマンド“ＸＸｈ”をプレフィクスコマンド“ＹＹｈ”に代えたコマンドセットＣＳＹＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する動作については、次に説明する点を除いて図１５の例と同様である。

メモリコントローラ２は、コマンド“ＹＹｈ”を発行して半導体記憶装置１Ｃに送信する。コマンドレジスタ１５３Ｃがコマンド“ＹＹｈ”を受け取ることに応じて、コマンド“ＹＹｈ”がレジスタ回路ＣＲ４に供給される。レジスタ回路ＣＲ４は、コマンド“ＹＹｈ”を受け取って保持し、コマンド“ＹＹｈ”をデータＣＳＯ＿Ｒとして出力する。

ここで、コマンド“ＸＸｈ”を伝達する各配線の信号がＬレベルとなっているため、レジスタ回路ＣＲ１は、データＣＳＯ＿Ｗとして各ビットの信号がＬレベルのデータを出力する。

図１５を参照して説明したような、コマンド“３０ｈ”に応じたレジスタ回路ＣＲ４のリセットは、図２１の例では実行されない。

続いて、シーケンサ１７は、コマンド“３０ｈ”を受け取ったことに基づいて、信号ＲＯＳ＿ＳをＨレベルでアンド回路ＡＮＤ５に供給する。アンド回路ＡＮＤ５は、第２入力部を介して当該Ｈレベルの信号ＲＯＳ＿Ｓを受け取りながら、第１入力部を介してデータＣＳＯ＿Ｒとしてコマンド“ＹＹｈ”を受け取る。これに応じて、アンド回路ＡＮＤ５は、Ｈレベルの信号を出力する。レジスタ回路ＣＲ３＿Ｒは、アンド回路ＡＮＤ５から出力される当該Ｈレベルの信号を受け取って保持し、保持する信号と同じＨレベルで信号ＦＳ＿Ｒを出力する。

図１５の例と同様に、例えば、半導体記憶装置１Ｃは、読出し動作ＲＯを開始することに応じて、コマンド“ＹＹｈ”を伝達する各配線の信号をＬレベルにする。

半導体記憶装置１Ｃが読出し動作ＲＯを開始した後は、読出し動作ＲＯの完了に伴い、信号ＣＳ＿ＲがＬレベルにされる代わりにデータＣＳＯ＿Ｒの各ビットの信号がＬレベルにされる以外は、図１５の例と同様である。

以上、第４実施形態に係る半導体記憶装置１Ｃによっても、第２実施形態において説明したのと同様の効果が奏せられる。

＜他の実施形態＞
第２実施形態、第３実施形態、および第４実施形態の各々に適用可能な変形例について説明する。以下では、第２実施形態を例に挙げて説明する。
以下の説明における、書込み動作に係るコマンドセットは、先頭にプレフィクスコマンド“ＸＸｈ”を含むものとする。また、読出し動作に係るコマンドセットは、先頭にプレフィクスコマンド“ＷＷｈ”を含むものとする。コマンド“ＷＷｈ”はコマンド“ＸＸｈ”とは異なる。コマンド“ＷＷｈ”も、例えば、コマンド“ＷＷｈ”を含むコマンドセット中の後続するコマンドにより特定される動作を半導体記憶装置が実行する際の方式を指定するコマンドである。コマンド“ＷＷｈ”により指定される当該方式は、例えば、コマンド“ＸＸｈ”により指定される方式とは異なる。例えば、コマンド“ＷＷｈ”は、第１実施形態において説明したコマンド“０１ｈ”であってもよい。

図２２は、第２実施形態の変形例に係る半導体記憶装置１Ａのコマンドレジスタ１５３Ａの回路構成の一例を示す。コマンドレジスタ１５３Ａの回路構成の一例として、図１４に示した回路構成に加えて、プレフィクスコマンド“ＷＷｈ”を受け取って当該コマンド“ＷＷｈ”に基づく信号ＦＳｗを生成する部分の回路構成の一例が示されている。

図２２に示されるコマンドレジスタ１５３Ａは、第１コマンド処理回路１５３１Ａおよび第２コマンド処理回路１５３２Ａを含む。

第１コマンド処理回路１５３１Ａは、図１４に示した回路構成を有する。以下では、第２コマンド処理回路１５３２Ａとの区別のため、当該回路構成に含まれる各レジスタ回路、各アンド回路、およびマルチプレクサ回路、ならびに、これらの回路からの出力データおよび出力信号、に付される参照符号の末尾に、添え字ｘを付している。

第２コマンド処理回路１５３２Ａは、第１コマンド処理回路１５３１Ａの回路構成において、アンド回路ＡＮＤ１＿ＷｘおよびＡＮＤ１＿Ｒｘの代わりに、アンド回路ＡＮＤ６＿ＷｗおよびＡＮＤ６＿Ｒｗを設けたものとなっている。当該回路構成に含まれる各レジスタ回路、各アンド回路、およびマルチプレクサ回路、ならびに、これらの回路からの出力データおよび出力信号、に付される参照符号の末尾に、添え字ｗを付している。

コマンドレジスタ１５３Ａがコマンド“ＷＷｈ”を受け取ることに応じて、当該コマンド“ＷＷｈ”がレジスタ回路ＣＲ１ｗに供給される。レジスタ回路ＣＲ１ｗは、ライトイネーブル信号ＷＥｎのトグルに応じて、当該供給されるコマンド“ＷＷｈ”を受け取って保持する。レジスタ回路ＣＲ１ｗは、保持するデータをデータＣＳＯｗとして出力する。

コマンドレジスタ１５３Ａがコマンド“１０ｈ”またはコマンド“１５ｈ”を受け取ることに応じて、当該受け取られたコマンド“１０ｈ”またはコマンド“１５ｈ”がアンド回路ＡＮＤ６＿Ｗｗに供給される。

アンド回路ＡＮＤ６＿Ｗｗは、第１入力部を介してデータＣＳＯｗを受け取り、第２入力部を介して、当該供給されるコマンド“１０ｈ”またはコマンド“１５ｈ”を受け取る。アンド回路ＡＮＤ６＿Ｗｗは、データＣＳＯｗとしてコマンド“ＷＷｈ”を受け取っており、かつ、コマンド“１０ｈ”またはコマンド“１５ｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

コマンドレジスタ１５３Ａがコマンド“３０ｈ”を受け取ることに応じて、当該コマンド“３０ｈ”がアンド回路ＡＮＤ６＿Ｒｗに供給される。

アンド回路ＡＮＤ６＿Ｒｗは、第１入力部を介してデータＣＳＯｗを受け取り、第２入力部を介して、当該供給されるコマンド“３０ｈ”を受け取る。アンド回路ＡＮＤ６＿Ｒｗは、データＣＳＯｗとしてコマンド“ＷＷｈ”を受け取っており、かつ、コマンド“３０ｈ”を受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

レジスタ回路ＣＲ２＿Ｗｗは、第１コマンド処理回路１５３１Ａの場合のアンド回路ＡＮＤ１＿Ｗｘから出力される信号の代わりに、アンド回路ＡＮＤ６＿Ｗｗから出力される信号を受け取る。レジスタ回路ＣＲ２＿Ｒｗは、第１コマンド処理回路１５３１Ａの場合のアンド回路ＡＮＤ１＿Ｒｘから出力される信号の代わりに、アンド回路ＡＮＤ６＿Ｒｗから出力される信号を受け取る。

第２コマンド処理回路１５３２Ａの回路構成は、これ以外の点については第１コマンド処理回路１５３１Ａの回路構成と同じである。

図１４を参照して説明したのと同様に、マルチプレクサ回路ＭＵＸｗは、Ｈレベルの信号ＦＳ＿Ｗｗを第１入力端子上で受け取りながら、Ｌレベルの信号ＲＯＳを受け取る場合、信号ＦＳｗとしてＨレベルの信号を出力する。当該Ｈレベルの信号ＦＳｗに基づいて、シーケンサ１７は、プレフィクスコマンド“ＷＷｈ”により指定される方式で書込み動作を実行する。マルチプレクサ回路ＭＵＸｗは、Ｈレベルの信号ＦＳ＿Ｒｗを第２入力端子上で受け取りながら、Ｈレベルの信号ＲＯＳを受け取る場合、信号ＦＳｗとしてＨレベルの信号を出力する。当該Ｈレベルの信号ＦＳｗに基づいて、シーケンサ１７は、プレフィクスコマンド“ＷＷｈ”により指定される方式で読出し動作を実行する。

図２３は、第２実施形態の変形例に係る半導体記憶装置１Ａにおいて実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図２２に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号とプレフィクスコマンド“ＷＷｈ”に係る信号とが転送される様子と、を示すタイミングチャートの一例を示す。図２３では、データＣＳＯｗに関連する波形が示されているが、当該波形は、データＣＳＯｗによりコマンド“ＷＷｈ”が送られている場合にＨレベルであり、そうではない場合にＬレベルであるように示されている。

図２３に示されるタイミングチャートについて、図１５の例と相違する点について説明する。

メモリコントローラ２がコマンドセットＣＳＸＷを送信する前は、図１５の例では図示を省略していたが、信号ＦＳｘもＬレベルである。また、データＣＳＯｗの各ビットの信号もＬレベルであり、信号ＣＳ＿Ｗｗ、ＦＳ＿Ｗｗ、ＣＳ＿Ｒｗ、ＦＳ＿Ｒｗ、およびＦＳｗもＬレベルである。

半導体記憶装置１ＡがコマンドセットＣＳＸＷを受け取って書込み動作ＷＯを開始する動作については、図１５の例と同様である。図１５を参照して説明したように、Ｈレベルの信号ＦＳ＿Ｗｘに基づいて、マルチプレクサ回路ＭＵＸｘから信号ＦＳｘがＨレベルで出力される。シーケンサ１７は、信号ＲＯＳがＬレベルである間にＨレベルの信号ＦＳｘを受け取ることにより、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯを開始する。

半導体記憶装置１ＡがコマンドセットＣＳＸＲの代わりに、コマンドセットＣＳＸＲのプレフィクスコマンド“ＸＸｈ”をプレフィクスコマンド“ＷＷｈ”に代えたコマンドセットＣＳＷＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する動作については、図１５を参照して説明した各処理を次のように代えたものとなる。

すなわち、各処理の主体が、図１５の例において説明した各回路から、第２コマンド処理回路１５３２Ａに含まれる、当該回路と同一の構成の回路、または、当該回路の代わりに設けられた回路、に代えられる。また、各処理に関連した説明中のコマンド“ＸＸｈ”、データＣＳＯ、信号ＣＳ＿Ｒ、信号ＦＳ＿Ｒ、および信号ＦＳはそれぞれ、コマンド“ＷＷｈ”、データＣＳＯｗ、信号ＣＳ＿Ｒｗ、信号ＦＳ＿Ｒｗ、および信号ＦＳｗに代えられる。なお、書込み動作ＷＯの中断に伴い、半導体記憶装置１Ａは、信号ＦＳｘをＬレベルにする。Ｈレベルの信号ＦＳ＿Ｒｗに基づいて、マルチプレクサ回路ＭＵＸｗから信号ＦＳｗがＨレベルで出力される。シーケンサ１７は、信号ＲＯＳがＨレベルである間にＨレベルの信号ＦＳｗを受け取ることにより、プレフィクスコマンド“ＷＷｈ”により指定される方式で読出し動作ＲＯを開始する。

ここで、コマンドレジスタ１５３Ａがコマンド“ＷＷｈ”を受け取る際に、アンド回路ＡＮＤ１＿Ｗｘは、第２入力部を介してコマンド“１０ｈ”とコマンド“１５ｈ”のいずれも受け取っていないため、Ｌレベルの信号を出力している。レジスタ回路ＣＲ２＿Ｗｘは、ライトイネーブル信号ＷＥｎのトグルに応じて、アンド回路ＡＮＤ１＿Ｗｘから出力される当該Ｌレベルの信号を受け取って保持し、保持する信号と同じＬレベルで信号ＣＳ＿Ｗｘを出力し続ける。

半導体記憶装置１Ａが読出し動作ＲＯを開始した後は、読出し動作ＲＯの完了に伴い、信号ＣＳ＿ＲおよびＦＳ＿ＲがＬレベルにされる代わりに信号ＣＳ＿ＲｗおよびＦＳ＿ＲｗがＬレベルにされる以外は、図１５の例と同様である。なお、読出し動作ＲＯの完了に伴い、半導体記憶装置１Ａは、信号ＦＳｗをＬレベルにする。半導体記憶装置１Ａは、コマンド“４８ｈ”を受け取ることに応じて、Ｈレベルの信号ＦＳ＿Ｗｘに基づいてマルチプレクサ回路ＭＵＸｘから信号ＦＳｘがＨレベルで出力されるようにする。シーケンサ１７は、信号ＲＯＳがＬレベルである間に当該Ｈレベルの信号ＦＳｘを受け取ることにより、プレフィクスコマンド“ＸＸｈ”により指定される方式で書込み動作ＷＯを再開する。再開後の書込み動作ＷＯの完了に伴い、半導体記憶装置１Ａは、信号ＦＳｘをＬレベルにする。

上記では、半導体記憶装置１Ａが例えばＳＬＣ方式での書込み動作に係るコマンドセットを受け付けた後に例えばＭＬＣ方式での読出し動作に係るコマンドセットを受け付ける場合の例について説明した。しかしながら、半導体記憶装置１Ａは、例えばＭＬＣ方式での書込み動作に係るコマンドセットを受け付けた後に例えばＳＬＣ方式での読出し動作に係るコマンドセットを受け付ける場合にも、同様の動作を行うことが可能である。

図２４は、第２実施形態の変形例の比較例に係る半導体記憶装置のコマンドレジスタ１１５３の回路構成の一例を示す。コマンドレジスタ１１５３の回路構成の一例として、図１６に示した回路構成に加えて、プレフィクスコマンド“ＷＷｈ”を受け取って当該コマンド“ＷＷｈ”に基づく信号ＦＳｗを生成する部分の回路構成の一例が示されている。

図２４に示されるコマンドレジスタ１１５３は、第１コマンド処理回路１１５３１および第２コマンド処理回路１１５３２を含む。

第１コマンド処理回路１１５３１は、図１６に示した回路構成を有する。以下では、第２コマンド処理回路１１５３２との区別のため、当該回路構成に含まれる各レジスタ回路、各アンド回路、およびマルチプレクサ回路、ならびに、これらの回路からの出力データおよび出力信号、に付される参照符号の末尾に、添え字ｘを付している。

第２コマンド処理回路１１５３２は、第１コマンド処理回路１１５３１の回路構成において、アンド回路ＡＮＤ３＿ＷｘおよびＡＮＤ３＿Ｒｘの代わりに、アンド回路ＡＮＤ７＿ＷｗおよびＡＮＤ７＿Ｒｗを設けたものとなっている。当該回路構成に含まれる各レジスタ回路、各アンド回路、およびマルチプレクサ回路、ならびに、これらの回路からの出力データおよび出力信号、に付される参照符号の末尾に、添え字ｗを付している。

コマンドレジスタ１１５３がコマンド“ＷＷｈ”を受け取ることに応じて、当該コマンド“ＷＷｈ”が、第２コマンド処理回路１１５３２のレジスタ回路ＣＲ１ｗに供給される。当該レジスタ回路ＣＲ１ｗは、ライトイネーブル信号ＷＥｎのトグルに応じて、当該供給されるコマンド“ＷＷｈ”を受け取って保持する。当該レジスタ回路ＣＲ１ｗは、保持するデータをデータＣＳＯｗとして出力する。

アンド回路ＡＮＤ７＿Ｗｗは、データＣＳＯｗと信号ＷＯＳ＿Ｓとを受け取る。アンド回路ＡＮＤ７＿Ｗｗは、データＣＳＯｗとしてコマンド“ＷＷｈ”を受け取っており、かつ、信号ＷＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

アンド回路ＡＮＤ７＿Ｒｗは、データＣＳＯｗと信号ＲＯＳ＿Ｓとを受け取る。アンド回路ＡＮＤ７＿Ｒｗは、データＣＳＯｗとしてコマンド“ＷＷｈ”を受け取っており、かつ、信号ＲＯＳ＿ＳをＨレベルで受け取っている場合に、Ｈレベルの信号を、それ以外の場合にはＬレベルの信号を、出力端子上で出力する。

レジスタ回路ＣＲ３＿Ｗｗは、第１コマンド処理回路１１５３１の場合のアンド回路ＡＮＤ３＿Ｗｘから出力される信号の代わりに、アンド回路ＡＮＤ７＿Ｗｗから出力される信号を受け取る。レジスタ回路ＣＲ３＿Ｒｗは、第１コマンド処理回路１１５３１の場合のアンド回路ＡＮＤ３＿Ｒｘから出力される信号の代わりに、アンド回路ＡＮＤ７＿Ｒｗから出力される信号を受け取る。

第２コマンド処理回路１１５３２の回路構成は、これ以外の点については第１コマンド処理回路１１５３１の回路構成と同じである。

図２５は、第２実施形態の変形例の比較例に係る半導体記憶装置において実行されるサスペンドリード動作に係る、コマンドシーケンスと、レディ／ビジー信号Ｒ／Ｂｎの時間変化と、図２４に示した回路構成においてプレフィクスコマンド“ＸＸｈ”に係る信号とプレフィクスコマンド“ＷＷｈ”に係る信号とが転送される様子と、を示すタイミングチャートの一例を示す。なお、図２５に示されるタイミングチャートでは、参照を容易にするため、当該半導体記憶装置がラッチ回路ＸＤＬを開放してレディ状態になったか否かをメモリコントローラがコマンド“７０ｈ”を用いて確認することは省略されている。

図２５に示されるタイミングチャートについて、図１７の例と相違する点を中心に説明する。

当該半導体記憶装置がコマンドセットＣＳＸＷを受け取って書込み動作ＷＯを開始してビジー状態になった後にレディ状態になるまでの動作については、図１７の例と同様である。図１７の例と同様に、当該半導体記憶装置は、このようにレディ状態になることに応じて、レジスタ回路ＣＲ１ｘをリセットして、レジスタ回路ＣＲ１ｘに保持されるデータおよびデータＣＳＯｘの各ビットの信号をＬレベルにする。図１７の例と同様に、メモリコントローラは、当該半導体記憶装置がこのようにレディ状態になるのを待ってから読出し動作に係るコマンドセットを当該半導体記憶装置に送信する。

当該半導体記憶装置がコマンドセットＣＳＸＲの代わりにコマンドセットＣＳＷＲを受け取り、書込み動作ＷＯｘを中断して読出し動作ＲＯを開始する動作については、図１７を参照して説明した各処理を次のように代えたものとなる。

すなわち、各処理の主体が、図１７の例において説明した各回路から、第２コマンド処理回路１１５３２に含まれる、当該回路と同一の構成の回路、または、当該回路の代わりに設けられた回路、に代えられる。また、各処理に関連した説明中のコマンド“ＸＸｈ”、データＣＳＯ、信号ＦＳ＿Ｒ、および信号ＦＳはそれぞれ、コマンド“ＷＷｈ”、データＣＳＯｗ、信号ＦＳ＿Ｒｗ、および信号ＦＳｗに代えられる。これにより、プレフィクスコマンド“ＷＷｈ”により指定される方式で読出し動作ＲＯが開始される。

当該半導体記憶装置が読出し動作ＲＯを開始した後は、読出し動作ＲＯの完了に伴い、データＣＳＯの各ビットの信号および信号ＦＳ＿ＲがＬレベルにされる代わりにデータＣＳＯｗの各ビットの信号および信号ＦＳ＿ＲｗがＬレベルにされる以外は、図１５の例と同様である。

仮に、メモリコントローラがこのように待たずにコマンドセットＣＳＷＲを当該半導体記憶装置に送信する場合について考える。

この場合、レジスタ回路ＣＲ１ｘがコマンド“ＸＸｈ”を保持およびデータＣＳＯｘとして出力している間に、コマンド“ＷＷｈ”がレジスタ回路ＣＲ１ｗに供給されてレジスタ回路ＣＲ１ｗがコマンド“ＷＷｈ”を保持してデータＣＳＯｗとして出力する。例えば、信号ＲＯＳ＿ＳおよびＲＯＳがＨレベルとなって当該出力されるコマンド“ＷＷｈ”に基づいて信号ＦＳｗがＨレベルとなるとき、レジスタ回路ＣＲ１ｘから出力されるコマンド“ＸＸｈ”に基づいて信号ＦＳｘもＨレベルであり得る。当該半導体記憶装置は、当該Ｈレベルの信号ＦＳｘがコマンドセットＣＳＷＲに基づくものであると認識し得る。このような認識に基づき、当該半導体記憶装置が、コマンドセットＣＳＷＲによる読出し動作ＲＯを、コマンド“ＷＷｈ”が指定する方式ではなくコマンド“ＸＸｈ”が指定する方式で実行してしまうこと（以下、第１の誤動作と称する。）が起こり得る。

さらに、この場合、例えば信号ＷＯＳ＿ＳがＨレベルである間に、レジスタ回路ＣＲ１ｗがコマンド“ＷＷｈ”を保持してデータＣＳＯｗとして出力し得る。この場合には、信号ＲＯＳがＬレベルである間に、レジスタ回路ＣＲ１ｘから出力されるコマンド“ＸＸｈ”に基づいて信号ＦＳｘがＨレベルであると同時に、当該出力されるコマンド“ＷＷｈ”に基づいて信号ＦＳｗもＨレベルとなり得る。当該半導体記憶装置は、当該Ｈレベルの信号ＦＳｗが、既に受け付けているコマンドセットＣＳＸＷに基づくものであると認識し得る。このような認識に基づき、当該半導体記憶装置が、コマンドセットＣＳＸＷによる書込み動作ＷＯｘを、コマンド“ＸＸｈ”が指定する方式ではなくコマンド“ＷＷｈ”が指定する方式で実行してしまうこと（以下、第２の誤動作と称する。）が起こり得る。

このような誤動作を防ぐために、第２実施形態の変形例の比較例に係る半導体記憶装置は、レディ状態になって上述したようにレジスタ回路ＣＲ１ｘをリセットするまで、メモリコントローラを待たせる。レジスタ回路ＣＲ１ｘの当該リセットの時点では、信号ＷＯＳ＿ＳはＬレベルになっている。メモリコントローラは、当該半導体記憶装置がレディ状態になったことを通知されてからコマンドセットＣＳＷＲを当該半導体記憶装置に送信する。このように、レジスタ回路ＣＲ１ｘのリセット以降に当該半導体記憶装置がコマンドセットＣＳＷＲを受け付けるため第１の誤動作は起こらない。また、例えば信号ＷＯＳ＿ＳがＬレベルになって以降に当該半導体記憶装置がコマンドセットＣＳＷＲを受け付けるため第２の誤動作も起こらない。

第２実施形態の変形例に係る半導体記憶装置１Ａは、コマンドセットＣＳＸＷを受け取ると、コマンド“ＸＸｈ”に係る信号が、コマンド“１５ｈ”とライトイネーブル信号ＷＥｎに基づいて、レジスタ回路ＣＲ２＿Ｗｘに送られて保持される。レジスタ回路ＣＲ２＿Ｗｘによるコマンド“ＸＸｈ”に係る信号の保持の後から、半導体記憶装置１Ａはレジスタ回路ＣＲ１ｘをリセット可能である。このようにレジスタ回路ＣＲ１ｘがリセット可能になるタイミングは、第２実施形態の変形例の比較例について説明したような、半導体記憶装置１Ａがレディ状態になってからレジスタ回路ＣＲ１ｘをリセットするタイミングより早い。半導体記憶装置１Ａは、例えば、コマンドセットＣＳＸＷのうちのコマンド“１５ｈ”を受け取ることに応じて、レジスタ回路ＣＲ１ｘのリセットを行う。このような場合、半導体記憶装置１ＡがコマンドセットＣＳＸＷを受け取った直後からコマンドセットＣＳＷＲを受け付けても、第１の誤動作は起こらない。

また、第２実施形態の変形例に係る半導体記憶装置１Ａは、例えば、信号ＷＯＳ＿ＳがＬレベルからＨレベルになって書込み動作ＷＯを開始することに応じて、コマンド“１０ｈ”およびコマンド“１５ｈ”を伝達する各配線の信号をＬレベルにする。このような場合、例えば信号ＷＯＳ＿ＳがＨレベルである間にレジスタ回路ＣＲ１ｗがコマンド“ＷＷｈ”を保持してデータＣＳＯｗとして出力したとしても、信号ＲＯＳがＬレベルである間に、当該出力されるコマンド“ＷＷｈ”に基づいて信号ＦＳｗがＨレベルとなることはない。これは、アンド回路ＡＮＤ６＿Ｗｗが、第２入力部を介してコマンド“１０ｈ”およびコマンド“１５ｈ”のいずれも受け取らないため、Ｌレベルの信号しか出力しないためである。このような場合、半導体記憶装置１ＡがコマンドセットＣＳＸＷを受け取った直後からコマンドセットＣＳＷＲを受け付けても、第２の誤動作も起こらない。

したがって、第２実施形態の変形例に係る半導体記憶装置１Ａは、コマンドセットＣＳＸＷを受け取った直後からコマンドセットＣＳＷＲを受け付け得る。半導体記憶装置１Ａは、コマンドセットＣＳＷＲを受け取り、書込み動作ＷＯを中断して読出し動作ＲＯを開始する。これにより、半導体記憶装置１Ａによれば、読出し動作に係るコマンドセットをメモリコントローラ２がより早期に送信することが可能となる。また、第２実施形態の変形例に係る半導体記憶装置１Ａによれば、第１実施形態に係る半導体記憶装置１について説明したのと同様に、サスペンドリード動作がより早期に開始され得る。

本明細書において、同一、一致、一定、および維持等の表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

第１実施形態に係る半導体記憶装置は、第１実施形態の各比較例において説明した動作も実行可能である。第１実施形態に係る半導体記憶装置は、第１実施形態において説明した各動作を任意に組み合わせて実行してもよい。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダモジュール、１４…入出力回路、１５…レジスタ、１５１…ステータスレジスタ、１５２…アドレスレジスタ、１５３，１１５３…コマンドレジスタ、１５３１Ａ，１１５３１…第１コマンド処理回路、１５３２Ａ，１１５３２…第２コマンド処理回路、ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４…レジスタ回路、ＡＮＤ…アンド回路、ＭＵＸ…マルチプレクサ回路、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＣＥＬＳＲＣ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＡＵ…センスアンプユニット、ＳＡ…センスアンプ回路、ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬ…ラッチ回路、ＤＢＵＳ…バス、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェース回路、３…メモリシステム、４…ホスト装置、ＣＳＮＷ，ＣＳＣＷ，ＣＳＸＷ，ＣＳＲ，ＣＳＸＲ，ＣＳＺＸＲ，ＣＳＹＲ，ＣＳＷＲ…コマンドセット。

Claims

メモリセルアレイと、
第１コマンドセットを受け取り、前記第１コマンドセットの受け取りに応じて書込み動作または消去動作に係るコマンドセットを拒絶する間に読出し動作に係る第２コマンドセットを受け取り、前記第２コマンドセットに応じて前記メモリセルアレイに対する読出し動作を実行する、ように構成される制御回路と
を備える半導体記憶装置。
前記制御回路はさらに、第１コマンドを受け取ることに応じて、前記半導体記憶装置が前記第２コマンドセットを拒絶するか否かを示す信号を出力する、ように構成される、請求項１に記載の半導体記憶装置。
前記信号は、前記第１コマンドセットの受け取りから前記第２コマンドセットの受け取りの前まで、前記半導体記憶装置が前記第２コマンドセットを拒絶しないことを示し、前記第２コマンドセットの受け取りから、前記読出し動作による前記メモリセルアレイへのアクセスの完了まで、前記半導体記憶装置が前記第２コマンドセットを拒絶することを示す、請求項２に記載の半導体記憶装置。
前記制御回路はさらに、前記第１コマンドセットに応じて前記メモリセルアレイに対する第１動作を開始し、前記第２コマンドセットに応じて、前記第１動作を中断して前記読出し動作を実行する、ように構成される、請求項１に記載の半導体記憶装置。
前記制御回路はさらに、前記第１コマンドセットに応じて前記メモリセルアレイに対する書込み動作または消去動作を開始する、ように構成される、請求項１に記載の半導体記憶装置。
半導体記憶装置であって、
メモリセルアレイと、
第１コマンドを含む第１コマンドセットを受け取る場合に、前記第１コマンドセットに応じて前記メモリセルアレイに対する書込み動作または消去動作を実行し、
前記第１コマンドを含む第２コマンドセットを受け取る場合に、前記第２コマンドセットに応じて前記メモリセルアレイに対する読出し動作を実行する、
ように構成される制御回路と
を備え、
前記制御回路は、
前記半導体記憶装置に前記第１コマンドセットを受け取るように指示する第１信号に応じて、前記第１コマンドセットに含まれる前記第１コマンドに基づく第２信号を保持および出力する、ように構成される第１データ保持回路と、
前記半導体記憶装置に前記第２コマンドセットを受け取るように指示する第３信号に応じて、前記第２コマンドセットに含まれる前記第１コマンドに基づく第４信号を保持および出力する、ように構成される第２データ保持回路と
を備え、
前記書込み動作または消去動作の実行は前記第２信号に基づき、前記読出し動作の実行は前記第４信号に基づく、
半導体記憶装置。
前記半導体記憶装置が前記第１コマンドを受け取る毎に、前記第２信号の保持と、前記第４信号の保持と、のいずれか一方が実行される、請求項６に記載の半導体記憶装置。
前記第１コマンドセットは第２コマンドを含み、前記第２コマンドセットは、前記第２コマンドとは異なる第３コマンドを含み、
前記第２信号の保持は前記第２コマンドに基づき、前記第４信号の保持は前記第３コマンドに基づく、
請求項６に記載の半導体記憶装置。
前記第１コマンドセットは第２コマンドを含み、前記第２コマンドセットは、前記第２コマンドとは異なる第３コマンドを含み、
前記制御回路はさらに、前記第１コマンドに基づく第５信号を保持および出力する、ように構成される第３データ保持回路を備え、
前記第２信号の保持、および、前記第４信号の保持は、前記第５信号に基づき、
前記第３データ保持回路はさらに、前記半導体記憶装置が前記第２コマンドと前記第３コマンドとの少なくとも一方を受け取ることに基づいて、前記保持する前記第５信号を消去するように構成される、
請求項６に記載の半導体記憶装置。
前記第１コマンドは、前記第１コマンドセットのうち先頭のコマンドであり、前記第２コマンドセットのうち先頭のコマンドである、請求項６に記載の半導体記憶装置。
前記第１コマンドセットと前記第２コマンドセットの一方のみが第２コマンドを含み、
前記第２コマンドセットが前記第２コマンドを含む場合、前記第２信号の保持は、前記半導体記憶装置が前記第２コマンドを受け取らないことに基づき、前記第４信号の保持は、前記半導体記憶装置が前記第２コマンドを受け取ることに基づく、
前記第１コマンドセットが前記第２コマンドを含む場合、前記第２信号の保持は、前記半導体記憶装置が前記第２コマンドを受け取ることに基づき、前記第４信号の保持は、前記半導体記憶装置が前記第２コマンドを受け取らないことに基づく、
請求項６に記載の半導体記憶装置。
前記制御回路はさらに、前記半導体記憶装置が前記第２コマンドを受け取る場合に、前記第２コマンドに基づく第５信号を保持および出力する、ように構成される第３データ保持回路を備え、
前記第２コマンドセットが前記第２コマンドを含む場合、
前記第２信号の保持は、前記第３データ保持回路から前記第５信号が出力されていないことに基づき、前記第４信号の保持は前記第５信号に基づき、
前記第１コマンドセットが前記第２コマンドを含む場合、
前記第２信号の保持は前記第５信号に基づき、前記第４信号の保持は、前記第３データ保持回路から前記第５信号が出力されていないことに基づく、
請求項１１に記載の半導体記憶装置。
前記第１コマンドセットと前記第２コマンドセットとのうち前記第２コマンドを含む一方において、前記第２コマンドは先頭のコマンドである、請求項１１に記載の半導体記憶装置。
前記第１コマンドセットと前記第２コマンドセットとのうち前記第２コマンドを含む一方において、前記第１コマンドは前記第２コマンドの次のコマンドであり、
前記第１コマンドセットと前記第２コマンドセットとのうち前記第２コマンドを含まない一方において、前記第１コマンドは先頭のコマンドである、
請求項１３に記載の半導体記憶装置。
メモリセルアレイと、
第１コマンドを含む第１コマンドセットを受け取る場合に、前記第１コマンドセットに応じて前記メモリセルアレイに対する書込み動作または消去動作を実行し、
前記第１コマンドとは異なる第２コマンドを含む第２コマンドセットを受け取る場合に、前記第２コマンドセットに応じて前記メモリセルアレイに対する読出し動作を実行する、
ように構成される制御回路と
を備え、
前記制御回路は、
前記第１コマンドに基づく第１信号を保持および出力する、ように構成される第１データ保持回路と、
前記第２コマンドに基づく第２信号を保持および出力する、ように構成される第２データ保持回路と
を備え、
前記書込み動作または消去動作の実行は前記第１信号に基づき、前記読出し動作の実行は前記第２信号に基づく、
半導体記憶装置。
前記第１コマンドは、前記第１コマンドセットのうち先頭のコマンドであり、前記半導体記憶装置が前記書込み動作または消去動作を実行する際の方式を指定し、
前記第２コマンドは、前記第２コマンドセットのうち先頭のコマンドであり、前記半導体記憶装置が前記読出し動作を実行する際の方式を指定する、
請求項１５に記載の半導体記憶装置。