JP2021022414A - 半導体記憶装置 - Google Patents

Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１１と、前記メモリセルアレイに対する第１動作ＷＯを実行中に、前記第１動作を中断して前記メモリセルアレイに対する第１読出し動作を開始し、前記第１読出し動作の開始後に、前記中断された第１動作を再開し、第１コマンドＸＸｈを受け取ると、前記中断された第１動作を、前記第１コマンドとは異なる第２コマンド４８ｈを受け取ることに応じて再開するか否かを切り替えるように構成される、制御回路とを備える。【選択図】図７Ａ

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１７／０２６２２２９号明細書

高品質な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイに対する第１動作を実行中に、前記第１動作を中断して前記メモリセルアレイに対する第１読出し動作を開始し、前記第１読出し動作の開始後に、前記中断された第１動作を再開し、第１コマンドを受け取ると、前記中断された第１動作を、前記第１コマンドとは異なる第２コマンドを受け取ることに応じて再開するか否かを切り替えるように構成される、制御回路とを備える。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。 第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号の時間変化とを示すタイミングチャートの別の例を示す図。 第１実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号の時間変化とを示すタイミングチャートの別の例を示す図。 第１実施形態に係る半導体記憶装置において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号の時間変化とを示すタイミングチャートの別の例を示す図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能および構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

図１に示されるように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（solid state drive）またはＳＤ^ＴＭカード等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４から命令を受け取り、当該受け取った命令に基づいて半導体記憶装置１を制御する。

メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、およびメモリインタフェース回路２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-chip）として構成される。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、後述する書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。

ホストインタフェース回路２１は、バスを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からの命令を受け取る。メモリインタフェース回路２５は、メモリバスを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。例えば、メモリインタフェース回路２５は、ホスト装置４からの命令に基づいて、コマンドおよびアドレス情報を含むコマンドシーケンスを発行して半導体記憶装置１に送信する。メモリバスは、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ／ビジー信号Ｒ／Ｂｎ、および信号ＤＱを伝送する。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

図２に示されるように、半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３、入出力回路１４、レジスタ１５、ロジック制御回路１６、シーケンサ１７、レディ／ビジー制御回路１８、および電圧生成回路１９を含む。半導体記憶装置１では、書込みデータＤＡＴをメモリセルアレイ１１に記憶させる書込み動作、読出しデータＤＡＴをメモリセルアレイ１１から読み出す読出し動作等の、各種動作が実行される。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、例えばＳＬＣ（Single-Level Cell）方式またはＭＬＣ（Multi-Level Cell）方式を適用可能である。ＳＬＣ方式では、各メモリセルに１ビットデータが保持され、ＭＬＣ方式では、各メモリセルに２ビットデータが保持される。なお、３ビット以上のデータが各メモリセルに保持されるようにしてもよい。

入出力回路１４は、メモリコントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホスト装置４からの命令を実行するための命令を含む。データＤＡＴは、書込みデータＤＡＴまたは読出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、カラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書込み動作および読出し動作に関する半導体記憶装置１のステータスに関する情報を含む。

より具体的には、入出力回路１４は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書込みデータＤＡＴをセンスアンプモジュール１２に転送し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１５に転送する。出力回路は、レジスタ１５からステータス情報ＳＴＳを受け取り、センスアンプモジュール１２から読出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読出しデータＤＡＴを、メモリコントローラ２に送信する。ここで、入出力回路１４とセンスアンプモジュール１２は、データバスを介して接続される。データバスは、例えば、信号ＤＱ０〜ＤＱ７に対応する８本のデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されるものではなく、例えば１６本または３２本であってもよく、任意に設定可能である。

レジスタ１５は、ステータスレジスタ１５１、アドレスレジスタ１５２、およびコマンドレジスタ１５３を含む。

ステータスレジスタ１５１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１７の指示に基づいて入出力回路１４に転送する。

アドレスレジスタ１５２は、入出力回路１４から転送されるアドレス情報ＡＤＤを保持し、アドレス情報ＡＤＤをシーケンサ１７に転送する。また、アドレスレジスタ１５２は、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール１２に転送し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダモジュール１３に転送する。

コマンドレジスタ１５３は、入出力回路１４から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ１７に転送する。

ロジック制御回路１６は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路１６は、受信される信号に基づいて、入出力回路１４およびシーケンサ１７を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路１４に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路１４に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えば信号ＤＱの入力および出力を入出力回路１４に対して命令するために使用される信号である。ライトプロテクト信号ＷＰｎは、データの書込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。

シーケンサ１７は、コマンドＣＭＤおよびアドレス情報ＡＤＤを受け取り、当該受け取ったコマンドＣＭＤおよびアドレス情報ＡＤＤにしたがって半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダモジュール１３、および電圧生成回路１９等を制御して、書込み動作および読出し動作等の各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７による制御にしたがってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。

電圧生成回路１９は、シーケンサ１７による制御に基づいて各種電圧を生成し、当該生成した電圧を、メモリセルアレイ１１、センスアンプモジュール１２、およびロウデコーダモジュール１３等に供給する。例えば、電圧生成回路１９は、読出しおよび書込み等の動作で後述のワード線等に印加する各種電圧を生成する。電圧生成回路１９は、生成したワード線に印加する各種電圧をロウデコーダモジュール１３に供給する。

センスアンプモジュール１２は、アドレスレジスタ１５２からカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール１２は、当該デコードの結果に基づいて、以下のようにメモリコントローラ２とメモリセルアレイ１１との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール１２は、メモリセルアレイ１１内のメモリセルトランジスタの閾値電圧をセンスして読出しデータＤＡＴを生成し、生成した読出しデータＤＡＴを、入出力回路１４を介してメモリコントローラ２に出力する。また、センスアンプモジュール１２は、メモリコントローラ２から入出力回路１４を介して書込みデータＤＡＴを受け取り、受け取った書込みデータＤＡＴを、メモリセルアレイ１１に転送する。

ロウデコーダモジュール１３は、アドレスレジスタ１５２からロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール１３は、当該デコードの結果に基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール１３は、当該選択したブロックＢＬＫに、電圧生成回路１９から供給される電圧を転送可能である。

（３）メモリセルアレイ
図３は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の回路構成の一例を示す図である。メモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例が示されている。例えば、メモリセルアレイ１１に含まれる複数のブロックＢＬＫの各々は、図３に示される回路構成を有する。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）（ｍは１以上の整数）のうち対応するビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。

同一のストリングユニットＳＵｊに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は、セレクトゲート線ＳＧＤｊに共通して接続される。ここで、図３の例では、ｊは０から３の整数のいずれかである。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｋの制御ゲートは、ワード線ＷＬｋに共通して接続される。ここで、図３の例では、ｋは０から７の整数のいずれかである。

各ビット線ＢＬは、各ストリングユニットＳＵに含まれる対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＣＥＬＳＲＣは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ中の、或るワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々に保持される同位ビットの集合を、例えば「１ページ」と呼ぶ。

以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数の各々は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

（４）メモリセルトランジスタの閾値電圧分布
図４は、図３に示したメモリセルアレイ１１中の各メモリセルトランジスタＭＴが２ビットデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す図である。以下では、書込み対象または読出し対象のメモリセルトランジスタＭＴのことを、選択メモリセルトランジスタＭＴと称する。

メモリセルトランジスタＭＴは、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲート・ソース間の電位差（以下では、閾値電圧と称する。）に基づいて、上記２ビットデータを保持する。書込み動作では、選択メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより当該選択メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作が行われる。

図４は、メモリセルトランジスタＭＴに２ビットデータを保持させる場合のこのような閾値電圧の制御の結果として形成される４つの閾値電圧分布を示している。図４に示す閾値電圧分布では、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。横軸では、一例として、メモリセルトランジスタＭＴのソースに例えば基準電圧が印加される場合に、そのメモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とする、当該メモリセルトランジスタＭＴのゲートに印加する電圧が示されている。

例えば、メモリセルトランジスタＭＴの閾値電圧がこの４つの閾値電圧分布のいずれに含まれるかに応じて、そのメモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかに属するものとして区別する。メモリセルトランジスタＭＴの属するステートが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートとなる順に、そのメモリセルトランジスタＭＴの閾値電圧が高くなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。メモリセルトランジスタＭＴの属するステートに割り当てられたデータが、そのメモリセルトランジスタＭＴに記憶されているデータである。

書込み動作では、選択メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作が行われる。当該ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“Ａ”ステートに対応してベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応してベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応してベリファイ電圧ＣＶが設定される。

例えば、ベリファイ電圧ＡＶが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート以上の閾値電圧分布に含まれるようになったか否かを確認することが可能となる。その他のベリファイ電圧ＢＶおよびＣＶについても同様である。

また、選択メモリセルトランジスタＭＴがどのステートに属するかを判定する読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応して読出し電圧ＡＲが設定され、“Ｂ”ステートに対応して読出し電圧ＢＲが設定され、“Ｃ”ステートに対応して読出し電圧ＣＲが設定される。

例えば、読出し電圧ＡＲが印加された場合、オン状態になるメモリセルトランジスタＭＴは“Ｅｒ”ステートに属し、オフ状態になるメモリセルトランジスタＭＴは“Ａ”ステート以上のいずれかのステートに属することが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートに属するのか“Ａ”ステート以上に属するのかを判定することが可能となる。その他の読出し電圧ＢＲおよびＣＲについても同様である。

なお、読出し動作を実行する際には、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該メモリセルトランジスタＭＴの閾値電圧が下がっていることがある。このような閾値電圧の低下に対処するため、読出し電圧はベリファイ電圧より低く設定される。すなわち、読出し電圧ＡＲはベリファイ電圧ＡＶよりも低く、読出し電圧ＢＲはベリファイ電圧ＢＶよりも低く、読出し電圧ＣＲはベリファイ電圧ＣＶよりも低い。

さらに、最も高い“Ｃ”ステートに属するメモリセルトランジスタＭＴの閾値電圧より常に高くなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータにかかわらずオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、上記閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

（５）センスアンプモジュール
図５は、第１実施形態に係る半導体記憶装置１のセンスアンプモジュール１２の構成の一例を示すブロック図である。なお、以下で詳細に説明するセンスアンプモジュール１２の構成は一例に過ぎず、センスアンプモジュール１２としては種々の構成が適用可能である。

図５に示されるように、センスアンプモジュール１２は、例えばビット線ＢＬ毎に設けられるｍ個のセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を含む。

各センスアンプユニットＳＡＵは、例えば、センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬを含む。各センスアンプユニットＳＡＵに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタＭＴが保持するデータのビット数に基づく。

センスアンプ回路ＳＡは、対応するビット線ＢＬに接続される。センスアンプ回路ＳＡ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬは、互いにデータを送受信可能なようにバスＤＢＵＳを介して接続される。

センスアンプ回路ＳＡは、読出し動作において、対応するビット線ＢＬに流れる電流に基づいて、または、当該ビット線ＢＬの電位に基づいて選択メモリセルトランジスタＭＴの閾値電圧をセンスすることによりデータを読み出す。また、センスアンプ回路ＳＡは、書込み動作において、対応するビット線ＢＬに電圧を印加する。すなわち、センスアンプ回路ＳＡは、対応するビット線ＢＬを直接的に制御する。読出し動作においては、センスアンプ回路ＳＡに、例えばシーケンサ１７により制御信号ＳＴＢが供給される。センスアンプ回路ＳＡは、制御信号ＳＴＢがアサートされるタイミングで読出しデータを確定させ、当該読出しデータを、例えばラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、およびＸＤＬのいずれかに転送する。

ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、読出しデータおよび書込みデータを一時的に保持する。

ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵと入出力回路１４との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ２等から受信したデータは、先ずラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡに転送される。逆もまた同じであり、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＡ中のデータは、先ずラッチ回路ＸＤＬに転送されて保持され、その後、入出力回路１４に転送された後に半導体記憶装置１の外部に出力される。

このように、ラッチ回路ＸＤＬは、入出力回路１４とセンスアンプ回路ＳＡとの間に直列に接続された、半導体記憶装置１のキャッシュメモリとして機能する。したがって、半導体記憶装置１は、ラッチ回路ＸＤＬが空いていれば（開放された状態であれば）、他のラッチ回路が使用中であったとしてもレディ状態となることが可能である。

［動作例］
以下では、第１実施形態に係る半導体記憶装置１において、実行中の書込み動作が中断されて読出し動作が実行され、当該読出し動作の完了後に、中断された書込み動作が再開される、いくつかの動作例について詳細に説明する。以下、このように実行される読出し動作のことを、サスペンドリード動作とも称する。

なお、以下では、中断される動作として書込み動作が実行される場合の例について説明するが、本実施形態はこれに限定されるものではない。例えば、中断される動作は消去動作であってもよい。

以下では、説明の便宜上、書込み動作としてキャッシュプログラム動作が実行される場合の例について説明する。キャッシュプログラム動作では、レディ／ビジー信号Ｒ／Ｂｎは、ラッチ回路ＸＤＬに入力された書込みデータが他のラッチ回路（例えば、ラッチ回路ＡＤＬ等）に転送されるまではロー（Ｌ）レベル（ビジー状態）にされるが、転送された後はハイ（Ｈ）レベル（レディ状態）にされる。しかしながら、本実施形態はこれに限定されるものではない。書込み動作としては、例えば、ラッチ回路ＸＤＬに入力された書込みデータが他のラッチ回路に転送された後も継続して半導体記憶装置１がビジー状態となる書込み動作も適用可能である。

さらに、以下では、実行中の書込み動作が中断コマンドを必要とせずに中断されるように半導体記憶装置１が構成されている場合の例について説明を行うが、本実施形態はこれに限定されるものではない。例えば、半導体記憶装置１は、実行中の書込み動作が中断コマンドに応じて中断されるように構成されていてもよい。

半導体記憶装置１は、中断された書込み動作の再開に関して、次の２つのモードのいずれかに設定可能である。第１のモードは、当該書込み動作が例えばコマンド“４８ｈ”のような再開コマンドを必要とせずに再開（以下では、オートで再開とも言う。）されるモードである。以下では、説明を簡潔にする目的で、これを“オートレジュームモード”と称する。一方、第２のモードは、当該書込み動作が例えば上述した再開コマンドに応じて再開（以下では、マニュアルで再開とも言う。）されるモードである。以下では、説明を簡潔にする目的で、これを“マニュアルレジュームモード”と称する。

半導体記憶装置１は、設定変更によって上記２つのモードを途中で切り替えて動作することも可能である。以下では、先ず、半導体記憶装置１が終始“オートレジュームモード”に設定されている場合の動作例と、半導体記憶装置１が終始“マニュアルレジュームモード”に設定されている場合の動作例とを説明する。次に、半導体記憶装置１が“オートレジュームモード”と“マニュアルレジュームモード”との間での設定変更を伴って動作する場合の動作例について説明する。

（１）オートレジュームモードでの動作例
図６Ａは、第１実施形態に係る半導体記憶装置１において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化とを示すタイミングチャートの一例を示す図である。図６Ａの例では、半導体記憶装置１は“オートレジュームモード”に設定されている。以下では、参照を容易にするため、図２を参照して説明した書込みデータＤＡＴおよび読出しデータＤＡＴをそれぞれ、書込みデータＤｉｎおよび読出しデータＤｏｕｔと称する。

半導体記憶装置１がレディ状態であるときに、メモリコントローラ２は、コマンド“８０ｈ”を発行して半導体記憶装置１に送信する。コマンド“８０ｈ”は、書込み動作を実行するように半導体記憶装置１に命令するために使用されるコマンドである。

また、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり発行して半導体記憶装置１に送信する。５サイクルにわたるアドレス情報ＡＤＤは、例えば、書込み対象のブロックＢＬＫ、および当該ブロックＢＬＫの或る領域を指定するものである。シーケンサ１７は、当該アドレス情報ＡＤＤに基づいて、メモリセルアレイ１１のうちのデータが書き込まれる領域を特定する。なお、アドレス情報ＡＤＤは、５サイクルにわたるものに限らず、任意のサイクル数にわたるものが適用可能である。

続いて、メモリコントローラ２は、書込みデータＤｉｎを半導体記憶装置１に送信する。シーケンサ１７は、当該データＤｉｎを、メモリセルアレイ１１のうちのデータが書き込まれる領域に対応するラッチ回路ＸＤＬに入力する。

さらに、メモリコントローラ２は、コマンド“１５ｈ”を発行して半導体記憶装置１に送信する。コマンド“１５ｈ”は、半導体記憶装置１に、コマンド“８０ｈ”の受信以降に受け取ったアドレス情報ＡＤＤおよびデータＤｉｎに基づいて、書込み動作としてキャッシュプログラム動作を実行させるために使用されるコマンドである。

シーケンサ１７は、コマンド“１５ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、電圧生成回路１９、センスアンプモジュール１２、およびロウデコーダモジュール１３等を制御して、書込み動作ＷＯを開始する。その後、シーケンサ１７は、データＤｉｎを、ラッチ回路ＸＤＬから他のラッチ回路（例えば、ラッチ回路ＡＤＬ）に移動させる。これによりラッチ回路ＸＤＬが解放されると、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。

半導体記憶装置１において書込み動作ＷＯの実行中に、メモリコントローラ２は、例えば、ホスト装置４から優先度の高い読出し動作の実行命令を受ける。

メモリコントローラ２は、コマンド“００ｈ”を発行して半導体記憶装置１に送信する。コマンド“００ｈ”は、読出し動作を実行するように半導体記憶装置１に命令するために使用されるコマンドである。また、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり発行して半導体記憶装置１に送信する。５サイクルにわたるアドレス情報ＡＤＤは、例えば、読出し対象のブロックＢＬＫ、および当該ブロックＢＬＫの或る領域を指定するものである。さらに、メモリコントローラ２は、コマンド“３０ｈ”を発行して半導体記憶装置１に送信する。コマンド“３０ｈ”は、半導体記憶装置１に、コマンド“００ｈ”の受信以降に受け取ったアドレス情報ＡＤＤに基づいて読出し動作を実行させるために使用されるコマンドである。これにより、シーケンサ１７は、実行中の書込み動作を、例えばプログラム動作が完了したタイミングで中断させ、読出し動作を割り込ませる動作を開始する。

シーケンサ１７は、コマンド“３０ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、実行中の書込み動作ＷＯを中断させ、読出し動作を開始するための設定の切替えを行う。この後に、シーケンサ１７は、読出し動作ＲＯを開始する。なお、以降の説明における読出し動作ＲＯは、メモリセルアレイ１１から読み出されたデータをラッチ回路ＸＤＬに転送する動作を含むが、当該データをラッチ回路ＸＤＬからメモリコントローラ２に出力する動作を含まないものとする。

読出し動作ＲＯが完了した後、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。メモリコントローラ２は、コマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”を発行して半導体記憶装置１に送信する。コマンド“０５ｈ”およびコマンド“Ｅ０ｈ”は、半導体記憶装置１に、読出し動作により読み出された（ラッチ回路ＸＤＬに転送された）読出しデータＤｏｕｔをメモリコントローラ２へ出力させるために使用されるコマンドである。シーケンサ１７は、コマンド“Ｅ０ｈ”を受け取ることに応じて、読出し動作ＲＯにより読み出されたデータＤｏｕｔをメモリコントローラ２へ出力させる。なお、上述したコマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”は、必ずしも発行されなくてもよい。この場合、半導体記憶装置１は、例えばリードイネーブル信号ＲＥｎのトグルをトリガとしてデータＤｏｕｔをメモリコントローラ２へ出力してもよい。以下も同様である。

ここで、読出し動作ＲＯの完了に伴って、シーケンサ１７は、中断された書込み動作ＷＯをオートで再開する。当該再開は、例えば、上述したデータＤｏｕｔをメモリセルアレイ１１からラッチ回路ＸＤＬに転送する動作の後、メモリセルアレイ１１にアクセスする動作が行われていないため可能である。再開後の書込み動作ＷＯでは、例えば完了しているプログラム動作に続くベリファイ動作が実行される。なお、書込み動作ＷＯが中断された際の中断情報は、例えばシーケンサ１７内のレジスタに保持され、シーケンサ１７は、当該レジスタに保持される中断情報に基づいて、書込み動作ＷＯを再開する。

このように、“オートレジュームモード”に設定されている半導体記憶装置１は、サスペンドリード動作の完了に伴って、中断された書込み動作をオートで再開する。半導体記憶装置１は、当該再開後の書込み動作を、例えば、当該サスペンドリード動作により読み出されたデータの出力と並行して実行する。

（２）マニュアルレジュームモードでの動作例
図６Ｂは、第１実施形態に係る半導体記憶装置１において実行される２回のサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化とを示すタイミングチャートの一例を示す図である。図６Ｂの例では、半導体記憶装置１は、“マニュアルレジュームモード”に設定されている。

書込み動作ＷＯが開始され、その後書込み動作ＷＯが中断されて読出し動作ＲＯ１が実行されるまでの、コマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化は、図６Ａを参照して説明した、書込み動作ＷＯが開始され、その後書込み動作ＷＯが中断されて読出し動作ＲＯが実行されるものと同様である。

読出し動作ＲＯ１が完了した後、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。メモリコントローラ２は、コマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”を発行して半導体記憶装置１に送信する。シーケンサ１７は、コマンド“Ｅ０ｈ”を受け取ることに応じて、読出し動作ＲＯ１により読み出されたデータＤｏｕｔ１をメモリコントローラ２へ出力させる。

ここで、“マニュアルレジュームモード”に設定されている半導体記憶装置１は、図６Ａを用いて説明した“オートレジュームモード”に設定されている半導体記憶装置１とは異なり、読出し動作ＲＯ１の完了に伴って書込み動作ＷＯをオートで再開することはしない。その代わりに、半導体記憶装置１は、データＤｏｕｔ１をメモリセルアレイ１１からラッチ回路ＸＤＬに転送する動作の完了に伴って、すなわち、読出し動作ＲＯ１の完了に伴って、メモリセルアレイ１１にアクセスする動作（図では、コア動作と称している。）を、当該アクセスを実行させるコマンドを受け取るまで待機状態とする。図６Ｂの例では、データＤｏｕｔ１のメモリコントローラ２への出力後に、メモリコントローラ２は再度、コマンド“００ｈ”、アドレス情報ＡＤＤ、およびコマンド“３０ｈ”を発行して半導体記憶装置１に送信する。シーケンサ１７は、コマンド“３０ｈ”を受け取ることに応じて、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＬレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がビジー状態であることを通知される。シーケンサ１７は、読出し動作ＲＯ２を開始する。

読出し動作ＲＯ２が完了した後、シーケンサ１７は、レディ／ビジー制御回路１８に、レディ／ビジー信号Ｒ／ＢｎをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態であることを通知される。半導体記憶装置１は、読出し動作ＲＯ２の完了に伴って、メモリセルアレイ１１にアクセスする動作を、当該アクセスを実行させるコマンドを受け取るまで待機状態とする。メモリコントローラ２は、コマンド“０５ｈ”、アドレス情報ＡＤＤ、およびコマンド“Ｅ０ｈ”を発行して半導体記憶装置１に送信する。シーケンサ１７は、コマンド“Ｅ０ｈ”を受け取ることに応じて、読出し動作ＲＯ２により読み出されたデータＤｏｕｔ２をメモリコントローラ２へ出力させる。

その後、メモリコントローラ２は、コマンド“４８ｈ”を発行して半導体記憶装置１に送信する。コマンド“４８ｈ”は、中断された書込み動作ＷＯを再開するように半導体記憶装置１に命令するために使用されるコマンドである。シーケンサ１７は、コマンド“４８ｈ”を受け取ることに応じて、中断された書込み動作ＷＯを再開する。再開後の書込み動作ＷＯでは、例えば完了しているプログラム動作に続くベリファイ動作が実行される。

なお、上記では、“マニュアルレジュームモード”に設定されている半導体記憶装置１において、書込み動作の中断中に読出し動作が２回続けて実行される場合の例を示した。しかしながら、“マニュアルレジュームモード”に設定されている半導体記憶装置１の動作はこれに限定されず、当該半導体記憶装置１では、書込み動作の中断中に読出し動作を任意の回数続けて実行することが可能である。

このように、“マニュアルレジュームモード”に設定されている半導体記憶装置１は、中断された書込み動作をサスペンドリード動作の完了に伴ってオートで再開することはせず、当該サスペンドリード動作の完了に伴って、メモリセルアレイ１１にアクセスする動作を待機状態とする。その後、半導体記憶装置１は、当該中断された書込み動作をマニュアルで再開可能である。“マニュアルレジュームモード”に設定されている半導体記憶装置１は、サスペンドリード動作を完了してから、中断された書込み動作をマニュアルで再開するまでの間に、上述したように他のサスペンドリード動作も実行可能である。

（３）オートレジュームモードからマニュアルレジュームモードへの設定変更を伴う動作例
図７Ａは、第１実施形態に係る半導体記憶装置１において実行される２回のサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化とを示すタイミングチャートの別の例を示す図である。図７Ａの例では、図６Ａの例と同様に、半導体記憶装置１は、予め“オートレジュームモード”に設定されている。

書込み動作ＷＯが開始されるまでのコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化は、図６Ａを参照して説明したのと同様である。

ここで、書込み動作ＷＯが実行されている間に、メモリコントローラ２は、コマンド“ＸＸｈ”を発行して半導体記憶装置１に送信する。コマンド“ＸＸｈ”は、“オートレジュームモード”と“マニュアルレジュームモード”との間で半導体記憶装置１の設定を変更するために使用されるコマンドである。例えば、シーケンサ１７は、コマンド“ＸＸｈ”を受け取ることに応じて、“オートレジュームモード”に設定されていた半導体記憶装置１を“マニュアルレジュームモード”に設定変更する。

続いて、メモリコントローラ２は、コマンド“００ｈ”、アドレス情報ＡＤＤ、コマンド“３０ｈ”を発行して半導体記憶装置１に送信する。これにより、シーケンサ１７は、実行中の書込み動作ＷＯを、例えばプログラム動作が完了したタイミングで中断させ、読出し動作を割り込ませる動作を開始する。この動作以降のコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化は、図６Ｂを参照して説明した、“マニュアルレジュームモード”に設定されている半導体記憶装置１の動作と同様である。

なお、半導体記憶装置１がコマンド“ＸＸｈ”を受け取るタイミングは上述したものに限定されない。例えば、コマンド“ＸＸｈ”は、半導体記憶装置１がビジー状態であっても受け付けることが可能なコマンドである。例えば、データＤｏｕｔ１の出力の開始までに半導体記憶装置１がコマンド“ＸＸｈ”を受け取れば、半導体記憶装置１は、図６Ｂを参照して説明したように、中断された書込み動作ＷＯを読出し動作ＲＯ１の完了に伴ってオートで再開することはせず、読出し動作ＲＯ１の完了後から当該中断された書込み動作ＷＯをマニュアルで再開可能である。

（４）マニュアルレジュームモードからオートレジュームモードへの設定変更を伴う動作例
図７Ｂは、第１実施形態に係る半導体記憶装置１において実行されるサスペンドリード動作に係るコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化とを示すタイミングチャートの別の例を示す図である。図７Ｂの例では、図６Ｂの例と同様に、半導体記憶装置１は予め“マニュアルレジュームモード”に設定されている。

書込み動作ＷＯが開始され、その後書込み動作ＷＯが中断されて読出し動作ＲＯが開始されるまでの、コマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化は、図６Ｂを参照して説明した、書込み動作ＷＯが開始され、その後書込み動作ＷＯが中断されて読出し動作ＲＯ１が実行されるものと同様である。

ここで、読出し動作ＲＯが実行されている間に、メモリコントローラ２は、コマンド“ＸＸｈ”を発行して半導体記憶装置１に送信する。例えば、シーケンサ１７は、コマンド“ＸＸｈ”を受け取ることに応じて、“マニュアルレジュームモード”に設定されていた半導体記憶装置１を“オートレジュームモード”に設定変更する。読出し動作ＲＯの完了以降のコマンドシーケンスとレディ／ビジー信号Ｒ／Ｂｎの時間変化は、図６Ａを参照して説明した、“オートレジュームモード”に設定されている半導体記憶装置１の動作と同様である。

なお、半導体記憶装置１がコマンド“ＸＸｈ”を受け取るタイミングは上述したものに限定されない。例えば、読出し動作ＲＯにより読み出されるデータＤｏｕｔの出力の開始までに半導体記憶装置１がコマンド“ＸＸｈ”を受け取れば、半導体記憶装置１は、図６Ａを参照して説明したように、読み出し動作ＲＯの完了に伴って、中断された書込み動作ＷＯをオートで再開する。

図７Ａおよび図７Ｂに関連する説明では、コマンド“ＸＸｈ”に応じて半導体記憶装置１が一度設定変更される場合の例について説明した。しかしながら、本実施形態はこれに限定されず、半導体記憶装置１は、コマンド“ＸＸｈ”を複数回受け取り、コマンド“ＸＸｈ”を受け取る度に上述したように“オートレジュームモード”と“マニュアルレジュームモード”との間で設定変更されるものであってもよい。

上記では、半導体記憶装置１の上述したような設定変更等にコマンド“ＸＸｈ”のようなコマンドを用いる場合の例を説明したが、本実施形態はこれに限定されるものではない。例えばセットフィーチャコマンドを用いて半導体記憶装置１の各種動作を規定するパラメータを変更することにより、半導体記憶装置１の上述したような設定変更等を実現してもよい。

上記では、半導体記憶装置１が“オートレジュームモード”と“マニュアルレジュームモード”との間での設定変更を伴って動作する場合の例について説明したが、本実施形態はこれに限定されるものではない。例えば、半導体記憶装置１は、中断された書込み動作の再開に関して、上記で詳細に説明した“オートレジュームモード”および“マニュアルレジュームモード”以外の他のモードに設定可能であってもよい。この場合、例えば、半導体記憶装置１は、このようなモードのうちの或る１つのモードから他の１つのモードへの設定変更を伴って動作するものであってもよい。

上記では、半導体記憶装置１が、或るプログラム動作が完了したタイミングで書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該プログラム動作に続くベリファイ動作から再開する場合を例として挙げた。しかしながら、本実施形態はこれに限定されるものではない。

半導体記憶装置１は、或るプログラム動作を実行中に書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該プログラム動作の最初から再開するものであってもよい。また、半導体記憶装置１は、或るプログラム動作を実行中に書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該プログラム動作の続きから再開するものであってもよい。さらに、半導体記憶装置１は、或るプログラム動作を実行中に書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該プログラム動作に続くベリファイ動作から再開するものであってもよい。これらの場合および図６Ａから図７Ｂの場合は、半導体記憶装置１は、例えば、上記中断の直前に実行中のプログラム動作を実行中に、コマンド“３０ｈ”を受け取る。

あるいは、半導体記憶装置１は、或るベリファイ動作が完了したタイミングで書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該ベリファイ動作に続くプログラム動作から再開するものであってもよい。また、半導体記憶装置１は、或るベリファイ動作を実行中に書込み動作を中断し、サスペンドリード動作の完了後に書込み動作を、当該ベリファイ動作の続きから再開するものであってもよい。これらの場合、半導体記憶装置１は、例えば、上記中断の直前に実行中のベリファイ動作を実行中にコマンド“３０ｈ”を受け取る。

［効果］
図６Ａを参照して説明したように、終始“オートレジュームモード”に設定されている半導体記憶装置１は、サスペンドリード動作ＲＯの完了に伴って、中断された書込み動作ＷＯをオートで再開し、当該再開後の書込み動作を、例えば、データＤｏｕｔの出力と並行して実行する。また、図６Ｂを参照して説明したように、終始“マニュアルレジュームモード”に設定されている半導体記憶装置１は、サスペンドリード動作ＲＯの完了に伴って、メモリセルアレイ１１にアクセスする動作を待機状態とする。その後、半導体記憶装置１は、データＤｏｕｔをメモリコントローラ２へ出力した後、コマンド“４８ｈ”を受け取ることに応じて、中断された書込み動作ＷＯを再開する。

サスペンドリード動作の完了後に後続するサスペンドリード動作が存在しない場合には、速やかに書込み動作が再開されることが望ましい。このような場合には、半導体記憶装置１が“マニュアルレジュームモード”よりも“オートレジュームモード”に設定されている方が望ましい。一方、サスペンドリード動作の完了後に後続するサスペンドリード動作が存在する場合には、書込み動作が再開されることなく、速やかに後続するサスペンドリード動作が実行されることが望ましい。このような場合には、半導体記憶装置１が、“オートレジュームモード”よりも、コマンド“４８ｈ”を受け取る前にサスペンドリード動作ＲＯ１およびＲＯ２を続けて実行可能な“マニュアルレジュームモード”に設定されている方が望ましい。

第１実施形態に係る半導体記憶装置１は、コマンド“ＸＸｈ”に応じて、“オートレジュームモード”と“マニュアルレジュームモード”との間で設定変更されることが可能である。したがって、例えば、半導体記憶装置１にサスペンドリード動作を複数回実行させる際には、半導体記憶装置１が“オートレジュームモード”に設定されている場合であっても、半導体記憶装置１を“マニュアルレジュームモード”に設定変更する。これにより、上述したように半導体記憶装置１に、書込み動作を再開させることなく複数のサスペンドリード動作を続けて実行させることが可能である。また、例えば、半導体記憶装置１にサスペンドリード動作を１回だけ実行させる際、あるいは、半導体記憶装置１が実行しているサスペンドリード動作が最後のサスペンドリード動作であることが分かる際には、半導体記憶装置１が“マニュアルレジュームモード”に設定されている場合であっても、半導体記憶装置１を“オートレジュームモード”に設定変更する。これにより、当該サスペンドリード動作を完了後、速やかに書込み動作を再開させることが可能となる。

＜他の実施形態＞
本明細書において、同一、一致、一定、および維持等の表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダモジュール、１４…入出力回路、１５…レジスタ、１５１…ステータスレジスタ、１５２…アドレスレジスタ、１５３…コマンドレジスタ、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＣＥＬＳＲＣ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＡＵ…センスアンプユニット、ＳＡ…センスアンプ回路、ＡＤＬ，ＢＤＬ，ＣＤＬ，ＸＤＬ…ラッチ回路、ＤＢＵＳ…バス、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェース回路、３…メモリシステム、４…ホスト装置。

Claims (12)

1. メモリセルアレイと、
   前記メモリセルアレイに対する第１動作を実行中に、前記第１動作を中断して前記メモリセルアレイに対する第１読出し動作を開始し、前記第１読出し動作の開始後に、前記中断された第１動作を再開し、
   第１コマンドを受け取ると、前記中断された第１動作を、前記第１コマンドとは異なる第２コマンドを受け取ることに応じて再開するか否かを切り替える
   ように構成される、制御回路と
   を備える、
   半導体記憶装置。
2. 前記制御回路は、前記第１コマンドを、前記第１読出し動作において読み出される第１データの前記半導体記憶装置の外部への出力の開始までに受け取るように構成される、請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記第１コマンドを、前記第１動作の開始以降に受け取るように構成される、請求項１に記載の半導体記憶装置。
4. 前記制御回路は、前記中断された第１動作を、前記第２コマンドを受け取ることに応じて再開する場合、前記第２コマンドを、前記第１読出し動作において読み出される第１データの前記半導体記憶装置の外部への出力の完了後に受け取るように構成される、請求項１に記載の半導体記憶装置。
5. 前記制御回路は、
   前記中断された第１動作を、前記第２コマンドを受け取ることに応じて再開する場合、前記中断された第１動作を、前記第１データの前記出力の完了後に再開し、
   前記中断された第１動作を、前記第２コマンドを受け取ることに応じて再開しない場合、前記中断された第１動作を、前記第１データの前記出力の完了以前に再開する、
   ように構成される、請求項４に記載の半導体記憶装置。
6. 前記制御回路は、前記中断された第１動作を、前記第２コマンドを受け取ることに応じて再開する場合、
   前記第１読出し動作に続いて第２読出し動作を開始し、
   前記第２読出し動作の開始後に前記第２コマンドを受け取る
   ように構成される、請求項１に記載の半導体記憶装置。
7. 前記制御回路は、
   前記第１動作の中断後、前記第１読出し動作を開始する前に第３読出し動作をさらに実行し、
   前記第３読出し動作により読み出される第２データの前記半導体記憶装置の外部への出力の完了後に前記第１コマンドを受け取り、前記第１コマンドに応じて、前記中断された第１動作を、前記第２コマンドを受け取ることに応じて再開しないように前記切り替えを行い、
   前記中断された第１動作を、前記第１データの前記出力の完了以前に再開する
   ように構成される、請求項２に記載の半導体記憶装置。
8. 前記第１動作は書込み動作または消去動作である、請求項１に記載の半導体記憶装置。
9. メモリセルアレイと制御回路とを備える半導体記憶装置であって、
   前記制御回路は、
   前記メモリセルアレイに対する第１動作を実行中に、前記第１動作を中断して前記メモリセルアレイに対する第１読出し動作を開始し、前記第１読出し動作の開始後に条件が満たされると、前記中断された第１動作を再開し、
   前記第１読出し動作において読み出される第１データの前記半導体記憶装置の外部への出力の開始までに第１コマンドを受け取ると、前記条件を、第１条件と、前記第１条件とは異なる第２条件との間で切り替える
   ように構成される、
   半導体記憶装置。
10. 前記制御回路は、前記第１コマンドを、前記第１動作の開始以降に受け取るように構成される、請求項９に記載の半導体記憶装置。
11. 前記第１条件は、前記第１コマンドとは異なる第２コマンドを受け取ることを含む、請求項９に記載の半導体記憶装置。
12. 前記第２条件は、前記第２コマンドを受け取ることを含まない、請求項１１に記載の半導体記憶装置。