JP2019200828A - 半導体記憶装置 - Google Patents

Abstract

【課題】 性能を向上させることが可能な半導体記憶装置を提供する。【解決手段】 実施形態の半導体記憶装置は、複数のメモリセルを含む第１プレーンと、複数のメモリセルを含む第２プレーンと、前記第１プレーンに接続された複数の第１ビット線と、前記第２プレーンに接続された複数の第２ビット線と、前記複数の第１ビット線をそれぞれ充電する複数の第１センスアンプと、前記複数の第２ビット線をそれぞれ充電する複数の第２センスアンプとを含む。前記第１及び第２プレーンが並行して動作する場合に、前記複数の第１センスアンプから前記複数の第１ビット線へ供給される電流と前記複数の第２センスアンプから前記複数の第２ビット線へ供給される電流との総和が、第１電流値に達した後、第２電流値まで下がり、その後に、第３電流値まで上がる。【選択図】 図１０

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。

国際公開第２０１７／０４６８５０号公報

実施形態は、性能を向上させることが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、複数のメモリセルを含む第１プレーンと、複数のメモリセルを含む第２プレーンと、前記第１プレーンに接続された複数の第１ビット線と、前記第２プレーンに接続された複数の第２ビット線と、前記複数の第１ビット線をそれぞれ充電する複数の第１センスアンプと、前記複数の第２ビット線をそれぞれ充電する複数の第２センスアンプとを具備する。前記第１及び第２プレーンが並行して動作する場合に、前記複数の第１センスアンプから前記複数の第１ビット線へ供給される電流と前記複数の第２センスアンプから前記複数の第２ビット線へ供給される電流との総和が、第１電流値に達した後、第２電流値まで下がり、その後に、第３電流値まで上がる。

第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 図２に示したプレーンＰＢのブロック図。 プレーンＰＢに含まれる１つのブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値分布の一例を示す模式図。 図３に示したセンスアンプユニット及びデータレジスタのブロック図。 センスアンプＳＡの電源回路を説明する回路図。 プログラム動作を説明するタイミングチャート。 第１実施形態に係るビット線の充電動作を説明するフローチャート。 １プレーン動作におけるビット線の充電動作を説明するタイミングチャート。 ２プレーン動作におけるビット線の充電動作を説明するタイミングチャート。 ＮＡＮＤ型フラッシュメモリ全体の消費電流ＩＣＣを説明するグラフ。 ＮＡＮＤ型フラッシュメモリが８プレーンを備える場合の消費電流を説明するグラフ。 第２実施形態に係るセンスアンプＳＡの電源回路を説明する回路図。 第２実施形態に係るビット線の充電動作を説明するフローチャート。 第２実施形態に係るビット線の充電動作を説明するタイミングチャート。 比較例に係るビット線の充電動作を説明するタイミングチャート。 第３実施形態に係るビット線の充電動作を説明するタイミングチャート。 読み出し動作を説明するタイミングチャート。 第４実施形態に係るビット線の充電動作を説明するタイミングチャート。

以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。

［１］ 第１実施形態
［１−１］ メモリシステム１の構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。

メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤ^ＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。

ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセル（メモリセルトランジスタともいう）を備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。

メモリコントローラ３は、ホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。これらのモジュールは、バス１６を介して互いに接続される。

ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。

プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、これに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。

ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、ＤＲＡＭ及び／又はＳＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。バッファメモリ１３は、ＲＡＭ１２に含まれていてもよい。

ＥＣＣ回路１５は、書き込み動作時には、書き込みデータに対して誤り訂正符号を生成し、この誤り訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、読み出し動作時には、読み出しデータに対して、読み出しデータに含まれる誤り訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。

ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。

［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。

ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ群（ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃを含む）、シーケンサ（制御回路）２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。

メモリセルアレイ２０は、複数のプレーンＰＢを備える。図２では、一例として、２個のプレーンＰＢ０、ＰＢ１を示している。複数のプレーンＰＢの各々は、複数のメモリセルトランジスタを備える。メモリセルアレイ２０には、メモリセルトランジスタに電圧を印加するために、複数のビット線、複数のワード線、及びソース線などが配設される。プレーンＰＢの具体的な構成については後述する。

入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。

ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号ＲＢｎを送信する。

信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ２を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。

ステータスレジスタ２３Ａは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。アドレスレジスタ２３Ｂは、アドレスを一時的に保持する。コマンドレジスタ２３Ｃは、コマンドを一時的に保持する。ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃは、例えばＳＲＡＭから構成される。

シーケンサ２４は、コマンドレジスタ２３Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。

電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。

ロウデコーダ２６は、アドレスレジスタ２３Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ２６は、メモリセルアレイ２０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

カラムデコーダ２７は、アドレスレジスタ２３Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。

センスアンプユニット２８は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、書き込み動作時には、書き込みデータをビット線に転送する。

データレジスタ２９は、読み出し動作時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、書き込み動作時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へパラレルに転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。

ＮＡＮＤ型フラッシュメモリ２には、電源電圧ＶＣＣおよび接地電圧ＶＳＳが、対応する端子を介して、印加される。

［１−１−２］ プレーンＰＢの構成
図３は、図２に示したプレーンＰＢ０、ＰＢ１のブロック図である。

プレーンＰＢ０、ＰＢ１の各々は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。なお、プレーンＰＢ０、ＰＢ１が備えるブロックＢＬＫの数は、互いに異なっていてもよい。

複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。ブロックＢＬＫの具体的な構成については後述する。

ロウデコーダ２６、センスアンプユニット２８、及びデータレジスタ２９は、プレーンＰＢごとに設けられる。すなわち、プレーンＰＢ０には、ロウデコーダ２６−０及びセンスアンプユニット２８−０が接続される。センスアンプユニット２８−０には、データレジスタ２９−０が接続される。プレーンＰＢ１には、ロウデコーダ２６−１及びセンスアンプユニット２８−１が接続される。センスアンプユニット２８−１には、データレジスタ２９−１が接続される。

［１−１−３］ ブロックＢＬＫの構成
図４は、プレーンＰＢに含まれる１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図４には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。

複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。

複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタをメモリセル又はセルと呼ぶ場合もある。図４は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。

ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。

各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。

各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。

なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。

［１−１−４］ ブロックＢＬＫの積層構造
図５は、ブロックＢＬＫの一部領域の断面図である。図５において、Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で直交するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。

半導体層内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３がそれぞれ、この順に複数の絶縁層を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線層の間に設けられた複数の絶縁層のハッチングを省略している。

メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。

ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ^＋型拡散領域４１が設けられる。拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ^＋型拡散領域４４が設けられる。拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。

以上の構成が、図５の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。

［１−１−５］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図６は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。

３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。

ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”が割り当てられる。ビットの並びは、上位ビット“Ｘ”、中位ビット“Ｙ”、及び下位ビット“Ｚ”とすると、“Ｘ、Ｙ、Ｚ”である。閾値分布とデータとの割り当ては、任意に設計可能である。

読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。

ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより低く、例えば負の値を有する。

ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＡより高く、かつ読み出し電圧ＶＢ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＢより高く、かつ読み出し電圧ＶＣ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＣより高く、かつ読み出し電圧ＶＤ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＤより高く、かつ読み出し電圧ＶＥ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＥより高く、かつ読み出し電圧ＶＦ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＦより高く、かつ読み出し電圧ＶＧ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＧより高く、電圧ＶＲＥＡＤより低い。

電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲート電極に電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。

以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。

［１−１−６］ センスアンプユニット２８及びデータレジスタ２９の構成
図７は、図３に示したセンスアンプユニット２８−０、２８−１、及びデータレジスタ２９−０、２９−１のブロック図である。図７には、センスアンプユニット２８−０を抽出して示しているが、センスアンプユニット２８−０、２８−１は同じ構成である。同様に、図７には、データレジスタ２９−０を抽出して示しているが、データレジスタ２９−０、２９−１は同じ構成である。

センスアンプユニット２８−０は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。各センスアンプユニットＳＡＵにおいて、センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータが転送可能なように接続される。

データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。

センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。

データレジスタ２９−０は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８−０との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。

（ＶＨＳＡＳＬＯＷ設定回路）
図８は、センスアンプＳＡの電源回路を説明する回路図である。

センスアンプユニット２８−０は、レギュレータ５１−０、可変電流源５３−０、及びＶＨＳＡＳＬＯＷ設定回路５２−０をさらに備える。同様に、センスアンプユニット２８−１は、レギュレータ５１−１、可変電流源５３−１、及びＶＨＳＡＳＬＯＷ設定回路５２−１をさらに備える。シーケンサ２４は、レギュレータ５１−０、５１−１、及びＶＨＳＡＳＬＯＷ設定回路５２−０、５２−１の動作を制御する。

レギュレータ５１−０は、電源電圧ＶＣＣが供給される電源端子に接続される。レギュレータ５１−０は、電源電圧ＶＣＣを用いて、電圧ＶＤＤＳＡを生成する。

可変電流源５３−０は、電圧ＶＤＤＳＡが供給される電源端子と、センスアンプＳＡのＶＨＳＡ端子とに接続される。可変電流源５３−０は、対応するプレーンＰＢ０に含まれるセンスアンプＳＡ０〜ＳＡ（ｍ−１）に電流を供給し、ＶＨＳＡ端子の電圧を電圧ＶＤＤＳＡに設定する。センスアンプＳＡ０〜ＳＡ（ｍ−１）は、ＶＨＳＡ端子に印加される電圧を用いて動作する。

ＶＨＳＡＳＬＯＷ設定回路５２−０は、可変のＤＡＣ値からなる信号ＶＨＳＡ_ＩＲＥＦＰを生成する。この信号ＶＨＳＡ_ＩＲＥＦＰは、可変電流源５３−０に供給される。可変電流源５３−０は、信号ＶＨＳＡ_ＩＲＥＦＰに基づいて、所定の電流をＶＨＳＡ端子に供給する。ＶＨＳＡＳＬＯＷ設定回路５２−０は、対応するプレーンＰＢ０に流れる消費電流ＩＣＣ０を制限する機能を有する。

なお、レギュレータ５１−１、可変電流源５３−１、及びＶＨＳＡＳＬＯＷ設定回路５２−１の構成は、レギュレータ５１−０、可変電流源５３−０、及びＶＨＳＡＳＬＯＷ設定回路５２−０の構成と同じである。

［１−２］ 動作
上記のように構成されたメモリシステム１の動作について説明する。

［１−２−１］ プログラム動作
まず、プログラム動作について説明する。図９は、プログラム動作を説明するタイミングチャートである。

時刻ｔ１０において、ビット線ＢＬの充電が開始される。すなわち、センスアンプユニット２８は、選択ビット線ＢＬに、接地電圧ＶＳＳ（＝０Ｖ）を印加し、非選択ビット線ＢＬに、書き込み禁止用の電圧（例えば電源電圧ＶＤＤ）を印加する。ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄｈを印加し、選択ゲート線ＳＧＳに接地電圧ＶＳＳを印加する。電圧Ｖｓｇｄｈは、選択トランジスタＳＴ１をオン状態にする電圧である。ソース線ＳＬには、Ｖｓｒｃが印加される。電圧Ｖｓｒｃは、“ＶＳＳ≦Ｖｓｒｃ＜ＶＤＤ”である。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。この結果、非選択ビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧ＶＤＤが転送される。一方、選択ビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに接地電圧ＶＳＳが転送される。

時刻ｔ１１において、ロウデコーダ２６は、選択ゲート線ＳＧＤに接地電圧ＶＳＳを印加する。これにより、選択トランジスタＳＴ１がオフする。

時刻ｔ１２において、ロウデコーダ２６は、選択ゲート線ＳＧＤに、電圧Ｖｓｇｄを印加し、全ワード線ＷＬに、電圧Ｖｐａｓｓを印加する。電圧Ｖｓｇｄは、電圧Ｖｓｇｄｈより低い電圧であり、選択ビット線ＢＬ（接地電圧ＶＳＳが印加されたビット線）に接続された選択トランジスタＳＴ１をオンさせるが、非選択ビット線ＢＬ（電源電圧ＶＤＤが印加されたビット線ＢＬ）に接続された選択トランジスタＳＴ１をカットオフさせる電圧である。電圧Ｖｐａｓｓは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。

時刻ｔ１３において、ロウデコーダ２６は、選択ワード線ＷＬに、プログラム電圧Ｖｐｇｍを印加する。プログラム電圧Ｖｐｇｍは、電圧Ｖｐａｓｓより大きい電圧である。これにより、選択ＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくなり、選択メモリセルトランジスタＭＴの電荷蓄積層に電子が注入される。一方、非選択ＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくならず、メモリセルトランジスタＭＴの閾値電圧が維持される。

時刻ｔ１４において、選択ワード線ＷＬに接地電圧ＶＳＳが印加される。時刻ｔ１５において、非選択ワード線ＷＬに接地電圧ＶＳＳが印加される。時刻ｔ１６において、非選択ビット線ＢＬ及びソース線ＳＬに接地電圧ＶＳＳが印加される。時刻ｔ１７において、選択ゲート線ＳＧＤに接地電圧ＶＳＳが印加される。

［１−２−２］ ビット線の充電動作
次に、ビット線の充電動作について説明する。ビット線の充電動作は、図９の時刻ｔ１０〜ｔ１１の動作に対応する。

チップ（ＮＡＮＤ型フラッシュメモリ２）は、仕様書上の最大電流Ｉｍａｘ´が規定される。仕様書上の最大電流Ｉｍａｘ´は、チップに流すことができる消費電流の最大値であり、チップの動作を保証する消費電流である。本実施形態では、設計上の最大電流Ｉｍａｘ（測定値）が用いられる。ＮＡＮＤ型フラッシュメモリ２は、その消費電流が、設計上の最大電流Ｉｍａｘを超えないように動作する。例えば、設計上の最大電流Ｉｍａｘは、仕様書上の最大電流Ｉｍａｘ´からマージンを持つように設定される。或いは、設計上の最大電流Ｉｍａｘは、仕様書上の最大電流Ｉｍａｘ´と同じに設定してもよい。すなわち、“設計上の最大電流Ｉｍａｘ≦仕様書上の最大電流Ｉｍａｘ´”の関係を有する。以下では、設計上の最大電流Ｉｍａｘを、単に最大電流Ｉｍａｘともいう。

図１０は、第１実施形態に係るビット線の充電動作を説明するフローチャートである。

シーケンサ２４は、メモリコントローラ３から書き込み命令（書き込みコマンド、アドレス、及び書き込みデータを含む）を受信する（ステップＳ１００）。シーケンサ２４は、書き込み命令に基づいて、２プレーン動作であるか否かを判定する（ステップＳ１０１）。１プレーン動作とは、プレーンＰＢ０、ＰＢ１のうち一方のみ動作（例えばプログラム動作）する態様である。２プレーン動作とは、プレーンＰＢ０、ＰＢ１が並行して動作（例えばプログラム動作）する態様である。例えば、メモリコントローラ３から送信される書き込み命令において、プレーンＰＢ０、ＰＢ１のそれぞれのアドレスが指定された場合が、２プレーン動作に該当する。

１プレーン動作である場合（ステップＳ１０１＝Ｎｏ）、シーケンサ２４は、対応するプレーンＰＢ０またはＰＢ１に、最大電流Ｉｍａｘを供給するように制御する（ステップＳ１０２）。例えば、プレーンＰＢ０のみが動作する１プレーン動作である場合、シーケンサ２４は、ＶＨＳＡＳＬＯＷ設定回路５２−０を制御することで、可変電流源５３−０からプレーンＰＢ０に含まれるセンスアンプＳＡ０〜ＳＡ（ｍ−１）に供給される電流の最大値が電流Ｉｍａｘとなるよう制限する。

一方、２プレーン動作である場合（ステップＳ１０１＝Ｙｅｓ）、シーケンサ２４は、２つのプレーンＰＢ０およびＰＢ１にそれぞれ、電流（１／２）Ｉｍａｘを供給するように制御する（ステップＳ１０３）。例えば、シーケンサ２４は、ＶＨＳＡＳＬＯＷ設定回路５２−０を制御することで、可変電流源５３−０からプレーンＰＢ０に含まれるセンスアンプＳＡ０〜ＳＡ（ｍ−１）に供給される電流の最大値が電流（１／２）Ｉｍａｘとなるよう制限するとともに、ＶＨＳＡＳＬＯＷ設定回路５２−１を制御することで、可変電流源５３−１からプレーンＰＢ１に含まれるセンスアンプＳＡ０〜ＳＡ（ｍ−１）に供給される電流の最大値が電流（１／２）Ｉｍａｘとなるよう制限する。

その後、プレーンＰＢのビット線充電が終了する。

図１１は、１プレーン動作におけるビット線の充電動作を説明するタイミングチャートである。図１１には、実施例（ａ）と比較例（ｂ）との波形を載せている。例えば、プレーンＰＢ０に対してプログラム動作が実行され、プレーンＰＢ１に対してプログラム動作が実行されていないものとする。

時刻ｔ０において、シーケンサ２４は、プレーンＰＢ０におけるビット線ＢＬの充電を開始する。プレーンＰＢ０のみ動作している場合、ＶＨＳＡＳＬＯＷ設定回路５２−０は、プレーンＰＢ０に対して、最大電流Ｉｍａｘを流せるように、可変電流源５３−０を制御する。時刻ｔ１において、ビット線ＢＬの充電が終了する。

一方、比較例では、プレーンＰＢ０、ＰＢ１のそれぞれで、流せる電流の最大値が電流（１／２）Ｉｍａｘに設定される。比較例では、各プレーンに流せる電流は、“最大電流Ｉｍａｘ／プレーン数”で算出される。この条件は、ＮＡＮＤ型フラッシュメモリ２が電流Ｉｍａｘを超えないという点では有効であるが、１プレーン（例えばプレーンＰＢ０）のみ動作している場合、消費電流に余裕がある。比較例では、時刻ｔ２において、ビット線ＢＬの充電が終了する。

このように、実施例では、比較例に比べて、充電時間を短縮できる。ひいては、プログラム動作にかかる時間を短縮できる。

図１２は、２プレーン動作におけるビット線の充電動作を説明するタイミングチャートである。図１２には、実施例（ａ）と比較例（ｂ）との波形を載せている。２プレーン動作では、プレーンＰＢ０とプレーンＰＢ１とに対して並行してプログラム動作が実行される。プレーンＰＢ０の消費電流ＩＣＣ０、プレーンＰＢ１の消費電流ＩＣＣ１と表記する。消費電流ＩＣＣ０と消費電流ＩＣＣ１との合計が、チップ全体の消費電流ＩＣＣである。

ＶＨＳＡＳＬＯＷ設定回路５２−０は、プレーンＰＢ０に対して、電流（１／２）Ｉｍａｘを流せるように、可変電流源５３−０を制御する。ＶＨＳＡＳＬＯＷ設定回路５２−１は、プレーンＰＢ１に対して、電流（１／２）Ｉｍａｘを流せるように、可変電流源５３−１を制御する。これにより、２プレーン動作において、チップ全体の消費電流ＩＣＣが最大電流Ｉｍａｘを超えるのを防ぐことができる。

比較例は、予め１プレーンに流せる電流が電流（１／２）Ｉｍａｘと決められている。よって、比較例の動作は、実施例の動作と同じである。

図１３は、ＮＡＮＤ型フラッシュメモリ２全体の消費電流ＩＣＣを説明するグラフである。図１３は、ＮＡＮＤ型フラッシュメモリ２が２プレーンを備えた場合を示している。図１３の横軸が動作しているプレーンの数（動作プレーン数）、図１３の縦軸がチップ全体の消費電流ＩＣＣである。

１プレーン動作では、比較例に比べて大きな電流を１プレーンに流すことができる。具体的には、図１３のハッチング部分の電流を比較例より多く流すことができる。

［１−３］ 変形例
なお、ＮＡＮＤ型フラッシュメモリ２は、３個以上のプレーンＰＢを備えていてもよい。図１４は、ＮＡＮＤ型フラッシュメモリ２が８プレーンを備える（８プレーン品）場合の消費電流ＩＣＣを説明するグラフである。

比較例では、１プレーンに流せる電流の最大値が電流（１／８）Ｉｍａｘと決められている。実施例では、いずれの動作プレーン数においても、比較例と比べて、電流を多く流すことができる。また、実施例では、比較例と比べて、最大で図１４のハッチング部分だけ多く電流を流すことができる。

［１−４］ 第１実施形態の効果
以上詳述したように第１実施形態では、ＮＡＮＤ型フラッシュメモリ２は、並行して動作可能な２個のプレーンＰＢ０、ＰＢ１を備える。シーケンサ２４は、最大電流（チップに流すことができる電流の設計上の最大値）をＩｍａｘとすると、プレーンＰＢ０のみ動作させる場合に、最大電流Ｉｍａｘを単純にプレーン数で割って得られる電流値である電流（１／２）Ｉｍａｘより大きい電流をプレーンＰＢ０に供給する。また、シーケンサ２４は、プレーンＰＢ０、ＰＢ１を並行して動作させる場合に、プレーンＰＢ０、ＰＢ１にそれぞれ電流（１／２）Ｉｍａｘを供給するようにしている。

従って第１実施形態によれば、性能を向上させることが可能な半導体記憶装置を実現できる。すなわち、ビット線の充電時間を短縮できるため、例えばプログラム動作にかかる時間を短縮できる。

前述した比較例では、１個のプレーンあたりに流せる電流が（１／２）Ｉｍａｘを超えないように調整される。また、ビット線の充電期間は、２個のプレーンで同じタイミングに設定される。このため、充電が早く終わったプレーンでは次の動作に移るまでの待ち時間が発生し、パフォーマンスが低下してしまう。

これに対し、本実施形態では、１個のプレーンのみ動作させる場合と、２個のプレーンを並行して動作させる場合とで、各プレーンに流せる電流を可変にできる。これにより、１個のプレーンのみ動作させる場合、待ち時間を低減することができ、パフォーマンスの向上を図ることができる。

また、ＮＡＮＤ型フラッシュメモリ２の消費電流が最大電流Ｉｍａｘを超えないように制御できる。

［２］ 第２実施形態
第２実施形態は、各プレーンＰＢに流す電流を電流Ｉｍａｘに設定するとともに、プレーンＰＢ０のＢＬ充電動作と、プレーンＰＢ１のＢＬ充電動作とが部分的に重なるように制御している。

図１５は、第２実施形態に係るセンスアンプＳＡの電源回路を説明する回路図である。センスアンプユニット２８−０、２８−１はそれぞれ、ＶＨＳＡ検知回路５４−０、５４−１をさらに備える。

ＶＨＳＡ検知回路５４−０は、ＶＨＳＡ端子の電圧レベルを検知する。また、ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡが規定電圧Ｖｄｅｔ以上に復帰した否かを判定する。より具体的には、ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡが、一時的に規定電圧Ｖｄｅｔより低くなった後、規定電圧Ｖｄｅｔ以上に戻ったか否かを判定する。ＶＨＳＡ検知回路５４−０の判定結果は、シーケンサ２４に供給される。規定電圧Ｖｄｅｔは、各プレーンに電流Ｉｍａｘを流したときの電圧ＶＨＳＡの落ち込み量に基づいて、経験的に設定される値である。ＶＨＳＡ検知回路５４−１の構成も、ＶＨＳＡ検知回路５４−０と同じである。

図１６は、第２実施形態に係るビット線の充電動作を説明するフローチャートである。

シーケンサ２４は、メモリコントローラ３から書き込み命令を受信する（ステップＳ２００）。シーケンサ２４は、書き込み命令に基づいて、２プレーン動作であるか否かを判定する（ステップＳ２０１）。

１プレーン動作である場合（ステップＳ２０１＝Ｎｏ）、シーケンサ２４は、対応するプレーンＰＢにおけるビット線ＢＬの充電を開始する（ステップＳ２０１）。１プレーン動作は、第１実施形態と同じである。その後、１プレーンにおけるビット線の充電が終了する。

一方、２プレーン動作である場合（ステップＳ２０１＝Ｙｅｓ）、シーケンサ２４は、例えばプレーンＰＢ０におけるビット線ＢＬの充電を開始する（ステップＳ２０３）。

続いて、ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡ０が、一時的に電圧Ｖｄｅｔより低くなった後、電圧Ｖｄｅｔ以上に戻ったか否かを判定する（ステップＳ２０４）。シーケンサ２４は、電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以上に戻った場合に、プレーンＰＢ０におけるビット線の充電がおおよそ完了したと判定する。

電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以上に戻った場合、シーケンサ２４は、プレーンＰＢ１におけるビット線ＢＬの充電を開始する（ステップＳ２０５）。

続いて、ＶＨＳＡ検知回路５４−１は、電圧ＶＨＳＡ１が、一時的に電圧Ｖｄｅｔより低くなった後、電圧Ｖｄｅｔ以上に戻ったか否かを判定する（ステップＳ２０６）。シーケンサ２４は、電圧ＶＨＳＡ１が電圧Ｖｄｅｔ以上に戻った場合に、プレーンＰＢ１におけるビット線の充電がおおよそ完了したと判定する。その後、プレーンＰＢ１におけるビット線の充電が終了する。

なお、２つのプレーンを充電する順番は、プレーンＰＢ１、プレーンＰＢ０の順でもよい。また、set featureコマンドにより、優先的に充電するプレーンを設定するようにしてもよい。

図１７は、第２実施形態に係るビット線の充電動作を説明するタイミングチャートである。図１７には、（１）プレーンＰＢ０における電圧ＶＨＳＡ０、及び消費電流ＩＣＣ０、（２）プレーンＰＢ１における電圧ＶＨＳＡ１、及び消費電流ＩＣＣ１、（３）プレーンＰＢ０、ＰＢ１同時動作時の電圧ＶＨＳＡ、及び消費電流ＩＣＣを示している。

電圧ＶＨＳＡ０、ＶＨＳＡ１は、電圧ＶＤＤＳＡに設定されている。時刻ｔ０において、シーケンサ２４は、プレーンＰＢ０におけるビット線ＢＬの充電を開始する。また、ＶＨＳＡＳＬＯＷ設定回路５２−０は、プレーンＰＢ０に対して、最大電流Ｉｍａｘを流せるように、可変電流源５３−０を制御する。プレーンＰＢ０におけるビット線ＢＬの充電が開始されると、消費電流ＩＣＣ０が漸次上昇するとともに、電圧ＶＨＳＡ０が漸次低下する。時刻ｔ１において、電圧ＶＨＳＡ０は、電圧Ｖｄｅｔより低くなる。ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡ０が電圧Ｖｄｅｔより低くなったことを検知する。その後、ビット線ＢＬの充電が進むにつれて、消費電流ＩＣＣ０が漸次低下するとともに、電圧ＶＨＳＡ０が漸次上昇する。

時刻ｔ２において、電圧ＶＨＳＡ０は、電圧Ｖｄｅｔ以上になる。ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以上になったことを検知する。ＶＨＳＡ検知回路５４によって、電圧ＶＨＳＡ０が一時的に電圧Ｖｄｅｔより低くなり、その後に電圧Ｖｄｅｔ以上に戻ったことが検知されると、シーケンサ２４は、プレーンＰＢ１におけるビット線ＢＬの充電を開始する。また、ＶＨＳＡＳＬＯＷ設定回路５２−１は、プレーンＰＢ１に対して、最大電流Ｉｍａｘを流せるように、可変電流源５３−１を制御する。プレーンＰＢ１におけるビット線ＢＬの充電が開始されると、消費電流ＩＣＣ１が漸次上昇するとともに、 電圧ＶＨＳＡ１が漸次低下する。時刻ｔ３において、電圧ＶＨＳＡ１は、電圧Ｖｄｅｔより低くなる。その後、ビット線ＢＬの充電が進むにつれて、消費電流ＩＣＣ１が漸次低下するとともに、電圧ＶＨＳＡ１が漸次上昇する。時刻ｔ４において、電圧ＶＨＳＡ１は、電圧Ｖｄｅｔ以上になる。

そして、プレーンＰＢ０、プレーンＰＢ１の順に、ビット線の充電が終了する。このように、シーケンサ２４は、プレーンＰＢ０におけるビット線ＢＬの充電が開始された後、電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以下となってから再び電圧Ｖｄｅｔ以上になることを検知することによって、プレーンＰＢ０におけるビット線ＢＬの充電が終了しつつあることを検知し、プレーンＰＢ１におけるビット線ＢＬの充電を開始させる。その結果、図１７に示すように、プレーンＰＢ０の消費電流ＩＣＣ０が上昇するにつれて、プレーンＰＢ１の消費電流ＩＣＣ１が減少するため、チップ全体の消費電流ＩＣＣが最大電流Ｉｍａｘからほぼ落ち込まない。 なお、２プレーン動作におけるビット線充電の順番は、プレーンＰＢ１、プレーンＰＢ０の順であってもよい。

（比較例）
図１８は、比較例に係るビット線の充電動作を説明するタイミングチャートである。

時刻ｔ０において、プレーンＰＢ０、ＰＢ１におけるビット線ＢＬの充電が同時に開始される。また、比較例では、プレーンＰＢ０、ＰＢ１のそれぞれで、電流（１／２）Ｉｍａｘに設定される。電圧ＶＨＳＡ０は、電圧Ｖｄ１だけ降下し、電圧ＶＨＳＡ１は、電圧Ｖｄ２だけ降下する。図１８の電圧降下Ｖｄ３は、おおよそ“Ｖｄ１＋Ｖｄ２”である。

充電するビット線ＢＬの本数に起因して、プレーンＰＢ０のＢＬ充電時間と、プレーンＰＢ１のＢＬ充電時間とが異なる。例えば、時刻ｔ１において、プレーンＰＢ０におけるビット線ＢＬの充電が終了し、時刻ｔ２において、プレーンＰＢ１におけるビット線ＢＬの充電が終了する。

比較例では、プレーンＰＢ１の充電が終了するまで待機する必要がり、プレーンＰＢ１の充電が終了した後、次の動作が開始できる。図１８の例では、待機時間は、期間ｔ１〜ｔ２である。

一方、図１７の実施例では、プレーンＰＢ０のＢＬ充電が終了する前に、プレーンＰＢ１のＢＬ充電を開始している。よって、実施例では、図１７の時刻ｔ２〜ｔ３の期間、すなわち、プレーンＰＢ０のＢＬ充電とプレーンＰＢ１のＢＬ充電とが重なっている時間分、比較例に比べてＢＬ充電時間を短縮できる。

（第２実施形態の効果）
第２実施形態によれば、プレーンＰＢ０、ＰＢ１を並行して動作させた場合においても、ビット線の充電時間を短縮できる。これにより、例えばプログラム動作にかかる時間を短縮できる。

［３］ 第３実施形態
第３実施形態は、２個のプレーンＰＢにそれぞれ流す電流を電流（１／２）Ｉｍａｘに設定しつつ、２個のプレーンＰＢに対して並行してビット線の充電を開始する。そして、一方のプレーンＰＢにおけるビット線の充電が大部分終了した後、他方のプレーンＰＢに流す電流を電流Ｉｍａｘに切り替えるようにしている。

図１９は、第３実施形態に係るビット線の充電動作を説明するタイミングチャートである。図１９は、２プレーン動作の実施例である。

時刻ｔ０において、シーケンサ２４は、プレーンＰＢ０、ＰＢ１におけるビット線ＢＬの充電を並行して開始する。また、ＶＨＳＡＳＬＯＷ設定回路５２−０、５２−１はそれぞれ、プレーンＰＢ０、ＰＢ１に対して流せる電流の最大値が電流（１／２）Ｉｍａｘとなるように、可変電流源５３−０、５３−１を制御する。

プレーンＰＢ０におけるビット線ＢＬの充電が開始されると、電圧ＶＨＳＡ０は、漸次低下する。時刻ｔ１において、電圧ＶＨＳＡ０は、電圧Ｖｄｅｔより低くなる。なお、第３実施形態の電圧Ｖｄｅｔは、第２実施形態の電圧Ｖｄｅｔと同じである必要はなく、それぞれを適宜設定可能である。
その後、プレーンＰＢ０に含まれる複数のビット線ＢＬの充電が順次終了していくにつれて、電圧ＶＨＳＡ０が漸次上昇する。

時刻ｔ２において、電圧ＶＨＳＡ０は、電圧Ｖｄｅｔ以上になる。ＶＨＳＡ検知回路５４−０は、電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以上になったことを検知する。電圧ＶＨＳＡ０が電圧Ｖｄｅｔ以上に戻った場合、ＶＨＳＡＳＬＯＷ設定回路５２−１は、プレーンＰＢ１に対して、最大電流Ｉｍａｘを流せるように、可変電流源５３−１を制御する。

その後、時刻ｔ３において、プレーンＰＢ０におけるビット線の充電が終了し、時刻ｔ４において、プレーンＰＢ１におけるビット線の充電が終了する。

なお、プレーンＰＢ１のＢＬ充電がプレーンＰＢ０のＢＬ充電より先に終了する場合は、図１９のプレーンＰＢ０とプレーンＰＢ１との波形が入れ替わる。すなわち、シーケンサ２４は、電圧ＶＨＳＡ１が電圧Ｖｄｅｔ以上に戻った場合に、プレーンＰＢ０に最大電流Ｉｍａｘを流すように制御する。

第３実施形態によれば、プレーンＰＢ０、ＰＢ１を並行して動作させた場合においても、ビット線の充電時間を短縮できる。これにより、例えばプログラム動作にかかる時間を短縮できる。

［４］ 第４実施形態
例えば、読み出し動作において、電圧ＶＲＥＡＤが印加される非選択ワード線ＷＬを充電するための電流も消費電流が大きくなる要因である。プログラム動作におけるビット線ＢＬの充電と、読み出し動作における非選択ワード線ＷＬの充電とが重なると、設計上の最大電流Ｉｍａｘに抵触する可能性がある。第４実施形態は、例えば、プレーンＰＢ０が書き込み動作、プレーンＰＢ１が読み出し動作を行っている場合に、プレーンＰＢ０の消費電流を可変するようにしている。

まず、読み出し動作について説明する。図２０は、読み出し動作を説明するタイミングチャートである。

時刻ｔ２０において、ソース線ＳＬには、電圧Ｖｓｒｃが印加される。電圧Ｖｓｒｃは、“ＶＳＳ≦Ｖｓｒｃ＜ＶＤＤ”である。センスアンプユニット２８は、ビット線ＢＬに電圧Ｖｓｒｃを印加する。ロウデコーダ２６は、選択ワード線ＷＬに読み出し電圧Ｖｃｇｒｖを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。読み出し電圧Ｖｃｇｒｖは、読み出し対象のメモリセルの閾値、すなわちメモリセルのデータを判定するための電圧である。また、ロウデコーダ２６は、選択ゲート線ＳＧＤ、ＳＧＳに電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択トランジスタＳＴ１、ＳＴ２をオン状態にする電圧である。

時刻ｔ２１において、センスアンプユニット２８は、ビット線ＢＬに電圧Ｖｂｌを印加する。電圧Ｖｂｌは、メモリセルトランジスタからデータを読み出す前にビット線ＢＬをプリチャージするための電圧であり、例えば“Ｖｓｒｃ＋０．５Ｖ”程度である。

その後、センスアンプユニット２８は、ビット線ＢＬの電流を判定することで、メモリセルのデータを読み出す。なお、連続して複数のステートを読み出す場合は、読み出し電圧Ｖｃｇｒｖのレベルを、読み出すステートに応じて順次変化させる。

時刻ｔ２２において、各種配線の電圧がリセットされる。

（ビット線の充電動作）
次に、ビット線の充電動作について説明する。図２１は、第４実施形態に係るビット線の充電動作を説明するタイミングチャートである。本実施形態では、プレーンＰＢ０、ＰＢ１は、異なる動作を並行して実行する。例えば、プレーンＰＢ０がプログラム動作、プレーンＰＢ１が読み出し動作を行うものとする。図２１において、“ＩＣＣ”は、プレーンＰＢ０、ＰＢ１合計の消費電流を模式的に示している。

時刻ｔ０において、シーケンサ２４は、プレーンＰＢ０におけるビット線ＢＬの充電を開始する。ＶＨＳＡＳＬＯＷ設定回路５２−０は、プレーンＰＢ０に対して、最大電流Ｉｍａｘを流せるように、可変電流源５３−０を制御する。

時刻ｔ１において、シーケンサ２４は、プレーンＰＢ０の消費電流が電流Ｉ１（＜Ｉｍａｘ）になるように、ＶＨＳＡＳＬＯＷ設定回路５２−０を制御する。ＶＨＳＡＳＬＯＷ設定回路５２−０は、電流Ｉ１に対応するＤＡＣ値を信号ＶＨＳＡ_ＩＲＥＦＰとして設定する。時刻ｔ１は、非選択ワード線ＷＬの充電を開始する時刻（タイミング）より前である。

時刻ｔ２において、シーケンサ２４は、プレーンＰＢ１における非選択ワード線ＷＬの充電を開始する。これにより、プレーンＰＢ１の消費電流ＩＣＣ１が電流Ｉ２まで上昇する。電流Ｉ２は、充電するワード線ＷＬの本数に応じて変化する。時刻ｔ３において、非選択ワード線ＷＬの充電が終了する。

時刻ｔ４において、シーケンサ２４は、プレーンＰＢ０の消費電流が電流Ｉｍａｘになるように、ＶＨＳＡＳＬＯＷ設定回路５２−０を制御する。ＶＨＳＡＳＬＯＷ設定回路５２−０は、電流Ｉｍａｘに対応するＤＡＣ値を信号ＶＨＳＡ_ＩＲＥＦＰとして設定する。

時刻ｔ５において、プレーンＰＢ０におけるビット線ＢＬの充電が終了する。

なお、上記実施形態では、電圧ＶＲＥＡＤの充電動作について説明しているが、これに限らず、他の充電電流にも適用できる。

また、書き込み動作は、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍを印加して、メモリセルトランジスタの閾値電圧を上昇させるプログラム動作と、メモリセルトランジスタの閾値電圧を確認するベリファイ動作とからなるプログラムループが複数回繰り返され、最終的に、メモリセルトランジスタの閾値電圧がターゲットレベルに設定される。ループ回数によって充電すべきビット線の本数が異なる。よって、ループ回数に応じて、上記機能（ビット線の充電電流を可変にする機能）を実行するか否かを切り替えるようにしてもよい。例えば、全ループ数のうち中間部分で上記機能を実行するようにしてもよい。

（第４実施形態効果）
第４実施形態によれば、プレーンＰＢ０、ＰＢ１は、異なる動作を並行して実行する場合においても、ＮＡＮＤ型フラッシュメモリ２の消費電流が最大電流Ｉｍａｘを超えないように制御できる。

また、プログラム動作が実行されるプレーンＰＢにおけるビット線の充電時間を短縮できる。

［５］ 変形例
上記各実施形態では、プログラム動作の含まれるビット線を充電する動作を例に説明している。しかしこれに限定されず、ビット線の充電動作を動作であれば、プログラム動作以外の動作にも適用可能である。

上記各実施形態は、ＮＡＮＤ型フラッシュメモリを例に挙げて説明しているが、これに限定されず、ＮＡＮＤ型フラッシュメモリ以外のメモリに適用することも可能である。

（１）変形例に係る半導体記憶装置は、
複数のメモリセルを含む第１プレーンと、
複数のメモリセルを含む第２プレーンと、
前記第１プレーンに接続された複数の第１ビット線と、
前記第２プレーンに接続された複数の第２ビット線と、
前記複数の第１ビット線をそれぞれ充電する複数の第１センスアンプと、
前記複数の第２ビット線をそれぞれ充電する複数の第２センスアンプと
を具備し、
前記第１及び第２プレーンが並行して動作する場合に、前記複数の第１センスアンプから前記複数の第１ビット線へ供給される電流と前記複数の第２センスアンプから前記複数の第２ビット線へ供給される電流との総和が、第１電流値に達した後、第２電流値まで下がり、その後に、第３電流値まで上がる。

（２）変形例に係る半導体記憶装置は、
電源電圧が供給される電源電圧端子と、
複数のメモリセルをそれぞれが含むｘ個（ｘは２以上の整数）のプレーンと、
前記ｘ個のプレーンにそれぞれ接続されたｘ本のビット線と、
前記電源電圧端子に接続され、前記ｘ本のビット線をそれぞれ充電するｘ個のセンスアンプと
を具備し、
前記ｘ個のプレーンを並列に動作させる第１命令を受信したときに、前記電源電圧端子を流れる電流の最大値Ｉｍａｘ１と、
前記ｘ個のプレーンのうちｙ個（ｙはｘより小さい整数）のプレーンを並列に動作させる第２命令を受信したときに、前記電源電圧端子を流れる電流の最大値Ｉｍａｘ２とが、
Ｉｍａｘ２＞（ｙ／ｘ）Ｉｍａｘ１を満たす。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、１６…バス、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３Ａ…ステータスレジスタ、２３Ｂ…アドレスレジスタ、２３Ｃ…コマンドレジスタ、２４…シーケンサ、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ、３０…ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５…コンタクトプラグ、４０，４３，４６…金属配線層、４１，４４…拡散領域、５１…レギュレータ、５２…ＶＨＳＡＳＬＯＷ設定回路、５３…可変電流源、５４…ＶＨＳＡ検知回路

Claims (9)

1. 複数のメモリセルを含む第１プレーンと、
   複数のメモリセルを含む第２プレーンと、
   前記第１プレーンに接続された複数の第１ビット線と、
   前記第２プレーンに接続された複数の第２ビット線と、
   前記複数の第１ビット線をそれぞれ充電する複数の第１センスアンプと、
   前記複数の第２ビット線をそれぞれ充電する複数の第２センスアンプと
   を具備し、
   前記第１及び第２プレーンが並行して動作する場合に、前記複数の第１センスアンプから前記複数の第１ビット線へ供給される電流と前記複数の第２センスアンプから前記複数の第２ビット線へ供給される電流との総和が、第１電流値に達した後、第２電流値まで下がり、その後に、第３電流値まで上がる
   半導体記憶装置。
2. 前記複数の第１センスアンプに電流を供給する第１可変電流源と、
   前記複数の第２センスアンプに電流を供給する第２可変電流源と、
   前記第１可変電流源の出力端子の電圧を検知し、前記出力端子の電圧が第１電圧以上であるか否かを判定する検知回路と
   をさらに具備し、
   前記第１及び第２プレーン合計の最大電流Ｉｍａｘとすると、前記第１及び第２プレーンが並行して動作する場合に、
   前記第１プレーンに前記電流Ｉｍａｘを供給して、前記第１プレーンの充電を開始し、
   前記出力端子の電圧が、一時的に前記第１電圧より低くなった後、前記第１電圧以上に戻った場合に、前記第２プレーンに前記電流Ｉｍａｘを供給して、前記第２プレーンの充電を開始する
   請求項１に記載の半導体記憶装置。
3. 前記複数の第１センスアンプに電流を供給する第１可変電流源と、
   前記複数の第２センスアンプに電流を供給する第２可変電流源と、
   前記第１可変電流源の出力端子の電圧を検知し、前記出力端子の電圧が第１電圧以上であるか否かを判定する検知回路と
   をさらに具備し、
   前記第１及び第２プレーン合計の最大電流Ｉｍａｘとすると、前記第１及び第２プレーンが並行して動作する場合に、
   前記第１及び第２プレーンにそれぞれ電流（１／２）Ｉｍａｘを供給して、前記第１及び第２プレーンの充電を開始し、
   前記出力端子の電圧が、一時的に前記第１電圧より低くなった後、前記第１電圧以上に戻った場合に、前記第２プレーンに前記電流Ｉｍａｘを供給する
   請求項１に記載の半導体記憶装置。
4. 電源電圧が供給される電源電圧端子と、
   複数のメモリセルをそれぞれが含むｘ個（ｘは２以上の整数）のプレーンと、
   前記ｘ個のプレーンにそれぞれ接続されたｘ本のビット線と、
   前記電源電圧端子に接続され、前記ｘ本のビット線をそれぞれ充電するｘ個のセンスアンプと
   を具備し、
   前記ｘ個のプレーンを並列に動作させる第１命令を受信したときに、前記電源電圧端子を流れる電流の最大値Ｉｍａｘ１と、
   前記ｘ個のプレーンのうちｙ個（ｙはｘより小さい整数）のプレーンを並列に動作させる第２命令を受信したときに、前記電源電圧端子を流れる電流の最大値Ｉｍａｘ２とが、
   Ｉｍａｘ２＞（ｙ／ｘ）Ｉｍａｘ１を満たす、
   半導体記憶装置。
5. 第１及び第２プレーン合計の最大電流Ｉｍａｘとすると、前記第１及び第２プレーンが並行して動作する場合に、前記第１及び第２プレーンにそれぞれ電流（１／２）Ｉｍａｘを供給する
   請求項４に記載の半導体記憶装置。
6. 前記第１及び第２プレーンは、書き込み動作を実行する
   請求項５に記載の半導体記憶装置。
7. 第１プレーンに接続された第１ワード線と、
   第２プレーンに接続された第２ワード線と
   をさらに具備し、
   前記第１及び第２プレーン合計の最大電流Ｉｍａｘとすると、前記第１及び第２プレーンが並行して動作する場合に、
   第１時刻において、前記第１プレーンに前記電流Ｉｍａｘを供給して、前記複数の第１ビット線の充電を開始し、
   前記第１時刻に続く第２時刻において、前記第１プレーンに前記電流Ｉｍａｘより小さい電流を供給し、
   前記第２時刻に続く第３時刻において、前記第２ワード線の充電を開始し、
   前記第３時刻に続く第４時刻において、前記第１プレーンに前記電流Ｉｍａｘを供給する
   請求項４に記載の半導体記憶装置。
8. 前記第１プレーンは書き込み動作を実行し、前記第２プレーンは読み出し動作を実行する
   請求項７に記載の半導体記憶装置。
9. 前記複数のプレーンの各々は、複数のメモリストリングを含み、
   前記複数のメモリストリングの各々は、直列接続された複数のメモリセルを含み、
   前記メモリストリングの一端は、ビット線に接続される
   請求項１乃至８のいずれかに記載の半導体記憶装置。