JP2022047855A - メモリシステム - Google Patents

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Abstract

【課題】メモリチップからコントローラへのデータの転送速度を向上させる。【解決手段】リード対象に設定された第１データが、第１プレーンの第１記憶領域と第２プレーンの第２記憶領域とに跨がって格納されている場合、コントローラは、メモリチップに、第１記憶領域に格納されている第１データの第１断片を含む第２データをセンスさせる。コントローラは、メモリチップに、第２記憶領域に格納されている第１データの第２断片を含む第３データをセンスさせる。コントローラは、メモリチップに、第２データを出力させて第１バッファに格納し、第３データを出力させて第２バッファに格納する。そして、コントローラは、第１バッファおよび第２バッファから第１断片および第２断片を読み出して、第１断片と第２断片とを結合して第４データを生成し、第４データを誤り訂正回路に入力する。【選択図】図１５

Description

本実施形態は、メモリシステムに関する。
メモリセルアレイを備えたメモリチップと、メモリチップに対してデータの入出力を行うコントローラと、を備えたメモリシステムが知られている。このようなメモリシステムでは、メモリチップからコントローラへのデータの転送速度をできるだけ速くすることが要望されている。
米国特許出願公開第２０１９／００５０３４３号明細書 米国特許出願公開第２０１９／０１９６７２３号明細書 特開２０１１－９５８５３号公報
一つの実施形態は、メモリチップからメモリコントローラへのデータの転送速度を向上させることを目的とする。
一つの実施形態によれば、メモリチップと、複数のバッファと、コントローラと、を備える。メモリチップは、第１プレーンと、第２プレーンと、を含む。第１プレーンは、第１サイズの単位でデータがリードされる第１記憶領域と、第１サイズのデータを格納可能な第１データラッチと、を含む。第２プレーンは、第１サイズの単位でデータがリードされる第２記憶領域と、第１サイズのデータを格納可能な第２データラッチと、を含む。複数のバッファのそれぞれは、第１サイズのデータを格納可能である。コントローラは、誤り訂正回路を含む。コントローラは、第１サイズよりも小さい第２サイズの第１データが、第１記憶領域と第２記憶領域とに跨がって格納されている場合、メモリチップに、第１記憶領域に格納されている第１データの第１断片を含む第１サイズのデータである第２データを第１データラッチに格納させる。そして、コントローラは、メモリチップに、第２記憶領域に格納されている第１データの第２断片を含む第１サイズのデータである第３データを第２データラッチに格納させる。そして、コントローラは、メモリチップに、第１データラッチに格納されている第２データを出力させて、メモリチップから出力された第２データを複数のバッファのうちの１つのバッファである第１バッファに格納する。そして、コントローラは、メモリチップに、第２データラッチに格納されている第３データを出力させて、メモリチップから出力された第３データを複数のバッファのうちの第１バッファと異なる１つのバッファである第２バッファに格納する。そして、コントローラは、第１バッファに格納されている第２データのうちの第１断片と、第２バッファに格納されている第３データのうちの第２断片と、を結合して第４データを生成し、第４データを誤り訂正回路に入力する。
図１は、ホストに接続された実施形態のメモリシステムの構成例を示す図である。 図２は、実施形態のメモリチップの構成の一例を示す模式的な図である。 図３は、実施形態のブロックの回路構成を示す図である。 図４は、実施形態のデータコーディングとしきい値電圧分布の一例を示す図である。 図５は、実施形態のリード動作の際にＮＡＮＤＣとメモリチップとの間で送受信される信号の一例を示すタイミング図（タイミングチャート）である。 図６は、クラスタ転送モードおよびページ転送モードのそれぞれにおいて実施形態のＩＯ信号線を転送される信号の違いを説明するための図である。 図７は、コードレートが可変の誤り訂正符号が採用された実施形態のメモリシステムにおいて、各プレーンに格納されるクラスタの位置を示す模式的な図である。 図８は、実施形態のＲＡＭに格納される情報の一例を示す模式的な図である。 図９は、実施形態のＮＡＮＤＣの構成の一例を示す模式的な図である。 図１０は、実施形態のメモリシステムにおけるリード動作の一例を示すフローチャートである。 図１１は、対象のクラスタが格納されたデータラッチが存在しないと判定された場合に発行された第２リード指示を実行する動作の一例を示す図である。 図１２は、対象のクラスタが格納されたデータラッチが存在すると判定された場合に発行された第２リード指示を実行する動作の一例を示す図である。 図１３は、対象のクラスタが格納されたデータラッチが存在すると判定された場合に発行された第２リード指示を実行する動作の別の一例を示す図である。 図１４は、対象のクラスタのリードモードをランダムリードに設定すると判定された場合に発行された第２リード指示を実行する動作の一例を示す図である。 図１５は、実施形態の待ち合わせバッファ群の管理方法を説明するための図である。 図１６は、実施形態の待ち合わせバッファ群およびランダムバッファの動作の一例を示すフローチャートである。 図１７は、実施形態にかかる１つのメモリチップにおいて２つのプレーンを並列に動作させる例を説明するための図である。
以下に添付図面を参照して、実施形態のメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
図１は、ホストに接続された実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト２と接続可能である。ホスト２は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の端末のような情報処理装置である。メモリシステム１は、ホスト２の外部記憶装置として機能する。ホスト２は、メモリシステム１に対し、リード要求またはライト要求などの、アクセス要求を送信することができる。
メモリシステム１は、１以上のメモリチップ２１、およびメモリコントローラ１０を備える。各メモリチップ２１は、例えばＮＡＮＤ型フラッシュメモリであり、データを不揮発に記憶することができる。図１に示される例によれば、メモリシステム１は、８個のメモリチップ２１を備える。この８個のメモリチップ２１の群を、ＮＡＮＤメモリ２０と表記することがある。なお、メモリシステム１に具備されるメモリチップ２１の数は、８個に限定されない。
メモリシステム１は、１以上のチャネルを備える。図１に示される例によれば、メモリシステム１は、チャネル０（Ｃｈ．０）およびチャネル１（Ｃｈ．１）の合計２個のチャネルを備える。そして、各チャネルの一端は、メモリコントローラ１０に接続されている。
また、チャネル０には、４個のメモリチップ２１が共通接続されている。チャネル１にはチャネル０に接続されている４個のメモリチップ２１とは異なる４個のメモリチップ２１が共通接続されている。メモリコントローラ１０は、チャネル０に接続された４個のメモリチップ２１と、チャネル１に接続された４個のメモリチップ２１と、を互いに独立に制御することができる。
メモリコントローラ１０は、ホスト２とＮＡＮＤメモリ２０との間のデータ転送を実行する。そのための構成として、メモリコントローラ１０は、ＣＰＵ（Central Processing Unit）１１、ホストインタフェース（ホストＩ／Ｆ）１２、ＲＡＭ（Random Access Memory）１３、および１以上のＮＡＮＤコントローラ（ＮＡＮＤＣ）１４を備える。ここでは一例として、メモリコントローラ１０は、チャネルの数と同じ数、つまり２個、のＮＡＮＤＣ１４を備える。
ホストＩ／Ｆ１２は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）規格に準拠したバスを介してホスト２と接続される回路である。ホストＩ／Ｆ１２は、メモリコントローラ１０とホスト２との通信を司る。
ＲＡＭ１３は、種々の情報を一時的に記憶することができる。ＲＡＭ１３は、ＣＰＵ１１がメモリシステム１の制御を管理するために使用する各種管理情報およびファームウェアプログラムをロードする領域として使用され得る。また、ＲＡＭ１３は、キュー、バッファ、またはキャッシュとして使用され得る。なお、ＲＡＭ１３の種類は特定の種類に限定されない。メモリコントローラ１０は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access memory）、またはこれらの組み合わせを備え得る。また、メモリコントローラ１０は、ＲＡＭ１３に替えて任意の揮発性メモリを備え得る。ＲＡＭ１３に格納される情報などについては後述される。
２つのＮＡＮＤＣ１４の１つは、チャネル０に接続されており、２つのＮＡＮＤＣ１４の他の１つは、チャネル１に接続されている。
各チャネルは、チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、アドレスラッチイネーブル信号線ＡＬＥ、ライトイネーブル信号線ＷＥｎ、一対のリードイネーブル信号線ＲＥ／ＲＥｎ、一対のストローブ信号線ＤＱＳ／ＤＱＳｎ、ＩＯ信号線ＤＱ［７：０］、およびレディービジー信号線Ｒ／Ｂｎ、などを含む信号線群である。チップイネーブル信号線ＣＥｎは、チップイネーブル信号ＣＥｎを転送する信号線である。チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。ＩＯ信号線ＤＱ［７：０］は、コマンド、アドレス、データ、などが転送される信号線である。ここではＩＯ信号線ＤＱは８ビットのビット幅を有することとしているが、ＩＯ信号線ＤＱのビット幅はこれに限定されない。コマンドラッチイネーブル信号線ＣＬＥは、コマンドラッチイネーブル信号ＣＬＥを転送する信号線である。コマンドラッチイネーブル信号ＣＬＥは、ＩＯ信号線ＤＱ［７：０］を転送される信号がコマンドであることを示す。アドレスラッチイネーブル信号線ＡＬＥは、アドレスラッチイネーブル信号ＡＬＥを転送する信号線である。アドレスラッチイネーブル信号ＡＬＥは、ＩＯ信号線ＤＱ［７：０］を転送される信号がアドレスであることを示す。ライトイネーブル信号線ＷＥｎは、ライトイネーブル信号ＷＥｎを転送する信号線である。ライトイネーブル信号ＷＥｎは、ＩＯ信号線ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むようにメモリチップＣＰに指示する。一対のリードイネーブル信号線ＲＥ／ＲＥｎは、リードイネーブル信号ＲＥ／ＲＥｎを転送する信号線の対である。リードイネーブル信号ＲＥ／ＲＥｎは、メモリコントローラ１０がメモリチップ２１からデータを読み出す際にデータの出力タイミングを指示する。一対のストローブ信号線ＤＱＳ／ＤＱＳｎは、ストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線の対である。ストローブ信号ＤＱＳ／ＤＱＳｎは、メモリチップ２１がメモリコントローラ１０にデータを転送する際に、メモリチップ２１がメモリコントローラ１０にデータの取り込みタイミングを指示する。レディービジー信号線Ｒ／Ｂｎは、レディービジー信号Ｒ／Ｂｎを転送するための信号線である。レディービジー信号Ｒ／Ｂｎは、メモリチップ２１がコマンドの入力が可能なレディー状態であるかコマンドの入力が可能でないビジー状態であるかをメモリコントローラ１０に示す。なお、各チャネルを構成する信号線はこれらに限定されない。
各ＮＡＮＤＣ１４は、自身に接続されたチャネルを介して接続された４個のメモリチップ２１とメモリコントローラ１０との通信を司る。具体的には、各ＮＡＮＤＣは、４個のメモリチップ２１のそれぞれに対し、コマンドセットを送信したり、データを送受信したりすることができる。各ＮＡＮＤＣ１４が４個のメモリチップ２１のそれぞれに対して送信するコマンドセットの例は後述される。
ＣＰＵ１１は、ファームウェアプログラムに基づき、ホストＩ／Ｆ１２、ＲＡＭ１３、およびＮＡＮＤＣ１４を制御することによって、ホスト２とＮＡＮＤメモリ２０との間のデータ転送を含むメモリシステム１の制御を実行する。
例えば、ファームウェアプログラムは、メモリシステム１内の所定位置、一例では何れかのメモリチップ２１、に予め格納されている。メモリシステム１のスタートアップ時に、ＣＰＵ１１は、当該ファームウェアプログラムをそのメモリチップ２１からＲＡＭ１３にロードする。そして、ＣＰＵ１１は、ＲＡＭ１３にロードされた当該ファームウェアプログラムに従って、メモリシステム１の制御を実行する。なお、ファームウェアプログラムが予め格納される位置は上記した例に限定されない。また、ファームウェアプログラムのロード先は上記した例に限定されない。
なお、メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ１０は、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）として構成されてもよい。メモリコントローラ１０は、複数のチップによって構成されてもよい。メモリコントローラ１０の各機能は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって実現され得る。
図２は、実施形態のメモリチップ２１の構成の一例を示す模式的な図である。本図に示される例によれば、メモリチップ２１は、２つのサブアレイ２３に分割されたメモリセルアレイ２２と、２つのアクセス回路２４と、２つのデータラッチ２５と、を備える。各サブアレイ２３は、２つのアクセス回路２４のうちの１つおよび２つのデータラッチ２５のうちの１つとともに１つの並列動作要素を構成している。つまり、メモリチップ２１は、２つの並列動作要素を備えている。２つの並列動作要素は、互いに独立に動作することができる。各並列動作要素は、プレーン（Plane）と称される。各メモリチップ２１内の各プレーンは、プレーン番号によって識別される。
アクセス回路２４およびデータラッチ２５がプレーン毎に設けられていることにより、２つのプレーンのそれぞれにおいて、ライト、リード、およびイレースは各サブアレイ２３に対し独立して実行されることが可能である。
ここでは、各メモリチップ２１が備える２つのプレーンのうちの１つを、プレーン番号０を用いて、プレーン＃０（Plane #0）と表記する。また、各メモリチップ２１が備える２つのプレーンのうちの他のプレーンを、プレーン番号１を用いて、プレーン＃１（Plane #1）と表記する。
なお、各メモリチップ２１が備えるプレーンの数は２個に限定されない。
各サブアレイ２３は、複数のブロックＢＬＫを備える。ブロックＢＬＫは、イレースが実行される最小単位の記憶領域である。つまり、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。
アクセス回路２４は、ロウデコーダ、カラムデコーダ、およびセンスアンプ等を含む。アクセス回路２４は、自身と同じプレーンに属するサブアレイ２３に対し、ライト、リード、およびイレースを実行することができる。
なお、メモリコントローラ１０から送られてくるデータをアクセス回路２４がサブアレイ２３にライトする動作を、ライト動作と表記する。また、アクセス回路２４がサブアレイ２３からデータをリードしてメモリコントローラ１０に送る動作を、リード動作と表記する。また、アクセス回路２４がサブアレイ２３内のデータをイレースする動作を、イレース動作と表記する。
データラッチ２５は、自身と同じプレーンに属するサブアレイ２３にライトされるデータおよび自身と同じサブアレイ２３からリードされたデータが一時的に格納される記憶素子群である。各プレーンにおいて、アクセス回路２４は、メモリコントローラ１０から送られてきてデータラッチ２５に格納されたライト対象のデータをサブアレイ２３にライトしたり、サブアレイ２３からリードしたデータをデータラッチ２５に格納したりする。データラッチ２５に格納された、サブアレイ２３からリードされたデータは、その後メモリコントローラ１０から受信する所定のコマンドセット（後述されるデータアウトコマンドセット）に従ってメモリコントローラ１０に転送される。
リード動作のうちの、サブアレイ２３からデータラッチ２５にデータを読み出す処理を、センス処理と表記する。また、リード動作のうちのデータラッチ２５からメモリコントローラ１０にデータを転送する処理を、データアウト処理と表記する。
図３は、実施形態のブロックＢＬＫの回路構成を示す図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２６を含む。
ＮＡＮＤストリング２６の各々は、例えば１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング２６内のメモリセルトランジスタＭＴの個数は１４個に限定されない。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ１３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング２６の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２６を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング２６の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
前述されたように、データのイレースは、ブロックＢＬＫ単位で実行される。
また、ライト動作およびリード動作（具体的にはセンス処理）は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以下、ライト動作およびリード動作（具体的にはセンス処理）の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶ。そして、１つのメモリセルグループＭＣＧに含まれるメモリセルトランジスタＭＴのそれぞれにライトされる、あるいはリード（換言すると、センス）される１ビットのデータの集まりを「ページ」と呼ぶ。
各メモリセルトランジスタＭＴに複数ビットの値を格納可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｎ（ｎ≧２）ビットの値を格納可能な場合、ワード線ＷＬ（メモリセルグループＭＣＧ）当たりの記憶容量はｎページ分のサイズに等しくなる。ここでは一例として、各メモリセルトランジスタＭＴに３ビットの値が格納される方式について説明する。この方式によれば、各ワード線に３ページ分のデータが保持される。
図４は、実施形態のデータコーディングとしきい値電圧分布の一例を示す図である。横軸はメモリセルトランジスタＭＴのしきい値電圧を示している。図４に示された８個のローブは、しきい値電圧分布を模式的に表したものである。８つのしきい値電圧分布は、それぞれしきい値電圧領域であり、ステート、とも表記される。８つのステートは、３ビットのデータ値に対応する。本図の例によれば、Ｅｒステートは“１１１”のデータ値に対応し、Ａステートは“１１０”のデータ値に対応し、Ｂステートは“１００”のデータ値に対応し、Ｃステートは“０００”のデータ値に対応し、Ｄステートは“０１０”のデータ値に対応し、Ｅステートは“０１１”のデータ値に対応し、Ｆステートは“００１”のデータ値に対応し、Ｇステートは“１０１”のデータ値に対応する。各データ値の先頭の桁をＭＳＢ（Most Significant Bit）とする。また、各データ値の末尾の桁をＬＳＢ（Least Significant Bit）とする。なお、ステートとデータ値との対応関係はこれに限定されない。
各メモリセルトランジスタＭＴのしきい値電圧は、８つのステートのうちの何れかに属するように制御される。各メモリセルトランジスタＭＴのしきい値電圧は、イレース動作によってＥｒステートに設定され、ライト動作によってＡステート～Ｇステートのうちのデータ値に応じたステートに設定される。
また、センス処理においては、しきい値電圧といくつかの判定電圧との比較によって、各メモリセルトランジスタＭＴのしきい値電圧が属するステートが特定される。そして、特定されたステートに応じたデータ値が読み出される。図４のＶｒａ、Ｖｒｂ、Ｖｒｃ、Ｖｒｄ、Ｖｒｅ、Ｖｒｆ、およびＶｒｇの組み合わせは、判定電圧の一例である。
１つのワード線ＷＬ（メモリセルグループＭＣＧ）に記憶される３つのページのデータのうちのＬＳＢの集合を、ロアーページと表記する。３つのページのデータのうちのＭＳＢの集合を、アッパーページと表記する。３つのページのデータのうちの、ＬＳＢとＭＳＢとの間のビットの集合を、ミドルページと表記する。
なお、実施形態のデータコーディングは上記された例に限定されない。また、各メモリセルトランジスタＭＴに格納されるデータのサイズは３ビットに限定されない。
図５は、実施形態のリード動作の際にＮＡＮＤＣ１４と当該ＮＡＮＤＣ１４に接続されたメモリチップ２１との間で送受信される信号の一例を示すタイミング図（タイミングチャート）である。なお、本図では、ＮＡＮＤＣ１４とメモリチップ２１とを接続するチャネルを構成する信号線群のうちの、一対のリードイネーブル信号線ＲＥ／ＲＥｎ、一対のストローブ信号ＤＱＳ／ＤＱＳｎ、ＩＯ信号線ＤＱ［７：０］、およびレディービジー信号線Ｒ／Ｂｎの各信号線の状態が描画されている。
ＮＡＮＤＣ１４は、まず、ページ指定コマンドＣ０、リードコマンドＣ１、アドレス情報ＡＤＤ、およびセンス開始コマンドＣ２をこの順番でＩＯ信号線ＤＱ［７：０］を介して送信する。これによって、センス処理の対象のページと、センス処理の開始と、が指示される。ページ指定コマンドＣ０、リードコマンドＣ１、アドレス情報ＡＤＤ、およびセンス開始コマンドＣ２からなるセットを、センスコマンドセットと表記する。センスコマンドセットは、メモリチップ２１に接続されたレディービジー信号線Ｒ／Ｂｎがレディー状態である期間に送信される。
センスコマンドセットの送信の際には、ＮＡＮＤＣ１４は、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に維持する。ページ指定コマンドＣ０、リードコマンドＣ１、およびセンス開始コマンドＣ２の送信の際には、ＮＡＮＤＣ１４は、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持する。アドレス情報ＡＤＤの送信の際には、ＮＡＮＤＣ１４は、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持する。センスコマンドセットの送信の際には、ＮＡＮＤＣ１４は、ライトイネーブル信号ＷＥｎをトグルする。
センスコマンドセットにおいて、ページ指定コマンドＣ０は、１つのメモリセルグループＭＣＧに格納されている１以上のページのデータのうちの１つを指定するコマンドである。リードコマンドＣ１は、一連のコマンドの種別がリード動作のためのものであることを示す。アドレス情報ＡＤＤは、センス対象のページを含むメモリセルグループＭＣＧを示すロウアドレスを含んでいる。ページ指定コマンドＣ０とアドレス情報ＡＤＤに含まれるロウアドレスとの組み合わせによって、サブアレイ２３が提供する記憶領域のうちのセンス対象のページが一意に指定される。また、アドレス情報ＡＤＤは、ページ内の位置、つまりビット線の位置を示すカラムアドレスを含んでいる。しかしながら、当該カラムアドレスはセンスコマンドセットにおいては意味をなさない。センス開始コマンドＣ２は、センス処理の開始を指示するコマンドである。
メモリチップ２１は、センス開始コマンドＣ２を受信すると、センス処理を開始する。センス処理では、アクセス回路２４は、ページ指定コマンドＣ０およびロウアドレスの組み合わせによって一意に決まるページから１ページ分のデータを読み出す。アクセス回路２４は、読み出された１ページ分のデータをデータラッチ２５に格納する。
センス処理が開始すると、メモリチップ２１は、レディービジー信号線Ｒ／Ｂｎの状態をレディー状態からビジー状態に遷移させる。メモリチップ２１は、センス処理が終了すると、レディービジー信号線Ｒ／Ｂｎの状態をビジー状態からレディー状態に遷移させる。つまり、図５に描画された時間ｔＲにおいては、センス処理が実行されている。ＮＡＮＤＣ１４は、センス開始コマンドＣ２を送信した後、レディービジー信号線Ｒ／Ｂｎの状態を監視することによって、センス処理が完了したこと、つまりセンス処理の対象のページから１ページ分のデータがデータラッチ２５に読み出されたこと、を認識することができる。
センス処理の後、ＮＡＮＤＣ１４は、メモリチップ２１にデータアウト処理を実行させることができる。ＮＡＮＤＣ１４は、メモリチップ２１にデータアウト処理を実行させるために、データアウトコマンドＣ３、アドレス情報ＡＤＤ、および準備コマンドＣ４をＩＯ信号線ＤＱ［７：０］を介してこの順番で送信する。データアウトコマンドＣ３、アドレス情報ＡＤＤ、および準備コマンドＣ４のセットを、データアウトコマンドセットと表記する。
データアウトコマンドセットの送信の際には、ＮＡＮＤＣ１４は、チップイネーブル信号ＣＥｎをアクティブ状態（Ｌレベル）に維持する。データアウトコマンドＣ３、および準備コマンドＣ４の送信の際には、ＮＡＮＤＣ１４は、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持する。アドレス情報ＡＤＤの送信の際には、ＮＡＮＤＣ１４は、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持する。データアウトコマンドセットの送信の際には、ＮＡＮＤＣ１４は、ライトイネーブル信号ＷＥｎをトグルする。
データアウトコマンドＣ３は、データアウト処理を指示するコマンドである。アドレス情報ＡＤＤは、カラムアドレスと、ロウアドレスと、を含んでいる。カラムアドレスは、データラッチ２５に格納された１ページ分のデータのうちのデータアウト処理の対象のデータの先頭位置を示す。ロウアドレスとしては、センスコマンドセットに含まれていたロウアドレスと等しい値が用いられる。
準備コマンドＣ４は、データアウト処理の準備を指示するコマンドである。データアウト処理の対象のデータは、データラッチ２５から８ビット毎に分割されて８ビット幅のデータとしてＮＡＮＤＣ１４に出力される。メモリチップ２１は、準備コマンドＣ４に応じて、カラムアドレスによって指定されたデータアウト処理の対象のデータのうちの先頭の８ビットのデータの出力を準備する。
ＮＡＮＤＣ１４は、準備コマンドＣ４を送信してから（より正確には準備コマンドＣ４の送信に応じたライトイネーブル信号ＷＥｎのトグルのタイミングから）、設計値として定められている時間ｔＷＨＲ２が経過すると、一対のリードイネーブル信号ＲＥ／ＲＥｎのトグルを開始する。メモリチップ２１は、一対のリードイネーブル信号ＲＥ／ＲＥｎを遅延させることで一対のストローブ信号ＤＱＳ／ＤＱＳｎを生成する。メモリチップ２１は、生成された一対のストローブ信号ＤＱＳ／ＤＱＳｎを出力する。メモリチップ２１は、カラムアドレスによって指定された位置を先頭とするデータアウト対象のデータを、データラッチ２５から８ビットずつ、一対のストローブ信号ＤＱＳ／ＤＱＳｎに同期してＩＯ信号線ＤＱ［７：０］に出力する。ＮＡＮＤＣ１４は、メモリチップ２１から出力されたデータを、一対のストローブ信号ＤＱＳ／ＤＱＳｎに同期したタイミングで取り込む。これによって、データアウト処理の対象のデータがメモリチップ２１からＮＡＮＤＣ１４に転送される。つまり、データアウト処理が実行される。
データアウト処理は、通常は、クラスタ単位で実行される。クラスタ単位で実行されるデータアウト処理のモードを、クラスタ転送モードと表記する。
クラスタは、メモリコントローラ１０による管理の単位のサイズを有するデータである。管理とは、一例では、論理アドレスと物理アドレスとの対応の管理である。
メモリシステム１は、ホスト２に対して論理アドレス空間を提供する。ホスト２は、メモリシステム１に対してアクセス対象のデータの位置を指定する際に、論理アドレス空間内の位置情報を使用する。論理アドレス空間内の位置情報は、論理アドレスと称される。メモリコントローラ１０は、論理アドレス空間に、ＮＡＮＤメモリ２０の記憶領域をマッピングする。ＮＡＮＤメモリ２０の記憶領域によって構成されるアドレス空間を物理アドレス空間と表記する。物理アドレス空間における１つの位置を示す位置情報を物理アドレスと表記する。
論理アドレス空間とＮＡＮＤメモリ２０の記憶領域との関係は、翻訳情報（後述される翻訳情報１３１）として管理される。具体的には、論理アドレス空間は、均一のサイズを有する複数の単位領域に分割される。メモリコントローラ１０は、論理アドレス空間内の単位領域毎に、論理アドレスと、物理アドレスと、を対応付けて、翻訳情報１３１に記録する。なお、物理アドレスは、その一部にロウアドレスおよびカラムアドレスを含んでいる。メモリコントローラ１０は、論理アドレスと物理アドレスとの対応関係が変わるごとに、翻訳情報１３１を更新する。そして、クラスタは、１つの単位領域の分のデータをいう。
クラスタ転送モードでは、データアウトコマンドセットにおいては、データアウト処理の対象のクラスタの位置を示すカラムアドレスが送信される。１回のセンス処理によってデータラッチ２５に格納された１ページ分のデータが、データアウト処理の対象のクラスタを複数含んでいる場合には、複数のデータアウト処理の対象のクラスタのそれぞれを読み出すために、クラスタ単位でデータアウトコマンドセットの送信と、一対のリードイネーブル信号ＲＥ／ＲＥｎのトグルと、が実行される。
ここで、例えば、プレーン＃０にリード対象のクラスタの前半部分（first part）が格納され、プレーン＃１にリード対象のクラスタの後半部分（second part）が格納されている場合を考える。そのような場合、リード対象のクラスタの前半部分を含むページと、リード対象のクラスタの後半部分を含むページと、のセンス処理を行ったうえで、リード対象のクラスタの前半部分のデータアウト処理と、リード対象のクラスタの後半部分のデータアウト処理と、をこの順番で続けて実行する必要がある。このような、２つのプレーンを跨いで格納されたクラスタを、跨ぎクラスタ（straddling cluster）、と表記する。
リード対象のクラスタが跨ぎクラスタである場合、リード対象のクラスタの前半部分のデータアウト処理と、リード対象のクラスタの後半部分のデータアウト処理と、をこの順番で続けて実行する必要があるという制約は、誤り訂正を行う回路（後述されるＥＣＣ（Error-Correcting Code）回路１４５）にはＥＣＣフレーム単位でデータを入力する必要があることに起因する。本実施形態においては、ＥＣＣフレームのサイズはクラスタのサイズと等しい。
より具体的には、クラスタは、メモリチップ２１に送られる前にＥＣＣ回路１４５（または他の構成要素）によって誤り訂正符号を用いたエンコードが施されている。エンコードされたクラスタに対し、誤り訂正を行うためには、エンコードされたクラスタを先頭から順番にＥＣＣ回路１４５に入力する必要がある。エンコードされたクラスタから一部のデータが不足していたり、エンコードされたクラスタの一部と他の一部との順番が入れ替わっていたりすると、ＥＣＣ回路１４５において期待された誤り訂正を実行することができない。クラスタ転送モードでは、ＮＡＮＤＣ１４は、メモリチップ２１から取得したデータを、取得した順番でＥＣＣ回路１４５に入力する。従って、リード対象のクラスタが２つのプレーンに跨いで格納されている場合、リード対象のクラスタの前半部分のデータアウト処理と、リード対象のクラスタの後半部分のデータアウト処理と、がこの順番で行われないと、元のクラスタを先頭から順番に復元してＥＣＣ回路１４５に入力することができない。よって、前述された制約が生じる。
つまり、リード対象のクラスタの前半部分のデータアウト処理と、リード対象のクラスタの後半部分のデータアウト処理と、を上記順番とは逆の順番で実行したり、間に他の処理（例えば他のクラスタのデータアウト処理）を挟んだりすることはできない。また、リード対象のクラスタの前半部分のデータアウト処理が完了するまではプレーン＃０のデータラッチ２５がリード対象のクラスタの前半部分を含むページによって占有されている。このため、リード対象のクラスタの前半部分のデータアウト処理が完了するまでプレーン＃０において次のセンス処理を実行することができない。また、リード対象のクラスタの後半部分のデータアウト処理が完了するまではプレーン＃１のデータラッチ２５がリード対象のクラスタの後半部分を含むページによって占有されている。このため、リード対象のクラスタの後半部分のデータアウト処理が完了するまでプレーン＃１において次のセンス処理を実行することができない。
このように、跨ぎクラスタがリード対象である場合、１つのプレーンにおけるクラスタの前半部分のデータアウト処理と、他のプレーンにおけるクラスタの後半部分のデータアウト処理と、を待ち合わせる必要がある。つまり、本来はそれぞれが独立に動作できる２つのプレーンを、跨ぎクラスタのデータアウト処理の時には連携して動作させる必要がある。これによって、２つのプレーンを並列に動作させることができない期間が生じ、メモリチップ２１からメモリコントローラ１０へのデータ転送の効率が悪化する。
そこで、実施形態では、ＮＡＮＤＣ１４に、１ページ分のデータを格納可能なバッファ（後述する待ち合わせバッファ１４７）が、複数設けられる。ＮＡＮＤＣ１４は、２つのプレーンのデータラッチ２５にそれぞれ格納されている１ページ分のデータを、複数の待ち合わせバッファ１４７のうちの２つにバッファすることができるように構成されている。
これによって、リード対象のクラスタの前半部分を含むページをプレーン＃０のデータラッチ２５から待ち合わせバッファ１４７のうちの１つに転送すれば、プレーン＃０は、リード対象のクラスタの後半部分のデータアウト処理と待ち合わせを行うことなく次の処理、例えば別のページのセンス処理、を進めることが可能である。また、リード対象のクラスタの後半部分を含むページをプレーン＃１のデータラッチ２５から待ち合わせバッファ１４７のうちの別の１つに転送すれば、プレーン＃１は、リード対象のクラスタの前半部分のデータアウト処理と待ち合わせを行うことなく次の処理、例えば別のページのセンス処理、を進めることが可能である。
つまり、跨ぎクラスタがリード対象である場合であっても、当該跨ぎクラスタのデータアウト処理のためにプレーン＃０におけるデータアウト処理とプレーン＃１におけるデータアウト処理とを待ち合わせる必要がなく、プレーン＃０とプレーン＃１とを並列に動作させることが可能となる。よって、メモリチップ２１からメモリコントローラ１０へのデータ転送の効率の悪化を抑制することが可能である。プレーン＃０とプレーン＃１とを並列に動作させる例については後述される。
なお、実施形態では、リード対象のクラスタの一部を含むページのデータラッチ２５から待ち合わせバッファ１４７への転送は、ページ単位のデータアウト処理によって実現される。ページ単位で実行されるデータアウト処理のモードを、ページ転送モードと表記する。
なお、図５に示されたタイミング図によれば、ＮＡＮＤＣ１４は、データアウト処理の対象のデータのサイズを、一対のリードイネーブル信号ＲＥ／ＲＥｎのトグルの数によって指定する。つまり、ＮＡＮＤＣ１４は、クラスタ転送モードにおいては、一対のリードイネーブル信号ＲＥ／ＲＥｎを、クラスタのサイズに対応した数だけトグルすることで、クラスタ単位の転送を実現する。また、ＮＡＮＤＣ１４は、ページ転送モードにおいては、一対のリードイネーブル信号ＲＥ／ＲＥｎを、ページのサイズに対応した数だけトグルすることで、ページ単位の転送を実現する。データアウト処理の対象のデータのサイズの指定の方法は一対のリードイネーブル信号ＲＥ／ＲＥｎのトグルの回数を用いた方法だけに限定されない。
図６は、クラスタ転送モードおよびページ転送モードのそれぞれにおいて実施形態のＩＯ信号線ＤＱ［７：０］を転送される信号の違いを説明するための図である。ここでは一例として、４つのクラスタＣＬ０，ＣＬ１，ＣＬ２，ＣＬ３によって構成されるページのうちの４つのクラスタＣＬ０，ＣＬ１，ＣＬ２，ＣＬ３がリードの対象とされた場合について説明する。
クラスタ転送モードでは、上記ページのセンス処理が実行された後、クラスタＣＬ０，ＣＬ１，ＣＬ２，ＣＬ３のそれぞれを対象とした４回のデータアウト処理が実行される。具体的には、ＮＡＮＤＣ１４は、クラスタＣＬ０をデータアウト処理の対象としたデータアウトコマンドセットを送信し、その後、一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルすることによってクラスタＣＬ０をメモリチップ２１から受信する。ＮＡＮＤＣ１４は、クラスタＣＬ１をデータアウト処理の対象としたデータアウトコマンドセットを送信し、その後、一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルすることによってクラスタＣＬ１をメモリチップ２１から受信する。ＮＡＮＤＣ１４は、クラスタＣＬ２をデータアウト処理の対象としたデータアウトコマンドセットを送信し、その後、一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルすることによってクラスタＣＬ２をメモリチップ２１から受信する。ＮＡＮＤＣ１４は、クラスタＣＬ３をデータアウト処理の対象としたデータアウトコマンドセットを送信し、その後、一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルすることによってクラスタＣＬ３をメモリチップ２１から受信する。
これに対し、ページ転送モードでは、４つのクラスタＣＬ０，ＣＬ１，ＣＬ２，ＣＬ３によって構成されるページを対象とした１回のデータアウト処理が実行される。具体的には、ＮＡＮＤＣ１４は、上記ページをデータアウト処理の対象としたデータアウトコマンドセットを送信し、その後、一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルすることによって上記ページをメモリチップ２１から受信する。
クラスタ転送モードにおいては、１ページのうちの複数のクラスタに対してそれぞれカラムアドレスが異なるデータアウトコマンドセットが送信される。データアウトコマンドセットの１回の送信に要する時間は、転送モードによらず、均一である。このため、１回のデータアウトコマンドセットのみ使用されるページ転送モードに比べ、クラスタ転送モードではデータアウトコマンドセットの送信に要する時間が多くなる。よって、１ページにリード対象とされたクラスタが複数含まれている場合には、コマンドセットの送信に要する時間とデータの転送に要する時間との合計は、クラスタ転送モードよりもページ転送モードを使用した方が短くなる可能性がある。図６に示された例によれば、４個のクラスタをクラスタ転送モードで転送する場合に比べ、当該４個のクラスタを含む１つのページをページ転送モードで転送した方が、コマンドセットの送信に要する時間とデータの転送に要する時間との合計が短いことが読み取れる。
実施形態では、１つのページに含まれるリード対象のクラスタの数に応じて転送モードが選択される。転送モードの選択方法の具体例については後述される。
跨ぎクラスタが発生するケースとしては種々のケースが考えられる。実施形態では、一例として、ＥＣＣ回路１４５が使用する誤り訂正符号として、コードレート（code rate）が可変の誤り訂正符号が採用されたケースを説明する。コードレートは、エンコード前のデータのサイズをエンコード後のデータのサイズで除算して得られる情報である。コードレートが小さいほど、エンコードされたクラスタに含まれる冗長データの量が多くなり、これによってエンコードされたクラスタのサイズが増大する。また、コードレートが小さいほど、誤り訂正の能力が向上する。
図７は、コードレートが可変の誤り訂正符号が採用された実施形態のメモリシステム１において、プレーン＃０およびプレーン＃１に格納される各クラスタの位置を示す模式的な図である。本図に示される例では、プレーン＃０の３つのページ（ロアーページ、ミドルページ、およびアッパーページ）と、プレーン＃１の３つのページ（ロアーページ、ミドルページ、およびアッパーページ）と、を含む６ページ分の記憶領域によって論理的な記憶領域が構成されており、当該論理的な記憶領域に対して格納されるクラスタの位置が描画されている。なお、この論理的な記憶領域を、スーパーページと表記する。
図７の左端に描画されているＮの値は、スーパーページに格納され得るクラスタの最大数を示しており、コードレートと対応する。コードレートが小さいほど、エンコードされたクラスタのサイズが大きいので、スーパーページに格納され得るクラスタの最大数、つまりＮの値が小さくなる。また、図７に示される例では、各クラスタにはＣＬＸ（ただしＸは０から２３までの整数）で表されるＩＤが付されている。
１つのスーパーページに格納されるＮ個のクラスタは、Ｎの値によって決まる均一のサイズを有する。ここでは、スーパーページは、６ページ分の記憶領域によって構成されるので、Ｎの値が６の倍数であれば、跨ぎクラスタは発生しない。逆に、Ｎの値が６の倍数でなければ、跨ぎクラスタが発生する。
Ｎの値として例えば「２４」が設定されている場合、Ｎの値は６の倍数であるので、跨ぎクラスタは発生しない。
Ｎの値として例えば「２３」が設定されている場合、Ｎの値は６の倍数でないので、跨ぎクラスタが発生する。図７に示される例では、クラスタＣＬ３、クラスタＣＬ７、クラスタＣＬ１１、クラスタＣＬ１５、およびクラスタＣＬ１９が、２つのプレーン＃０、＃１を跨いで格納されている。
Ｎの値として「２２」、「２１」、「２０」、または「１９」が設定されている場合にも、跨ぎクラスタが発生する。Ｎの値として「１８」が設定されている場合には、跨ぎクラスタが発生しない。
Ｎの値の変更は、任意のタイミングで実施され得る。例えば、種々の要因により、メモリセルアレイ２２の信頼性が低下する場合がある。メモリセルアレイ２２の信頼性が低下した場合、メモリコントローラ１０は、誤り訂正の能力をより高めるために、エンコードの際のコードレートを現状の設定値よりもより小さい値に変更することができる。コードレートの変更は、ここではＮの値の変更によって実行される。一例では、Ｎの値の初期値として「２４」が設定される。そして、メモリセルアレイ２２の使用の状況、誤り訂正されるビットの数の増加、またはその他の指標に応じて、Ｎの値の変更を実行することができる。なお、Ｎの値の変更方法およびＮの値は上記に示された例に限定されない。
図８は、実施形態のＲＡＭ１３に格納される情報の一例を示す模式的な図である。本図に示されるように、ＲＡＭ１３には、翻訳情報１３１、クラスタフォーマット情報１３２、およびデータラッチ情報１３３が格納される。また、ＲＡＭ１３には、エントリーキュー１３４が設けられている。
翻訳情報１３１は、前述されたように、論理アドレスと物理アドレスとの対応関係を示す情報である。
クラスタフォーマット情報１３２は、Ｎの値毎に、スーパーページに格納された各クラスタが跨ぎクラスタであるか否かを示す情報である。クラスタフォーマット情報１３２は、跨ぎクラスタでないクラスタのサイズおよび先頭のカラムアドレスを含む。また、クラスタフォーマット情報１３２は、跨ぎクラスタの前半部分のサイズ、跨ぎクラスタの前半部分の先頭のカラムアドレス、跨ぎクラスタの後半部分のサイズ、および跨ぎクラスタの後半部分の先頭のカラムアドレス（即ちゼロ番地）を含む。
データラッチ情報１３３は、各メモリチップ２１の各データラッチ２５に格納されているページを示す情報の群である。データラッチ情報１３３は、テーブル形式のデータ構造を有していてもよいし、テーブル形式とは異なるデータ構造を有していてもよい。データラッチ情報１３３は、メモリチップ２１とプレーンとの指定により、指定されたメモリチップ２１の指定されたプレーンに属するデータラッチ２５に格納されているページを知ることが出来るように構成されている。データラッチ情報１３３には、ページを示す情報として、当該ページを示す物理アドレス（ロウアドレス）が記録されている。なお、ページを示す情報はこれに限定されない。
例えば、ページを示す情報は、当該ページのセンス処理のタイミングでデータラッチ情報１３３に記録される。また、データラッチ情報１３３に記録された、ページを示す情報は、そのページが格納されたデータラッチ２５にライト対象のデータが格納されるタイミングや、そのデータラッチ２５と同じメモリチップ２１でかつ同じプレーンに属するサブアレイ２３に対するイレース動作のタイミングで、データラッチ情報１３３から削除される。この更新ルールにより、データラッチ情報１３３の内容は、各データラッチ２５の最新の状況を反映したものとなっている。なお、データラッチ情報１３３の内容の更新ルールはこれに限定されない。データラッチ情報１３３の内容は、最新の状況から若干のラグを伴って更新されてもよい。
エントリーキュー１３４には、クラスタ単位のリードを指示する第１リード指示が登録される。例えば、ホスト２からリード要求を受信した場合、メモリコントローラ１０（例えばＣＰＵ１１）は、リード要求に含まれる論理アドレス値を、翻訳情報１３１によってクラスタ単位の物理アドレス値に翻訳する。リード要求によって要求されたデータが複数のクラスタによって構成される場合には、メモリコントローラ１０は、クラスタ毎に物理アドレス値を取得する。そして、メモリコントローラ１０は、翻訳によって得られた物理アドレス値毎、つまりクラスタ毎に第１リード指示を生成して、生成した全ての第１リード指示をエントリーキュー１３４に登録する。各第１リード指示には、翻訳によって得られた物理アドレス値が記録されている。各第１リード指示に含まれる物理アドレス値は、リード対象のクラスタの位置を示す。
ＣＰＵ１１は、エントリーキュー１３４に格納された第１リード指示に基づき、第２リード指示をクラスタ単位で生成する。第２リード指示は、メモリチップ２１に対してリード動作を実行させるＮＡＮＤＣ１４への指示である。第２リード指示は、リード対象のクラスタの位置を示す物理アドレス値を含んでいる。また、第２リード指示は、センス処理の実行の要否などの情報が付加されている。より具体的には、第２リード指示は、リード対象のクラスタの位置を示す物理アドレス値と、センス処理を実行するか否かを示すフラグと、リードの対象のクラスタは跨ぎクラスタであるか否かを示す跨ぎフラグ（straddle flag）と、リードモードを示すリードモードフラグと、を備えている。
実施形態のリードモードは、一例として、ランダムリードとシーケンシャルリードとの２つのモードを含む。シーケンシャルリードは、１つのページ（換言すると、１つのプレーンの１つのページ）から２以上のクラスタを読み出す場合に指定されるリードモードである。ランダムリードは、１つのページ（換言すると、１つのプレーンの１つのページ）から２以上のクラスタを読み出さない場合に指定されるリードモードである。リードモードは、ランダムリードおよびシーケンシャルリードだけに限定されない。
第２リード指示に含まれるリードモードフラグがランダムリードを示している場合には、ＮＡＮＤＣ１４は、クラスタ転送モードでデータアウト処理を実行する。第２リード指示に含まれるリードモードフラグがシーケンシャルリードを示している場合には、ＮＡＮＤＣ１４は、ページ転送モードでデータアウト処理を実行し得る。
エントリーキュー１３４には、第１リード指示だけでなく、ライトなど他の処理の指示が格納されてもよい。または、他の処理の指示は、エントリーキュー１３４とは異なる別のキューに格納されてもよい。以降では、エントリーキュー１３４に関しては、第１リード指示についてのみ言及し、他の処理の指示については言及しないこととする。
図９は、実施形態のＮＡＮＤＣ１４のさらに詳細な構成の一例を示す模式的な図である。ＮＡＮＤＣ１４は、シーケンサ１４１、待ち合わせバッファ群１４２、ランダムバッファ１４３、待ち合わせバッファマネージャ１４４、およびＥＣＣ回路１４５を備える。
シーケンサ１４１は、指示キュー１４６を備える。指示キュー１４６には、ＣＰＵ１１によって第１リード指示に基づいて生成された第２リード指示がエンキューされる。即ち、ＣＰＵ１１は、第１リード指示に基づいて第２リード指示を生成し、生成した第２リード指示を、２つのＮＡＮＤＣ１４のうちのリード対象のクラスタが格納されているメモリチップ２１が接続されたＮＡＮＤＣ１４の指示キュー１４６に格納する。
シーケンサ１４１は、指示キュー１４６に格納された１以上の第２リード指示から、チャネルの空き状況、および、リードモードフラグに応じた待ち合わせバッファ群１４２またはランダムバッファの空き状況に基づいて１つの第２リード指示を選択する。シーケンサ１４１は、選択した第２リード指示に応じて、メモリチップ２１に対するコマンドセットを送信したり、一対のリードイネーブル信号線ＲＥ／ＲＥｎをトグルしたりすることができる。
一対のリードイネーブル信号線ＲＥ／ＲＥｎのトグルの回数は、クラスタ転送モードとページ転送モードとで異なる。第２リード指示のリードモードフラグがシーケンシャルモードを示している場合、シーケンサ１４１は、ページ転送モードを選択し、一対のリードイネーブル信号線ＲＥ／ＲＥｎをページのサイズに対応した回数だけトグルする。第２リード指示のリードモードフラグがランダムモードを示している場合、シーケンサ１４１は、ランダムモードを選択し、一対のリードイネーブル信号線ＲＥ／ＲＥｎをクラスタのサイズに対応した回数だけトグルする。
なお、クラスタのサイズは、Ｎの値に応じて異なる。指示キュー１４６に格納された第２リード指示は、何らかの方法でクラスタフォーマット情報１３２に記載された情報に対応付けられている。シーケンサ１４１は、指示キュー１４６から読み出した第２リード指示に基づいてクラスタフォーマット情報１３２を参照することによって、Ｎの値やクラスタのサイズなどを知ることができる。また、データアウト処理の対象のクラスタが跨ぎクラスタに該当する場合には、シーケンサ１４１は、クラスタフォーマット情報１３２に基づき、当該クラスタの前半部分の先頭のカラムアドレスおよびサイズと、当該クラスタの後半部分の先頭のカラムアドレスおよびサイズと、を知ることができる。
シーケンサ１４１がＮの値やクラスタのサイズなどを特定する方法は上記の例に限定されない。ＣＰＵ１１は、第２リード指示に、Ｎの値やクラスタのサイズなどを記録してもよい。また、ＣＰＵ１１は、データアウト処理の対象のクラスタが跨ぎクラスタに該当する場合には、第２リード指示に、当該クラスタの前半部分の先頭のカラムアドレスおよびサイズと、当該クラスタの後半部分の先頭のカラムアドレスおよびサイズと、を記録してもよい。
シーケンサ１４１は、待ち合わせバッファ群１４２またはランダムバッファ１４３に、データアウト処理によって取得したデータの格納先を指定したり、当該データの格納を指示したり、ＥＣＣ回路１４５へのデータの出力を指示したりすることができる。以降、データアウト処理によって取得されたデータを格納する指示を、バッファ格納指示と表記する。また、ＥＣＣ回路１４５へのデータの出力の指示を、バッファ出力指示と表記する。
ＮＡＮＤＣ１４は、待ち合わせバッファ群１４２に対するデータの入出力およびランダムバッファ１４３に対するデータの入出力を制御する不図示のバッファマネージャを備えている。シーケンサ１４１が発行する、データの格納先の指定、バッファ格納指示、およびバッファ出力指示は、当該バッファマネージャに送られる。当該バッファマネージャは、データの格納先の指定、バッファ格納指示、およびバッファ出力指示を解釈する。これにより、当該バッファマネージャは、複数の待ち合わせバッファ１４７およびランダムバッファ１４３の間のデータの格納先の切り替え、データの格納先へのデータの格納、およびデータの格納先からのデータの出力、を制御する。以降では、説明を簡単にするために、待ち合わせバッファ群１４２およびランダムバッファ１４３が、シーケンサ１４１が発行する、データの格納先の指定、バッファ格納指示、およびバッファ出力指示を受け取って、受け取ったこれらの情報に基づいた動作を実行するとして説明する。
待ち合わせバッファ群１４２は、複数の待ち合わせバッファ１４７を備えている。待ち合わせバッファ１４７は、例えばＳＲＡＭで構成される。ここでは一例として、待ち合わせバッファ群１４２は、８個の待ち合わせバッファ１４７を備えている。各待ち合わせバッファ１４７は、少なくとも１ページ分の容量を備えている。つまり、各待ち合わせバッファ１４７には、１つのデータラッチ２５に読み出された１ページ分のデータが格納され得る。ページ転送モードでデータアウト処理が実行される際には、メモリチップ２１から取得された１ページ分のデータは、８個の待ち合わせバッファ１４７のうちのシーケンサ１４１によって選択された待ち合わせバッファ１４７に格納される。なお、８個の待ち合わせバッファ１４７は、０番から７番までのバッファ番号によって識別されることとする。
ランダムバッファ１４３は、少なくとも１クラスタ分の容量を備えている。ランダムバッファ１４３は、ＥＣＣ回路１４５とチャネルとの間に配置される。ランダムバッファ１４３が１クラスタ以上の容量を備えるため、チャネルの使い方の自由度が大きくなる。ランダムバッファ１４３は、例えばＳＲＡＭで構成される。クラスタ転送モードでデータアウト処理が実行される際には、メモリチップ２１から取得された１クラスタ分のデータはランダムバッファ１４３に格納される。
待ち合わせバッファマネージャ１４４は、８個の待ち合わせバッファ１４７の空き状況の管理を実行する。より具体的には、待ち合わせバッファマネージャ１４４は、それぞれは８個の待ち合わせバッファ１４７のいずれかと一対一に対応する８個のカウンタ１４８を備え、８個のカウンタ１４８の値を操作する。
前述されたように、シーケンシャルモードを示すリードモードフラグが付された第２リード指示の実行の際には、ページ単位でデータアウト処理が実行され得る。より詳しくは、データアウト処理の対象とされたクラスタを含むページが、８個の待ち合わせバッファ１４７の何れかに既に格納されている場合には、データアウト処理が省略されて、そのページが格納された待ち合わせバッファ１４７からデータアウト処理の対象のクラスタが取得される。データアウト処理の対象とされたクラスタを含むページが、８個の待ち合わせバッファ１４７の何れにも格納されていない場合には、そのページは、ページ単位のデータアウト処理によってメモリチップ２１から取得されて８個の待ち合わせバッファ１４７の何れかに格納される。その場合、８個の待ち合わせバッファ１４７のうちの非使用中の待ち合わせバッファ１４７が、そのページの格納先として選択される。８個のカウンタ１４８のそれぞれは、対応する待ち合わせバッファ１４７が使用中であるか非使用中であるかの判定に使用される。
８個のカウンタ１４８の初期値は、０とされる。あるカウンタ１４８の値が０であることは、そのカウンタ１４８に対応した待ち合わせバッファ１４７が非使用中であることを意味する。シーケンシャルモードを示すリードモードフラグが付された第２リード指示の際には、まず、非使用中の待ち合わせバッファ１４７が１つ、選択される。そして、当該第２リード指示の実行が開始すると、待ち合わせバッファマネージャ１４４は、選択された待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけインクリメントする。これによって、選択された待ち合わせバッファ１４７は、使用中と見なされる状態になる。そして、その第２リード指示によってリードの対象とされたクラスタを含むページはメモリチップ２１から取得されて、取得されたページは選択された待ち合わせバッファ１４７に格納される。
使用中と見なされる状態の待ち合わせバッファ１４７に格納されたページと同じページから別のクラスタを取得する第２リード指示であって、シーケンシャルモードを示すリードモードフラグが付された第２リード指示、の実行が開始されたとき、待ち合わせバッファマネージャ１４４は、その待ち合わせバッファ１４７に対応するカウンタ１４８の値をさらに１だけインクリメントする。そして、その第２リード指示によってリードの対象とされたクラスタは、メモリチップ２１からデータアウト処理によって取得されるのではなく、待ち合わせバッファ１４７から読み出されてＥＣＣ回路１４５に送られる。
また、待ち合わせバッファマネージャ１４４は、待ち合わせバッファ１４７からＥＣＣ回路１４５へのクラスタの出力が完了すると、その待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけデクリメントする。
上記のようなカウンタ１４８の操作により、待ち合わせバッファ１４７に格納されているページが、後に出力されるクラスタを含んでいると推定される場合には、その待ち合わせバッファ１４７に対応するカウンタ１４８の値は非ゼロとされ、これによってその待ち合わせバッファ１４７は使用中の状態となる。つまり、当該待ち合わせバッファ１４７の内容は、別のページによる上書きから保護される。待ち合わせバッファ１４７に格納されているページが、後に出力されるクラスタを含んでいないと推定される場合には、その待ち合わせバッファ１４７に対応するカウンタ１４８の値がゼロとされ、これによってその待ち合わせバッファ１４７は、非使用中の状態、つまり、その待ち合わせバッファ１４７は別のページの格納のためのバッファとして選択され得る状態、となる。
ＥＣＣ回路１４５は、メモリチップ２１から取得されたクラスタ、即ち誤り訂正符号によってエンコードされているクラスタ、に対し、当該誤り訂正符号を用いた誤り訂正を実行する。ＥＣＣ回路１４５に入力されるデータの単位をＥＣＣフレームと表記する。ＥＣＣフレームは、クラスタと等しくてもよいし、クラスタと等しくなくてもよい。ＥＣＣフレームがクラスタと等しくない場合、ＥＣＣフレームは、複数のクラスタによって構成される。なお、ここでは一例として、ＥＣＣフレームはクラスタと等しいこととする。
前述されたように、シーケンシャルモードのリードモードフラグが付された第２リード指示が実行された場合、当該第２リード指示が指定するクラスタを含むページがメモリチップ２１から取得されて何れかの待ち合わせバッファ１４７に格納される。その後、当該待ち合わせバッファ１４７は、シーケンサ１４１からのバッファ出力指示に応じて、自身に格納されているページのうちの出力対象のクラスタをＥＣＣ回路１４５に出力する。シーケンサ１４１は、待ち合わせバッファ群１４２に対しては、バッファ出力指示として、出力対象のクラスタのクラスタ情報を送る。クラスタ情報は、出力対象のクラスタが跨ぎクラスタであるか否かを含む。出力対象のクラスタが跨ぎクラスタである場合には、クラスタ情報は、跨ぎクラスタの前半部分のサイズ、跨ぎクラスタの前半部分の先頭のカラムアドレス、跨ぎクラスタの後半部分のサイズ、および跨ぎクラスタの後半部分の先頭のカラムアドレスを含む。
ランダムモードのリードモードフラグが付された第２リード指示が実行された場合、当該第２リード指示が指定するクラスタがメモリチップ２１から取得されてランダムバッファ１４３に格納される。その後、当該ランダムバッファ１４３は、シーケンサからのバッファ出力指示に応じて、自身に格納されているデータのうち出力対象のクラスタをＥＣＣ回路１４５に出力する。
ＥＣＣ回路１４５は、入力されたクラスタに対して誤り訂正を実行した後、当該クラスタを所定位置、例えばＲＡＭ１３、に格納する。ＣＰＵ１１は、ＲＡＭ１３に誤り訂正後のクラスタが格納された後、ホストＩ／Ｆ１２に、当該クラスタをホスト２に転送させることができる。
なお、ＥＣＣ回路１４５による誤り訂正が失敗した場合、メモリコントローラ１０は、任意の処理を実行し得る。例えば、メモリコントローラ１０は、誤り訂正が失敗したクラスタに対し、さらに訂正能力が高い誤り訂正を実行したり、判定電圧を変更してリード動作をリトライしたりすることができる。
続いて、実施形態のメモリシステム１の動作について説明する。
図１０は、実施形態のメモリシステム１におけるリード動作の一例を示すフローチャートである。本図に示される一連の動作は、エントリーキュー１３４に格納された第１リード指示毎に実行される。
まず、ＣＰＵ１１は、エントリーキュー１３４から１つの第１リード指示を読み出す（Ｓ１０１）。そして、ＣＰＵ１１は、読み出した第１モード指示によってリード対象とされるクラスタは跨ぎクラスタであるか否かを判定する（Ｓ１０２）。
Ｓ１０１の処理によって読み出された第１リード指示を、図１０を参照した説明において、対象の第１リード指示と表記する。対象の第１リード指示によってリード対象とされるクラスタを、図１０を参照した説明において、対象のクラスタと表記する。
Ｓ１０２の判定の具体的な方法は特定の方法に限定されない。例えば、ＣＰＵ１１は、クラスタフォーマット情報１３２を参照することによって、対象のクラスタが跨ぎクラスタであるか否かを判定する。
対象のクラスタが跨ぎクラスタである場合（Ｓ１０２：Ｙｅｓ）、Ｓ１０３～Ｓ１１０の動作が、対象のクラスタの前半部分と、対象のクラスタの後半部分と、のそれぞれに対して実行され（Ｓ１１１）、動作が終了する。
対象のクラスタが跨ぎクラスタではない場合（Ｓ１０２：Ｎｏ）、ＣＰＵ１１は、対象のクラスタのリードモードを、シーケンシャルリードに設定するか否かを判定する（Ｓ１０３）。
Ｓ１０３の判定の具体的な方法は特定の方法に限定されない。例えば、ＣＰＵ１１は、エントリーキュー１３４にＳ１０３の判定の時点において格納されている全ての第１リード指示に記録された物理アドレス値を参照することによって、対象のクラスタと同じページ（換言すると対象のクラスタと同じプレーンに属する、対象のクラスタと同じページ）に含まれるクラスタをリード対象とする別の第１リード指示がエントリーキュー１３４に格納されているか否かを判定する。対象のクラスタと同じページに含まれるクラスタをリード対象とする別の第１リード指示がエントリーキュー１３４に格納されている場合、ＣＰＵ１１は、対象のクラスタのリードモードをシーケンシャルリードに設定する。さらにＣＰＵ１１は、当該別の第１リード指示がリード対象とするクラスタのリードモードを、シーケンシャルリードに設定することを決めてもよい。
対象のクラスタと同じページに含まれるクラスタをリード対象とする別の第１リード指示がエントリーキュー１３４に格納されていない場合、ＣＰＵ１１は、対象のクラスタのリードモードをシーケンシャルリードではなくランダムリードに設定する。
なお、対象のクラスタが跨ぎクラスタである場合は、当該クラスタの前半部分のリードモードおよび後半部分のリードモードには互いに等しいモードが設定されることとする。
対象のクラスタのリードモードをシーケンシャルリードに設定しない場合（Ｓ１０３：Ｎｏ）、換言すると、対象のクラスタのリードモードをランダムリードに設定する場合、ＣＰＵ１１は、センス処理を実行する旨を示すフラグと、ランダムリードを示すリードモードフラグと、を付した第２リード指示をＮＡＮＤＣ１４の指示キュー１４６にエンキューする。対象のクラスタが跨ぎクラスタである場合には、ＣＰＵ１１は、さらに、当該第２リード指示に跨ぎフラグを付す。ＮＡＮＤＣ１４は、当該第２リード指示に基づき、センス処理と（Ｓ１０４）、クラスタ転送モードでのデータアウト処理と（Ｓ１０５）、を実行し、データ転送の動作が終了する。
対象のクラスタが跨ぎクラスタであり、かつ、対象のクラスタの前半部分および後半部分のリードモードとしてランダムリードが設定されている場合、メモリコントローラ１０は、対象のクラスタの前半部分のデータアウト処理と、対象のクラスタの後半部分のデータアウト処理と、をこの順番で実行する必要がある。この制約をＮＡＮＤＣ１４に守らせるために、ＣＰＵ１１は、対象のクラスタの前半部分のリードと、対象のクラスタの後半部分のリードと、を１つの第２リード指示によって指示するように構成されてもよい。つまり、ＮＡＮＤＣ１４では、シーケンサ１４１が指示キュー１４６から当該第２リード指示を選択した場合、対象のクラスタの前半部分のデータアウト処理と、対象のクラスタの後半部分のデータアウト処理と、をこの順番で実行する。なお、前述の制約をＮＡＮＤＣ１４が守れる限り、対象のクラスタの前半部分のリードと、対象のクラスタの後半部分のリードと、は必ずしも１つの第２リード指示によって指示されなくてもよい。
対象のクラスタのリードモードをシーケンシャルリードに設定する場合（Ｓ１０３：Ｙｅｓ）、ＣＰＵ１１は、対象のクラスタが格納されたデータラッチ２５が存在するか否かを判定する（Ｓ１０６）。Ｓ１０６の判定は、データラッチ情報１３３に基づいて実行される。
対象のクラスタが格納されたデータラッチ２５が存在しない場合（Ｓ１０６：Ｎｏ）、ＣＰＵ１１は、センス処理の実行を意味するフラグと、シーケンシャルリードを示すリードモードフラグと、を付した第２リード指示をＮＡＮＤＣ１４の指示キュー１４６にエンキューする。対象のクラスタが跨ぎクラスタである場合には、ＣＰＵ１１は、さらに、当該第２リード指示に跨ぎフラグを付す。ＮＡＮＤＣ１４は、当該第２リード指示に基づき、センス処理と（Ｓ１０７）、ページ転送モードでのデータアウト処理と（Ｓ１０８）、を実行し、データ転送の動作が終了する。
対象のクラスタが跨ぎクラスタであり、かつ、対象のクラスタの前半部分および後半部分のリードモードとしてシーケンシャルリードが設定されている場合、対象のクラスタが跨ぎクラスタであり、かつ、対象のクラスタの前半部分および後半部分のリードモードとしてランダムリードが設定されている場合と異なり、対象のクラスタの前半部分を含むページのデータアウト処理と、対象のクラスタの後半部分を含むページのデータアウト処理と、の実行の順番は任意である。よって、ＣＰＵ１１は、対象のクラスタの前半部分のリードと、対象のクラスタの後半部分のリードと、をそれぞれ異なる第２リード指示によって指示することができる。ＣＰＵ１１は、対象のクラスタの前半部分のリードと、対象のクラスタの後半部分のリードと、を１つの第２リード指示によって指示してもよい。
対象のクラスタが何れかのデータラッチ２５に格納されている場合（Ｓ１０６：Ｙｅｓ）、ＣＰＵ１１は、センス処理を実行しない旨を示すフラグと、シーケンシャルリードを示すリードモードフラグと、を付した第２リード指示をＮＡＮＤＣ１４の指示キュー１４６にエンキューする。対象のクラスタが跨ぎクラスタである場合には、ＣＰＵ１１は、さらに、当該第２リード指示に跨ぎフラグを付す。
ＮＡＮＤＣ１４は、センス処理を実行しない旨を示すフラグと、シーケンシャルリードを示すリードモードフラグと、を付した第２リード指示の実行の際には、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かを判定する（Ｓ１０９）。対象のクラスタが格納された待ち合わせバッファ１４７が存在する場合には（Ｓ１０９：Ｙｅｓ）、データアウト処理が実行されずにデータ転送の動作が終了する。
対象のクラスタが格納された待ち合わせバッファ１４７が存在しない場合には（Ｓ１０９：Ｎｏ）、ＮＡＮＤＣ１４は、ページ転送モードでのデータアウト処理を実行し（Ｓ１１０）、データ転送の動作が終了する。
なお、Ｓ１０４およびＳ１０７においてセンス処理が実行されたとき、センス処理が行われたプレーンに属するデータラッチ２５には、センス処理によってサブアレイ２３から読み出されたページが格納される。よって、Ｓ１０４およびＳ１０７におけるセンス処理の実行に応じて、ＣＰＵ１１は、データラッチ情報１３３の更新を行う。また、イレース動作またはライト動作が実行された場合には、イレース動作またはライト動作が実行されたプレーンに属するデータラッチ２５の内容が書き換わるため、ＣＰＵ１１は、イレース動作またはライト動作の実行に応じて、データラッチ情報１３３の更新を行う。これによって、データラッチ情報１３３は、各データラッチ２５の最新の状況を反映したものとされる。
また、図１０に示された一連の動作では、対象のクラスタが格納されたデータラッチ２５が存在するか否かの判定（Ｓ１０６）と、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かの判定（Ｓ１０９）と、がこの順番で実行された。これは、下記の理由による。即ち、データラッチ情報１３３は、常に各データラッチ２５の最新の状況を反映しているため、各データラッチ２５の最新の状況に基づいてＳ１０６の判定が実行可能である。これに対して、各待ち合わせバッファ１４７の内容は、イレース動作やライト動作が行われても、書き換えが実行されない。つまり、各待ち合わせバッファ１４７は、必ずしも最新の状態のページが格納されているとは限らない。Ｓ１０６とＳ１０９とが上記された順番で実行させることによって、メモリシステム１は、ページ転送モードでのデータアウト処理を行うか否かを、各データラッチ２５の最新の状況に基づいて決定することが可能である。
図１１～図１４は、実施形態のＮＡＮＤＣ１４の動作の詳細を示す図である。
図１１は、図１０に示されたＳ１０６の処理において対象のクラスタが格納されたデータラッチ２５が存在しないと判定された場合にＣＰＵ１１によって発行された、第２リード指示を実行する動作の一例を示している。この第２リード指示には、センス処理の実行を示すフラグと、シーケンシャルリードを示すリードモードフラグと、が付されている。また、対象のクラスタが跨ぎクラスタである場合には、この第２リード指示には、跨ぎフラグが付されている。この第２リード指示を、図１１を参照した説明において、対象の第２リード指示と表記する。また、対象の第２リード指示によってリード対象とされたクラスタを、図１１を参照した説明において、対象のクラスタと表記する。
シーケンサ１４１は、指示キュー１４６に格納されている１以上の第２リード指示のうちから対象の第２リード指示を選択した場合（Ｓ２０１）、まず、リードモードフラグを参照してシーケンシャルリードであると確認し、待ち合わせバッファマネージャ１４４に、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かと、非使用中の待ち合わせバッファ１４７が存在するか否かと、を問い合わせる（Ｓ２０２）。なお、シーケンサ１４１は、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かの問い合わせを省略してもよい。待ち合わせバッファマネージャ１４４は、対象のクラスタは何れの待ち合わせバッファ１４７にも格納されていない旨をシーケンサ１４１に応答する。また、待ち合わせバッファマネージャ１４４は、値がゼロであるカウンタ１４８が存在する場合、そのカウンタ１４８に対応する待ち合わせバッファ１４７を非使用中の待ち合わせバッファ１４７としてシーケンサ１４１に応答する（Ｓ２０３）。
シーケンサ１４１は、待ち合わせバッファマネージャ１４４から非使用中の待ち合わせバッファ１４７の応答を受信すると、対象の第２リード指示の実行を開始する。具体的には、シーケンサ１４１は、まず、待ち合わせバッファマネージャ１４４から応答された非使用中の待ち合わせバッファ１４７をページの格納先として選択して、その旨を待ち合わせバッファマネージャ１４４に通知し、待ち合わせバッファマネージャ１４４は、選択された待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけインクリメントする（Ｓ２０４）。
続いて、シーケンサ１４１は、対象の第２リード指示の実行に必要な情報をクラスタフォーマット情報１３２から取得して、センス処理をメモリチップ２１に指示する（Ｓ２０５）。つまり、シーケンサ１４１は、センスコマンドセットを送信する。メモリチップ２１においてセンス処理が開始されると、レディービジー信号線Ｒ／Ｂｎがレディー状態からビジー状態に遷移する。メモリチップ２１においてセンス処理が完了すると、レディービジー信号線Ｒ／Ｂｎがビジー状態からレディー状態に遷移する。
シーケンサ１４１は、レディービジー信号線Ｒ／Ｂｎを監視している。レディービジー信号線Ｒ／Ｂｎがビジー状態からレディー状態に遷移した場合、シーケンサ１４１は、メモリチップ２１におけるセンス処理の完了を知ることができる。シーケンサ１４１は、メモリチップ２１におけるセンス処理の完了を知ると、待ち合わせバッファ群１４２に、ページの格納先の待ち合わせバッファ１４７の指定と、指定された待ち合わせバッファ１４７にページを格納するバッファ格納指示と、ＥＣＣ回路１４５に対象のクラスタを出力するバッファ出力指示と、を待ち合わせバッファ群１４２に送信する（Ｓ２０６）。そして、シーケンサ１４１は、ページ転送モードでのデータアウト処理を実行する（Ｓ２０７）。つまり、シーケンサ１４１は、対象のクラスタを含むページの先頭を示すカラムアドレスを含むデータアウトコマンドセットをメモリチップ２１に送信し、その後、ページのサイズに対応した回数だけ一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルする。
ＮＡＮＤＣ１４が一対のストローブ信号ＤＱＳ／ＤＱＳｎに応じてメモリチップ２１からページを受信すると、待ち合わせバッファ群１４２は、Ｓ２０６によってシーケンサ１４１から受信した指定の待ち合わせバッファ１４７において、バッファ格納指示、およびバッファ出力指示に基づく動作を実行する。即ち、メモリチップ２１から受信したページは、待ち合わせバッファ群１４２のうちのシーケンサ１４１から指定された待ち合わせバッファ１４７に格納される（Ｓ２０８）。そして、当該待ち合わせバッファ１４７は、ＥＣＣ回路１４５が処理を実行することが可能となったときに、自身に格納されたページのうちの対象のクラスタをＥＣＣ回路１４５に出力する（Ｓ２０９）。待ち合わせバッファ群１４２は、Ｓ２０９の完了後、待ち合わせバッファマネージャ１４４に、対象のクラスタを出力した待ち合わせバッファ１４７を通知し、待ち合わせバッファマネージャ１４４は、当該通知に応じて、対象のクラスタを出力した待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけデクリメントする（Ｓ２１０）。
ＥＣＣ回路１４５は、入力された対象のクラスタに対する誤り訂正を実行して、誤り訂正が実行された後の対象のクラスタを例えばＲＡＭ１３に格納することができる。
なお、図１１に示された例では、非使用中の待ち合わせバッファ１４７が存在した。非使用中の待ち合わせバッファ１４７が存在しなかった場合、つまり、シーケンサ１４１が待ち合わせバッファマネージャ１４４に問い合わせを送ったときに、値がゼロのカウンタ１４８が存在しなかった場合、待ち合わせバッファマネージャ１４４は、非使用中の待ち合わせバッファ１４７が存在しない旨を応答する。すると、シーケンサ１４１は、対象の第２リード指示の実行を後回しにして（postpone）、指示キュー１４６に格納されている他の指示、具体的には、非使用中の待ち合わせバッファ１４７を要しない動作のための指示を新たな実行対象として選択する。一例では、シーケンサ１４１は、ランダムリードを示すリードモードフラグが付された第２リード指示があれば、その第２リード指示を新たな実行対象として選択することができる。
図１２は、図１０に示されたＳ１０６の処理において対象のクラスタが格納されたデータラッチ２５が存在すると判定された場合にＣＰＵ１１によって発行された、第２リード指示を実行する動作の一例を示している。この第２リード指示には、センス処理を実行しない旨を示すフラグと、シーケンシャルリードを示すリードモードフラグと、が付されている。また、対象のクラスタが跨ぎクラスタである場合には、この第２リード指示には、跨ぎフラグが付されている。この第２リード指示を、図１２を参照した説明において、対象の第２リード指示と表記する。また、対象の第２リード指示によってリードの対象とされたクラスタを、図１２を参照した説明において、対象のクラスタと表記する。
シーケンサ１４１は、指示キュー１４６に格納されている１以上の第２リード指示のうちから対象の第２リード指示を選択した場合（Ｓ３０１）、まず、リードモードフラグを参照してシーケンシャルリードであると確認し、待ち合わせバッファマネージャ１４４に、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かと、非使用中の待ち合わせバッファ１４７が存在するか否かと、を問い合わせる（Ｓ３０２）。待ち合わせバッファマネージャ１４４は、対象のクラスタが格納された待ち合わせバッファ１４７が存在する場合には、対象のクラスタが格納された待ち合わせバッファ１４７をシーケンサ１４１に応答する（Ｓ３０３）。
シーケンサ１４１は、待ち合わせバッファマネージャ１４４から対象のクラスタが格納された待ち合わせバッファ１４７の応答を受信すると、対象の第２リード指示の実行を開始する。具体的には、シーケンサ１４１は、まず、待ち合わせバッファマネージャ１４４からの応答が示す待ち合わせバッファ１４７を選択して、当該待ち合わせバッファ１４７を待ち合わせバッファマネージャ１４４に通知し、待ち合わせバッファマネージャ１４４は、選択された待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけインクリメントする（Ｓ３０４）。
続いて、シーケンサ１４１は、対象の第２リード指示の実行に必要な情報をクラスタフォーマット情報１３２から取得する（Ｓ３０５）。シーケンサ１４１は、対象のクラスタが格納された待ち合わせバッファ１４７の指定と、ＥＣＣ回路１４５に対象のクラスタを出力するバッファ出力指示（クラスタ情報を含む）を待ち合わせバッファ群１４２に送信する（Ｓ３０６）。
待ち合わせバッファ群１４２は、Ｓ３０６によってシーケンサ１４１から受信した指定の待ち合わせバッファ１４７において、バッファ出力指示に基づく動作を実行する。即ち、指定された待ち合わせバッファ１４７は、ＥＣＣ回路１４５が処理を実行することが可能となったときに、自身に格納されたページのうちの対象のクラスタをＥＣＣ回路１４５に入力する（Ｓ３０７）。待ち合わせバッファ群１４２は、Ｓ３０７の完了後、待ち合わせバッファマネージャ１４４に、対象のクラスタを出力した待ち合わせバッファ１４７を通知し、待ち合わせバッファマネージャ１４４は、当該通知に応じて、対象のクラスタを出力した待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけデクリメントする。
ＥＣＣ回路１４５は、入力された対象のクラスタに対する誤り訂正を実行して、誤り訂正が実行された後の対象のクラスタを例えばＲＡＭ１３に格納することができる。
図１２に示された例では、対象のクラスタが格納された待ち合わせバッファ１４７が存在した。対象のクラスタが格納された待ち合わせバッファ１４７が存在しない場合の動作を、図１３を用いて説明する。
図１３は、図１０に示されたＳ１０６の処理において対象のクラスタが格納されたデータラッチ２５が存在すると判定された場合にＣＰＵ１１によって発行された、第２リード指示を実行する動作の別の一例を示している。この第２リード指示には、センス処理を実行しない旨を示すフラグと、シーケンシャルリードを示すリードモードフラグと、が付されている。また、対象のクラスタが跨ぎクラスタである場合には、この第２リード指示には、跨ぎフラグが付されている。この第２リード指示を、図１３を参照した説明において、対象の第２リード指示と表記する。また、対象の第２リード指示によってリードの対象とされたクラスタを、図１３を参照した説明において、対象のクラスタと表記する。
シーケンサ１４１は、指示キュー１４６に格納されている１以上の第２リード指示のうちから対象の第２リード指示を選択した場合（Ｓ４０１）、まず、リードモードフラグを参照してシーケンシャルリードであると確認し、待ち合わせバッファマネージャ１４４に、対象のクラスタが格納された待ち合わせバッファ１４７が存在するか否かと、非使用中の待ち合わせバッファ１４７が存在するか否かと、を問い合わせる（Ｓ４０２）。待ち合わせバッファマネージャ１４４は、対象のクラスタが格納された待ち合わせバッファ１４７が存在しない場合には、対象のクラスタが格納された待ち合わせバッファ１４７が存在しない旨を応答する。また、対象のクラスタが格納された待ち合わせバッファ１４７が存在しない場合には、待ち合わせバッファマネージャ１４４は、非使用中の待ち合わせバッファ１４７が存在するか否かを判定し、非使用中の待ち合わせバッファ１４７が存在する場合には、非使用中の待ち合わせバッファ１４７を応答する。ここでは、対象のクラスタが格納された待ち合わせバッファ１４７が存在しない旨と、非使用中の待ち合わせバッファ１４７と、をシーケンサ１４１に応答する（Ｓ４０３）。
シーケンサ１４１は、対象のクラスタが格納された待ち合わせバッファ１４７が存在しない旨と、非使用中の待ち合わせバッファ１４７と、を示す応答を受信すると、対象の第２リード指示の実行を開始する。具体的には、シーケンサ１４１は、まず、待ち合わせバッファマネージャ１４４から応答された非使用中の待ち合わせバッファ１４７をページの格納先として選択して、その旨を待ち合わせバッファマネージャ１４４に通知し、待ち合わせバッファマネージャ１４４は、選択された待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけインクリメントする（Ｓ４０４）。
続いて、シーケンサ１４１は、対象の第２リード指示の実行に必要な情報をクラスタフォーマット情報１３２から取得する（Ｓ４０５）。シーケンサ１４１は、ページの格納先の待ち合わせバッファ１４７の指定と、指定された待ち合わせバッファ１４７にページを格納するバッファ格納指示と、ＥＣＣ回路１４５に対象のクラスタを出力するバッファ出力指示と、を待ち合わせバッファ群１４２に送信する（Ｓ４０６）。
そして、シーケンサ１４１は、ページ転送モードでのデータアウト処理をメモリチップ２１に指示する（Ｓ４０７）。つまり、シーケンサ１４１は、ページの先頭を示すカラムアドレスを含むデータアウトコマンドセットをメモリチップ２１に送信し、その後、ページのサイズに対応した回数だけ一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルする。
ＮＡＮＤＣ１４が一対のストローブ信号ＤＱＳ／ＤＱＳｎに応じてメモリチップ２１からページを受信すると、待ち合わせバッファ群１４２は、Ｓ４０６によってシーケンサ１４１から受信した指定の待ち合わせバッファ１４７において、バッファ格納指示、およびバッファ出力指示に基づく動作を実行する。即ち、メモリチップ２１から受信したページは、待ち合わせバッファ群１４２のうちのシーケンサ１４１から指定された待ち合わせバッファ１４７に格納される（Ｓ４０８）。そして、当該待ち合わせバッファ１４７は、ＥＣＣ回路１４５が処理を実行することが可能となったときに、自身に格納されたページのうちの対象のクラスタをＥＣＣ回路１４５に出力する（Ｓ４０９）。待ち合わせバッファ群１４２は、Ｓ４０９の完了後、待ち合わせバッファマネージャ１４４に、対象のクラスタを出力した待ち合わせバッファ１４７を通知し、待ち合わせバッファマネージャ１４４は、当該通知に応じて、対象のクラスタを出力した待ち合わせバッファ１４７に対応するカウンタ１４８の値を１だけデクリメントする（Ｓ４１０）。
ＥＣＣ回路１４５は、入力された対象のクラスタに対する誤り訂正を実行して、誤り訂正が実行された後の対象のクラスタを例えばＲＡＭ１３に格納することができる。
なお、図１３に示された例では、非使用中の待ち合わせバッファ１４７が存在した。非使用中の待ち合わせバッファ１４７が存在しなかった場合、つまり、シーケンサ１４１が待ち合わせバッファマネージャ１４４に問い合わせを送ったときに、値がゼロのカウンタ１４８が存在しなかった場合、待ち合わせバッファマネージャ１４４は、非使用中の待ち合わせバッファ１４７が存在しない旨を応答する。すると、シーケンサ１４１は、対象の第２リード指示の実行を後回しにして、指示キュー１４６に格納されている他の指示、具体的には、非使用中の待ち合わせバッファ１４７を要しない動作のための指示を新たな実行対象として選択する。一例では、シーケンサ１４１は、ランダムリードを示すリードモードフラグが付された第２リード指示があれば、その第２リード指示を新たな実行対象として選択することができる。
図１４は、図１０に示されたＳ１０３の処理において対象のクラスタのリードモードをランダムリードに設定すると判定された場合にＣＰＵ１１によって発行された、第２リード指示を実行する動作の一例を示している。この第２リード指示には、センス処理を実行する旨を示すフラグと、ランダムリードを示すリードモードフラグと、が付されている。また、対象のクラスタが跨ぎクラスタである場合には、この第２リード指示には、跨ぎフラグが付されている。この第２リード指示を、図１４を参照した説明において、対象の第２リード指示と表記する。また、対象の第２リード指示によってリードの対象とされたクラスタを、図１４を参照した説明において、対象のクラスタと表記する。
シーケンサ１４１は、指示キュー１４６に格納されている１以上の第２リード指示のうちから対象の第２リード指示を選択した場合（Ｓ５０１）、まず、ランダムバッファ１４３が空いているか否かを判定する。ランダムバッファ１４３が空いているか否かの判定の方法は特定の方法に限定されない。一例では、ランダムバッファ１４３は、自身が空いているか否かを示す情報を常時、シーケンサ１４１に送信し、シーケンサ１４１は、ランダムバッファ１４３から受信した情報に基づいてランダムバッファ１４３が空いているか否かを判定する。なお、ランダムバッファ１４３が空いているとは、ランダムバッファ１４３に例えば１クラスタ分の空きがあることをいう。
ランダムバッファ１４３が空いている場合、シーケンサ１４１は、対象の第２リード指示の実行を開始する（Ｓ５０２）。具体的には、シーケンサ１４１は、まず、対象の第２リード指示の実行に必要な情報をクラスタフォーマット情報１３２から取得し、センス処理をメモリチップ２１に指示する（Ｓ５０３）。つまり、シーケンサ１４１は、センスコマンドセットを送信する。メモリチップ２１においてセンス処理が開始されると、レディービジー信号線Ｒ／Ｂｎがレディー状態からビジー状態に遷移する。メモリチップ２１においてセンス処理が完了すると、レディービジー信号線Ｒ／Ｂｎがビジー状態からレディー状態に遷移する。
シーケンサ１４１は、メモリチップ２１におけるセンス処理の完了をレディービジー信号線Ｒ／Ｂｎに基づいて知ると、ランダムバッファ１４３に、対象のクラスタを格納するバッファ格納指示と、ＥＣＣ回路１４５に対象のクラスタを出力するバッファ出力指示と、を送信する（Ｓ５０４）。そして、シーケンサ１４１は、クラスタ転送モードでのデータアウト処理をメモリチップ２１に指示する（Ｓ５０５）。つまり、シーケンサ１４１は、対象のクラスタの先頭を示すカラムアドレスを含むデータアウトコマンドセットをメモリチップ２１に送信し、その後、対象のクラスタのサイズに対応した回数だけ一対のリードイネーブル信号ＲＥ／ＲＥｎをトグルする。
ＮＡＮＤＣ１４が対象のクラスタを受信すると、ランダムバッファ１４３は、Ｓ５０４によってシーケンサ１４１から受信したバッファ格納指示およびバッファ出力指示に基づく動作を実行する。即ち、メモリチップ２１から受信した対象のクラスタは、ランダムバッファ１４３に格納される（Ｓ５０６）。そして、ランダムバッファ１４３は、ＥＣＣ回路１４５が処理を実行することが可能となったときに、自身に格納された対象のクラスタをＥＣＣ回路１４５に出力する（Ｓ５０７）。
ＥＣＣ回路１４５は、入力された対象のクラスタに対する誤り訂正を実行して、誤り訂正が実行された後の対象のクラスタを例えばＲＡＭ１３に格納することができる。
なお、跨ぎクラスタに関しては、シーケンシャルリードの場合は、例えば、跨ぎクラスタの前半部分と跨ぎクラスタの後半部分とでそれぞれ異なる第２リード指示がＣＰＵ１１によって生成され、指示キュー１４６に格納される。ＮＡＮＤＣ１４は、跨ぎクラスタの前半部分にかかる第２リード指示と、跨ぎクラスタの後半部分にかかる第２リード指示と、のそれぞれに対し、図１１～図１３に示された動作の何れかの動作を実行する。ただし、待ち合わせバッファ群１４２からＥＣＣ回路１４５への対象のクラスタの出力の際には、対象のクラスタの前半部分の出力と、対象のクラスタの後半部分の出力と、がこの順番で実行される。待ち合わせバッファ群１４２からの対象のクラスタの前半部分の出力は、待ち合わせバッファ群１４２から対象のクラスタの後半部分の出力と待ち合わせて実行される。
跨ぎクラスタに関し、ランダムリードの場合は、例えば、跨ぎクラスタの前半部分と跨ぎクラスタの後半部分とをリードの対象とする１つの第２リード指示がＣＰＵ１１によって生成され、指示キュー１４６に格納される。ＮＡＮＤＣ１４は、当該第２リード指示を実行する際には、図１４に示されたＳ５０３の処理を、対象のクラスタの前半部分と、対象のクラスタの後半部分と、のそれぞれについて実行する。そして、Ｓ５０４の処理が１度だけ実行される。そして、Ｓ５０５～Ｓ５０６の処理が、対象のクラスタの前半部分について実行され、その後、対象のクラスタの後半部分について実行される。これによって、ランダムバッファ１４３において、対象のクラスタの前半部分と対象のクラスタの後半部分が結合される。そして、Ｓ５０７の処理が実行される。
図１５は、実施形態の待ち合わせバッファ群１４２の管理方法を説明するための図である。ここでは、図７に示された例において、Ｎの値が「２３」である場合に、クラスタＣＬ１～クラスタＣＬ６がこの順番で第１リード指示によってリードの対象とされた場合について説明する。クラスタＣＬ３は、跨ぎクラスタであり、プレーン＃０のロアーページに格納されたクラスタＣＬ３の前半部分（クラスタＣＬ３ａと表記する）と、プレーン＃１のロアーページに格納されたクラスタＣＬ３の後半部分（クラスタＣＬ３ｂと表記する）と、に分割されている。
また、クラスタＣＬ１～クラスタＣＬ６のそれぞれのリードは、図１０に示されたＳ１０３の判定処理により、シーケンシャルリードを示すリードモードフラグが付された第２リード指示によってＮＡＮＤＣ１４に指示される。そして、クラスタＣＬ３をリードの対象とする第２リード指示には、跨ぎフラグが付されている。
また、クラスタＣＬ１～クラスタＣＬ６のリードが開始された時点では、複数の待ち合わせバッファ１４７のうちの待ち合わせバッファ＃０と待ち合わせバッファ＃１とが非使用中、つまりそれぞれに対応するカウンタ１４８の値がゼロ、であることとする。
なお、クラスタＣＬ１～クラスタＣＬ６は、プレーン＃０に属する１つのページと、プレーン＃１に属する１つのページと、に分散して格納されている。つまり、プレーン＃０およびプレーン＃１のそれぞれにおいてセンス処理の実行が必要である。また、センス処理は、データアウト処理などに比べて長い時間を要する。そこで、ＣＰＵ１１は、プレーン＃０およびプレーン＃１のそれぞれにおいてセンス処理の実行を優先的に実行できるように、指示キュー１４６への第２リード指示のエンキューの順番をコントロールしてもよい。
図１５に示すように、ここでは一例として、ＣＰＵ１１は、クラスタＣＬ１をリードの対象とする第２リード指示、クラスタＣＬ３ｂをリードの対象とする第２リード指示、クラスタＣＬ２をリードの対象とする第２リード指示、クラスタＣＬ３ａをリードの対象とする第２リード指示、クラスタＣＬ４をリードの対象とする第２リード指示、クラスタＣＬ５をリードの対象とする第２リード指示、およびクラスタＣＬ６をリードの対象とする第２リード指示をこの順番で指示キュー１４６にエンキューしたこととする。
まず、シーケンサ１４１は、クラスタＣＬ１をリードの対象とする第２リード指示の実行を開始する（Ｓ６０１）。クラスタＣＬ１をリードの対象とする第２リード指示の実行には、センス処理と、ページ転送モードでのデータアウト処理と、待ち合わせバッファ＃０からのクラスタＣＬ１の出力と、が含まれている。つまり、非使用中であった待ち合わせバッファ＃０が選択され、ＮＡＮＤＣ１４は、ページ転送モードでのデータアウト処理によってメモリチップ２１から受信したクラスタＣＬ１を含むページを、選択された待ち合わせバッファ＃０に格納する。そして、選択された待ち合わせバッファ＃０に格納されたデータのうちのクラスタＣＬ１がＥＣＣ回路１４５に出力される。クラスタＣＬ１をリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけインクリメントされて１になる。
続いて、シーケンサ１４１は、クラスタＣＬ３ｂをリードの対象とする第２リード指示の実行を開始する（Ｓ６０２）。クラスタＣＬ３ｂをリードの対象とする第２リード指示の実行には、センス処理と、ページ転送モードでのデータアウト処理と、待ち合わせバッファ＃１からのクラスタＣＬ３ｂの出力と、が含まれている。つまり、非使用中であった待ち合わせバッファ＃１が選択され、ＮＡＮＤＣ１４は、ページ転送モードでのデータアウト処理によってメモリチップ２１から受信したクラスタＣＬ３ｂを含むページを、選択された待ち合わせバッファ＃１に格納する。そして、選択された待ち合わせバッファ＃１に格納されたデータのうちのクラスタＣＬ３ｂがＥＣＣ回路１４５に出力される。クラスタＣＬ３ｂをリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけインクリメントされて１になる。
続いて、シーケンサ１４１は、クラスタＣＬ２をリードの対象とする第２リード指示の実行を開始する（Ｓ６０３）。クラスタＣＬ２をリードの対象とする第２リード指示の実行には、待ち合わせバッファ＃０からのクラスタＣＬ２の出力が含まれている。クラスタＣＬ２をリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけインクリメントされて２になる。
続いて、シーケンサ１４１は、クラスタＣＬ３ａをリードの対象とする第２リード指示の実行を開始する（Ｓ６０４）。クラスタＣＬ３ａをリードの対象とする第２リード指示の実行には、待ち合わせバッファ＃０からのクラスタＣＬ３ａの出力が含まれている。クラスタＣＬ３ａをリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけインクリメントされて３になる。
続いて、シーケンサ１４１は、クラスタＣＬ４をリードの対象とする第２リード指示の実行を開始する（Ｓ６０５）。クラスタＣＬ４をリードの対象とする第２リード指示の実行には、待ち合わせバッファ＃１からのクラスタＣＬ４の出力が含まれている。クラスタＣＬ４をリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけインクリメントされて２になる。
続いて、シーケンサ１４１は、クラスタＣＬ５をリードの対象とする第２リード指示の実行を開始する（Ｓ６０６）。クラスタＣＬ５をリードの対象とする第２リード指示の実行には、待ち合わせバッファ＃１からのクラスタＣＬ５の出力が含まれている。クラスタＣＬ５をリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけインクリメントされて３になる。
続いて、シーケンサ１４１は、クラスタＣＬ６をリードの対象とする第２リード指示の実行を開始する（Ｓ６０７）。クラスタＣＬ６をリードの対象とする第２リード指示の実行には、待ち合わせバッファ＃１からのクラスタＣＬ６の出力が含まれている。クラスタＣＬ６をリードの対象とする第２リード指示の実行の開始の際に、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけインクリメントされて４になる。
続いて、待ち合わせバッファ＃０からＥＣＣ回路１４５へのクラスタＣＬ１の出力が完了する（Ｓ６０８）。これによって、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけデクリメントされて２になる。
続いて、待ち合わせバッファ＃０からＥＣＣ回路１４５へのクラスタＣＬ２の出力が完了する（Ｓ６０９）。これによって、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけデクリメントされて１になる。
続いて、待ち合わせバッファ＃０からＥＣＣ回路１４５へのクラスタＣＬ３ａの出力が完了する（Ｓ６１０）。これによって、待ち合わせバッファ＃０に対応するカウンタ１４８の値は、１だけデクリメントされて０になる。
続いて、待ち合わせバッファ＃１からＥＣＣ回路１４５へのクラスタＣＬ３ｂの出力が完了する（Ｓ６１１）。これによって、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけデクリメントされて３になる。
続いて、待ち合わせバッファ＃１からＥＣＣ回路１４５へのクラスタＣＬ４の出力が完了する（Ｓ６１２）。これによって、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけデクリメントされて２になる。
続いて、待ち合わせバッファ＃１からＥＣＣ回路１４５へのクラスタＣＬ５の出力が完了する（Ｓ６１３）。これによって、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけデクリメントされて１になる。
続いて、待ち合わせバッファ＃１からＥＣＣ回路１４５へのクラスタＣＬ６の出力が完了する（Ｓ６１４）。これによって、待ち合わせバッファ＃１に対応するカウンタ１４８の値は、１だけデクリメントされて０になる。
図１６は、実施形態の待ち合わせバッファ群１４２およびランダムバッファ１４３の動作の一例を示すフローチャートである。待ち合わせバッファ群１４２およびランダムバッファ１４３を総称して、バッファと表記する。なお、本図に示された一連の動作は、待ち合わせバッファ群１４２およびランダムバッファ１４３に対するデータの入出力を管理する不図示のバッファマネージャによって管理される。よって、本図の説明では、バッファマネージャを動作の主体として説明する。
まず、バッファマネージャは、バッファ出力指示をシーケンサ１４１から受信したか否かを判定する（Ｓ７０１）。バッファ出力指示を受信していない場合には（Ｓ７０１：Ｎｏ）、Ｓ７０１の処理が再び実行される。
バッファマネージャがバッファ出力指示を受信した場合において（Ｓ７０１：Ｙｅｓ）、出力対象のクラスタのリードモードがシーケンシャルモードであり（Ｓ７０２：Ｙｅｓ）、出力対象のクラスタが跨ぎクラスタである場合（Ｓ７０３：Ｙｅｓ）、バッファマネージャは、出力対象のクラスタの前半部分が第１量以上、待ち合わせバッファ群１４２に格納されており、かつ、出力対象のクラスタの後半部分に対するバッファ格納指示およびバッファ出力指示をシーケンサ１４１から受信済みである、という条件が満たされているか否かを判定する（Ｓ７０４）。
出力対象のクラスタのリードモードがシーケンシャルモードである場合、待ち合わせバッファ群１４２が使用される。また、出力対象のクラスタが跨ぎクラスタである場合、出力対象のクラスタの前半部分を含むページと、出力対象のクラスタの後半部分を含むページと、がそれぞれ異なる待ち合わせバッファ１４７に格納される。出力対象のクラスタの前半部分を含むページと、出力対象のクラスタの後半部分を含むページと、のそれぞれの格納先の待ち合わせバッファ１４７が確定しており、かつ、出力対象のクラスタの前半部分および後半部分の出力が指示されており、かつ、出力対象のクラスタの前半部分が所定量（ここでは第１量）、待ち合わせバッファ１４７に溜まっていれば、出力対象のクラスタの待ち合わせバッファ群１４２からの出力の開始が可能である。つまり、Ｓ７０４では、出力対象のクラスタの待ち合わせバッファ群１４２からの出力の開始が可能であるか否かが判定される。
なお、第１量は、任意に設定され得る。一例では、第１量は、待ち合わせバッファ群１４２およびランダムバッファ１４３とＥＣＣ回路１４５とを接続する配線のバス幅に応じて決定される。例えば待ち合わせバッファ群１４２およびランダムバッファ１４３とＥＣＣ回路１４５とを接続する配線のバス幅が６４ビットである場合、６４ビットが第１量として設定され得る。
Ｓ７０４の条件が満たされていない場合（Ｓ７０４：Ｎｏ）、Ｓ７０４の処理が再び実行される。
Ｓ７０４の条件が満たされた場合（Ｓ７０４：Ｙｅｓ）、バッファマネージャは、出力対象のクラスタの前半部分および後半部分を、待ち合わせバッファ群１４２から、この順番で出力する（Ｓ７０５）。そして、制御がＳ７０１に遷移する。
なお、Ｓ７０４の判定処理においてＹｅｓと判定された時点で出力対象のクラスタのうち、待ち合わせバッファ群１４２に未格納の部分が存在する場合、当該部分は、Ｓ７０５の処理が実行されている最中に待ち合わせバッファ群１４２に格納される。つまり、待ち合わせバッファ群１４２では、出力対象のクラスタの入力と、出力対象のクラスタの出力と、が同時に実行される。これによって、出力対象のクラスタの前半部分の全ておよび後半部分の全てが待ち合わせバッファ群１４２に格納されてからＳ７０５の処理が開始される場合に比べて、出力対象のクラスタの出力開始のタイミングを早めることが可能である。なお、バッファマネージャは、出力対象のクラスタの前半部分の全ておよび後半部分の全てが待ち合わせバッファ群１４２に格納されるまで待ってからＳ７０５の処理を開始してもよい。
出力対象のクラスタのリードモードがシーケンシャルモードであり（Ｓ７０２：Ｙｅｓ）、出力対象のクラスタが跨ぎクラスタでない場合（Ｓ７０３：Ｎｏ）、バッファマネージャは、出力対象のクラスタが第１量以上、待ち合わせバッファ群１４２に格納されているか否かを判定する（Ｓ７０６）。
出力対象のクラスタが第１量以上、待ち合わせバッファ群１４２に格納されていない場合（Ｓ７０６：Ｎｏ）、Ｓ７０６の処理が再び実行される。
出力対象のクラスタが第１量以上、待ち合わせバッファ群１４２に格納されている場合（Ｓ７０６：Ｙｅｓ）、バッファマネージャは、出力対象のクラスタを待ち合わせバッファ群１４２から出力する（Ｓ７０７）。そして、制御がＳ７０１に遷移する。
なお、バッファマネージャは、出力対象のクラスタの全てが待ち合わせバッファ群１４２に格納されるまで待ってからＳ７０７の処理を開始してもよい。
出力対象のクラスタのリードモードがシーケンシャルモードでない場合（Ｓ７０２：Ｎｏ）、つまり、出力対象のクラスタのリードモードがランダムモードである場合、出力対象のクラスタが跨ぎクラスタに該当するか否かに関係なく、出力対象のクラスタは、ランダムバッファ１４３に格納される。バッファマネージャは、出力対象のクラスタが第１量以上、ランダムバッファ１４３に格納されているか否かを判定する（Ｓ７０８）。
出力対象のクラスタが第１量以上、ランダムバッファ１４３に格納されていない場合（Ｓ７０８：Ｎｏ）、Ｓ７０８の処理が再び実行される。
出力対象のクラスタが第１量以上、ランダムバッファ１４３に格納されている場合（Ｓ７０８：Ｙｅｓ）、バッファマネージャは、出力対象のクラスタをランダムバッファ１４３から出力する（Ｓ７０９）。そして、制御がＳ７０１に遷移する。
なお、バッファマネージャは、出力対象のクラスタの全てがランダムバッファ１４３に格納されるまで待ってからＳ７０９の処理を開始してもよい。
このように、実施形態によれば、シーケンシャルリードの場合、たとえリードの対象とされたクラスタの群が跨ぎクラスタを含んでいたとしても、リードの対象とされたクラスタを一部でも含むページが、そのままメモリチップ２１からＮＡＮＤＣ１４に転送され、ＮＡＮＤＣ１４において待ち合わせバッファ群１４２に格納される。リードの対象とされた２以上のクラスタは、待ち合わせバッファ群１４２から順次、ＥＣＣ回路１４５に出力される。リードの対象とされたクラスタが跨ぎクラスタである場合には、当該跨ぎクラスタの前半部分を含むページが格納された１つの待ち合わせバッファ１４７から当該前半部分がＥＣＣ回路１４５に出力され、続いて、当該跨ぎクラスタの後半部分を含むページが格納された他の待ち合わせバッファ１４７から当該後半部分がＥＣＣ回路１４５に出力される。
つまり、実施形態によれば、シーケンシャルリードのリードモードが設定された場合には、たとえリードの対象とされた２以上のクラスタが跨ぎクラスタを含んでいようとも、当該跨ぎクラスタの前半部分のデータアウト処理と、跨ぎクラスタの後半部分のデータアウト処理と、を待ち合わせる必要がない。
従って、実施形態によれば、シーケンシャルリードのリードモードを利用することによって、プレーン＃０とプレーン＃１とを並列に動作させることが可能である。
図１７は、実施形態にかかる１つのメモリチップ２１において２つのプレーンを並列に動作させる例を説明するための図である。ここでは、Ｎの値が「２３」であるスーパーページに対して、クラスタＣＬ０～クラスタＣＬ６、クラスタＣＬ８、クラスタＣＬ７、クラスタＣＬ９～クラスタＣＬ２２をこの順番でリードするように２３個の第１リード指示がエントリーキュー１３４に格納され、その後、Ｓ１０３の判定処理によって、クラスタＣＬ０～クラスタＣＬ６、クラスタＣＬ８、クラスタＣＬ７、クラスタＣＬ９～クラスタＣＬ２２のそれぞれのリードモードとしてシーケンシャルリードが設定された場合について説明する。
なお、クラスタＣＬ３、クラスタＣＬ７、クラスタＣＬ１１、クラスタＣＬ１５、およびクラスタＣＬ１９、のそれぞれは、跨ぎクラスタに該当する。跨ぎクラスタの前半部分を、クラスタＣＬＹａ、跨ぎクラスタの後半部分を、クラスタＣＬＹｂ、と表記する。ただし、Ｙは、３，７，１１，１５，または１９である。
ＮＡＮＤＣ１４は、まず、プレーン＃０のアクセス回路２４に、クラスタＣＬ０～ＣＬ３ａからなるページをデータラッチ２５に格納するセンス処理を実行させる（時刻ｔ０）。すると、プレーン＃０においてセンス処理が開始される。
続いて、ＮＡＮＤＣ１４は、プレーン＃１のアクセス回路２４に、クラスタＣＬ３ｂ～ＣＬ７ａからなるページをデータラッチ２５に格納するセンス処理を実行させる（時刻ｔ１）。すると、プレーン＃１においてセンス処理が開始される。
プレーン＃０においてセンス処理が完了すると、ＮＡＮＤＣ１４は、クラスタＣＬ０～ＣＬ３ａからなるページのデータアウト処理を実行する。つまり、ＮＡＮＤＣ１４は、プレーン＃０のデータラッチ２５に格納されたクラスタＣＬ０～ＣＬ３ａからなるページを、ページ転送モードで取得する。
続いて、クラスタＣＬ３ｂ～ＣＬ７ａからなるページのセンス処理が完了する（時刻ｔ２）。この図の説明においては、クラスタＣＬ３ｂ～ＣＬ７ａからなるページのセンス処理が完了する時刻ｔ２は、クラスタＣＬ０～ＣＬ３ａからなるページのデータアウト処理が完了する時刻よりも早い。データアウト処理の最中は、チャネルがデータアウト処理によって占有されている。よって、クラスタＣＬ３ｂ～ＣＬ７ａからなるページのデータアウト処理は、チャネルが利用可能になるまで待たされる。
クラスタＣＬ０～ＣＬ３ａからなるページのページ転送モードでのデータアウト処理が完了すると、ＮＡＮＤＣ１４は、プレーン＃０のアクセス回路２４に、クラスタＣＬ７ｂ～ＣＬ１１ａからなるページをデータラッチ２５に格納するセンス処理を実行させた後、プレーン＃１のデータラッチ２５に格納されたクラスタＣＬ３ｂ～ＣＬ７ａからなるページのページ転送モードでのデータアウト処理を実行させる（時刻ｔ３）。
クラスタＣＬ３ｂ～ＣＬ７ａからなるページのページ転送モードでのデータアウト処理が完了すると、ＮＡＮＤＣ１４は、プレーン＃１のアクセス回路２４に、クラスタＣＬ１１ｂ～ＣＬ１５ａからなるページをデータラッチ２５に格納するセンス処理を実行させる。
プレーン＃０において、クラスタＣＬ７ｂ～ＣＬ１１ａからなるページのセンス処理が完了すると、ＮＡＮＤＣ１４は、クラスタＣＬ７ｂ～ＣＬ１１ａからなるページのデータアウト処理を開始する。
プレーン＃０におけるクラスタＣＬ７ｂ～ＣＬ１１ａからなるページのデータアウト処理と、プレーン＃１におけるクラスタＣＬ１１ｂ～ＣＬ１５ａからなるページのセンス処理と、は、この図の説明においてはほぼ同じタイミングで完了する。プレーン＃０におけるクラスタＣＬ７ｂ～ＣＬ１１ａからなるページのデータアウト処理と、プレーン＃１におけるクラスタＣＬ１１ｂ～ＣＬ１５ａからなるページのセンス処理と、が完了すると、ＮＡＮＤＣ１４は、プレーン＃０のアクセス回路２４に、クラスタＣＬ１５ｂ～ＣＬ１９ａからなるページをデータラッチ２５に格納するセンス処理を実行させた後、プレーン＃１のデータラッチ２５に格納されたクラスタＣＬ１１ｂ～ＣＬ１５ａからなるページのページ転送モードでのデータアウト処理を実行させる（時刻ｔ４）。
プレーン＃１において、クラスタＣＬ１１ｂ～ＣＬ１５ａからなるページのページ転送モードでのデータアウト処理が完了すると、ＮＡＮＤＣ１４は、プレーン＃１のアクセス回路２４に、クラスタＣＬ１９ｂ～ＣＬ２２からなるページをデータラッチ２５に格納するセンス処理を実行させる。以降の処理の説明は省略される。
ＮＡＮＤＣ１４では、待ち合わせバッファ群１４２に、クラスタＣＬ０～ＣＬ３ａからなるページ、クラスタＣＬ３ｂ～ＣＬ７ａからなるページ、クラスタＣＬ７ｂ～ＣＬ１１ａからなるページ、クラスタＣＬ１１ｂ～ＣＬ１５ａからなるページ、クラスタＣＬ１５ｂ～ＣＬ１９ａからなるページ、およびクラスタＣＬ１９ｂ～ＣＬ２２からなるページ、が格納される。そして、待ち合わせバッファ群１４２から、クラスタＣＬ０～クラスタＣＬ６、クラスタＣＬ７、クラスタＣＬ８、クラスタＣＬ９～クラスタＣＬ２２がこの順番でＥＣＣ回路１４５に出力される。
シーケンシャルリードのリードモードでは、たとえリードの対象とされた複数のクラスタが跨ぎクラスタを含んでいようとも、当該跨ぎクラスタの前半部分のデータアウト処理と、跨ぎクラスタの後半部分のデータアウト処理と、を待ち合わせる必要がない。よって、図１７に示されたように、２つのプレーンの一方においてセンス処理が実行されているときに２つのプレーンの他方においてデータアウト処理を実行させ、当該他方のプレーンにおいてセンス処理が実行されているときに当該一方のプレーンにおいてデータアウト処理を実行させる、というインターリーブ動作が可能となる。
以上述べたように、実施形態によれば、リード対象に設定されたクラスタが、プレーン＃０のサブアレイ２３に一部（第１断片と表記する）が格納され、プレーン＃１のサブアレイに残りの一部（第２断片と表記する）が格納された、跨ぎクラスタである場合、メモリコントローラ１０、特にＮＡＮＤＣ１４は、下記の動作を実行することができる。即ち、ＮＡＮＤＣ１４は、プレーン＃０のアクセス回路２４に、第１断片を含むページのセンス処理を実行させることで、第１断片を含むページをプレーン＃０のデータラッチ２５に格納させ、プレーン＃１のアクセス回路２４に、第２断片を含むページのセンス処理を実行させることで、第２断片を含むページをプレーン＃１のデータラッチ２５に格納させる。そして、ＮＡＮＤＣ１４は、プレーン＃０のデータラッチ２５に格納された第１断片を含むページをメモリチップ２１から出力させて、当該第１断片を含むページを待ち合わせバッファ１４７のうちの１つ（第１バッファと表記する）に格納する。また、ＮＡＮＤＣ１４は、プレーン＃１のデータラッチ２５に格納された第２断片を含むページをメモリチップ２１から出力させて、当該第２断片を含むページを待ち合わせバッファ１４７のうちの別の１つ（第２バッファと表記する）に格納する。そして、ＮＡＮＤＣ１４は、第１バッファに格納されたページから第１断片を読み出して、第２バッファに格納されたページから第２断片を読み出して、第１断片と第２断片とを結合してＥＣＣ回路１４５に入力する。
よって、第１断片を転送するためのデータアウト処理と、第２断片を転送するためのデータアウト処理と、を待ち合わせる必要がない。その結果、プレーン＃０とプレーン＃１とをインターリーブ動作させることが可能となるので、メモリチップからメモリコントローラへのデータの転送速度が向上する。
実施形態によれば、ＮＡＮＤＣ１４は、第１断片を含むページの出力を指示するデータアウトコマンドセットをメモリチップ２１に送信する。メモリチップ２１は、当該データアウトコマンドセットを受信すると、第１断片を含むページの出力を、ページ単位で出力する。換言すると、メモリチップ２１は、第１断片を含むページの出力が完了するまで何れのコマンドの入力も要することなく第１断片を含むページの出力を実行する。また、ＮＡＮＤＣ１４は、第２断片を含むページの出力を指示するデータアウトコマンドセットをメモリチップ２１に送信する。メモリチップ２１は、当該データアウトコマンドセットを受信すると、第２断片を含むページの出力を、ページ単位で出力する。換言すると、メモリチップ２１は、第２断片を含むページの出力が完了するまで何れのコマンドの入力も要することなく第２断片を含むページの出力を実行する。
よって、第１断片または第２断片と同じページに、跨ぎクラスタとは別のリード対象のクラスタが含まれている場合には、ＮＡＮＤＣ１４は、第１バッファまたは第２バッファから当該別のリード対象のクラスタを取得することができる。つまり、当該別のリード対象のクラスタと、跨ぎクラスタと、のそれぞれのために個別にデータアウト処理を実行することが不要となる。
実施形態によれば、ＮＡＮＤＣ１４は、ページ転送モードと、クラスタ転送モードと、の何れの転送モードでも動作することができる。メモリチップ２１からＮＡＮＤＣ１４へのデータの転送モードは、ページ転送モードと、クラスタ転送モードと、の他に任意のモードを含んでもよい。
実施形態によれば、メモリコントローラ１０、特にＣＰＵ１１は、別のリード対象のクラスタが、第１断片を含むページと、第２断片を含むページと、のうちの何れかに含まれているか否かを判定する。当該別のリード対象のクラスタが、第１断片を含むページと、第２断片を含むページと、のうちの何れかに含まれている場合、ＣＰＵ１１はリードモードとしてシーケンシャルリードを選択する。シーケンシャルリードが選択された場合、ＮＡＮＤＣ１４は、ページ転送モードでデータアウト処理を実行する。別のリード対象のクラスタが、第１断片を含むページと、第２断片を含むページと、のうちの何れにも含まれていない場合、ＣＰＵ１１はリードモードとしてランダムリードを選択する。ランダムリードのリードモードが選択された場合、ＮＡＮＤＣ１４は、クラスタ転送モードでデータアウト処理を実行する。
実施形態によれば、メモリコントローラ１０、特にＮＡＮＤＣ１４は、ランダムリードが選択された場合、プレーン＃０のデータラッチ２５に格納されているページのうちの第１断片をメモリチップ２１に出力させ、プレーン＃１のデータラッチ２５に格納されているページのうちの第２断片をメモリチップ２１に出力させる。そして、ＮＡＮＤＣ１４は、第１断片および第２断片を結合してＥＣＣ回路１４５に入力する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１０ メモリコントローラ、２０ ＮＡＮＤメモリ、２１ メモリチップ、２２ メモリセルアレイ、２３ サブアレイ、２４ アクセス回路、２５ データラッチ、２６ ＮＡＮＤストリング、１３１ 翻訳情報、１３２ クラスタフォーマット情報、１３３ データラッチ情報、１３４ エントリーキュー、１４１ シーケンサ、１４２ 待ち合わせバッファ群、１４３ ランダムバッファ、１４４ 待ち合わせバッファマネージャ、１４５ ＥＣＣ回路、１４６ 指示キュー、１４７ 待ち合わせバッファ、１４８ カウンタ。

Claims (7)

  1. 第１サイズの単位でデータがリードされる第１記憶領域と、前記第１サイズのデータを格納可能な第１データラッチと、を含む第１プレーンと、
    前記第１サイズの単位でデータがリードされる第２記憶領域と、前記第１サイズのデータを格納可能な第２データラッチと、を含む第２プレーンと、
    を含むメモリチップと、
    それぞれが前記第１サイズのデータを格納可能な複数のバッファと、
    誤り訂正回路を含むコントローラと、
    を備え、
    前記コントローラは、
    前記第１サイズよりも小さい第２サイズの第１データが、前記第１記憶領域と前記第２記憶領域とに跨がって格納されている場合、
    前記メモリチップに、前記第１記憶領域に格納されている前記第１データの第１断片を含む前記第１サイズのデータである第２データを前記第１データラッチに格納させ、
    前記メモリチップに、前記第２記憶領域に格納されている前記第１データの第２断片を含む前記第１サイズのデータである第３データを前記第２データラッチに格納させ、
    前記メモリチップに、前記第１データラッチに格納されている前記第２データを出力させて、前記メモリチップから出力された前記第２データを前記複数のバッファのうちの１つのバッファである第１バッファに格納し、
    前記メモリチップに、前記第２データラッチに格納されている前記第３データを出力させて、前記メモリチップから出力された前記第３データを前記複数のバッファのうちの前記第１バッファと異なる１つのバッファである第２バッファに格納し、
    前記第１バッファに格納されている前記第２データのうちの前記第１断片と、前記第２バッファに格納されている前記第３データのうちの前記第２断片と、を結合して第４データを生成し、
    前記第４データを前記誤り訂正回路に入力する、
    ように構成されている
    メモリシステム。
  2. 前記第４データは前記第２のサイズを有し、前記第２のサイズは、前記誤り訂正回路による誤り訂正処理の単位である、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記第３データを前記第２バッファに格納した後、前記第２データを前記第１バッファに格納し、
    前記第２データに含まれる前記第１断片が、前記第３データに含まれる前記第２断片よりも先に前記誤り生成回路に入力されるように前記第４データを生成する
    請求項２に記載のメモリシステム。
  4. 前記コントローラは、前記第１データラッチに格納されている前記第２データを出力させる第１コマンドセットを送信し、
    前記メモリチップは、前記第１コマンドセットを受信すると、前記第２データの出力を開始し、前記第２データの出力が完了するまで何れのコマンドの入力も要すること無く前記第２データを出力し、
    前記コントローラは、前記第２データラッチに格納されている前記第３データを出力させる第２コマンドセットを送信し、
    前記メモリチップは、前記第２コマンドセットを受信すると、前記第３データの出力を開始し、前記第３データの出力が完了するまで何れのコマンドの入力も要すること無く前記第３データを出力する、
    請求項１に記載のメモリシステム。
  5. 前記コントローラは、
    第１リードモードと第２リードモードとを含む複数のリードモードの何れでも動作することができ、
    前記第１リードモードにおいては、前記メモリチップに、前記第１サイズの単位でデータを出力させ、
    前記第２リードモードにおいては、前記メモリチップに、前記第２サイズの単位でデータを出力させる、
    請求項１に記載のメモリシステム。
  6. 前記コントローラは、
    リード対象に設定された前記第２サイズの第５データであって前記第１データと異なる前記第５データが前記第２データまたは前記第３データに含まれているか否かを判定し、
    前記第５データが前記第２データまたは前記第３データに含まれていると判定された場合には前記第１リードモードを選択し、
    前記第５データが前記第２データまたは前記第３データに含まれていないと判定された場合には前記第２リードモードを選択する、
    請求項５に記載のメモリシステム。
  7. 前記コントローラは、前記第２リードモードにおいて、
    前記メモリチップに、前記第１データラッチに格納されている前記第２データのうちの前記第１断片を出力させた後、
    前記メモリチップに、前記第２データラッチに格納されている前記第３データのうちの前記第２断片を出力させ、
    前記メモリチップから出力された前記第１断片と、前記メモリチップから出力された前記第２断片と、を結合して前記第２のサイズを有する第６データを生成し、
    前記第６データを前記誤り訂正回路に入力する、
    請求項５に記載のメモリシステム。
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