KR20190031787A - 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치 - Google Patents

병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치 Download PDF

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KR20190031787A
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Abstract

병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치가 개시된다. 메모리 장치는, 데이터 마스크 옵션에 따라 메모리 셀 어레이에서 독출된 제1 파아샬 데이터와 제2 파아샬 데이터에 대한 신드롬을 생성하고, 제2 파아샬 데이터의 에러를 정정하고, 제2 데이터와 정정된 제2 파아샬 데이터를 결합하여 내부 데이터를 생성하고, 내부 데이터에 대하여 내부 패리티를 생성할 수 있다. 메모리 장치는, 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 바이너리 0 값으로 셋팅된 제2 파아셜 데이터와 제2 데이터를 결합하여 제3 데이터를 생성하고, 제3 데이터에 대해 제3 패리티를 생성하고, 신드롬, 파아샬 패리티 및 제3 패리티에 기초하여 내부 데이터에 대한 내부 패리티를 생성할 수 있다.

Description

병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치 {Memory device with read-modify-write operation in parallel}
본 발명은 메모리 장치에 관한 것으로서, 특히 데이터 마스크 동작에 따른 리드-모디파이-라이트 동작을 병렬적으로 수행하여 고속의 타이밍 요건을 만족시키는 메모리 장치에 관한 것이다.
메모리 장치는 데이터 마스크 옵션을 제공하여, 기입 동작에서 데이터 워드의 하나 이상의 부분이 이전 데이터 값을 보유하고 데이터 워드의 하나 이상의 다른 부분이 새 데이터 값으로 업데이트되는 마스크드 라이트(Masked Write) 동작을 수행할 수 있다. 마스크드 라이트 동작에서, 이전 데이터를 리드하고(read), 이전 데이터와 새 데이터에 대하여 ECC(Error Correction Code) 회로를 통해 패리티 비트들을 모디파이하고(modify), 이전 데이터와 새 데이터가 결합된 데이터 및 변경된 패리티 비트들을 라이트하는(write) 동작이 중요하다. 메모리 장치의 고속 타이밍 요건에 따라, 마스크드 라이트 동작에서 수행되는 리드-모디파이-라이트 동작의 고속화가 요구된다.
본 발명의 목적은 병렬 리드-모디파이-라이트 동작을 수행하는 에러 정정 회로와 메모리 장치, 그리고 그 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 에러 정정 회로는, 제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 제1 데이터와 제2 데이터를 수신하고 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하고 제2 데이터와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 제1 ECC 회로와, 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 바이너리 0 값으로 셋팅된 제2 파아셜 데이터와 제2 데이터를 결합하여 제3 데이터를 생성하고 제3 데이터에 대하여 제3 패리티를 생성하고 제3 패리티를 이용하여 내부 데이터에 대한 내부 패리티를 생성하는 제2 ECC 회로를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하고 데이터 마스크 옵션에 따라 메모리 셀들에 저장된 제1 데이터를 출력하는 메모리 셀 어레이와, 데이터 마스크 옵션에 따라 제1 데이터 및 제2 데이터에 기초하여 내부 데이터와 내부 데이터에 대한 내부 패리티를 생성하는 에러 정정 회로를 포함한다. 에러 정정 회로는, 제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 제1 데이터와 제2 데이터를 수신하고 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하고 제2 데이터와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 제1 ECC 회로와, 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 바이너리 0 값으로 셋팅된 제2 파아셜 데이터와 제2 데이터를 결합하여 제3 데이터를 생성하고 제3 데이터에 대하여 제3 패리티를 생성하고 제3 패리티를 이용하여 내부 데이터에 대하여 내부 패리티를 생성하는 제2 ECC 회로를 포함한다.
본 발명의 실시예들에 따른 동작 방법은, 제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 제1 데이터와 제2 데이터를 수신하는 단계, 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하는 단계, 제2 데이터와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 단계, 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고 바이너리 0 값으로 셋팅된 제2 파아셜 데이터와 제2 데이터를 결합하여 제3 데이터를 생성하는 단계, 제3 데이터에 대하여 제3 패리티를 생성하는 단계, 제3 패리티를 이용하여 내부 데이터에 대하여 내부 패리티를 생성하는 단계를 포함한다.
본 발명에 따르면, 메모리 장치의 데이터 마스크 옵션에 따른 리드-모디파이-라이트 동작이 병렬적으로 수행됨에 따라, 리드-모디파이-라이트 동작이 빠른 시간 내에 수행될 수 있다. 이에 따라, 메모리 장치의 고속 타이밍 요건을 만족시킬 수 있다.
도 1은 본 발명의 실시예에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 설명하는 블락 다이어그램이다.
도 2는 본 발명의 일실시예에 따른 에러 정정 회로를 설명하는 블락 다이어그램이다.
도 3은 도 2의 제1 패리티 발생 회로의 일부분을 설명하는 회로 다이어그램이다.
도 4는 본 발명의 일실시예에 따른 에러 정정 회로의 동작을 설명하는 플로우챠트이다.
도 5는 본 발명의 일실시예에 따른 에러 정정 회로의 동작에 따른 데이터 구조를 설명하는 도면이다.
도 6은 본 발명의 실시예들에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 7는 본 발명의 실시예들에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
도 1은 본 발명의 실시예에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 어드레스 제어 회로(120), 데이터 제어 회로(130) 그리고 에러 정정 회로(140)를 포함한다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들과 복수개의 비트라인들을 포함한다. 복수의 워드라인들은 메모리 셀들의 행들과 연결되고, 복수의 비트라인들은 메모리 셀들의 열들과 연결될 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 DRAM 셀, SRAM 셀, 플래시 메모리 셀, 상 변화 메모리(PRAM) 셀, 저항 메모리(ReRAM) 셀, 자기 저항 메모리(MRAM) 셀 또는 다른 유형의 메모리 셀일 수 있다.
메모리 셀 어레이(110)에는 메모리 장치(100)와 관련되는 전형적인 회로들, 예컨대, 로우 디코더, 칼럼 디코더, 그리고 센스앰프들이 포함될 수 있다. 로우 디코더는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더는 커맨드 어드레스 제어 회로(120)로부터 수신된 로우 어드레스를 디코딩하여 로우 어드레스에 상응하는 어느 하나의 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다.
칼럼 디코더는 메모리 셀 어레이(110)의 복수의 비트라인들 중 소정의 비트라인을 선택할 수 있다. 칼럼 디코더는 커맨드 어드레스 제어 회로(120)로부터 수신된 칼럼 어드레스를 디코딩하여 칼럼 어드레스에 상응하는 소정의 비트라인을 선택할 수 있다. 센스앰프들은 메모리 셀 어레이(110)의 비트라인들과 연결될 수 있다.
센스앰프들은 복수의 비트라인들 중 선택된 비트라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 센스앰프들로부터 감지 증폭된 전압을 기반으로 출력되는 데이터는 데이터 제어 회로(130)와 데이터 입출력 핀들을 통해 외부로 출력될 수 있다.
커맨드 어드레스 제어 회로(120)는 메모리 장치(100)의 외부 장치, 예를 들어, CPU(Central Processing Unit) 또는 메모리 콘트롤러로부터 커맨드 어드레스 신호들(CA)을 수신할 수 있다. 수신되는 커맨드 어드레스 신호들(CA)의 조합에 의해 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차아지 커맨드 등이 발행될 수 있다.
커맨드 어드레스 제어 회로(120)는 리드-모디파이-라이트 커맨드(RMW)를 나타내는 커맨드 어드레스 신호들(CA)을 수신할 수 있다. 리드-모디파이-라이트 커맨드(RMW)는 데이터 제어 회로(130)로 제공되고, 마스크드 라이트 동작 또는 리드-모디파이-라이트 동작이 수행되도록 지시할 수 있다. 이하, 마스크드 라이트 동작은 리드-모디파이-라이트 동작으로 통칭한다.
커맨드 어드레스 제어 회로(120)는 메모리 셀 어레이(110) 내 억세스하고자 하는 메모리 셀들의 어드레스(ADDR)를 나타내는 커맨드 어드레스 신호들(CA)을 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(110)로 제공되고, 어드레스(ADDR)에 의해 어드레싱되는 메모리 셀들의 데이터 억세스 동작이 수행될 수 있다.
데이터 억세스 동작은 어드레스(ADDR)의 메모리 셀들에 복수의 데이터 워드를 저장하도록 하고, 저장된 데이터 워드를 판독하도록 하는 동작으로 구성될 수 있다. 각각의 데이터 워드는 예컨대, 128 비트의 데이터를 포함할 수 있다. 다른 예로서, 각각의 데이터 워드는 32 데이터 비트, 64 데이터 비트, 256 데이터 비트, 512 데이터 비트 등을 포함할 수 있다.
메모리 셀 어레이(110)에 저장된 데이터 워드는 소프트 또는 하드 데이터 에러를 가질 수 있다. 데이터 워드 내 하나 이상의 데이터 비트가 메모리 셀 어레이(110)로/로부터 저장되는 시간에서 또는 판독되는 시간에서 플립(flip)되어 데이터 값이 변화될 수 있다. 또는, 메모리 셀 어레이(110) 내 메모리 셀이 손상되어 하나 이상의 데이터 비트의 정확한 저장 및 판독을 막을 수 있다. 이에 따라, 메모리 어레이(110)에서 판독되는 데이터 워드에는 이러한 데이터 에러가 포함되어 있다고 생각할 수 있다.
이러한 데이터 에러를 완화시키기 위하여, 메모리 장치(100)는 에러 정정 회로(140)를 구비하여, 데이터 워드에 대해 하나 이상의 패리티 비트를 포함하는 패리티를 생성시키고, 생성된 패리티를 메모리 셀 어레이(110)에 저장할 수 있다. 메모리 셀 어레이(110)의 데이터 억세스 동작을 통해 출력되는 데이터는 데이터 워드에 패리티가 부가된 코드워드로서, 에러 정정 회로(140)로 제공될 수 있다.
메모리 셀 어레이(110)에서 에러 정정 회로(140)로 출력되는 코드워드는 리드-모디파이-라이트 동작과 연계되는 리드 데이터(READ_DATA)로 칭한다. 리드 데이터(READ_DATA)는 데이터 워드인 제1 데이터(OLD_DATA)와 제1 데이터(OLD_DATA)에 대한 제1 패리티(OP)로 구성될 수 있다. 예시적으로, 메모리 셀 어레이(110)는 136 비트의 리드 데이터(READ_DATA)를 출력할 수 있고, 제1 데이터(OLD_DATA)는 128 비트 데이터로 구성되고, 제1 패리티(OP)는 8 비트 데이터로 구성될 수 있다.
데이터 제어 회로(130)는 데이터 마스크 신호(DM)와 함께 데이터 입출력 핀들을 통해 기입 데이터(WRITE_DATA)를 수신할 수 있다. 데이터 마스크 신호(DM)는 수신되는 기입 데이터(WRITE_DATA) 중에서 업데이트되어야 할 새로운 비트들(또는 바이트들)과 리드 데이터(READ_DATA)의 제1 데이터(OLD_DATA)로 보유되어야 할 이전 비트들(또는 바이트들)을 나타낸다.
데이터 마스크 신호(DM)의 로직 로우에 대응되는 기입 데이터(WRITE_DATA)의 해당 비트는 새로운 데이터로서 메모리 셀 어레이(110)에 기입될 것이다. 데이터 마스크 신호(DM)의 로직 하이에 대응되는 기입 데이터(WRITE_DATA)의 해당 비트는 마스킹되고, 그 대신에 제1 데이터(OLD_DATA)의 해당 비트로 보유될 것이다.
본 실시예에서, 메모리 셀 어레이(110)에서 출력되는 리드 데이터(READ_DATA)는 제1 데이터(OLD_DATA)와 제1 패리티(OP)로 구성되고, 기입 데이터(WRITE_DATA) 중에서 마스킹되지 않는 데이터는 제2 데이터(NEW_DATA) 또는 새로운 데이터(N1)로 구성된다고 가정하자. 그리고, 제1 데이터(OLD_DATA)는 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)로 구성된다고 가정하자. 리드-모디파이-라이트 동작의 관점에서, 제1 파아셜 데이터(O1)는 제2 데이터(NEW_DATA) 또는 새로운 데이터(N1)로 업데이트되는 데이터이고, 제2 파아셜 데이터(O2)는 마스킹된 기입 데이터(WRITE_DATA)에 보유되는 이전 데이터라고 설정한다.
예시적으로, 메모리 장치(100)로 128 비트의 기입 데이터(WRITE_DATA)가 인가될 수 있다. 128 비트의 기입 데이터(WRITE_DATA)에서, 데이터 마스크 옵션에 따라 제2 데이터(NEW_DATA) 또는 새로운 데이터(N1)는 120 비트들로 구성될 수 있다. 128 비트의 기입 데이터(WRITE_DATA) 중 나머지 8 비트는 제2 파아셜 데이터(O2)로 구성될 수 있다. 이에 따라, 제1 파아셜 데이터(O1)는 120 비트의 제2 데이터(NEW_DATA) 또는 새로운 데이터(N1)로 업데이트되고, 8 비트의 제2 파아셜 데이터(O2)는 보유될 수 있다.
메모리 장치(100)의 데이터 마스크 옵션이 제공되지 않은 경우, 에러 정정 회로(140)는 기입 데이터(WRITE_DATA)에 대하여 패리티를 생성할 수 있다. 이 경우, 기입 데이터(WRITE_DATA)는 메모리 셀 어레이(110)에 기입될 전적으로 새로운 데이터이다. 전적으로 새로운 기입 데이터(WRITE_DATA)의 패리티는 기입 데이터(WRITE_DATA)와 함께 메모리 셀 어레이(110)에 저장될 수 있다. 메모리 셀 어레이(110)로부터 데이터가 독출될 때, 에러 정정 회로(140)는 패리티를 디코딩하여 독출 데이터 또는 패리티 내 임의의 에러를 검출 및/또는 정정할 수 있다.
메모리 장치(100)의 데이터 마스크 옵션이 제공되는 경우, 기입 데이터(WRITE_DATA) 중에서 새로운 데이터는 마스킹된 부분의 이전 데이터와 결합되어야 한다. 그런데, 새로운 데이터와 이전 데이터가 결합되기 전에, 이전 데이터에 하나 이상의 에러가 있을 수 있기 때문에, 이전 데이터에 대한 에러 정정 작업이 필요하다. 또한, 새로운 데이터와 이전 데이터가 결합된 데이터에 대한 새로운 패리티가 생성되어야 한다. 그런데, 새로운 패리티가 생성되기 전에, 이전 패리티에 대한 에러 정정 작업이 선행되어야 한다.
여기에서, 결합된 데이터에 대한 새로운 패리티는 기입 데이터(WRITE_DATA)의 새로운 데이터에만 좌우되는 것이 아니라 마스킹되고 있는 이전 데이터에도 좌우된다. 이러한 에러 정정 작업들이 순차적으로 수행되는 경우, 에러 정정 작업들에 소요되는 시간이 길어질 수 있다. 이 때문에, 순차적인 에러 정정 작업들은 고속의 메모리 장치에 부적합할 수 있다. 만약 에러 정정 작업들이 병렬적으로 수행될 수 있다면, 메모리 장치(100)의 고속 타이밍 요건을 만족시킬 수 있을 것이다.
에러 정정 회로(140)는 데이터 마스크 동작에 따른 리드-모디파이-라이트 동작을 병렬적으로 수행할 수 있다. 즉, 에러 정정 회로(140)는 새로운 데이터와 이전 데이터가 결합된 데이터를 생성하는 동작과 결합된 데이터에 대한 패리티를 생성하는 동작을 동시간에 수행할 수 있다. 이에 따라, 리드-모디파이-라이트 동작이 빠른 시간 내에 수행될 수 있다.
에러 정정 회로(140)는 새로운 데이터와 이전 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작과 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작을 병렬적으로 수행할 수 있다.
에러 정정 회로(140)에서, 내부 데이터(MERGED_DATA)를 생성하는 동작은, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)를 포함하는 제1 데이터(OLD_DATA)와 제2 데이터(NEW_DATA)를 수신하는 동작, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하는 동작, 그리고, 신드롬을 디코딩하여 제1 파아샬 데이터(O1)와 제2 파아셜 데이터(O2)에 포함된 하나 이상의 에러를 정정하는 동작을 포함할 수 있다.
추가적으로, 내부 데이터(MERGED_DATA)를 생성하는 동작은, 제1 파아샬 데이터를 바이너리 0 값으로 셋팅하고, 바이너리 0 값의 제1 파아샬 데이터와 정정된 제2 파아샬 데이터를 결합하고, 결합된 데이터를 이용하여 정정된 제2 파아샬 데이터에 대한 파아샬 패리티를 생성하는 동작을 더 포함할 수 있다. 실시예에 따라, 정정된 제2 파아샬 데이터에 대한 파아샬 패리티를 생성하는 동작은, 바이너리 0 값의 제1 파아샬 데이터 대신에 정정된 제1 파아샬 데이터를 바이너리 0 값으로 셋팅하고, 바이너리 0 값의 정정된 제1 파아샬 데이터와 정정된 제2 파아샬 데이터를 결합하고, 결합된 데이터를 이용하여 정정된 제2 파아샬 데이터에 대한 파아샬 패리티를 생성할 수 있다.
이 후, 내부 데이터(MERGED_DATA)를 생성하는 동작은, 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작을 더 포함할 수 있다.
에러 정정 회로(140)에서, 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작은, 제2 파아셜 데이터(O2)를 바이너리 0 값으로 셋팅하고, 제2 데이터(NEW_DATA)와 바이너리 0 값의 제2 파아셜 데이터(O2)를 결합하여 제3 데이터를 생성하는 동작, 제3 데이터에 대하여 제3 패리티를 생성하는 동작, 그리고 신드롬, 파아샬 패리티 및 제3 패리티에 기초하여 내부 데이터(MERGED_DATA)에 대하여 내부 패리티(NP)를 생성하는 동작을 포함할 수 있다.
도 2는 본 발명의 일실시예에 따른 에러 정정 회로를 설명하는 블락 다이어그램이다. 설명의 편의를 위하여, 메모리 셀 어레이(110)에서 출력되는 136 비트의 리드 데이터(READ_DATA)는 128 비트의 제1 데이터(OLD_DATA)와 8 비트의 제1 패리티(OP)로 구성된다고 가정하자.
도 2를 참조하면, 에러 정정 회로(140)는 제1 패리티 발생 회로(212), 리드 데이터 정정 회로(214), 그리고 제1 머지 회로(216)를 포함한다. 제1 패리티 발생 회로(212), 리드 데이터 정정 회로(214), 그리고 제1 머지 회로(216)는 새로운 데이터인 제2 데이터(NEW_DATA)와 이전 데이터인 제2 파아셜 데이터(O2)가 결합된 데이터, 즉 내부 데이터(MERGED_DATA)를 생성할 수 있다.
제1 패리티 발생 회로(212)는 제1 데이터(OLD_DATA)와 제1 데이터(OLD_DATA)에 대한 제1 패리티(OP)로 구성된 리드 데이터(READ_DATA)를 수신할 수 있다. 제1 패리티 발생 회로(212)는 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)로 구성된 제1 데이터(OLD_DATA)에 하나 이상의 에러가 있음을 나타내는 신드롬(S)을 생성할 수 있다. 제1 패리티 발생 회로(212)는 128 비트의 제1 데이터(OLD_DATA)에 대하여 8 비트의 신드롬(S)을 생성할 수 있다.
리드 데이터 정정 회로(214)는 신드롬(S)을 디코딩하여 제1 데이터(OLD_DATA)에 존재하는 에러의 위치를 제공할 수 있다. 리드 데이터 정정 회로(214)는 8 비트의 신드롬(S)을 디코딩하여 128 비트의 디코딩 신호를 생성할 수 있다. 128 비트의 디코딩 신호는 128 비트의 제1 데이터(OLD_DATA)에 비트 단위로 일대일 대응될 수 있다. 예시적으로, 128 비트의 디코딩 신호에서, 바이너리 1 값은 제1 데이터(OLD_DATA)의 해당 비트가 에러임을 나타낼 수 있다.
리드 데이터 정정 회로(214)는 128 비트의 디코딩 신호를 이용하여 128 비트의 제1 데이터(OLD_DATA)의 에러를 정정할 수 있다. 제1 데이터(OLD_DATA)가 에러 정정된 결과로서, 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)가 생성될 수 있다. 정정된 제2 파아셜 데이터(O2*)는 제1 패리티 발생 회로(212)와 제1 머지 회로(216)로 제공될 수 있다.
제1 패리티 발생 회로(212)는 정정된 제2 파아셜 데이터(O2*)에 대하여 처리 시간이 빠른 해밍(Hamming) 코드 또는 확장된 해밍 코드를 이용하여 파아셜 패리티(PP)를 생성할 수 있다.
해밍 코드는 기초 데이터(underlying data)에 추가되고 에러율이 낮은 경우에 에러들을 검출 및 정정할 수 있다. 일반적으로, 3 해밍 거리를 갖는 해밍 코드는 싱글 에러를 검출 및 정정할 수 있지만, 일부 코드워드의 더블 비트 에러를 검출하는 것을 허용하지 않는다. 해밍 코드가 엑스트라 패리티 비트에 의해 확장되는 경우, 디코더가 싱글 비트 에러를 검출 및 정정하는 것뿐만 아니라 더블 비트 에러를 동시에 검출하는 것을 허용할 수 있다. 이 때, 해밍 코드의 최소 해밍 거리는 4로 증가할 것이다. 이 확장된 해밍 코드는 싱글 에러 정정 더블 에러 검출(SECDED)로 알려져 있으며, 데이터 무결성을 보존하기 위해 일반적으로 사용된다.
SECDED 코드는 리니어 에러 정정 코드들인, 해밍 코드들의 서버-클래스이다. 더 일반적으로, (n, k) 바이너리 해밍 코드는 데이터의 "k" 비트들을 "n" 비트들(n>k)의 코드워드로 인코딩한다. "n" 총 비트들은 "n-k" 패리티 비트들 (또는 체크 비트들)뿐만 아니라 "k" 데이터 비트들을 포함한다.
실시예에 따라, 제1 패리티 발생 회로(212)는 BCH(Bose Chaudhuri Hocquenghem) 코드, RS(Reed-Solomon) 코드를 이용하여 파아셜 패리티(PP)를 생성할 수 있다. BCH 코드는 갈루아 필드(Galois Field) 연산을 이용한 블록 부호의 하나이다. BCH 코드와 RS 코드 등의 블록 부호에 의하면, 오류 위치 탐색 방정식을 이용함으로써 오류 위치가 산출될 수 있다. 예컨대, 오류 위치 탐색은 오류 위치 탐색 방정식에 0이 아닌 갈루아 필드의 각각의 원소를 순차적으로 대입하여 방정식의 근을 탐색함으로써 이루어진다.
제1 패리티 발생 회로(212)는 정정된 제1 파아셜 데이터(O1*)에 해당하는 비트들에 바이너리 0 값을 셋팅할 수 있다. 제1 패리티 발생 회로(212)는 바이너리 0 값으로 셋팅된 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)를 결합하고, 결합된 데이터를 이용하여 정정된 제2 파아셜 데이터(O2*)에 대한 파아셜 패리티(PP)를 생성할 수 있다. 실시예에 따라, 제1 패리티 발생 회로(212)는 제1 파아셜 데이터(O1)에 해당하는 비트들에 바이너리 0 값을 셋팅하고, 바이너리 0 값으로 셋팅된 제1 파아셜 데이터(O1)와 정정된 제2 파아셜 데이터(O2*)를 결합하고, 결합된 데이터를 이용하여 정정된 제2 파아셜 데이터(O2*)에 대한 파아셜 패리티(PP)를 생성할 수 있다.
제1 패리티 발생 회로(212)에서 생성된 신드롬(S)과 파아셜 패리티(PP)는 패리티 정정 회로(226)로 제공될 수 있다.
제1 머지 회로(216)은 기입 데이터(WRITE_DATA)의 새로운 데이터인 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터(O2*)를 결합하여 내부 데이터(MERGED_DATA)를 생성할 수 있다. 내부 데이터(MERGED_DATA)는 리드-모디파이-라이트 동작의 최종 데이터로서 메모리 셀 어레이(110, 도 1)에 기입될 것이다.
제1 패리티 발생 회로(212), 리드 데이터 정정 회로(214), 그리고 제1 머지 회로(216)는 에러 검출 및 정정 동작, 즉 ECC 동작에 기초하여 내부 데이터(MERGED_DATA)를 생성하는 회로(circuitry)이다. 이에 따라, 제1 패리티 발생 회로(212), 리드 데이터 정정 회로(214), 그리고 제1 머지 회로(216)는 제1 ECC 회로(210)라고 칭할 수 있다.
제1 ECC 회로(210)는 제1 파아셜 데이터(O1)과 제2 파아셜 데이터(O2)로 구성된 제1 데이터(OLD_DATA)를 수신하고, 제1 데이터(OLD_DATA)의 에러를 정정하여 정정된 제2 파아셜 데이터(O2*)를 생성하고, 기입 데이터(WRITE_DATA)의 새로운 데이터인 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터(O2*)를 결합하여 내부 데이터(MERGED_DATA)를 생성할 수 있다. 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)는 제2 ECC 회로(220)에서 생성될 수 있다.
제2 ECC 회로(220)는 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하기 위하여, 제1 ECC 회로(210)의 제1 패리티 발생 회로(212)에서 제공되는 파아셜 패리티(PP)와 신드롬(S)을 이용할 수 있다. 제2 ECC 회로(220)는 제2 머지 회로(222), 제2 패리티 발생 회로(224), 그리고 패리티 정정 회로(226)를 포함할 수 있다.
제2 머지 회로(222)는 기입 데이터(WRITE_DATA) 중에서 새로운 데이터인 제2 데이터(NEW_DATA)를 수신할 수 있다. 제2 머지 회로(222)는 기입 데이터(WRITE_DATA) 중에서 마스킹되는 데이터 비트들을 모두 바이너리 0 값으로 셋팅할 수 있다. 기입 데이터(WRITE_DATA)에서 마스킹되는 데이터 비트들은 이전 데이터인 제2 파아셜 데이터(O2)이므로, 바이너리 0 값으로 셋팅되는 데이터 비트들은 제2 파아셜 데이터(O2)에 해당된다. 이에 따라, 제2 머지 회로(222)는 제2 파아셜 데이터(O2)를 바이너리 0 값으로 셋팅할 수 있다. 제2 머지 회로(222)는 제2 데이터(NEW_DATA)와 바이너리 0 값의 제2 파아셜 데이터(O2)를 결합하여 제3 데이터(MOD_DATA)를 생성할 수 있다. 이에 따라, 제3 데이터(MOD_DATA)는 제2 데이터(NEW_DATA)에다가 바이너리 0 값의 비트들이 포함되도록 인코딩된(또는 모디파이된) 데이터로 볼 수 있다. 제3 데이터(MOD_DATA)는 제2 패리티 발생 회로(224)로 제공될 수 있다.
제2 패리티 발생 회로(224)는 제3 데이터(MOD_DATA)를 수신하고, 제3 데이터(MOD_DATA)에 대해 해밍 코드 또는 확장된 해밍 코드를 이용하여 제3 패리티(IP)를 생성할 수 있다. 실시예에 따라, 제2 패리티 발생 회로(224)는 BCH(Bose Chaudhuri Hocquenghem) 코드, RS(Reed-Solomon) 코드를 이용하여 제3 데이터(MOD_DATA)에 대한 제3 패리티(IP)를 생성할 수 있다. 제3 패리티(IP)는 패리티 정정 회로(226)로 제공될 수 있다.
패리티 정정 회로(226)는 제1 패리티 발생 회로(212)의 신드롬(S) 및 파아셜 패리티(PP) 그리고 제2 패리티 발생 회로(224)의 제3 패리티(IP)를 수신할 수 있다. 패리티 정정 회로(226)는 신드롬(S), 파아셜 패리티(PP) 그리고 제3 패리티(IP)에 기초하여 내부 패리티(NP)를 생성할 수 있다. 내부 패리티(NP)는 제1 ECC 회로(210)에서 생성된 내부 데이터(MERGED_DATA)에 대한 패리티일 수 있다.
내부 데이터(MERGED_DATA)와 내부 패리티(NP)는 데이터 제어 회로(130, 도 1)를 통해 메모리 셀 어레이(110, 도 1)로 제공될 수 있다. 내부 기입 데이터(MERGED_DATA)와 내부 패리티(NP)는 어드레스(ADDR, 도 1)에 의해 어드레싱되는 메모리 셀들에 기입될 수 있다.
도 3은 도 2의 제1 패리티 발생 회로의 일부분을 설명하는 회로 다이어그램이다.
도 3을 참조하면, 제1 패리티 발생 회로(212)는 메모리 셀 어레이(110, 도 1)에서 출력되는, 예컨대, 128 비트의 제1 데이터(OLD_DATA)에 하나 이상의 에러가 있음을 나타내는 신드롬(S)을 생성할 수 있다. 제1 패리티 발생 회로(212)는 제1 스테이지에 64개의 2-입력 배타적 논리합 회로들(31-1, 이하, “XOR 회로들”라고 칭한다), 2 스테이지에 32개의 XOR 회로들(31-2), 제3 스테이지에 16개의 XOR 회로들(31-3), 제4 스테이지에 8개의 XOR 회로들(31-4), 그리고 제5 스테이지에 8개의 XOR 회로들(31-5)로 구성될 수 있다.
제1 내지 제5 스테이지 XOR 회로들은 캐스케이드 연결(cascade connection)로 연결될 수 있다. 제1 스테이지의 XOR 회로들(31-1)의 출력 단자들이 제2 스테이지의 XOR 회로들(31-2)의 입력 단자들에 연결된다. 제2 스테이지의 XOR 회로들(31-2)의 출력 단자들이 제3 스테이지의 XOR 회로들(31-3)의 입력 단자들에 연결된다. 제3 스테이지의 XOR 회로들(31-3)의 출력 단자들이 제4 스테이지의 XOR 회로들(31-4)의 입력 단자들에 연결된다. 제4 스테이지의 XOR 회로(31-4) 각각의 출력 단자는 해당 제5 스테이지의 XOR 회로(31-5)의 하나의 입력 단자에 연결된다. 제5 스테이지의 XOR 회로(31-5)의 다른 하나의 입력 단자에는 제1 데이터(OLD_DATA)에 대한 제1 패리티(OP)의 해당 패리티 비트들(RP0~RP7)이 연결될 수 있다.
제1 데이터(OLD_DATA)의 128 비트들(RD0~RD127)이 제1 스테이지(31-1)의 입력 단자들로 입력될 수 있다. 제5 스테이지의 XOR 회로들(31-5)의 출력 단자들로부터 신드롬 비트들(S0~S7)이 출력될 수 있다. 신드롬 비트들(S0~S7)로 구성된 신드롬(S)은 제1 데이터(OLD_DATA)에 하나 이상의 에러가 있음을 나타낼 수 있다.
도 4는 도 2의 에러 정정 회로(140)의 동작을 설명하는 플로우챠트이다.
도 4를 참조하면, S10 단계에서, 에러 정정 회로(140)는 데이터 제어 회로(130, 도 1)에 의한 마스킹 동작의 결과로 얻어진 제2 데이터(NEW_DATA)를 수신할 수 있다. 데이터 제어 회로(130)의 마스킹 동작은, 데이터 마스크 신호(DM)와 함께 수신되는 기입 데이터(WRITE_DATA) 중에서 업데이트되어야 할 새로운 비트들을 제2 데이터(NEW_DATA)로서 제공할 수 있다. 데이터 마스크 신호(DM)의 로직 로우에 대응되는 기입 데이터(WRITE_DATA)의 해당 비트들이 제2 데이터(NEW_DATA)로 제공될 수 있다.
S21 단계에서, 에러 정정 회로(140)는 메모리 셀 어레이(110)에서 출력되는 리드 데이터(READ_DATA)를 수신할 수 있다. 리드 데이터(READ_DATA)는 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2) 그리고 제1 패리티(OP)로 구성될 수 있다. 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)로 구성되는 제1 데이터(OLD_DATA)에서, 제1 파아셜 데이터(O1)는 제2 데이터(NEW_DATA)로 업데이트될 데이터이고, 제2 파아셜 데이터(O2)는 마스킹된 기입 데이터(WRITE_DATA)에 보유될 데이터일 수 있다.
S22 단계에서, 에러 정정 회로(140)는 제1 데이터(OLD_DATA)의 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 하나 이상의 에러가 있음을 나타내는 신드롬(S)을 생성할 수 있다. 에러 정정 회로(140)는 제1 데이터(OLD_DATA)와 제1 패리티(OP)를 이용하여 신드롬(S)을 생성할 수 있다. 에러 정정 회로(140)는 128 비트의 제1 데이터(OLD_DATA)에 대하여 8 비트의 신드롬(S)을 생성할 수 있다.
S23 단계에서, 에러 정정 회로(140)는 신드롬(S)을 이용하여 제1 데이터(OLD_DATA)의 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)의 에러를 정정할 수 있다. 에러 정정 회로(140)는 8 비트의 신드롬 비트들(S0~S7, 도 3)을 디코딩하여 128 비트 디코딩 신호를 생성하고, 128 비트 디코딩 신호에 비트 단위로 대응되는 128 비트의 제1 데이터(OLD_DATA)에 대하여 에러 정정할 수 있다. S23 단계에서 수행된 에러 정정의 결과로서, 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)가 생성될 수 있다.
S24 단계에서, 에러 정정 회로(140)는 정정된 제2 파아셜 데이터(O2*)에 대하여 파아셜 패리티(PP)를 생성할 수 있다. 에러 정정 회로(140)는 제1 파아셜 데이터(O1)에 해당하는 비트들에 바이너리 0 값을 셋팅하거나, 정정된 제1 파아셜 데이터(O1*)에 해당하는 비트들에 바이너리 0 값을 셋팅할 수 있다. 에러 정정 회로(140)는 바이너리 0 값으로 셋팅된 제1 파아셜 데이터(O1)와 정정된 제2 파아셜 데이터(O2*)를 결합하고, 결합된 데이터(0|O2*)에 대해 해밍 코드 방식(H(0|O2*)를 이용하여 파아셜 패리티(PP)를 생성할 수 있다. 또는, 에러 정정 회로(140)는 바이너리 0 값으로 셋팅된 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)를 결합하고, 결합된 데이터(0|O2*)에 대해 해밍 코드 방식(H(0|O2*)를 이용하여 파아셜 패리티(PP)를 생성할 수 있다.
S25 단계에서, 에러 정정 회로(140)는 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터(O2*)를 결합하여 내부 데이터(MERGED_DATA)를 생성할 수 있다.
S31 단계에서, 에러 정정 회로(140)는 기입 데이터(WRITE_DATA) 중에서 마스킹되는 데이터를 모두 바이너리 0 값으로 셋팅할 수 있다. 기입 데이터(DQ) 중에서 마스킹되는 데이터는 제2 파아셜 데이터(O2)에 해당되므로, 제2 파아셜 데이터(O2)가 바이너리 0 값으로 셋팅될 것이다. 이에 따라, 에러 정정 회로(140)는 제2 데이터(NEW_DATA)와 바이너리 0 값으로 셋팅된 제2 파아셜 데이터(O2)를 결합하여 제3 데이터(MOD_DATA)를 생성할 수 있다.
S32 단계에서, 에러 정정 회로(140)는 제3 데이터(MOD_DATA)에 대하여 제3 패리티(IP)를 생성할 수 있다. 에러 정정 회로(140)는 제3 데이터(MOD_DATA)에 대하여 해밍 코드 방식(H(N1|0)를 이용하여 파아셜 패리티(PP)를 생성할 수 있다.
S33 단계에서, 에러 정정 회로(140)는 S22 단계에서 생성된 신드롬(S) 및 S24 단계에서 생성된 파아셜 패리티(PP), 그리고 제3 패리티(IP)에 기초하여 내부 패리티(NP)를 생성할 수 있다. 내부 패리티(NP)는 S25 단계의 내부 데이터(MERGED_DATA)에 대한 패리티일 수 있다.
S40 단계에서, 내부 데이터(MERGED_DATA)와 내부 패리티(NP)는 메모리 셀 어레이(110)로 기입될 수 있다.
상술한 에러 정정 회로(140)의 동작 방법에서, S21 내지 S25 단계들에서 수행되는 동작들과 S31 내지 S33 단계들에서 수행되는 동작들은 병렬적으로 수행될 수 있다. 다시 말하여, 에러 정정 회로(140)에서 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터(O2*)를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작과 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작이 병렬적으로 수행될 수 있다. 이에 따라, 데이터 마스크 옵션에 따른 리드-모디파이-라이트 동작이 빠른 시간 내에 수행될 수 있다.
실시예에 따라, 도 4에서 설명된 에러 정정 회로(140)의 동작 방법들은, 메모리 장치(100, 도 1) 내에 회로 하드웨어의 사용 및/또는 컴퓨터 판독 가능 데이터 저장 매체에 저장된 코딩된 명령어 또는 마이크로 코드의 형태인 소프트웨어/펌웨어를 실행할 수 있는 하드웨어를 통해 제공될 수 있다. 예시적으로, 러 정정 회로(140)의 동작 방법들은, 소프트웨어 실행 가능 객체에서 또는 명령어들에 응답하는 프로세서에 의한 실행을 위해 코딩된 명령어들의 세트로서 구현된 컴퓨터 프로그램 제품으로 제공될 수 있다. 또는, 에러 정정 회로(140)의 동작 방법들은 주문형 집적 회로들(ASICs), 필드 프로그래머블 게이트 어레이들(FPGAs), 상태 머신들, 제어기들, 또는 다른 하드웨어 컴포넌트들 또는 디바이스들과 같은 하드웨어 컴포넌트들, 또는 하드웨어, 소프트웨어 및 펌웨어 컴포넌트들의 조합을 사용하여 전제적으로 또는 부분적으로 구현될 수 있다.
도 5는 도 2의 에러 정정 회로(140)의 동작에 따른 데이터 구조를 설명하는 도면이다. 도 5는 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)로 구성된 제1 데이터(OLD_DATA) 구조에서, 리드-모디파이-라이트 동작 동안 제1 파아셜 데이터(O1)는 새로운 데이터(N1)로 업데이트되고, 제2 파아셜 데이터(O2)는 보유되는 예에 대하여 설명된다. 새로운 데이터(N1)은 데이터 제어 회로(130, 도 1)에 의한 마스킹 동작의 결과로 얻어진 제2 데이터(NEW_DATA)에 해당하는 데이터일 수 있다.
제1 및 제2 ECC 회로들(210, 220)로 새로운 데이터(N1)가 수신될 수 있다.
제1 ECC 회로(210)의 제1 패리티 발생 회로(212)는 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2) 그리고 제1 패리티(OP)를 수신하고, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 하나 이상의 에러가 있음을 나타내는 신드롬(S)을 생성할 수 있다.
제1 ECC 회로(210)의 리드 데이터 정정 회로(214)는 신드롬(S)을 디코딩하여 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 존재하는 에러를 정정할 수 있다. 에러 정정된 결과로서, 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)가 생성될 수 있다.
제1 ECC 회로(210)의 제1 패리티 발생 회로(212)는 정정된 제2 파아셜 데이터(O2*)에 대하여 파아셜 패리티(PP)를 생성할 수 있다. 제1 패리티 발생 회로(212)는 제1 파아셜 데이터(O1) 또는 정정된 제1 파아셜 데이터(O1*)에 해당하는 비트들에 바이너리 0 값을 셋팅할 수 있다. 제1 패리티 발생 회로(212)는 바이너리 0 값의 제1 파아셜 데이터(O1)와 정정된 제2 파아셜 데이터(O2*)에 대해 해밍 코드 방식(H(0|O2*)를 이용하여 파아셜 패리티(PP)를 생성할 수 있다. 또는, 제1 패리티 발생 회로(212)는 바이너리 0 값의 정정된 제1 파아셜 데이터(O1*)와 정정된 제2 파아셜 데이터(O2*)에 대해 해밍 코드 방식(H(0|O2*)를 이용하여 파아셜 패리티(PP)를 생성할 수 있다.
제1 ECC 회로(210)의 제1 머지 회로(126)는 새로운 데이터(N1)와 정정된 제2 파아셜 데이터(O2*)를 결합하여 내부 데이터(MERGED_DATA)를 생성할 수 있다. 내부 데이터(MERGED_DATA)는 N1|O2* 데이터 구조를 가질 수 있다.
제2 ECC 회로(220)의 제2 머지 회로(222)는 새로운 데이터(N1)을 수신할 수 있다. 제2 머지 회로(222)는 제2 파아셜 데이터(O2)에 해당하는 비트들에 바이너리 0 값으로 셋팅할 수 있다. 제2 머지 회로(222)는 새로운 데이터(N1)와 바이너리 0 값의 제2 파아셜 데이터(O2)을 결합할 수 있다.
제2 ECC 회로(220)의 제2 패리티 발생 회로(224)는 결합된 새로운 데이터(N1)와 바이너리 0 값의 제2 파아셜 데이터(O2)에 대해 해밍 코드 방식(H(N1|0)를 이용하여 제3 패리티(IP)를 생성할 수 있다.
제2 ECC 회로(220)의 패리티 정정 회로(226)는 제1 패리티 발생 회로(212)에서 제공되는 신드롬(S) 및 파아셜 패리티(PP) 그리고 제2 패리티 발생 회로(224)에서 제공되는 제3 패리티(IP)를 기초하여 내부 패리티(NP)를 생성할 수 있다. 패리티 정정 회로(226)에서 생성되는 내부 패리티(NP)는 새로운 데이터(N1)와 정정된 제2 파아셜 데이터(O2*)에 대해 해밍 코드 방식(H(N1|O2*)를 이용하여 생성되는 패리티와 동일할 수 있다. 결과적으로, 내부 패리티(NP)는 내부 데이터(MERGED DATA)에 대한 패리티일 것이다.
제1 ECC 회로(210)에서 출력되는 새로운 데이터(N1)와 정정된 제2 파아셜 데이터(O2*)를 결합된 내부 데이터(MERGED_DATA)와 제2 ECC 회로(220)에서 출력되는 내부 패리티(NP)는 메모리 셀 어레이(110)에 기입될 것이다.
도 6은 본 발명의 실시예들에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 6을 참조하면, 컴퓨터 시스템(600)은 프로세서(610), 입출력 허브(620), 입출력 컨트롤러 허브(630), 메모리 장치(640) 및 그래픽 카드(650)를 포함한다. 실시예에 따라, 컴퓨터 시스템(600)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(610)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(610)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(610)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(610)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 6에는 하나의 프로세서(610)를 포함하는 컴퓨팅 시스템(600)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(600)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(610)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(610)는 메모리 장치(640)의 동작을 제어하는 메모리 콘트롤러(611)를 포함할 수 있다. 프로세서(610)에 포함된 메모리 콘트롤러(611)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(611)는 입출력 허브(620) 내에 위치할 수 있다. 메모리 콘트롤러(611)를 포함하는 입출력 허브(620)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(640)는 데이터 마스크 옵션을 제공할 수 있다. 메모리 장치(640)는 데이터 마스크 옵션에 따라 수행되는 리드-모디파이-라이트 동작에서, 새로운 데이터와 이전 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작과 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작을 병렬적으로 수행할 수 있다.
내부 데이터(MERGED_DATA)를 생성하는 동작은, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)를 포함하는 제1 데이터(OLD_DATA)와 제2 데이터(NEW_DATA)를 수신하는 동작, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하는 동작, 신드롬(S)을 디코딩하여 제1 파아샬 데이터(O1)와 제2 파아셜 데이터(O2)에 포함된 하나 이상의 에러를 정정하는 동작, 정정된 제2 파아샬 데이터에 대한 파아샬 패리티를 생성하는 동작, 그리고 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작을 포함할 수 있다.
내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작은, 제2 데이터(NEW_DATA)와 바이너리 0 값으로 셋팅된 제2 파아셜 데이터(O2)를 결합하여 제3 데이터를 생성하는 동작, 제3 데이터에 대하여 제3 패리티를 생성하는 동작, 그리고 신드롬, 파아샬 패리티 및 제3 패리티에 기초하여 내부 데이터(MERGED_DATA)에 대하여 내부 패리티(NP)를 생성하는 동작을 포함할 수 있다.
입출력 허브(620)는 그래픽 카드(650)와 같은 장치들과 프로세서(610) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(620)는 다양한 방식의 인터페이스를 통하여 프로세서(610)에 연결될 수 있다. 예를 들어, 입출력 허브(620)와 프로세서(610)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 6에는 하나의 입출력 허브(620)를 포함하는 컴퓨팅 시스템(600)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(600)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(620)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(620)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(650)는 AGP 또는 PCIe를 통하여 입출력 허브(620)와 연결될 수 있다. 그래픽 카드(650)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(650)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(620)는, 입출력 허브(620)의 외부에 위치한 그래픽 카드(650)와 함께, 또는 그래픽 카드(650) 대신에 입출력 허브(620)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(620)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(620)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(630)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(630)는 내부 버스를 통하여 입출력 허브(620)와 연결될 수 있다. 예를 들어, 입출력 허브(620)와 입출력 컨트롤러 허브(630)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(630)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(630)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(610), 입출력 허브(620) 또는 입출력 컨트롤러 허브(630) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
도 7는 본 발명의 실시예들에 따른 병렬 리드-모디파이-라이트 동작을 수행하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다. 모바일 장치는 모바일 폰 또는 스마트 폰일 수 있다.
도 7을 참조하면, 모바일 장치(700)는 GSM (Global System for Mobile communication) 블록(710), NFC (Near Field Communication) 송수신기(720), 입출력 블록(730), 어플리케이션 블록(740), 메모리(750), 그리고 디스플레이(760)를 포함한다. 도 7에서 모바일 장치(700)의 구성 요소들/블록들은 예시적으로 도시되어 있다. 모바일 장치(700)는 더 많은 또는 더 적은 구성 요소들/블록들을 포함할 수 있다. 또한, 본 실시예에서는 GSM 기술을 사용하는 것으로 도시되어 있지만, 모바일 장치(700)는 CDMA (Code Division Multiple Access)와 같은 다른 기술들을 이용하여 구현될 수 있다. 도 7의 블록들은 집적 회로 형태로 구현될 것이다. 또는, 블록들 중 몇몇은 집적 회로 형태로 구현되는 반면에 다른 블록들은 별개의 형태로 구현될 것이다.
GSM 블록(710)은 안테나(711)에 연결되며, 알려진 방식으로 무선 전화기 동작을 제공하도록 동작할 수 있다. GSM 블록(710)은 내부적으로 수신기 및 송신기를 포함하여 대응하는 수신 및 송신 동작들을 수행할 수 있다.
NFC 송수신기(720)는 무선 통신을 위해 유도 결합(inductive coupling)을 이용하여 NFC 신호들을 송수신하도록 구성될 수 있다. NFC 송수신기(720)는 NFC 신호들을 NFC 안테나 매칭 네트워크 시스템(721)에 제공하고, NFC 안테나 매칭 네트워크 시스템(721)은 유도 결합을 통해 NFC 신호들을 전송할 수 있다. NFC 안테나 매칭 네트워크 시스템(721)은 다른 NFC 장치로부터 제공되는 NFC 신호들을 수신하고, 수신된 NFC 신호들을 NFC 송수신기(720)로 제공할 수 있다.
NFC 송수신기(720)에 의한 NFC 신호들의 전송 및 수신은 시분할 방식으로 행해질 수 있다. 따라서, NFC 송수신기(720)가 NFC 신호들을 전송하는 시구간은 "전송 구간"이라 칭하며, NFC 송수신기(720)의 대응하는 동작 모드는 "전송 모드" 또는 "NFC 리더 전송 모드"로 여겨질 것이다. 마찬가지로, NFC 송수신기(720)가 NFC 신호들을 수신하는 시구간은 "수신 구간"이라 칭하며, NFC 송수신기(720)의 대응하는 동작 모드는 "수신 모드" 또는 "NFC 태그 수신 모드"로 여겨질 것이다.
NFC 송수신기(720)는 NFC 인터페이스 및 프로토콜-1 (NFCIP-1)과 NFC 인터페이스 및 프로토콜-2 (NFCIP-2)에 설명되고 ECMA-340, ISO/IEC 18092, ETSI TS 102 190, ISO 21481, ECMA 352, ETSI TS 102 312 등에 표준화된 규정들과 일치하게 동작할 수 있다.
어플리케이션 블록(740)은 하드웨어 회로들, 예를 들면, 하나 또는 그 보다 많은 프로세서들을 포함하고, 모바일 장치(700)에 의해서 제공되는 다양한 사용자 어플리케이션들을 제공하도록 동작할 수 있다. 사용자 어플리케이션들은 음성 호출 동작들, 데이터 전송, 데이터 스왑 등을 포함할 수 있다. 어플리케이션 블락(740)은 GSM 블록(710) 및/또는 NFC 송수신기(720)와 함께 동작하여 GSM 블록(710) 및/또는 NFC 송수신기(720)의 동작 특징들을 제공할 수 있다. 또는, 어플리케이션 블록(740)은 모바일 포스(Point Of Sales: POS)를 위한 프로그램을 포함할 수 있다. 이러한 프로그램은 모바일 폰, 즉 스마트 폰을 이용한 신용카드 구매 및 결재 기능을 제공할 수 있다.
디스플레이(760)는 어플리케이션 블록(740)으로부터 수신된 디스플레이 신호들에 응답하여 영상을 표시할 수 있다. 영상은 어플리케이션 블록(740)에서 제공되거나 모바일 장치(700)에 내장된 카메라에 의해서 생성될 수 있다. 디스플레이(760)는 픽셀 값들의 임시 저장을 위하여 내부적으로 프레임 버퍼를 포함하며, 관련된 제어 회로들과 함께 액정 디스플레이 스크린으로 구성될 수 있다.
입출력 블록(730)은 사용자에게 입력 기능을 제공하고, 어플리케이션 블록(740)을 통해 수신될 출력들을 제공한다.
메모리(750)는 어플리케이션 블록(740)에 의해서 사용될 프로그램 (명령들) 및/또는 데이터를 저장하며, RAM, 플래시 메모리, 저항성 메모리 등으로 구현될 수 있다. 따라서, 메모리(750)는 휘발성뿐만 아니라 불휘발성 저장 소자들을 포함할 수 있다. 예를 들면, 메모리(750)는 도 1에 도시된 메모리 장치(100)에 대응할 것이다.
메모리(750)는 데이터 마스크 옵션을 제공할 수 있다. 메모리 장치(750)는 데이터 마스크 옵션에 따라 수행되는 리드-모디파이-라이트 동작에서, 새로운 데이터와 이전 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작과 내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작을 병렬적으로 수행할 수 있다.
내부 데이터(MERGED_DATA)를 생성하는 동작은, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)를 포함하는 제1 데이터(OLD_DATA)와 제2 데이터(NEW_DATA)를 수신하는 동작, 제1 파아셜 데이터(O1)와 제2 파아셜 데이터(O2)에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하는 동작, 신드롬(S)을 디코딩하여 제1 파아샬 데이터(O1)와 제2 파아셜 데이터(O2)에 포함된 하나 이상의 에러를 정정하는 동작, 정정된 제2 파아샬 데이터에 대한 파아샬 패리티를 생성하는 동작, 그리고 제2 데이터(NEW_DATA)와 정정된 제2 파아셜 데이터를 결합하여 내부 데이터(MERGED_DATA)를 생성하는 동작을 포함할 수 있다.
내부 데이터(MERGED_DATA)에 대한 내부 패리티(NP)를 생성하는 동작은, 제2 데이터(NEW_DATA)와 바이너리 0 값으로 셋팅된 제2 파아셜 데이터(O2)를 결합하여 제3 데이터를 생성하는 동작, 제3 데이터에 대하여 제3 패리티를 생성하는 동작, 그리고 신드롬, 파아샬 패리티 및 제3 패리티에 기초하여 내부 데이터(MERGED_DATA)에 대하여 내부 패리티(NP)를 생성하는 동작을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 제1 데이터와 제2 데이터를 수신하고, 상기 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하고, 상기 제2 데이터와 상기 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 제1 ECC 회로; 및
    상기 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 상기 바이너리 0 값으로 셋팅된 상기 제2 파아셜 데이터와 상기 제2 데이터를 결합하여 제3 데이터를 생성하고, 상기 제3 데이터에 대하여 제3 패리티를 생성하고, 상기 제3 패리티를 이용하여 상기 내부 데이터에 대하여 내부 패리티를 생성하는 제2 ECC 회로를 포함하는 에러 정정 회로.
  2. 제1항에 있어서, 상기 제1 ECC 회로는,
    상기 제1 파아셜 데이터와 상기 제2 파아셜 데이터에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하고,
    상기 정정된 제2 파아셜 데이터에 대하여 파아셜 패리티를 생성하는 것을 특징으로 하는 에러 정정 회로.
  3. 제2항에 있어서, 상기 제2 ECC 회로는,
    상기 신드롬, 상기 파아셜 패리티 그리고 제3 패리티에 기초하여 상기 내부 패리티를 생성하는 것을 특징으로 하는 에러 정정 회로.
  4. 제1항에 있어서,
    상기 제1 ECC 회로와 상기 제2 ECC 회로는 병렬적으로 동작하는 것을 특징으로 하는 에러 정정 회로.
  5. 복수의 메모리 셀들을 포함하고, 데이터 마스크 옵션에 따라 상기 메모리 셀들에 저장된 제1 데이터를 출력하는 메모리 셀 어레이; 및
    상기 데이터 마스크 옵션에 따라 상기 제1 데이터 및 제2 데이터에 기초하여 내부 데이터와 상기 내부 데이터에 대한 내부 패리티를 생성하는 에러 정정 회로를 포함하고,
    상기 에러 정정 회로는,
    제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 상기 제1 데이터와 상기 제2 데이터를 수신하고, 상기 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하고, 상기 제2 데이터와 상기 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 제1 ECC 회로; 및
    상기 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 상기 바이너리 0 값으로 셋팅된 상기 제2 파아셜 데이터와 상기 제2 데이터를 결합하여 제3 데이터를 생성하고, 상기 제3 데이터에 대하여 제3 패리티를 생성하고, 상기 제3 패리티를 이용하여 상기 내부 데이터에 대하여 내부 패리티를 생성하는 제2 ECC 회로를 포함하고,
    상기 제1 ECC 회로와 상기 제2 ECC 회로는 병렬적으로 동작하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 제1 ECC 회로는,
    상기 제1 파아셜 데이터와 상기 제2 파아셜 데이터에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하고, 상기 정정된 제2 파아셜 데이터에 대하여 파아셜 패리티를 생성하는 제1 패리티 발생 회로;
    상기 신드롬을 디코딩하여 상기 제1 파아셜 데이터와 상기 제2 파아셜 데이터의 에러를 정정하고, 상기 정정된 제2 파아셜 데이터를 생성하는 리드 데이터 정정 회로; 및
    상기 제2 데이터와 상기 정정된 제2 파아셜 데이터를 결합하여 상기 내부 데이터를 생성하는 제1 머지 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서, 상기 제2 ECC 회로는,
    상기 제2 데이터와 상기 바이너리 0 값으로 셋팅된 상기 제2 파아셜 데이터를 결합하여 상기 제3 데이터를 생성하는 제2 머지 회로;
    상기 제3 데이터에 대한 상기 제3 패리티를 생성하는 제2 패리티 발생 회로; 및
    상기 신드롬, 상기 파아셜 패리티 그리고 상기 제3 패리티에 기초하여 상기 내부 패리티를 생성하는 패리티 정정 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제5항에 있어서,
    상기 데이터 마스크 옵션에 응답하여 상기 내부 데이터와 상기 내부 패리티가 상기 메모리 셀 어레이에 저장되는 것을 특징으로 하는 메모리 장치.
  9. 제1 파아셜 데이터와 제2 파아셜 데이터를 포함하는 제1 데이터와 제2 데이터를 수신하는 (a-1) 단계;
    상기 제1 파아셜 데이터와 상기 제2 파아셜 데이터에 하나 이상의 에러가 있음을 나타내는 신드롬을 생성하는 (a-2) 단계
    상기 신드롬을 디코딩하여 상기 제1 파아샬 데이터와 상기 제2 파아셜 데이터에 포함된 하나 이상의 에러를 정정하는 (a-3) 단계;
    상기 제1 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 상기 바이너리 0 값으로 셋팅된 상기 제1 파아셜 데이터와 상기 정정된 제2 파아샬 데이터를 결합하고, 상기 결합된 데이터에 대하여 파아샬 패리티를 생성하는 (a-4) 단계;
    상기 제2 데이터와 상기 정정된 제2 파아셜 데이터를 결합하여 내부 데이터를 생성하는 (a-5) 단계;
    상기 제2 파아셜 데이터를 바이너리 0 값으로 셋팅하고, 상기 바이너리 0 값으로 셋팅된 상기 제2 파아셜 데이터와 상기 제2 데이터를 결합하여 제3 데이터를 생성하는 (b-1) 단계;
    상기 제3 데이터에 대하여 제3 패리티를 생성하는 (b-2) 단계; 및
    상기 신드롬, 상기 파아샬 패리티 및 상기 제3 패리티에 기초하여 상기 내부 데이터에 대하여 내부 패리티를 생성하는 (b-3) 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 (a-1) 내지 (a-5) 단계들을 통해 상기 내부 데이터를 생성하는 동작과 상기 (b-1) 내지 (b-3) 단계들을 통해 상기 내부 패리티를 생성하는 동작은 병렬적으로 수행되는 방법.
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