KR20080007806A

KR20080007806A - Ｅｃｃ엔진을 이용한 병렬 비트 테스트 방법 및 그 장치

Info

Publication number: KR20080007806A
Application number: KR1020060066931A
Authority: KR
Inventors: 박복규
Original assignee: 삼성전자주식회사
Priority date: 2006-07-18
Filing date: 2006-07-18
Publication date: 2008-01-23

Abstract

ECC 엔진을 이용한 PBT 방법 및 그 장치가 개시된다. 상기 ECC 엔진을 이용한 PBT 방법은 m 개의 비트 데이터를 상기 데이터 셀 영역에 포함된 m 개의 메모리 셀에 각각 기입하는 단계, 상기 m 개의 메모리 셀에 기입된 각각의 데이터에 기초하여 n 비트 패리티 데이터를 생성하고 생성된 n 비트 패리티 데이터를 상기 패리티 셀 영역에 포함된 n 개의 메모리 셀에 각각 기입하는 단계, 및 상기 m 개의 비트 데이터 및 상기 n 개의 패리티 비트에 기초하여 테스트 결과 데이터를 생성하며, 생성된 상기 테스트 결과 데이터를 기초로 하여 상기 메모리 셀 어레이의 패스 여부를 확인하는 단계를 구비한다.

PBT, ECC, 반도체 메모리

Description

ＥＣＣ엔진을 이용한 병렬 비트 테스트 방법 및 그 장치{Method of parallel bit test using Error correcting code engine and apparatus thereof}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.　

도 1은 ECC 엔진을 구비한 메모리 셀 어레이의 구성을 나타낸다.

도 2는 종래의 PBT(Parallel Bit Test)를 위한 로직 회로를 나타낸다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성 블록도를 나타낸다.

도 4 종래의 PBT 쓰기에서의 데이터 흐름을 나타낸다.

도 5는 본 발명의 일실시예에 따른 PBT 쓰기의 데이터 흐름을 나타낸다.

도 6 은 종래의 PBT 읽기에서 사용되는 회로 구성도를 나타낸다.

도 7은 본 발명의 일실시예에 따른 PBT 읽기를 위한 블록도를 나타낸다.

본 발명은 반도체 테스트 방법과 그 장치에 관한 것으로, 보다 상세하게는 ECC 엔진을 구비하는 반도체 장치를 병렬 비트 테스트(parallel bit test, 이하 PBT라 함)하는 방법과 그 장치에 관한 것이다.

휘발성 메모리에 속하는 디램은 메모리 셀에 저장된 데이터를 계속적으로 보존하기 위해 자체적으로 메모리 셀의 데이터를 리프레쉬해줘야 한다. 이러한 셀프 리프레쉬의 필요 때문에 디램에서는 셀프 리프레쉬 전력이 소모되는데, 저전력을 요구하는 시스템(특히, 모바일 기기)에서는 이러한 셀프 리프레쉬 전력을 줄이는 것은 매우 중요한 이슈이다.

셀프 리프레쉬 전력을 줄이는 하나의 방법으로 리프레쉬 주기를 길게 하여　 셀프 리프레쉬 전력을 줄이는 방법이 있는데, 이 경우에는 메모리 셀에서의 전류 누설에 의하여 데이터의 오류가 생길 수 있다. 그러므로 리프레쉬 주기를 길게 하면서도 데이터의 오류를 방지하기 위하여 오류정정기능을 갖는 반도체 장치가 등장하게 된다.

상기 오류 정정기능을 가지는 반도체 장치는 ECC(Error Correcting Code)엔진 및 상기 ECC 엔진에 의해서 생성되는 패리티 데이터를 저장하기 위한 추가적인 메모리 셀들이 필요하게 된다.

도 1을 참조하면, ECC 엔진을 구비하는 반도체 장치는 노말 데이터를 저장하는 데이터 셀과 패리티 데이터를 저장하는 패리티 셀을 구비한다. 그러므로 4개의 메모리 셀(110) 및 상기 4개의 메모리 셀(110)에 대응하는 비트 라인들(111)과 다른 4개의 메모리 셀(120) 및 상기 다른 4개의 메모리 셀(120)에 대응하는 비트 라인들(121)이 있을 때, 상기 8개의 메모리 셀(110 및 120)에 저장된 8비트의 데이터 를 오류 정정하기 위해서는 4개의 패리티 비트가 필요하게 되므로 4개의 메모리 셀(130)이 추가로 필요하게 된다.

한편, 반도체 장치는 일반적으로 반도체 메모리 장치의 제조공정(fabrication process)들이 모두 완료되면 반도체 기판 상에 형성된 각각의 반도체 메모리 장치의 여러가지 특성들을 측정하는 반도체 메모리 장치 테스트를 거치게 된다.

반도체 메모리 장치 테스트는 반도체 기판의 제조 공정이나 어셈블리 공정 등의 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내기 위한 과정이다. 반도체 메모리 장치 테스트를 통해서 제조 공정상의 결함이나 설계와 기능상의 불일치가 발견되면 그 정확한 원인을 조사하기 위하여 불량 분석(failure analysis)을 수행하며, 그럼으로써 반도체 메모리 장치의 생산성(through-put)을 높일 수 있다.

반도체 메모리 장치 테스트에서는 반도체 메모리 장치의 실제 동작 상황에 맞추어 반도체 메모리 장치의 기입(write), 독출(read) 동작 등을 측정하는 기능 테스트(function test)를 수행한다. 기능 테스트에서는 반도체 메모리 장치의 다수의 메모리 셀들에 테스트 패턴 데이터를 기입하고, 다수의 메모리 셀들에 기입된 데이터를 독출하여, 테스트 패턴 데이터와 비교한다. 그럼으로써 메모리 셀이 인접하는 메모리 셀들과 커플링되거나 기생하는 전류 경로(bridge) 또는 콘택 불량 등과 같은 제조 공정상의 결함으로 인하여 기입 동작과 독출 동작을 수행한 후에 메모리 셀의 데이터에 오류가 발생했는지를 검출할수 있다.

즉, 메모리 셀에 기입되는 테스트 데이터가 하이 데이터인 경우에 독출된 데이터가 로우 데이터로 바뀌거나 메모리 셀에 기입되는 테스트 데이터가 로우 데이터인 경우에 독출된 데이터가 하이 데이터로 바뀌는지를 검출할 수 있다.

최근에는 반도체 메모리 장치의 집적도가 증대됨에 따라 기능 테스트 시간이 증대되고, 이는 테스트 비용을 상승시키는 요인이 된다. 반도체 메모리 장치의 메모리 셀의 수가 N(N은 자연수) 개이고, 데이터 입출력 단자수가 m(m은 자연수) 개라면 N/m 번의 기입 동작과 독출 동작을 수행하여야 전체 메모리 셀을 억세스(access)할 수 있다.

만일 m 개의 입출력 단자 각각에 대하여 동시에 n(n은 자연수) 개의 메모리 셀에 데이터를 기입하거나 독출한다면 N/(m*n) 번만에 전체 메모리 셀의 억세스가 가능하며 기능 테스트 시간은 1/n로 단축된다. 이러한 기능 테스트 방식을 병렬 비트 테스트(parallel bit test; PBT) 또는 멀티 비트 테스트(multi bit test; MBT)라 한다.

도 2는 종래의 PBT를 위한 로직 회로를 나타낸다. 종래의 PBT 로직 회로는 익스클루시브 오아(exclusive or) 게이트들(1, 2)과 노아(nor) 게이트(3), 및 반전버퍼(4)로 구성된다.

종래의 PBT 방법은 반도체 메모리 장치의 4 개의 메모리 셀들에 각각 테스트 데이터를 기입하고 상기 기입된 데이터를 상기 4 개의 메모리 셀들로부터 독출한다. 그리고 상기 독출된 4 개의 데이터(D0 내지 D3)는 2 개씩 쌍으로 상기 2 개의 익스클루시브 오아 게이트(1, 2)에 입력되며, 상기 노아 게이트(3)는 상기 2 개의 익스클루시브 오아 게이트(1, 2)로부터 출력 신호를 입력받아 반전 버퍼, 즉 인버터를 통하여 테스트 결과 신호를 출력한다.

그럼으로써 메모리 셀이 인접하는 메모리 셀들과 커플링되거나 기생하는 전류 경로(bridge) 또는 콘택 불량 등과 같은 제조 공정상의 결함으로 인하여 기입 동작과 독출 동작을 수행한 후에 메모리 셀의 데이터가 반전되는지를 검출할 수 있다.

하지만 이 경우에 D0와 D1에 해당하는 메모리 셀의 데이터가 같이 반전되거나, D0 및 D1 중의 어느 하나에 해당하는 메모리셀의 데이터와 D2 및 D3 중의 어느 하나에 해당하는 메모리 셀의 데이터가 함께 반전되는 경우에는 테스트 결과 신호가 D0 내지 D3의 메모리 셀의　 데이터가 하나도 반전되지 않은 경우와 같게 되어 정확한 테스트가 되지 않는 문제점이 있다.

또한, ECC 엔진 및 추가적인 메모리 셀들을 구비하는 반도체 장치를 테스트하기 위해서 종래의 PBT 방법을 사용할 때에도 역시 이러한 문제점은 발생한다. 그러므로 상기의 문제점을 해결할 수 있고 패리티 비트를 이용하여 PBT를 효율적으로 수행할 수 있는 방법이 요구된다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 ECC 엔진을 이용하여 여러 비트의 비트 오류가 발생했을 때에도 정확하게 패스 여부를 확인할 수 있는 PBT 방법과 그 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 ECC 엔진을 이용한 PBT 방법은 데이터 셀 영역과 패리티 셀 영역을 포함하는 메모리 셀 어레이를 구비하는 반도체 장치를 병렬 비트 테스트(PBT)하는 방법에 있어서, m 개의 비트 데이터를 상기 데이터 셀 영역에 포함된 m 개의 메모리 셀에 각각 기입하는 단계, 상기 m 개의 메모리 셀에 기입된 각각의 데이터에 기초하여 n 비트 패리티 데이터를 생성하고 생성된 n 비트 패리티 데이터를 상기 패리티 셀 영역에 포함된 n 개의 메모리 셀에 각각 기입하는 단계, 및 상기 m 개의 비트 데이터 및 상기 n 개의 패리티 비트에 기초하여 테스트 결과 데이터를 생성하며, 생성된 상기 테스트 결과 데이터를 기초로 하여 상기 메모리 셀 어레이의 패스 여부를 확인하는 단계를 구비한다.

상기 테스트 결과 데이터는 ECC 엔진에 포함된 신드롬 계산기로부터 출력되는 신드롬 데이터일 수 있다.

상기 ECC 엔진을 이용한 PBT 방법은 상기 신드롬 데이터가 모두 제1로직레벨인 경우 상기 메모리 셀 어레이를 패스로 확인할 수 있다.

상기 기술적 과제를 달성하기 위한 반도체 메모리 장치는 PBT 테스트를 위한 m 개의 비트 데이터가 기입되는 m 개의 메모리 셀을 포함하는 데이터 셀 영역과 패리티 셀 영역을 포함하는 메모리 셀 어레이, 상기 m 개의 메모리 셀에 기입된 각각의 데이터에 기초하여 생성된 n개의 패리티 비트를 생성하는 패리티 인코더, 및 상기 m 개의 비트 데이터 및 상기 n 개의 패리티 비트에 기초하여 테스트 결과 데이터를 생성하는 ECC 엔진을 구비하며, 상기 패리티 셀 영역에 포함된 n 개의 메모리 셀에는 상기 패리티 인코더에서 생성된 n 개의 패리티 비트가 기입된다.

상기 ECC 엔진은 데이터 비트와 패리티 비트를 수신하여 신드롬을 계산하는 신드롬 계산기, 상기 신드롬 계산기로부터 출력되는 신드롬 데이터를 수신하여 디코딩하는 디코더, 및 상기 데이터 비트와 상기 디코더로부터 출력되는 데이터를 비교하여 에러를 정정하고 에러가 정정된 정정 데이터를 버퍼를 통하여 데이터 입출력 단자로 출력하는 정정부를 구비할 수 있다.

상기 테스트 결과 데이터는 상기 신드롬 데이터이고 상기 신드롬 데이터가 모두 제1로직레벨인 경우 상기 메모리 셀 어레이를 패스로 확인할 수 있다.

상기 ECC 엔진은 PBT 테스트 모드 신호에 응답하여 상기 신드롬 데이터를 상기 데이터 입출력 단자로 출력할 수 있다.

상기 ECC 엔진은 상기 신드롬 데이터를 연산하기 위한 로직 게이트를 더 구비할 수 있다.

상기 m 개의 메모리 셀과 상기 n 개의 메모리 셀은 하나의 CSL을 통하여 선택이 가능하게 할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성 블록도를 나 타낸다.

도 3을 참조하면, 상기 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), IOSA(IO sense amplifier :200), ECC 엔진(300) 및 패리티 인코더(400)를 구비한다. 도 3에 도시된 메모리 셀들(110, 120, 130)은 각각 4개의 메모리 셀을 표현한다.

상기 메모리 셀 어레이(100)는 데이터 셀 영역(101)과 패리티 셀 영역(102)을 구비한다. 본 명세서에서는 상기 데이터 셀 영역에 구비된 8개의 메모리 셀(110, 120)에 데이터가 기입되거나 독출되고, 상기 8개의 메모리 셀(110, 120)에 기입된 8 비트 데이터에 기초하여 생성되는 4비트의 패리티 비트가 패리티 셀 영역(102)의 4개의 메모리 셀(130)에 기입되거나 독출되는 경우를 중심으로 설명한다. 즉, 본 실시예에서는 8비트 데이터(워드) 단위로 데이터가 기입/독출되고 8비트 데이터에 대해 4비트 패리티 비트가 생성되나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다.

노말 모드(즉, PBT 테스트를 수행하지 않을때)에서 상기 반도체 메모리 장치(1000)가 쓰기를 수행할 때에는, 상기 패리티 인코더(400)는 데이터 입출력 단자(DQ0~DQ7)를 통하여 상기 데이터 셀 영역(101)에 기입될 8비트 데이터를 입력받는다. 상기 패리티 인코더(400)는 수신한 상기 8 비트 데이터에 기초하여 4비트의 패리티 비트를 생성하고, 생성된 상기 4비트의 패리티 비트를 IOSA(200)로 출력한다.

상기 IOSA(200)는 상기 데이터 입출력 단자(DQ0~DQ7)를 통하여 입력되는 상 기 8비트 데이터 및 상기 패리티 인코더(400)로부터 출력된 상기 4비트 패리티 비트를 수신하고 상기 8비트 데이터 각각을 대응하는 제1 및 제2비트라인(111, 121)을 통하여 8개의 메모리 셀(110, 120)에 각각 기입하고, 상기 4비트 패리티 비트 각각을 대응하는 제3 비트라인(131)을 통하여 4개의 메모리 셀(130)에 각각 기입한다.

노말 모드에서 상기 반도체 메모리 장치(1000)가 읽기를 수행할 때에는, 상기 IOSA(200)는 8비트 데이터를 상기 제1 및 제2 비트라인(111, 121)을 통하여 수신하고 증폭한다. 또한, 상기 IOSA(200)는 4비트 패리티 비트를 상기 제3 비트라인(131)을 통하여 수신하고 증폭한다. 상기 IOSA(200)는 증폭된 상기 8비트 데이터 및 증폭된 상기 4비트 패리티 비트를 상기 ECC 엔진(300)으로 출력한다. 상기 ECC 엔진은 수신된 상기 8비트 데이터와 상기 4비트 패리티 비트에 기초하여 상기 8비트 데이터에 오류가 있는지 여부를 판단하며, 오류가 있는 경우 오류를 정정하여 정정된 8비트 데이터를 출력한다. 상기 ECC 엔진(300)에서 출력된 정정된 8비트 데이터는 버퍼(500)를 통하여 8개의 상기 데이터 입출력 단자(DQ0~DQ7)로 출력된다.

상기 ECC 엔진(300)은 신드롬 계산기(310), 디코더(320), 및 정정부(330)를 구비한다. 상기 ECC 엔진(300)은 상기 신드롬 계산기(310)로부터 출력되는 신드롬 데이터를 로직 연산하여 출력하기 위한 로직 게이트(340)를 더 구비할 수 있다.

상기 신드롬 계산기(310)는 수신된 상기 8비트 데이터와 수신된 상기 4비트 패리티 비트를 수신하여 신드롬 데이터를 산출한다. 상기 신드롬 데이터는 상기 8비트 데이터에서 오류가 있는 비트의 위치에 대한 정보를 포함한다. 계산된 4비트 의 상기 신드롬은 상기 8비트 데이터와 상기 4비트 패리티 비트 모두가 오류가 없는 경우에만 4비트 모두 제1로직레벨(예컨대, 로우레벨)이 된다.

상기 디코더(320)는 상기 신드롬 계산기로부터 출력되는 4비트의 신드롬 데이터를 수신하고 수신된 상기 4비트 신드롬 데이터를 디코딩하여 8비트의 디코딩 데이터를 출력한다. 구체적으로는, 상기 디코더(320)는 상기 8비트 데이터에서 오류가 있는 비트의 위치에 대한 정보를 포함하는 상기 신드롬 데이터를 디코딩하여, 상기 오류가 있는 비트만 제2로직레벨(예컨대, 하이레벨)인 8비트 디코딩 데이터를 출력할 수 있다.

예컨대, 상기 8비트 데이터가 01010110이고 5번째 비트가 오류가 발생하여 01010010로 반전되었다면, 상기 신드롬 데이터는 5를 표현하는 0101이 될 수 있다. 만약 상기 정정부(330)가 XOR 게이트로 구현된다면 상기 디코더(320)는 상기 0101을 디코딩하여 00000100을 출력하게 된다. 그러면 오류가 발생한 01010010 와 디코딩 결과인 00000100를 XOR 연산하여 01010110를 출력하게 되고, 이는 원래의 상기 8비트 데이터와 동일하므로 오류가 정정되게 되는 것이다.

상기 정정부(330)는 수신된 상기 8비트 데이터와 상기 디코더(320)로부터 출력된 상기 8비트의 디코딩 데이터를 수신하고, 수신된 상기 8비트 데이터와 상기 디코더로부터 출력되는 상기 8비트의 디코딩 데이터를 비교하여 에러를 정정하고 에러가 정정된 정정 데이터를 버퍼(500)를 통하여 8개의 상기 데이터 입출력 단자(DQ0~DQ7)로 출력한다. 상기 정정부(330)는 XOR 게이트로 구현될 수 있다.

상기 로직 게이트(340)는 PBT 동작시 4비트 신드롬 데이터를 논리연산하여 출력하기 위한 것으로, 이에 대해서는 후술된다.

상기 반도체 메모리 장치(1000)가 PBT를 수행하는 방법을 종래의 PBT 방법과 비교하여 설명하면 다음과 같다.

도 4 및 도 5는 각각 종래의 PBT 쓰기에서의 데이터 흐름 및 본 발명의 일실시예에 따른 PBT 쓰기의 데이터 흐름을 나타낸다.

도 3 및 도 4를 참조하면, 종래의 PBT 쓰기에서는 4개의 DQ들(데이터 입출력 단자들, DQ0~DQ3)을 이용하여 12개의 메모리 셀(110, 120, 및 130)에 테스트 패턴을 기입하기 위해서 각각의 DQ(DQ0~DQ3)를 통하여 입력되는 테스트 패턴은 3개의 메모리 셀에 상기 3개의 메모리 셀에 대응하는 각각의 비트라인을 통하여 동일하게 기입되게 된다. 즉, DQ0를 통하여 입력되는 테스트 패턴은 BL0, BL4, 및 BL0_P에 동일하게 입력되어 상기 BL0, BL4, 및BL0_P에 대응하는 메모리 셀에 기입된다. 즉, 데이터 영역의 메모리 셀(BL0~BL7에 대응되는 메모리 셀) 뿐만 아니라 패리티 영역의 메모리 셀(BL0_P~BL3_P에 대응되는 메모리 셀)에도 똑같은 방법으로 PBT 쓰기가 수행된다.

도 3 및 도 5를 참조하여 본 발명의 일실시예에 따른 PBT 쓰기의 데이터 흐름을 살펴보면, 상기 반도체 메모리 장치(1000)는 4개의 DQ들(DQ0~DQ3)을 이용하여 상기 메모리 셀 어레이(100)의 상기 데이터 셀 영역(101)에 포함되는 8 개의 메모리 셀(110, 120)에는 8비트 테스트 패턴을 기입하고, 상기 메모리 셀 어레이(100)의 상기 패리티 셀 영역(102)에 포함되는 4개의 메모리 셀(130)에는 상기 패리티 인코더(400)로부터 출력되는 4비트 패리티 비트를 각각 기입한다. 상기 패리티 인 코더(400)는 상기 8비트 테스트 패턴을 수신하고, 수신된 상기 8비트 테스트 패턴에 기초하여 상기 4비트의 패리티 비트를 생성하고, 생성된 상기 4비트 패리티 비트를 상기 4개의 메모리 셀(130)로 각각 출력한다.

도 6 및 도 7은 각각 종래의 PBT 읽기에서 사용되는 회로 구성도 및 본 발명의 일실시예에 따른 PBT 읽기를 위한 구성 블록도를 나타낸다.

도 4와 도 6을 참조하면, 도 4와 같이 종래의 PBT 쓰기를 한 경우 상기 반도체 메모리 장치(1000)는 도 6에 도시된 바와 같은 추가적인 회로가 필요하게 된다. 즉, 도 4와 같이 12개의 메모리 셀에 PBT 쓰기를 한 후, 상기 12개의 메모리 셀을 테스트하기 위해서는 6 개의 익스클루시브 오아(exclusive or) 게이트들(11, 12, 21, 22, 31, 32)과 4 개의 논리합(or) 게이트들(13, 23, 33, 43)이 필요하게 된다.

상기 12개의 메모리 셀로부터 독출된 12 개의 데이터 비트는 상기 12개의 메모리 셀에 대응하는 각각의 비트라인(BL0~BL7, 및 BL0_P~BL3_P)를 통하여는 2 개씩 쌍으로 상기 6 개의 익스클루시브 오아(exclusive or) 게이트들(11, 12, 21, 22, 31, 32)에 입력되며, 3 개의 논리합(or) 게이트들(13, 23, 33)은 상기 6 개의 익스클루시브 오아 게이트(11, 12, 21, 22, 31, 32)로부터 출력 신호를 입력받아 논리합을 한다. 상기 3 개의 논리합(or) 게이트(13, 23, 33)로부터 출력되는 데이터는 논리합 게이트(40)을 통하여 테스트 결과 신호를 DQ로 출력하게 된다. 하지만 이 때에는 앞서 말한 바와 같이 상기 6 개의 익스클루시브 오아(exclusive or) 게이트(11, 12, 21, 22, 31, 32) 중에서 어느 하나의 게이트에 입력되는 비트의 쌍(예컨대, BL0 및 BL2를 통하여 입력되는 비트)이 같이 반전된 경우에는 오류 여부를 확인할 수 없다. 또한, BL0 와 BL1을 통해 입력되는 비트만 같이 반전되는 경우에도 오류 여부를 확인할 수 없게 된다.

도 5와 도7을 참조하면, 도 5와 같이 본 발명에 따른 PBT 쓰기를 하는 경우에는 도 6과 같은 추가적인 회로의 구성이 필요 없이 상기 신드롬 계산기(310)을 이용하여 PBT 테스트를 수행할 수 있게 된다.

상기 반도체 메모리 장치(100)는 상기 메모리 셀 어레이(100)의 상기 데이터 셀 영역(101)에 포함되는 8 개의 메모리 셀(110, 120)로부터는 8비트 테스트 패턴을 독출하고, 상기 메모리 셀 어레이(100)의 상기 패리티 셀 영역(102)에 포함되는 4개의 메모리 셀(130)로부터는 상기 8비트 테스트 패턴에 기초하여 생성된 4비트 패리티 비트를 독출하여 상기 신드롬 계산기(310)로 출력하게 된다.

상기 신드롬 계산기(310)는 앞서 설명한 바와 같이 수신된 상기 8비트 패턴과 수신된 상기 4비트 패리티 비트를 수신하여 신드롬을 계산하여 4비트의 신드롬 데이터를 출력한다. 출려된 4비트의 상기 신드롬 데이터는 상기 8비트 데이터와 상기 4비트 패리티 비트 모두가 오류가 없는 경우에만 4비트 모두 제1로직레벨(예컨대, 로우)이 된다. 로직게이트(340)는 상기 신드롬 계산기(310)로부터 출력되는 상기 신드롬 데이터를 수신하고 로직 연산하여 어느 하나의 버퍼(즉, 버퍼(500)에 포함된 어느 하나의 버퍼 또는 별개의 버퍼)를 통하여 어느 하나의 DQ(예컨대, DQ0)로 출력하게 된다. 상기 로직게이트(340)는 4 입력 노아(nor) 게이트일 수 있다. 따라서, 상기 신드롬 데이터가 모두 제1로직레벨(0000)인 경우에만 테스트는 패스가 되고 이때 상기 로직게이트(340)는 제2로직레벨(예컨대, 하이레벨)를 출력하게 된다.

그러므로 본 발명에 의하면 도 6에서 설명한 문제점 즉, 두 비트 이상의 오류가 생성된 경우도 정확한 오류 여부를 판단할 수 없는 문제점도 해결될 뿐만 아니라, 상기 반도체 메모리 장치(1000)에 구비된 ECC 엔진을 이용하여 PBT 테스트를 수행하므로 도 6에 도시된 바와 같은 비교회로들을 추가로 구비할 필요도 없게 된다.

또한, 12개의 메모리 셀(110, 120, 및 130)을 하나의 CSL(Column selection line)로 선택 가능하게 구현하면, 상기 PBT 테스트를 수행하여 오류가 있는 경우에는 12개의 메모리 셀 중 적어도 하나가 오류가 발생한 경우이므로 CSL 단위로 복구를 하면 된다. 예를 들어, 하나의 CSL에 해당하는 12개의 메모리셀들 중 하나라도 오류가 있으면, 그 메모리셀 들을 리던던시 메모리셀들로 대체하는 것이다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 ECC를 이용한 PBT 방법 및 그 장치는 ECC 엔진을 이용하여 여러 비트의 비트 오류가 발생했을 때에도 정확하게 패스 여부를 확인할 수 있는 효과가 있다.

또한, PBT 테스트시에 추가적인 비교회로가 필요없게 된다.

또한, 데이터 비트와 패리티 비트를 하나의 CSL(Column selection line)으로 선택하게 매핑하여 반도체 장치의 오류여부를 정확하게 판단할 수 있을 뿐 아니라, 오류가 발생한 반도체 장치를 CSL 단위로 복구할 수 있는 효과가 있다.

Claims

데이터 셀 영역과 패리티 셀 영역을 포함하는 메모리 셀 어레이를 구비하는 반도체 장치를 병렬 비트 테스트(PBT)하는 방법에 있어서,

m 개의 비트 데이터를 상기 데이터 셀 영역에 포함된 m 개의 메모리 셀에 각각 기입하는 단계;

상기 m 개의 메모리 셀에 기입된 각각의 데이터에 기초하여 n 비트 패리티 데이터를 생성하고 생성된 n 비트 패리티 데이터를 상기 패리티 셀 영역에 포함된 n 개의 메모리 셀에 각각 기입하는 단계; 및

상기 m 개의 비트 데이터 및 상기 n 개의 패리티 비트에 기초하여 테스트 결과 데이터를 생성하며, 생성된 상기 테스트 결과 데이터를 기초로 하여 상기 메모리 셀 어레이의 패스 여부를 확인하는 단계를 구비하는 ECC 엔진을 이용한 PBT 방법.
제1항에 있어서, 상기 테스트 결과 데이터는,

ECC 엔진에 포함된 신드롬 계산기로부터 출력되는 신드롬 데이터인 ECC 엔진을 이용한 PBT 방법.
제2항에 있어서,

상기 신드롬 데이터가 모두 제1로직레벨인 경우 상기 메모리 셀 어레이를 패 스로 확인하는 ECC 엔진을 이용한 PBT 방법.
PBT 테스트를 위한 m 개의 비트 데이터가 기입되는 m 개의 메모리 셀을 포함하는 데이터 셀 영역과 패리티 셀 영역을 포함하는 메모리 셀 어레이;

상기 m 개의 메모리 셀에 기입된 각각의 데이터에 기초하여 생성된 n개의 패리티 비트를 생성하는 패리티 인코더; 및

상기 m 개의 비트 데이터 및 상기 n 개의 패리티 비트에 기초하여 테스트 결과 데이터를 생성하는 ECC 엔진을 구비하며,

상기 패리티 셀 영역에 포함된 n 개의 메모리 셀에는 상기 패리티 인코더에서 생성된 n 개의 패리티 비트가 기입되는 반도체 메모리 장치.
제4항에 있어서, 상기 ECC 엔진은,

데이터 비트와 패리티 비트를 수신하여 신드롬 데이터를 계산하는 신드롬 계산기;

상기 신드롬 계산기로부터 출력되는 상기 신드롬 데이터를 수신하여 디코딩하는 디코더; 및

상기 데이터 비트와 상기 디코더로부터 출력되는 데이터를 비교하여 에러를 정정하고 에러가 정정된 정정 데이터를 버퍼를 통하여 데이터 입출력 단자로 출력하는 정정부를 구비하는 반도체 메모리 장치.
제5항에 있어서,

상기 테스트 결과 데이터는 상기 신드롬 데이터이고,

상기 신드롬 데이터가 모두 제1로직레벨인 경우 상기 메모리 셀 어레이를 패스로 확인하는 반도체 메모리 장치.
제5항에 있어서,

상기 ECC 엔진은 PBT 테스트 모드 신호에 응답하여 상기 신드롬 데이터를 상기 데이터 입출력 단자로 출력하는 반도체 메모리 장치.
제7항에 있어서, 상기 ECC 엔진은

상기 신드롬 데이터를 연산하기 위한 로직 게이트를 더 구비하는 반도체 메모리 장치.
제4항에 있어서, 상기 m 개의 메모리 셀과 상기 n 개의 메모리 셀은

하나의 CSL을 통하여 선택이 가능한 반도체 메모리 장치.