JP3045532B2

JP3045532B2 - メモリ装置

Info

Publication number: JP3045532B2
Application number: JP2264848A
Authority: JP
Inventors: 道広山根
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-10-02
Filing date: 1990-10-02
Publication date: 2000-05-29
Anticipated expiration: 2015-05-29
Also published as: JPH04141754A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明メモリ装置に係り、詳しくはECC（Error Check
ing and Correcting）回路を備えたメモリ装置におい
て、特別な診断動作を必要とせずにECC回路の診断を可
能とするメモリ構成法に関する。

〔従来の技術〕

高信頼度の計算機を実現する高信頼度のメモリ装置の
構成法に関しては、従来よりECC回路を用いてメモリ素
子に記憶されたデータの検証・修正を行うことにより、
メモリ装置の高信頼化を図っている。また、代表的なEC
Cコードとしては、１ビットエラーの修正、２ビットエ
ラーの検出を行う事が可能なSECDED（Single Error Col
lect Dobule Error Detect）がある。

第６図にECC回路を用いた従来の一般的なメモリ装置2
00の構成図を示す。ここで、データ長は16ビット、それ
に付加するECCコード長は５ビットで、ECCコードはSECD
EDコードする。第６図において、201はメモリで、１ワ
ードは21ビット（データ:16ビット、ECCコード:5ビッ
ト）であり、ワード数は任意とする。202はECC生成回路
で、16ビットのデータから５ビットのECCコードを生成
する。203はECC検査回路で、メモリ201から読出した21
ビットから５ビットのエラー検出コード（シンドロー
ム）を生成して誤りの有無を検査する。204はデータ修
正回路で、ECC検査回路203からの指示内容により、読出
しデータに対し、無修正または１ビットの修正を行う。
205は入出力回路で、メモリ装置200と外部のデータバス
207を接続する。206はエラー信号である。

第７図は、第６図の従来構成のメモリ装置の書込み動
作の説明図である。メモリ装置200への16ビットの書込
みデータは入出力回路205を介してデータバス207より取
込まれ、メモリ201とECC生成回路202に転送される。ECC
生成回路202では、16ビットの書込みデータから５ビッ
トのECCコードを生成し、これがメモリ201に転送され
る。この結果、メモリ201には、21ビット（16ビットデ
ータ＋５ビットECCコード）が１ワードとして書込まれ
る。

第８図は、第６図の従来構成のメモリ装置の読出し動
作の説明図である。メモリ201から読出された１ワード2
1ビットの読出しデータはECC検査回路203へ、また、21
ビット中の16ビットデータはデータ修正回路204へ転送
される。ECC検査回路203は、21ビットの読出しデータか
ら５ビットのエラー検出コード（シンドローム）を生成
して、エラー無し、１ビットエラー、マルチビットエラ
ーの判定を行い、データ修正回路204に修正の有無を指
示する。その結果、エラー無しの場合には、読出された
１ワード21ビット中の16ビットのデータ部分はデータ修
正回路204を無修正で通過する。また、１ビットエラー
の場合には、データ修正回路205でECC検査回路203が指
定する16ビット中の１ビットのエラービットを修正す
る。一方、マルチビットエラーの場合には修正不可能で
あるので、ECC検査回路203は、修正不可能なエラーの発
生した事を外部にマルチビットエラー信号206により知
らせる。

ECC生成回路202は、第10図の真理値表（ECC生成マト
リクス）に示すパリティビット生成を基本とした法則に
従って、16ビットの書入みデータ０〜15から５ビットの
ECCコードC₀〜C₄を生成する。第10図は、書込みデータ
が“1011100100100000"の時、“01110"のECCコードが生
成されることを示している。

ECC検査回路203は、第11図に示す真理値表（チェック
コードマトリクス）のように、第10図と同様のパリティ
ビット生成を基本とした法則に従って、21ビットの読出
しデータから５ビットのエラー検出コード（シンドロー
ム）を生成する。この５ビットのシンドロームは第12図
に示すように、メモリ201から読出された１ワード21ビ
ットの読出しデータのエラー無し、１ビットエラーとマ
ルチビットエラーの状態を示している。１ビットエラー
の場合にはエラービットの位置を指定しているので、エ
ラーと指定されたビットを修正する事により正しい16ビ
ットのデータを得る事が出来る。第11図の例は、第10図
の書込みデータに対して、読出しデータが“1011100100
10001001110"となり、これの生成シンドロームは“1010
0"であるため、第12図より、14ビット位置（D14）がエ
ラー（０が１にエラー）であることを示している。

データ修正回路204は、第12図に示すシンドロームの
指示内容をECC検査回路203から受取り、１ビットエラー
の場合、そのエラービットの値を反転して修正し、正し
い16ビットのデータとする。

以上説明したように、ECC回路（ECC生成回路とECC検
査回路）を用いる事により、メモリから読出されたデー
タに対し、メモリの部分的な故障や一時的による１ビッ
トエラーの修正あるはマルチビットエラーの検出が可能
となり、メモリ装置の高信頼化が実現できる。しかしな
がら、さらに高い信頼度のメモリ装置を実現するために
は、ECC回路自体が正しく動作している事を検証する機
能が要求される。

以下に、第９図を用いて、従来のECC回路の検証方法
を説明する。第９図は、第６図に示したメモリ装置200
におけるECC生成回路202の出力側にECCコード保持用の
レジスタ208を付加したものである。メモリへの書込み
時、データをECC生成回路202に転送してECCコードを生
成し、それをレジスタ208に保持してから、メモリ201に
データとECCコードを書込む。続いて、この書込んだデ
ータの一部を変更したデータを、先に書込んだデータの
上に続けて書込む。この様にデータだけを変更する事に
より、人為的にデータにエラーを生成する事が出来る。
この変更したデータと、それに付加された変更前のECC
コードとをメモリ201から読出し、ECC検査回路203に転
送してエラー検出コード（シンドローム）を生成し、外
為的に加えたエラーを正しく指摘出来ているかどうかを
検証する。これにより、ECC生成回路202、ECC検査回路2
03の正常性が診断出来る。

〔発明が解決しようとする課題〕

従来技術では、ECC回路の診断のために、もとのデー
タと一部変更したデータをメモリに書込み、エラー修正
コード（シンドローム）が人為的に加えたエラーを正し
く指摘出来ているかどうか検証する必要がある。即ち、
ECC回路の検査を行うには、データを２度書込む必要が
あり、また、通常のメモリの動作中にはECC回路の診断
が行えない欠点がある。

本発明の目的は、ECC回路の診断のための特別な書込
み読出し操作を必要とせず、また、メモリ動作中でのEC
C回路（特にECC検査回路）の診断を可能とするメモリ装
置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、メモリ素子に
ダイナミックメモリ（DRAM）を用いたメモリ装置におい
て、メモリを第一のメモリと第２のメモリに分割して構
成し、第一および第二のメモリ毎にECC生成回路、ECC検
査回路、データ修正回路及び入出力回路を備えると共
に、第一および第二のメモリのECC検査回路の検査結果
を比較する比較回路と、第一および第二のメモリのリフ
レッシュタイミングを制御するリフレッシュ制御回路を
設け、第一および第二のメモリのリフレッシュにおける
書込みと読出しとを交互に行うことによって、各メモリ
のECC検査回路の診断をメモリのリフレッシュサイクル
中に該リフレッシュ動作を利用して行うようにしたこと
である。

〔作用〕

ダイナミックメモリ（DRAM）を用いたメモリ装置で
は、記憶内容の経時変化を防ぐため、一定時間毎にデー
タを読出し、それを再び書込むリフレッシュ動作が行わ
れる。本発明は、このリフレッシュ動作を利用してECC
検査回路の診断を行うものである。

即ち、本発明では、DRAMに必要なリフレッシュ動作の
位相を第一および第二のメモリ毎にずらすと共に、該第
一および第二のメモリ毎に備えたECC回路をリフレッシ
ュ時に同時に動作させる。そして、このリフレッシュ時
の読出しにおいて、一方のメモリから読出したデータを
他方のECC検査回路に同時に転送し、両方のメモリのECC
検査回路の出力を比較してECC検査回路自体の検査を行
う。これにより、メモリ装置のリフレッシュ動作中にお
けるECC検査回路の検査が可能となり、また、ECC検査回
路の検査のための特別な書込み読出し操作も必要がなく
なる。

〔実施例〕

以下、本発明の一実施例について図面により説明す
る。

第１図に本発明の一実施例として、メモリ素子にダイ
ナミックメモリ（DRAM）を用いた２ブロック構成の高信
頼度・大容量のメモリ装置100を示す。第１図におい
て、101は一方のブロックを構成する第一のメモリ、102
は他方のブロックを構成する第二のメモリである。第一
のメモリ101に対して、ECC検査回路103、ECC生成回路10
4、データ修正回路107、入出力回路109がある。同様
に、第二のメモリ102に対して、ECC生成回路105、ECC検
査回路106、データ修正回路108、入出力回路110があ
る。111は比較回路であり、ECC検査回路103とECC検査回
路106の出力を比較する。112はリフレッシュ制御回路で
あり、第一および第二のメモリ（DRAM）101,102のリフ
レッシュ動作、及びECC検査回路103,106の動作を制御す
る。

メモリ101とメモリ102、ECC検査回路103とECC検査回
路106、ECC生成回路104とECC生成回路105、入出力回路1
09と入出力回路110、データ修正回路107とデータ修正回
路108の語長は等しい。また、メモリ101とメモリ102に
は同一のアドレスで書込み読出し動作が行われるので、
メモリ装置100はメモリ101とメモリ102の語長を加算し
た長語長のメモリとして動作する。

リフレッシュモードでは、リフレッシュ制御回路112
によりメモリ101とメモリ102が交互に読出し再書込みの
リフレッシュ動作を繰り返す。以下に第２図乃至第５図
によりリフレッシュモード時における動作を詳細に説明
する。ここで、第２図はメモリ101のリフレッシュ時の
動作を説明する図、第３図はメモリ102のリフレッシュ
時の動作を説明する図であり、また、第４図はいずれの
ECC検査回路ともに正常な場合の動作タイミング図、第
５図はECC検査回路のいずれかが故障している場合（比
較回路111で不一致出力が連続して発生）の動作タイミ
ング図である。

第２図に示すように、メモリ101がリフレッシュモー
ドの読出し時には、メモリ102はリフレッシュモードの
再書込み動作を行うように、リフレッシュ制御回路112
がメモリを制御する。このメモリ101がリフレッシュモ
ードの読出し時には、メモリ101からリフレッシュのた
めに読出されたデータは、ECC検査回路103とECC検査回
路106へ転送される。検査結果は比較回路111で比較さ
れ、一致すれば、ECC検査回路は正常であると判定出来
る。ECC検査回路でデータの誤り検出を行い、誤りがな
かった場合には、読出したデータをそのままメモリ101
に書き戻し、１リフレッシュモードが終了する（第４図
参照）。ECC検査回路でデータ誤りが検出した場合に
は、データ修正回路107で修正したデータをメモリ101に
書き戻し１リフレッシュモードが終了する。比較回路11
1での比較結果が不一致であれば、ECC検査回路の障害で
あり、メモリを含む計算機システムを制御している制御
装置に障害発生の報告を行い、メモリ装置100の動作を
停止する（第５図参照）。

次のサイクルでは、第３図に示すように、メモリ102
がリフレッシュモードの読出し期間となる。このメモリ
102がリフレッシュモード読出し時、メモリ102からリフ
レッシュのために読出されたデータは、ECC検査回路103
とECC検査回路106へ転送される。ECC検査回路103,106で
データの誤り検査を行い、誤りがなかった場合には、読
出したデータをそのままメモリ102に書き戻し１リフレ
ッシュモードが終了する。

この様にして、メモリ装置100はメモリ101とメモリ10
2とが交互にリフレッシュを行う。このリフレッシュモ
ードの読出し時に、ECC検査回路103とECC検査回路106へ
同一のデータが入力されるので、２個のECC検査回路10
3,106の出力を比較する事により、ECC検査回路の検査が
可能となる。すなわち、２個のECC検査回路が同時に同
じ故障になる確率は極めて低いので、２個のECC検査回
路の出力が一致していれば、２個のECC検査回路は共に
正常に動作していると判断できる（第４図）。一方、２
個のECC検査回路103,106の出力を比較した結果、一致し
なかった場合には、２個のECC検査回路の内のどちらか
が故障していると判断できる（第５図）。勿論、メモリ
101,102の故障はECC検査回路のメモリエラー信号で判断
できる。

また、メモリ101とメモリ102のリフレッシュモード
は、２分の１サイクルの位相差で並列に動作するので、
メモリ全体をリフレッシュするのに必要な時間と、メモ
リ101とメモリ102を同位相でリフレッシュする時間との
差は１サイクルだけであり、分割してリフレッシュする
事によりリフレッシュ時間が長くなることはない。

リフレッシュ制御回路112は、ECC検査回路103、ECC検
査回路106からのメモリエラー検出信号114,115あるいは
比較回路111からのECC不一致信号113を受けると、メモ
リエラーまたは２個のECC回路の内のどちらかが故障し
ている事を、メモリ装置100を制御している制御回路に
割込み等の手段を用いて通知する。

〔発明の効果〕

以上説明したように、本発明によれば、メモリ素子に
タイナミックメモリ（DRAM）を用いたメモリ装置におい
て、特別な診断動作を行うことなく、メモリのリフレッ
シュ中にメモリの故障とECC回路の故障とを同時に診断
できる効果がある。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一実施例の構成図、第２
図及び第３図は本発明の実施例のリフレッシュ時の動作
を説明する図、第４図はメモリ、ECC回路ともに正常な
場合の動作タイミング図、第５図はECC回路のいずれか
が故障している場合の動作タイミング図、第６図は従来
のメモリ装置の構成図、第７図及び第８図は第６図のメ
モリ装置の書込み及び読出し動作を説明する図、第９図
は従来のメモリ装置のECC回路の診断を説明する図、第1
0図はエラー修正コード生成の真理値表を示す図、第11
図はエラー検出コード（シンドローム）生成の真理値表
を示す図、第12図はエラー検出コード（シンドローム）
の指示内容を示す図である。 100……メモリ装置、101……第一のメモリ、102……第
二のメモリ 103……第一のECC検査回路、104……第一のECC生成回路 105……第二のECC生成回路、106……第二のECC検査回路 107……第一のデータ修正回路、108……第二のデータ修
正回路 109……第一の入出力回路、110……第二の入出力回路 111……比較回路、112……リフレッシュ制御回路 116……データバス。

Claims

(57)【特許請求の範囲】

【請求項１】メモリ素子にダイナミックメモリを用いる
とともに、メモリのエラー検出・修正のためのECC回路
を内蔵し、メモリのリフレッシュサイクル中にECC回路
の診断を可能とするメモリ装置であって、メモリを第一のメモリと第二のメモリに分割して構成
し、第一のメモリにデータを書込む際にデータに付加するEC
Cコードを生成する第一のECC生成回路と、第一のメモリ
から読出したデータとECCコードを検査する第一のECC検
査回路と、第一のECC検査回路の検査結果によりデータ
の修正を行う第一のデータ修正回路と、第一のメモリと
外部とのデータの入出力を制御する第一の入出力回路
と、第二のメモリにデータを書込む際にデータに付加するEC
Cコードを生成する第二のECC生成回路と、第二のメモリ
から読出したデータとECCコードを検査する第二のECC検
査回路と、第二のECC検査回路の検査結果によりデータ
の修正を行う第二のデータ修正回路と、第二のメモリと
外部とのデータの入出力を制御する第二の入出力回路
と、前記第一と第二のECC検査回路の検査結果を比較する比
較回路と、前記第一と第二のメモリのリフレッシュタイミングを交
互に制御し、第一のタイミングでは第一のメモリの出力
を第一と第二のECC検査回路に与え、第二のタイミング
では第二のメモリの出力を第一と第二のECC検査回路に
与えるリフレッシュ制御回路とからなることを特徴とす
るメモリ装置。