JP2000163273A - メモリ誤り訂正・検出回路試験システムおよび試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＣＣ回路の有効／無効切り替え機能を利用
して、試験用の回路を追加することなく簡単にＥＣＣ回
路の動作試験を行うことができるメモリ誤り訂正・検出
回路試験システムおよび試験方法を提供する。 【解決手段】 データを格納するメモリ装置と、メモリ
装置へ所定のデータおよびデータより生成したチェック
ビットの書き込みおよび読み出しを行い、読み出したデ
ータおよびチェックビットから誤りの有無を検出し、誤
りを検出するとこの検出した誤りを訂正し、その動作の
有効および無効が外部から入力される制御信号により切
替えられるメモリ誤り訂正・検出回路と、メモリ装置お
よびメモリ誤り訂正・検出回路の間を接続するデータバ
スに設けられ、メモリ誤り訂正・検出回路が無効とされ
たとき記メモリ誤り訂正・検出回路からの出力をメモリ
誤りを判定する基準としてすべてＨｉｇｈレベルにプル
アップする抵抗と、を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに設
けられるＥＣＣ（Error Correction Circuit：メモリ
誤り訂正・検出回路）回路の動作の正常性を試験するメ
モリ誤り訂正・検出回路試験システムおよび試験方法に
関する。

【０００２】

【従来の技術】絶えず宇宙線の照射に晒されるロケット
や人工衛星などの宇宙開発のみならず、原子炉の制御装
置などの原子力産業においても利用され、正確な動作が
要求される回路に用いられ、本発明に関するＥＣＣ回路
は、メモリ装置に書き込まれたデータが宇宙線（主にα
線）の影響などのためにデータに誤りが生じた場合、誤
りを検出しその誤りが訂正可能であれば訂正し、メモリ
装置から読み出されるデータの信頼度を高めるためのも
のである。ＥＣＣ回路は、その機能の正常性を試験する
ときは、一般に誤りデータを書き込むことができないた
め、何らかの試験用の回路が必要であった。この要請に
応えるために、これまで以下のような方式が提案されて
きている。

【０００３】図７は、特開平４−１０１２５３号公報に
記載されている従来例の回路構成を示す図である。

【０００４】図７に示すように、特開平４−１０１２５
３号公報に記載されているものは、２つのＭＥＭ（メモ
リ）５０，５１およびＤＥＣ（デコーダ）５３を具備す
るもので、２つのメモリ５０，５１とメモリデータバス
を共有する試験用のＲＯＭ（読み出し専用メモリ）５２
を設け、これに疑似誤りデータを格納しておき、試験時
にはこのＲＯＭ５２にアクセスして疑似誤りデータを読
み出しＥＣＣ回路５４に入力して、そこでデータの誤り
が修正されていることを確認するものである。

【０００５】図８は、特開平１−２２３７００号公報に
記載されている別の従来例の回路構成を示す図である。

【０００６】図８に示すように、特開平１−２２３７０
０号公報に記載されていものは、ＥＣＣ回路６０動作無
効時にＭＡＲＹ（チェックビット格納用メモリアレイ）
６１にアクセスすることで任意のチェックビットを書き
込む手段を有するものであり、ＭＡＲＹ６１を参照する
ことによりＥＣＣ回路６０の動作が有効であるか、無効
であるかを確認するものである。

【０００７】図９は、特開平４−３４１８０号公報に記
載されているさらに別の従来例の回路構成を示す図であ
る。

【０００８】図９に示すように、特開平４−３４１８０
号公報に記載されているものは、ＥＣＣチェック回路７
０と、プログラムとデータを格納しておくメモリ７１
と、データエラーを検出するエラー検出回路７２と、エ
ラー検出回路７２から出力される検出信号に基づいて処
理装置（図示せず）に割込み信号を発生するＥＣＣエラ
ー原因表示部７３と、データ中に疑似エラーデータを生
成する疑似エラー原因設定表示回路７４と、疑似エラー
原因設定表示回路７４の出力を抑止し、疑似的なエラー
生成機能を停止させる抑止回路７６と、を具備し、メモ
リ７１とＥＣＣチェック回路７０の間に設けられ、抑止
回路７６から出力されたデータから疑似エラーを発生さ
せる排他的論理和ゲート７５と、を設け、疑似エラー原
因設定表示回路７４から疑似エラー設定信号を入力する
ことにより誤りデータを発生させてＥＣＣチェック回路
７０に入力するものである。

【０００９】

【発明が解決しようとする課題】上述した従来技術のう
ち、特開平４−１０１２５３号公報に示されているもの
は、ＲＯＭ５２が試験用の回路として別に必要となる。
このため、部品点数が増加し装置規模が増大するという
欠点があった。また、試験対象となるメモリを使用せず
疑似誤りデータを格納する試験用のＲＯＭ５２を使用し
てＥＣＣ回路５４の有効性を検証する構成をとっている
が、そもそも試験対象となるメモリ５０，５１自体に誤
りがある場合の試験を厳密に行っているとは言えないと
いう問題もあった。

【００１０】また、特開平１−２２３７００号公報に記
載されているものは、ＭＡＲＹ６１にアクセスするため
の試験用回路Ｄ３２〜Ｄ３８が、通常のアクセス回路の
他に必要となる。従って、上述した特開平４−１０１２
５３号公報に記載されているものと同様に部品点数が増
加し装置規模が増大するという欠点があった。そして、
特公平４−３４１８０号公報に記載されているものは、
疑似エラー原因設定表示回路７４が必要となるため上記
の従来例と同様に部品点数が増加し装置規模が増大する
という欠点があった。また、メモリ７１とＥＣＣチェッ
ク回路７０の間に排他的論理和ゲート７５が介在してお
り、通常のアクセス時でも読み出しデータがこの排他的
論理和ゲート７５を経由するため、データの遅延が生じ
アクセス速度が低下するという欠点もあった。

【００１１】本発明は、上述したような従来の技術が有
する問題点に鑑みなされたものであって、試験回路をい
っさい必要とすることなく、メモリ装置への単純な書込
みおよび読み出し操作だけで試験を行うことができるメ
モリ誤り訂正・検出回路試験システムおよび試験方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の問題点を解決する
ため、本実施例において、メモリ装置が正常に動作する
か否か試験するメモリ誤り訂正・検出システムであっ
て、データを格納するメモリ装置と、メモリ装置へ所定
のデータおよびデータより生成したチェックビットの書
き込みおよびメモリ装置からのデータおよびチェックビ
ットの読み出しを行い、読み出したデータおよびチェッ
クビットから読み出したデータにおける誤りの有無を検
出し、誤りを検出した場合にはこの検出した誤りを訂正
し、また、その動作の有効および無効が外部から入力さ
れる制御信号により切り替えられるメモリ誤り訂正・検
出回路と、メモリ装置およびメモリ誤り訂正・検出回路
の間を接続するデータバスに設けられ、メモリ誤り訂正
・検出回路が無効とされたときにメモリ誤り訂正・検出
回路からメモリ装置へ出力されたメモリ誤りを判定する
基準として用いられるチェックビットを生成するチェッ
クビット生成回路と、を具備し、メモリ誤り訂正・検出
回路は、その動作が無効とされたときにメモリ装置に書
き込まれたチェックビット生成回路が生成したチェック
ビットから誤りの有無を検出し、その動作が有効とされ
たときにメモリ装置に書き込まれたメモリ誤り訂正・検
出回路が生成したチェックビットから誤りの有無を検出
することを特徴とする。

【００１３】また、メモリ誤り訂正・検出回路は、制御
信号により動作が無効とされたときにそのチェックビッ
ト出力がハイインピーダンス状態となり、チェックビッ
ト生成回路は、メモリ誤り訂正・検出回路のチェックビ
ット出力をすべてＨｉｇｈレベルにプルアップする抵抗
であり、メモリ誤り訂正・検出回路の動作無効時にプル
アップ抵抗により与えられるオール１のデータをメモリ
誤り訂正・検出回路の動作の正常性を試験するチェック
ビットとすることを特徴とする。

【００１４】また、メモリ誤り訂正・検出回路は制御信
号により動作が無効とされたときにそのチェックビット
出力がハイインピーダンス状態となり、チェックビット
生成回路は、メモリ誤り訂正・検出回路が無効とされた
ときにメモリ誤り訂正・検出回路のチェックビット出力
をすべてＬｏｗレベルにプルダウンする抵抗であり、メ
モリ誤り訂正・検出回路の動作無効時にプルダウン抵抗
により与えられるオール０のデータをメモリ誤り訂正・
検出回路の動作の正常性を試験するチェックビットとす
ることを特徴とする。

【００１５】また、メモリ誤り訂正・検出回路は制御信
号により動作が無効とされたときにそのチェックビット
出力がハイインピーダンス状態となり、チェックビット
生成回路は、チェックビットパターンがセットされたレ
ジスタであり、メモリ誤り訂正・検出回路の動作無効時
にレジスタにセットされたチェックビットパターンをメ
モリ誤り訂正・検出回路の動作の正常性を試験するチェ
ックビットとすることを特徴とする。

【００１６】また、データを格納するメモリ装置と、メ
モリ装置へ所定のデータおよびデータより生成したチェ
ックビットの書き込みおよびメモリ装置からのデータお
よびチェックビットの読み出しを行い、読み出したデー
タおよびチェックビットから読み出したデータにおける
誤りの有無を検出し、誤りを検出した場合にはこの検出
した誤りを訂正し、また、その動作の有効および無効が
外部から入力される制御信号により切り替えられるメモ
リ誤り訂正・検出回路と、メモリ装置およびメモリ誤り
訂正・検出回路の間を接続するデータバスに設けられ、
メモリ誤り訂正・検出回路が無効とされたときにメモリ
誤り訂正・検出回路からメモリ装置へ出力されたメモリ
誤りを判定する基準として用いられるチェックビットを
生成するチェックビット生成回路と、を具備し、メモリ
誤り訂正・検出回路は、メモリ誤り訂正・検出回路とメ
モリ装置の間に設けられ、外部から入力される任意のチ
ェックビットパターンがセットされるレジスタと、メモ
リ誤り訂正・検出回路の出力とレジスタの出力とを切替
えるセレクタと、をさらに具備し、その動作無効時にセ
レクタがレジスタの出力側に切り替えられ、レジスタに
セットされたデータをメモリ誤り訂正・検出回路の動作
の正常性を試験する任意のチェックビットパターンとし
て用いることを特徴とする。

【００１７】また、メモリ誤り訂正・検出回路は、メモ
リ装置へのデータ書き込み時に入力したデータによりチ
ェックビットを生成する符号化部と、メモリ装置から読
み出したデータおよびチェックビットからメモリ装置の
誤りの有無を検出し、誤りを検出するとエラー検出信号
を生成して出力するとともに、訂正可能な誤りであれば
訂正して出力する復号部と、符号化部と復号部の入出力
部にそれぞれ設けられ、外部から入力される制御信号に
よりオープンおよびクローズしてメモリ誤り訂正・検出
回路の動作有効および無効を切替える双方向バッファ
と、を具備することを特徴とする。

【００１８】また、メモリ誤り訂正・検出回路の動作を
無効としてチェックビット生成回路により与えられるメ
モリ誤りを判定する基準となり、かつ誤りなしとなるデ
ータおよびチェックビットと、誤りありとなるデータお
よびチェックビットとをメモリ装置に順次書き込み、次
に、メモリ誤り訂正・検出回路の動作を有効としてメモ
リ誤り訂正・検出回路の動作無効時に書き込んだデータ
およびチェックビットをメモリ装置から順次読み出すこ
とで、メモリ誤り訂正・検出回路の試験を行うことを特
徴とする。

【００１９】上記のような構成をとることにより、メモ
リ装置が備えているＥＣＣ回路動作の有効・無効時切替
え機能のみを利用しているので、試験を行うための特別
な回路が不要であり、装置の小型化および軽量化を図る
ことができる。また、部品点数が減少するので、価格を
低く抑えることができ、かつ部品点数の増加に起因する
故障率の増大を低減させることができる。

【００２０】また、ＥＣＣ回路とメモリ装置との間に試
験用の特別な回路をいっさい必要としないため信号の伝
播遅延が小さくなり、メモリアクセス速度が向上でき
る。さらに、従来のようにテスト端子などから誤りデー
タを入力して試験するような方法をとる場合、最終製品
の状態ではテスト端子を外部に出さないと試験が行えな
くなるのに対し、本実施例ではテスト端子を使用してい
ないので、メモリ装置のＥＣＣ機能確認試験を組み立て
工程だけでなく、最終製品の段階でも行うことができ
る。

【００２１】またさらに、メモリへのデータの書き込み
後、違うチェックビットを書き込む従来の方法に比べ、
本発明ではデータとともにチェックビットを書き込むこ
とができるため、あらかじめ試験時に使用するチェック
ビットパターンを決めておけば、後は、単純な読み出し
と書き込み操作だけで試験を行うことができるので、試
験工程が単純になるばかりでなく、試験時間も短縮でき
る。

【００２２】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。

【００２３】図１は、本発明の第１の実施例の回路構成
を示す図である。図１に示すように、本実施例は、デー
タを格納するメモリ装置２と、データをメモリ装置２に
格納する際に用いられるＥＣＣチェックビットを付加す
るＥＣＣ回路１と、から構成される。ＥＣＣ回路１とメ
モリ装置２の間はデータ９用のバスとチェックビット１
０用のバスとで接続され、これらのバス９，１０には、
ＥＣＣ回路１の出力をＨｉｇｈレベルに固定するプルア
ップ抵抗１１，１２がそれぞれ設けられている。

【００２４】図１中の各信号について説明すると、ＤＡ
ＴＡ３は、ＥＣＣ回路１を介してメモリ装置２に書き込
みおよび読み出されるデータである。ＥＮＡ(Enable)／
ＤＩＳ（Disable）信号４は、ＥＣＣ回路１に供給され
ＥＣＣ回路１の動作の有効／無効を切り替える制御信号
であり、ＥＮＡ／ＤＩＳ信号４がＨｉｇｈレベルの時に
ＥＣＣ回路１の動作が有効になり、Ｌｏｗレベルの時に
無効になる。エラー検出信号５は、メモリ装置２から読
み出されたデータ９とチェックビット１０に誤りが検出
されたときにＥＣＣ回路１から出力される信号であり、
誤りが検出されたときはＨｉｇｈレベルになり、誤りが
検出されないときはＬｏｗレベルになる。 ＷＲＩＴＥ
信号６は、メモリ装置２に供給されＥＣＣ回路１からメ
モリ装置２へデータ９とチェックビット１０を書き込む
信号、ＲＥＡＤ信号７は、ＷＲＩＴＥ信号６と同じくメ
モリ装置２に供給されメモリ装置２からデータ９とチェ
ックビット１０を読み出す信号、ＡＤＲ信号８もメモリ
装置２に供給されデータ９とチェックビット１０の書き
込みおよび読み出し時に、メモリ装置２のデータ９とチ
ェックビット１０の書き込みおよび読み出しアドレスを
指定する信号、チェックビット１０は、データ９ととも
にメモリ装置２に書き込みおよび読み出され、ＥＣＣ回
路１の誤り訂正・検出機能の正常性を試験するビットで
ある。書き込み時には、ＡＤＲ信号８で指定するメモリ
装置２のアドレスにＷＲＩＴＥ信号６によりデータ９と
チェックビット１０が書き込まれる。読み出し時には、
ＡＤＲ信号６で指定するメモリ装置２のアドレスからＲ
ＥＡＤ信号７によりデータ９とチェックビット１０が読
み出される。

【００２５】なお、上述した各信号４〜８とデータ３は
外部回路（図示せず）から供給および出力される。

【００２６】図２は、図１のＥＣＣ回路１の内部構成を
示す図である。図２に示すように、ＥＣＣ回路１は、メ
モリ装置２への書き込み時に入力したデータ３を符号化
するとともに入力したデータ３からチェックビット１０
を生成する符号化部２１と、メモリ装置２からのデータ
９の読み出し時にデータ９とチェックビット１０から誤
りの有無を検出し、誤りがあればエラー検出信号５を生
成して出力するとともに、訂正可能な誤りであれば訂正
して出力する復号部２２と、ＥＣＣ回路１の有効／無効
を切り替える双方向バッファ２３，２４，２６と、から
構成される。これらのうち、双方向バッファ２６は２６
ａと２６ｂを含み、２６ａがチェックビット１０の書き
込み時に使用するバッファであり、２６ｂがチェックビ
ット１０の読み出し時に使用するバッファである。

【００２７】ここで、メモリ装置２とチェックビット９
のやりとりをする双方向バッファ２６と復号部２２に
は、ＥＣＣ回路１の有効／無効を制御するＥＮＡ／ＤＩ
Ｓ信号４が供給されており、双方向バッファ２６ａ，２
６ｂによりＥＮＡ／ＤＩＳ信号４の状態に応じてオープ
ン／クローズして通過／遮断を切り替える。すなわち、
ＥＣＣ回路１の動作有効時で、メモリ装置２のデータ９
とチェックビット１０の書き込み時には、Ｈｉｇｈレベ
ルのＥＮＡ／ＤＩＳ信号４により双方向バッファ２６ａ
がオープンして、ＥＣＣ回路１で生成されたチェックビ
ット１０が出力される。また、データ９とチェックビッ
ト１０の読み出し時には、双方向バッファ２６ｂがオー
プンして、メモリ装置２からＥＣＣ回路１にデータ９と
チェックビット１０が読み出される。

【００２８】一方、ＥＣＣ回路１の動作無効時でかつメ
モリ装置２へのデータ９とチェックビット１０の書き込
み時には、ＬｏｗレベルのＥＮＡ／ＤＩＳ信号４により
双方向バッファ２６ａがクローズする。このため、デー
タ９としてはＥＣＣ回路１の動作有効時と同じデータが
出力されるが、チェックビット１０としては、プルアッ
プ抵抗１２の作用によりＨｉｇｈレベルに固定されたも
のが出力される。また、ＥＣＣ回路１の動作無効時のデ
ータ９とチェックビット１０の読み出し時には、双方向
バッファ２４，２６とも入力バッファとして動作する。
このとき、復号部２２はＥＮＡ／ＤＩＳ信号４により、
誤り判定を行うか否かが切り替られる。また、ＥＣＣ回
路１の動作無効時には誤り検出も訂正も行わず、メモリ
装置２から読み出したチェックビット１０を無視し、そ
のままデータ３としてＥＣＣ回路１から出力する。

【００２９】なお、図２の符号化部２１および復号部２
２については、データのビット幅、チェックビットの冗
長度などによって数々の回路、方式が当業者によって知
られており、また、本発明と直接関係しないので、ここ
ではその詳細な構成と機能の説明は省略する。

【００３０】上述したように、本実施例は、ＥＣＣ回路
１の動作が有効のときと、無効のときとがあり、外部か
ら入力されるＥＮＡ／ＤＩＳ信号４により切替えられ
る。ＥＣＣ回路１の動作無効時に、メモリ装置２にデー
タ９を書き込むときは、ＥＣＣ回路１でチェックビット
１０が生成されない。その代わり、チェックビット１０
用のバスに設けられたプルアップ抵抗１２でプルアップ
されたＨｉｇｈレベルの電圧（オール１）がデータ９と
もにメモリ装置２に書き込まれ、メモリ装置２から読み
出すときは、チェックビット１０を無視してデータ９だ
けが出力される。

【００３１】ＥＣＣ回路１の動作有効時には、ＥＣＣ回
路１は、メモリ装置２から読み出されたデータ９とチェ
ックビット１０から誤りの有無を検出し、誤りがある場
合は、後述するエラー検出信号をＨｉｇｈレベルにして
出力する。また、誤りが訂正可能である場合は、この誤
りを訂正しデータ３として出力される。しかし、訂正不
可能な誤りが検出された場合は、そのままデータ３とし
て出力される。

【００３２】本実施例ではこのようなＥＣＣ回路１の有
効／無効が切り替え可能なメモリ装置２において、ＥＣ
Ｃ回路１の誤り訂正・検出機能の動作試験として次のよ
うな方法を使用している。

【００３３】まず、ＥＮＡ／ＤＩＳ信号４をＬｏｗレベ
ルにしてＥＣＣ回路１を動作を無効とし、メモリ装置２
へデータ９とチェックビット１０の書き込みを行う。こ
のときメモリ装置２にはオール１のデータ９とチェック
ビット１０が書き込まれる。書き込むチェックビット１
０は、オール１となるチェックビット１０を疑似正常デ
ータとして、オール１ではないチェックビット１０を疑
似エラーデータとしてそれぞれ書き込む。このとき、デ
ータ９とチェックビット１０を書き込むメモリ装置２の
アドレスは、ＡＤＲ信号８で指定し、書き込みタイミン
グはＷＲＩＴＥ信号６で与える。

【００３４】次に、ＥＮＡ／ＤＩＳ信号４をＨｉｇｈレ
ベルにしてＥＣＣ回路１の動作を有効とし、メモリ装置
２からデータ９とチェックビット１０の読み出しを行
う。このとき、メモリ装置２からデータ９とチェックビ
ット１０を読み出すアドレスをＡＤＲ信号８で指定し、
読み出しタイミングをＲＥＡＤ信号７で与える。こうし
て、疑似正常データを書き込んだアドレスのデータ９と
疑似異常データを書き込んだメモリ装置２のアドレスの
データ９とチェックビット１０を読み出し、疑似正常デ
ータ読み出し時にはエラー検出信号５がＬｏｗレベルに
なり、疑似異常データ読み出し時にはエラー検出信号５
がＨｉｇｈレベルとなること、および訂正可能な疑似異
常データを読み出したときには訂正されたデータが出力
されか否かを確認することで、ＥＣＣ回路１の誤り訂正
・検出機能の動作試験を行うことができる。

【００３５】本実施例では、１ビット誤り訂正・２ビッ
ト誤り検出機能を持つハミング符号（ＳＥＣ(Single E
rror Correction)−ＤＥＤ(Double Error Detectio
n)）を用いている。この符号はその名が示すように、１
ビット誤りは検出して訂正するが、２ビット誤りは検出
のみ行う符号方式である。ハミング符号は誤り検出能力
が高く、符号化部２１と復号部２２における符号化およ
び復号時間が短いという特徴がある。誤り発生の有無は
シンドロームを計算して行う。ＳＥＣ−ＤＥＤ符号は、
２ビット誤りまで検出できるので、いまここで、シンド
ロームをＳ１，Ｓ２、メモリ装置２から読み出したデー
タ列中の誤りが発生したビットをａｉ，ａｊとすると、
誤りのない場合は、Ｓ１＝Ｓ２＝０、１ビット誤りは、
Ｓ１＝０，Ｓ２＝ａｉ、２ビット誤りは、Ｓ１＝０，Ｓ
２＝ａｉ＋ａｊとなる。

【００３６】周知のように、誤り訂正・検出能力はチェ
ックビットの最小距離（最小重み）で決定される。ハミ
ング符号の場合、この最小距離は４であり、言うまでも
なく、この最小距離が大きくなればなるほど誤り訂正・
検出能力が向上する。ハミング符号におけるチェックビ
ット長は、データ長に応じて決定され、例えば、データ
長が１６ビットの場合、チェクビット長は６ビット、デ
ータ長が６４ビットの場合、チェックビット長は８ビッ
トになる。

【００３７】なお、高密度化しメモリの容量が大きい場
合は、ＳＥＣ−ＤＥＤ符号よりさらに誤り訂正能力の大
きい符号、例えば、ＳｂＥＣ−ＤｂＥＤ符号を用いても
よい。

【００３８】図３は、本発明の第１の実施例の試験方法
を示すフローチャートである。

【００３９】図１，図３を参照してＥＣＣ回路１の動作
有効時／無効時におけるメモリ装置２へのデータ９およ
びチェックビット１０の書き込みおよび読み出し操作を
説明する。図３に示すフローチャートは、大きく分けて
正常なデータとエラーとなるデータの書き込み（ステッ
プＳ２００〜Ｓ２０３）と、書き込んだデータの読み出
しおよびエラー検出、エラー訂正（ステップＳ２０４〜
Ｓ２１０）と、から成る。

【００４０】まず、ＬｏｗレベルのＥＮＡ／ＤＩＳ信号
４を入力してＥＣＣ回路１の動作を無効とする（ステッ
プＳ２００）。こうすることにより、これ以後メモリ装
置２へのデータ９の書き込みを行うと、プルアップ抵抗
１２により、チェックビット１０としてオール１が書き
込まれる。次に、チェックビット１０がオール１の時に
エラーなしとなるデータ９、すなわちチェックビット１
０を計算するとオール１となるようなデータ９をメモリ
装置２に書き込む（ステップＳ２０１）。このデータ９
を疑似正常データと呼ぶ。同様に、チェックビット１０
がオール１の時に１ビット誤り、２ビット誤りとなるよ
うなデータ９をメモリ装置２に書き込む（ステップＳ２
０２〜Ｓ２０３）。これらをそれぞれ、疑似１ビット誤
りデータ、疑似２ビット誤りデータと呼ぶ。ここで、疑
似１ビット誤りデータと疑似２ビット誤りデータはメモ
リ装置２の異なるアドレスにそれぞれ書き込む。

【００４１】疑似データの書き込みが済んだなら、次
に、ＨｉｇｈレベルのＥＮＡ／ＤＩＳ信号４を入力して
ＥＣＣ回路１の動作を有効とし、以後、上記の操作（ス
テップＳ２００〜２０３）で書き込んだ各データを読み
出す。まず、ステップＳ２０１で書き込んだ疑似正常デ
ータを読み出す（ステップＳ２０５）。このときエラー
検出信号５がＨｉｇｈレベルとなりＥＣＣ回路１がエラ
ー検出を報告した場合は、試験不合格と判断する。報告
されない場合は、次のステップに進む（ステップＳ２０
６）。次に、ステップＳ２０２で書き込んだ疑似１ビッ
ト誤りデータを読み出す（ステップＳ２０７）。このと
きエラー検出信号５がＨｉｇｈレベルとなりエラー検出
が報告され、かつＥＣＣ回路１から出力されるデータ３
が誤り訂正されたか確認され、誤り訂正された場合に
は、試験合格として次のステップへ進み、そうでなけれ
ば試験不合格と判断する（ステップＳ２０８）。最後
に、ステップＳ２０３で書き込んだ疑似２ビット誤りデ
ータを読み出し（ステップＳ２０９）、エラー検出信号
５がＨｉｇｈレベルとなりエラー検出が報告されたか確
認され、エラー検出が報告されれば試験合格と判断し、
エラー検出が報告されなければ試験不合格と判断して試
験を終了する（ステップＳ２１０）。

【００４２】本実施例では、メモリ誤り訂正・検出にハ
ミング符号を用いていることは上述したとおりである
が、チェックビット１０がオール１の時にエラーなしと
なるデータ９や、チェックビット１０がオール１の時に
１ビット誤りや、２ビット誤りとなるようなデータは、
実際にどのようなデータ９をいうのか、ここで、例をあ
げて簡単に説明する。

【００４３】メモリ装置２に書き込みおよび読み出しさ
れるデータ９を、例えば、７ビットのｄ１〜ｄ７とし、
そのうち、チェックビット１０を３ビットのＳ１〜Ｓ３
とする。ハミング符号を連立方程式で表すと、 ｄ１＋ｄ３＋ｄ５＋ｄ７＝０……………………………………（１） ｄ２＋ｄ３＋ｄ６＋ｄ７＝０……………………………………（２） ｄ４＋ｄ５＋ｄ６＋ｄ７＝０……………………………………（３） （１）〜（３）式のｄ１，ｄ２，ｄ４がチェックビット
１０であり、それぞれＳ１，Ｓ２，Ｓ３とおいて移行す
ると、 Ｓ１＝ｄ３＋ｄ５＋ｄ７……………………………………（４） Ｓ２＝ｄ３＋ｄ６＋ｄ７……………………………………（５） Ｓ３＝ｄ５＋ｄ６＋ｄ７……………………………………（６） となる。

【００４４】ここで、チェックビット１０をオール１に
するには（４）式において、Ｓ１＝Ｓ２＝Ｓ３＝１、す
なわち、 １＝ｄ３＋ｄ５＋ｄ７……………………………………（７） １＝ｄ３＋ｄ６＋ｄ７……………………………………（８） １＝ｄ５＋ｄ６＋ｄ７……………………………………（９） にすることである。式（７）〜（９）から、チェックビ
ット１０がオール１の時に、チェックビット１０を計算
すると１になるデータ９は、例えば、“１００１”（ｄ
３＝ｄ５＝ｄ６＝ｄ７＝１）となる。ここで、また、チ
ェックビット１０がオール１の時に１ビット誤りとなる
データ９は、“１００１”に１ビット誤りが発生した時
であるので、例えば、“１１０１”となり、２ビット誤
りとなるデータ９は２ビット誤りが発生した時であるの
で、“１１１１”となる。このことは、式（７）〜
（９）にこれらのデータを代入してみれば検証すること
ができる。もちろん、これ以外の組み合わせも可能であ
る。

【００４５】以上のように、本実施例において、ＥＣＣ
回路１の動作無効時にチェックビット１０としてオール
１のデータ９がメモリ装置２に書き込まれる。このよう
に、試験時にはチェックビット１０がオール１となるデ
ータ９を疑似正常データとして選び、チェックビット１
０がオール１とならないようなデータ９を疑似エラーデ
ータとして選べば、試験用の回路を追加することなくＥ
ＣＣ回路１の誤り訂正・検出機能の動作確認試験を行う
ことができる。

【００４６】図４は、本発明の第２の実施例の回路構成
を示す図である。

【００４７】本実施例は、第１の実施例と反対にデータ
１０およびチェックビット９をＬｏｗレベルにプルダウ
ンするプルダウン抵抗２７，２８とデータ９用のバスと
チェックビット１０用のバスとに設けた例である。

【００４８】これら以外の構成は図１に示した第１の実
施例と同様であるため、図１と同じ符号を付して詳細な
動作の説明は省略する。図４において、抵抗２７，２８
は、データ９およびチェックビット１０がプルダウンさ
れているので、ＥＣＣ回路１動作無効時には、このプル
ダウン抵抗２７，２８により与えられるオール０のチェ
ックビット１０がメモリ装置２に書き込まれる。

【００４９】以上のように、本実施例において、試験時
にはチェックビット１０がオール０となるデータ９を擬
似正常データとして選び、チェックビット１０がオール
０とならないようなデータ９を擬似エラーデータとして
選べば、第１の実施例と同様にメモリ装置２の試験を行
うことができる。

【００５０】図５は、本発明の第３の実施例の回路の要
部構成を示す図である。

【００５１】上述した第１および第２の実施例は、チェ
ックビット１０用のバスにプルアップ抵抗１２またはプ
ルダウン抵抗２８を設けた例であったが、本実施例で
は、その代わりに抵抗３２を介して任意のチェックビッ
トパターンを供給するレジスタ３１を設けた例である。

【００５２】本実施例の構成は、図１に示した第１の実
施例と同様であるため、図１と同じ符号を付し、詳細な
動作の説明は省略する。

【００５３】本実施例では、レジスタ３１にセットされ
たチェックビットパターンを抵抗３２を介して出力す
る。従って、ＥＣＣ回路１の動作無効時には、チェック
ビットとしてレジスタ３１にあらかじめセットされたチ
ェックビットパターンがメモリ装置２に書き込まれる。

【００５４】なお、本実施例のレジスタ３１は、Ｈｉｇ
ｈレベルまたはＬｏｗレベルを切替えるスイッチに変更
してもよい。

【００５５】以上のように、本実施例において、ＥＣＣ
回路１の動作を無効としてメモリ装置２にデータ９を書
き込むと、チェックビットとしてレジスタ３１にあらか
じめセットされたチェックビットパターンが書き込まれ
る。しかも、本実施例では、チェックビットパターンを
レジスタ３１にセットしてそこから供給する構成をとっ
ているので、任意のチェックビットパターンを書き込
み、それらのパターンについての試験も行うことができ
る。

【００５６】図６は、本発明の第４の実施例の回路構成
を示す図である。

【００５７】第１から第３の実施例では、抵抗３２を介
してレジスタ３１にセットされたチェックビットパター
ンをデータ９用バスに出力することでＥＣＣ回路１の動
作無効時にチェックビット１０をメモリ装置２に書き込
む構成をとっていた。これにより、本実施例は、ＥＣＣ
回路１に内蔵したレジスタ４２から任意のチェックビッ
トパターンを出力するものである。

【００５８】本実施例の構成は、図１に示した第１の実
施例と同様であるため、図１と同じ符号を付し、詳細な
動作の説明は省略する。

【００５９】本実施例では、ＥＣＣ回路１の内部に任意
のチェックビットパターン発生のためのレジスタ４２と
ＥＣＣ回路１の出力とレジスタ４２の出力とを切替える
セレクタ４３とを設けている。ここで、レジスタ４２の
内容は外部から入力されるデータセット４４により更新
することができる。ＥＣＣ回路１の動作無効時にはセレ
クタ４３はＬｏｗレベルのＥＮＡ／ＤＩＳ信号４により
レジスタ４２の出力側に切替わり、チェックビットとし
て符号化部２２が生成したチェックビット１０ではな
く、あらかじめレジスタ４２にセットされた任意のチェ
ックビットパターンがメモリ装置２に書き込まれる。

【００６０】以上のように、本実施例において、符号化
部２２と双方向バッファ２４，２６との間にセレクタ４
３が介在するため、上述した特公平４−３４１８０号公
報に記載された従来の方式と同様に、符号化部２１とメ
モリ装置２の間の伝播遅延が大きくなり、動作速度が遅
くなるという欠点があるものの、レジスタ４２にセット
された任意のチェックビットパターンを供給できる。こ
れにより、考え得るあらゆる組み合わせの疑似正常デー
タおよび異常データを用いてＥＣＣ回路１の試験を行う
ことができる。

【００６１】なお、以上説明した各実施例によるデータ
９およびチェックビット１０の設定は各実施例の組み合
わせに限定されるものでなく、これらをどのように組み
合わせてもよい。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
以下のような顕著な効果を奏する。

【００６３】（１）メモリ装置が備えているＥＣＣ回路
動作の有効／無効切替え機能を利用しているため、試験
を行うための特別な回路が不要であり、装置の小型化お
よび軽量化を図ることができる。また、部品点数の減少
に伴い、価格を低く抑えることができ、かつ部品点数の
増加に起因する故障率の増大を低減させることができ
る。

【００６４】（２）ＥＣＣ回路とメモリ装置との間に試
験用の特別な回路をいっさい介在させる必要がなくなる
ため信号の伝播遅延時間が小さくなり、メモリアクセス
速度が向上する。

【００６５】（３）従来のようにテスト端子などから誤
りデータを入力して試験を行う方法をとる場合、最終製
品の状態ではテスト端子を外部に出さないため試験がで
きなくなるのに対し、本実施例ではテスト端子は使用し
ておらず、最終製品でも変わりなく試験を行えるため、
メモリ装置のＥＣＣ機能確認試験を組み立て工程だけで
なく、最終製品の段階でも行うことができる。

【００６６】（４）メモリへデータを書き込んだ後、違
うチェックビットを書き込む従来の方法に比べ、本発明
ではデータとともにチェックビットを書き込むことがで
きるので、あらかじめ試験時に使用するデータパターン
を決めておけば、後は単純な読み出しと書き込み操作で
試験を行うことができるため、試験工程が単純になるば
かりでなく、試験時間も短縮される。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】図１のＥＣＣ回路の内部構成を示す図である。

【図３】本発明の第１の実施の試験方法を示すフローチ
ャートである。

【図４】本発明の第２の実施例の回路構成を示す図であ
る。

【図５】本発明の第３の実施例の回路の要部構成を示す
図である。

【図６】本発明の第４の実施例の回路構成を示す図であ
る。

【図７】特開平４−１０１２５３号公報に記載されてい
る従来例の回路構成を示す図である。

【図８】特開平１−２２３７００号公報に記載されてい
る別の従来例の回路構成を示す図である。

【図９】特開平４−３４１８０号公報に記載されている
さらに別の従来例の回路構成を示す図である。

【符号の説明】

１，５４，６０ ＥＣＣ(Error Correction Circuit:
メモリ誤り訂正・検出回路) ２ メモリ装置 ３，９ データ用バス ４ ＥＮＡ(Enable)／ＤＩＳ(Disable)信号 ５ エラー検出信号 ６ ＷＲＩＴＥ信号 ７ ＲＥＡＤ信号 ８ ＡＤＲ信号 １１，１２ プルアップ抵抗 ２１ 符号化部 ２２ 復号部 ２３,２４，２６，２６ａ，２６ｂ 双方向バッファ ２７，２８ プルダウン抵抗 ３１，４２ レジスタ ３２ 抵抗 ４３ セレクタ ５０，５１ ＭＥＭ（メモリ） ５２ ＲＯＭ ５３ ＤＥＣ（デコーダ） ６１ ＭＡＲＹ（チェックビット格納用メモリアレイ） ７０ ＥＣＣチェック回路 ７２ エラー検出回路 ７３ ＥＣＣエラー原因表示部 ７４ 疑似エラー原因設定表示回路 ７５ 排他的論理和ゲート回路 ７６ 抑止回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリ装置が正常に動作するか否か試験
   するメモリ誤り訂正・検出システムであって、 データを格納するメモリ装置と、 前記メモリ装置へ所定のデータおよび該データより生成
   したチェックビットの書き込みおよび該メモリ装置から
   のデータおよびチェックビットの読み出しを行い、読み
   出したデータおよびチェックビットから読み出したデー
   タにおける誤りの有無を検出し、誤りを検出した場合に
   はこの検出した誤りを訂正し、また、その動作の有効お
   よび無効が外部から入力される制御信号により切り替え
   られるメモリ誤り訂正・検出回路と、 前記メモリ装置およびメモリ誤り訂正・検出回路の間を
   接続するデータバスに設けられ、前記メモリ誤り訂正・
   検出回路が無効とされたときに前記メモリ誤り訂正・検
   出回路から前記メモリ装置へ出力されたメモリ誤りを判
   定する基準として用いられるチェックビットを生成する
   チェックビット生成回路と、を具備し、 前記メモリ誤り訂正・検出回路は、その動作が無効とさ
   れたときには前記メモリ装置に書き込まれた前記チェッ
   クビット生成回路が生成したチェックビットから誤りの
   有無を検出せず、その動作が有効とされたときに前記メ
   モリ装置に書き込まれた該メモリ誤り訂正・検出回路が
   生成したチェックビットから誤りの有無を検出すること
   を特徴とするメモリ誤り訂正・検出回路試験システム。
2. 【請求項２】 請求項１に記載のメモリ誤り訂正・検出
   回路試験システムにおいて、 前記メモリ誤り訂正・検出回路は、前記制御信号により
   動作が無効とされたときにそのチェックビット出力がハ
   イインピーダンス状態となり、前記チェックビット生成
   回路は、前記メモリ誤り訂正・検出回路のチェックビッ
   ト出力をすべてＨｉｇｈレベルにプルアップする抵抗で
   あり、前記メモリ誤り訂正・検出回路の動作無効時に前
   記プルアップ抵抗により与えられるオール１のデータを
   前記メモリ誤り訂正・検出回路の動作の正常性を試験す
   るチェックビットとすることを特徴とするメモリ誤り訂
   正・検出回路試験システム。
3. 【請求項３】 請求項１に記載のメモリ誤り訂正・検出
   回路試験システムにおいて、 前記メモリ誤り訂正・検出回路は前記制御信号により動
   作が無効とされたときにそのチェックビット出力がハイ
   インピーダンス状態となり、前記チェックビット生成回
   路は、前記メモリ誤り訂正・検出回路が無効とされたと
   きに前記メモリ誤り訂正・検出回路のチェックビット出
   力をすべてＬｏｗレベルにプルダウンする抵抗であり、
   前記メモリ誤り訂正・検出回路の動作無効時に前記プル
   ダウン抵抗により与えられるオール０のデータを前記メ
   モリ誤り訂正・検出回路の動作の正常性を試験するチェ
   ックビットとすることを特徴とするメモリ誤り訂正・検
   出回路試験システム。
4. 【請求項４】 請求項１に記載のメモリ誤り訂正・検出
   回路試験システムにおいて、 前記メモリ誤り訂正・検出回路は前記制御信号により動
   作が無効とされたときにそのチェックビット出力がハイ
   インピーダンス状態となり、前記チェックビット生成回
   路は、チェックビットパターンがセットされたレジスタ
   であり、前記メモリ誤り訂正・検出回路の動作無効時に
   前記レジスタにセットされたチェックビットパターンを
   前記メモリ誤り訂正・検出回路の動作の正常性を試験す
   るチェックビットとすることを特徴とするメモリ誤り訂
   正・検出回路試験システム。
5. 【請求項５】 データを格納するメモリ装置と、 前記メモリ装置へ所定のデータおよび該データより生成
   したチェックビットの書き込みおよび該メモリ装置から
   のデータおよびチェックビットの読み出しを行い、読み
   出したデータおよびチェックビットから読み出したデー
   タにおける誤りの有無を検出し、誤りを検出した場合に
   はこの検出した誤りを訂正し、また、その動作の有効お
   よび無効が外部から入力される制御信号により切り替え
   られるメモリ誤り訂正・検出回路と、 前記メモリ装置およびメモリ誤り訂正・検出回路の間を
   接続するデータバスに設けられ、前記メモリ誤り訂正・
   検出回路が無効とされたときに前記メモリ誤り訂正・検
   出回路から前記メモリ装置へ出力されたメモリ誤りを判
   定する基準として用いられるチェックビットを生成する
   チェックビット生成回路と、を具備し、 前記メモリ誤り訂正・検出回路は、 前記メモリ誤り訂正・検出回路とメモリ装置の間に設け
   られ、外部から入力される任意のチェックビットパター
   ンがセットされるレジスタと、 前記メモリ誤り訂正・検出回路の出力と前記レジスタの
   出力とを切替えるセレクタと、をさらに具備し、 その動作無効時に前記セレクタが前記レジスタの出力側
   に切り替えられ、前記レジスタにセットされたデータを
   前記メモリ誤り訂正・検出回路の動作の正常性を試験す
   る任意のチェックビットパターンとして用いることを特
   徴とするメモリ誤り訂正・検出回路試験システム。
6. 【請求項６】 請求項1ないし４のいずれか１項に記載
   のメモリ誤り訂正・検出回路試験システムにおいて、 前記メモリ誤り訂正・検出回路は、前記メモリ装置への
   データ書き込み時に入力したデータによりチェックビッ
   トを生成する符号化部と、 前記メモリ装置から読み出したデータおよびチェックビ
   ットから該メモリ装置の誤りの有無を検出し、誤りを検
   出するとエラー検出信号を生成して出力するとともに、
   訂正可能な誤りであれば訂正して出力する復号部と、 前記符号化部と復号部の入出力部にそれぞれ設けられ、
   前記外部から入力される制御信号によりオープンおよび
   クローズして前記メモリ誤り訂正・検出回路の動作有効
   および無効を切替える双方向バッファと、 を具備することを特徴とするメモリ誤り訂正・検出回路
   試験システム。
7. 【請求項７】 請求項１記載のメモリ誤り訂正・検出回
   路試験方法であって、 メモリ誤り訂正・検出回路の動作を無効としてチェック
   ビット生成回路により与えられるメモリ誤りを判定する
   基準となり、かつ誤りなしとなるデータおよびチェック
   ビットと、誤りありとなるデータおよびチェックビット
   とをメモリ装置に順次書き込み、次に、前記メモリ誤り
   訂正・検出回路の動作を有効として前記メモリ誤り訂正
   ・検出回路の動作無効時に書き込んだデータおよびチェ
   ックビットを前記メモリ装置から順次読み出すことで、
   前記メモリ誤り訂正・検出回路の試験を行うことを特徴
   とするメモリ誤り訂正・検出回路試験方法。