JPH01280838A - パリティ再生自己チェッキング - Google Patents
パリティ再生自己チェッキングInfo
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- JPH01280838A JPH01280838A JP63300462A JP30046288A JPH01280838A JP H01280838 A JPH01280838 A JP H01280838A JP 63300462 A JP63300462 A JP 63300462A JP 30046288 A JP30046288 A JP 30046288A JP H01280838 A JPH01280838 A JP H01280838A
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- 238000012544 monitoring process Methods 0.000 abstract 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、全体的にはディジタルシステムに関し、更に
詳細にはエラー検出及び分離に関する。
詳細にはエラー検出及び分離に関する。
従来の技術
エラー検出のニーズは、よ（知られており、且つよく言
われる格言から生じている；何処か王台が悪ければ、う
まく行かない。今日の計算設備は、中央処理装置（ＣＰ
Ｕ）と、関連する周辺機器、メモリ、端子及び他の類
似の素子との間にデータを連続的に送る。読取り、書込
み、あるいは実際のデータ伝送中、エラーが導入される
ことがある。
われる格言から生じている；何処か王台が悪ければ、う
まく行かない。今日の計算設備は、中央処理装置（ＣＰ
Ｕ）と、関連する周辺機器、メモリ、端子及び他の類
似の素子との間にデータを連続的に送る。読取り、書込
み、あるいは実際のデータ伝送中、エラーが導入される
ことがある。
従ってエラー制御が、最近のディジタルシステムの設計
の必要な部分となっている。
の必要な部分となっている。
種々のエラー検出方法が今日使用されている。
典型的に、これ等の方法は、「冗長ピッｌ−Ｊと呼ばれ
る１又はそれ以上のビットを文字又は文字の流れの情報
搬送ビットに加えることを含む。これ等の冗長ビットは
、いかなる情報も搬送しない：むしろこれ等のビットは
、情報を搬送するビットの正しさを決定するのに使用さ
れる。
る１又はそれ以上のビットを文字又は文字の流れの情報
搬送ビットに加えることを含む。これ等の冗長ビットは
、いかなる情報も搬送しない：むしろこれ等のビットは
、情報を搬送するビットの正しさを決定するのに使用さ
れる。
多分、エラー検出の通常使用されている殆んどの方法は
、簡単なパリティチェックである。パリティチェックは
、ユニットのデータ内のビットを加算すること、必要な
パリティビットを計算すること、及びデータアイテムと
共に送られる計算されたパリティビットをチェックする
ことより成っている。
、簡単なパリティチェックである。パリティチェックは
、ユニットのデータ内のビットを加算すること、必要な
パリティビットを計算すること、及びデータアイテムと
共に送られる計算されたパリティビットをチェックする
ことより成っている。
発明が解決しようとする課題
情報と共に冗長ビット（例えば、パリティビット）を搬
送することが、データの完全性に重要である。しかし、
データが１つの点で改悪され（ｃｏｒｒｕｐｔｅｄ ）
れば、その改悪されたデータを他の点に送ることは、そ
の効果がむだとなるので明らかに望ましくない。
送することが、データの完全性に重要である。しかし、
データが１つの点で改悪され（ｃｏｒｒｕｐｔｅｄ ）
れば、その改悪されたデータを他の点に送ることは、そ
の効果がむだとなるので明らかに望ましくない。
多くのディジタルシステムでは、データは、回路板又は
チップのようなサブシステムの多数の「境界」を横切る
ことができる。そのような境界が、入力として横切られ
るときデータの完全性をチェックするよい設計がもたら
されるか、又はもたらされなければならない：そして出
力として境界を横切ると、通常再生されたパリティを生
ずる。
チップのようなサブシステムの多数の「境界」を横切る
ことができる。そのような境界が、入力として横切られ
るときデータの完全性をチェックするよい設計がもたら
されるか、又はもたらされなければならない：そして出
力として境界を横切ると、通常再生されたパリティを生
ずる。
しかし、この場合の問題は、データが２つの境界の間で
改悪された場合、再生されたパリティは、そのデータに
は役立つが、データは悪くなる。
改悪された場合、再生されたパリティは、そのデータに
は役立つが、データは悪くなる。
従って、データがどこへ行くのにも、データと共にパリ
ティを搬送するのがよい。しかしここで問題なのは、パ
リティエラーが最終的に決定されても、そのエラーが起
きた所（即ち、入力境界の前又は入力境界において、２
つの境界の間、あるいは出力境界において又はその後）
を分離する方法がないことである。
ティを搬送するのがよい。しかしここで問題なのは、パ
リティエラーが最終的に決定されても、そのエラーが起
きた所（即ち、入力境界の前又は入力境界において、２
つの境界の間、あるいは出力境界において又はその後）
を分離する方法がないことである。
問題点を解決するための手段
本発明は、パリティの再生と、データ及びパリティをす
べて一緒に伝える双方の利点を備えていて、データが改
悪されたかも知れない場所の不良分離を提供する。
べて一緒に伝える双方の利点を備えていて、データが改
悪されたかも知れない場所の不良分離を提供する。
本発明によれば、サブシステムの各々が境界を有してい
て、その境界を横切ってデータ及びパリティが送られる
多数のサブシステムによって形成されたディジタルシス
テムでは、境界を横切るデータ入力に関連した第１のパ
リティチェックと、境界を横切るデータ出力に関連した
パリティ再生と、境界から伝えられた再生されたパリテ
ィ及びデータに関連したパリティチェックと、そしてチ
ェックされ、再生されたパリティと入力境界における関
連したパリティチェックとを比較することがある。不整
合又はパリティエラーがエラー信号を生成し、この信号
からサブシステムに関して、改悪（ｃｏｒｒｕｐｔｉｏ
ｎ ）が生じた場所をほぼ決定することができる；サブ
システムへの入力で、サブシステム自身内、又は出力（
境界）において。
て、その境界を横切ってデータ及びパリティが送られる
多数のサブシステムによって形成されたディジタルシス
テムでは、境界を横切るデータ入力に関連した第１のパ
リティチェックと、境界を横切るデータ出力に関連した
パリティ再生と、境界から伝えられた再生されたパリテ
ィ及びデータに関連したパリティチェックと、そしてチ
ェックされ、再生されたパリティと入力境界における関
連したパリティチェックとを比較することがある。不整
合又はパリティエラーがエラー信号を生成し、この信号
からサブシステムに関して、改悪（ｃｏｒｒｕｐｔｉｏ
ｎ ）が生じた場所をほぼ決定することができる；サブ
システムへの入力で、サブシステム自身内、又は出力（
境界）において。
多数の利点が、本発明から生ずる。多分これ等の利点の
中の第１は、本発明が、パリティ再生を許容し、更にサ
ブシステムを去るデータが、サブシステムに入るデータ
と整合するのを保証するためにチェックするような方法
でデータをチェックするように作動されることである。
中の第１は、本発明が、パリティ再生を許容し、更にサ
ブシステムを去るデータが、サブシステムに入るデータ
と整合するのを保証するためにチェックするような方法
でデータをチェックするように作動されることである。
不整合があれば、エラー信号がその不整合をフラグする
。
。
更に、チェック及びエラー信号発生が、サブシステムに
関して、（１）入力境界、（２）サブシステム自身内、
又は（３）出力境界を横切り、障害が分離されることが
できるようになっている。
関して、（１）入力境界、（２）サブシステム自身内、
又は（３）出力境界を横切り、障害が分離されることが
できるようになっている。
これ等は、本発明によって達成される利点の僅かな利点
に過ぎない。本発明の他の利点及び追加の利点のより完
全な理解は、本発明の以下の詳細な説明の精読及び添付
図面から得られるであろう。
に過ぎない。本発明の他の利点及び追加の利点のより完
全な理解は、本発明の以下の詳細な説明の精読及び添付
図面から得られるであろう。
実施例
前記の如く、今日使用している多くの最近のコンピュー
タシスでは、データは計算システムを作り上げている回
路板、集積回路チップ等のようなユニットの形のサブシ
ステムによって規定されている多くの境界を横切って送
られる。これ等のサブシステムは、中央処理装置の１部
又はすべて、例えば、又は周辺装置、チャンネルを含む
ことができる入力／出力（Ｉｌｏ）構造、Ｉ１０バス、
あるいは周辺コントローラであることができる。
タシスでは、データは計算システムを作り上げている回
路板、集積回路チップ等のようなユニットの形のサブシ
ステムによって規定されている多くの境界を横切って送
られる。これ等のサブシステムは、中央処理装置の１部
又はすべて、例えば、又は周辺装置、チャンネルを含む
ことができる入力／出力（Ｉｌｏ）構造、Ｉ１０バス、
あるいは周辺コントローラであることができる。
本発明は、それ等のサブシステムが板であれ、チップで
あれ、これ等のサブシステムの境界を横切り伝えられる
データの完全性チェックを維持し、且つ改悪（ｃｏｒｒ
ｕｐｔｉｏｎ ）が検出されたとき一種の障害分離（ｆ
ａｕｌｔ １ｓｏｌａｔｉｏｎ ）を提供するように構
成されている。
あれ、これ等のサブシステムの境界を横切り伝えられる
データの完全性チェックを維持し、且つ改悪（ｃｏｒｒ
ｕｐｔｉｏｎ ）が検出されたとき一種の障害分離（ｆ
ａｕｌｔ １ｓｏｌａｔｉｏｎ ）を提供するように構
成されている。
第１図を参照すると、全体的に参照番号１０で示されて
おり、入力及び出力境界、ｊ２及び１４を有していて、
それを横切りデータ及びパリティが送られるサブシステ
ムが例示されている。第１図に示された如く、サブシス
テム１０は、通常の境界１２において、８ビツトの情報
データと１ビツトのパリティを含む多ビツトデータワー
ドを１般送するＡバスを収容している。ラインレシーバ
−１６が、受取った多ビツトデータワードをバッファメ
モリ（ｂｕｆｆｅｒ ｓｔｏｒａｇｅ） １８に伝え
、ここでこれ等の多ビツトデータワードは、８ビツトの
データがそこから種々の組合せ論理２０を経て、ライン
レシーバ−２２、出力端子２４、Ｂバスへ伝えられる前
に、−時保持される。
おり、入力及び出力境界、ｊ２及び１４を有していて、
それを横切りデータ及びパリティが送られるサブシステ
ムが例示されている。第１図に示された如く、サブシス
テム１０は、通常の境界１２において、８ビツトの情報
データと１ビツトのパリティを含む多ビツトデータワー
ドを１般送するＡバスを収容している。ラインレシーバ
−１６が、受取った多ビツトデータワードをバッファメ
モリ（ｂｕｆｆｅｒ ｓｔｏｒａｇｅ） １８に伝え
、ここでこれ等の多ビツトデータワードは、８ビツトの
データがそこから種々の組合せ論理２０を経て、ライン
レシーバ−２２、出力端子２４、Ｂバスへ伝えられる前
に、−時保持される。
本発明に関連したパリティチェツキング及び再生回路を
除き、以下により詳細に同定され、且つ説明されている
ように、サブシステム１０の説明及びその内容は、単に
例示的なものであると認識され、且つ理解されなければ
ならない；即ち、サブシステム１０の正確な実施は、ラ
インレシーバ−１又はラインドライバー、あるいはバッ
ファメモリを有していなくても十分できる。しかし、こ
のサブシステムは、いくつかの形式の組合せ論理（第１
図の参照番号２０で全体的に示された）と共に、１又は
それ以上のこれ等の要素を含むことが考えられる。しか
し、サブシステムは、−時的に又はその反対に、少くと
もいくつかの形式のメモリ （組合せ論理２０に加えて
）を有することが全くない訳ではないので、第１図に代
表されたサブシステムは、典型的なサブシステムの配置
から遠くかけ離れてはいない。
除き、以下により詳細に同定され、且つ説明されている
ように、サブシステム１０の説明及びその内容は、単に
例示的なものであると認識され、且つ理解されなければ
ならない；即ち、サブシステム１０の正確な実施は、ラ
インレシーバ−１又はラインドライバー、あるいはバッ
ファメモリを有していなくても十分できる。しかし、こ
のサブシステムは、いくつかの形式の組合せ論理（第１
図の参照番号２０で全体的に示された）と共に、１又は
それ以上のこれ等の要素を含むことが考えられる。しか
し、サブシステムは、−時的に又はその反対に、少くと
もいくつかの形式のメモリ （組合せ論理２０に加えて
）を有することが全くない訳ではないので、第１図に代
表されたサブシステムは、典型的なサブシステムの配置
から遠くかけ離れてはいない。
引続き第１図について説明すると、バッファメモリ１８
からアクセスされた各々の多−ビットワード（データ及
びパリティ）は、組合せ論理２０へのその途中で、パリ
ティチェック回路３０に加えられる。データに随伴する
パリティが誤っていれば、パリティチェック回路がパリ
ティエラーを発生し、これが信号ライン３２上を通りＪ
／にフリップフロップ３４のＪ入力に伝えられる。Ｊ／
にフリップフロップ３４のに入力がアース（Ｇ）に接続
されているので、パリティエラーは、バスＡエラーを生
成するＣＬＫ信号（内部クロック）によってラッチされ
ることに注目。Ｊ／にフリップフロップ３４のに入力が
アース（Ｇ）に接続されているから、フリップフロップ
３４は、そのセット状態のままでありバスＡエアー信号
をハイ（ＨＩＧＨ）に保つ。
からアクセスされた各々の多−ビットワード（データ及
びパリティ）は、組合せ論理２０へのその途中で、パリ
ティチェック回路３０に加えられる。データに随伴する
パリティが誤っていれば、パリティチェック回路がパリ
ティエラーを発生し、これが信号ライン３２上を通りＪ
／にフリップフロップ３４のＪ入力に伝えられる。Ｊ／
にフリップフロップ３４のに入力がアース（Ｇ）に接続
されているので、パリティエラーは、バスＡエラーを生
成するＣＬＫ信号（内部クロック）によってラッチされ
ることに注目。Ｊ／にフリップフロップ３４のに入力が
アース（Ｇ）に接続されているから、フリップフロップ
３４は、そのセット状態のままでありバスＡエアー信号
をハイ（ＨＩＧＨ）に保つ。
組合せ論理２０を通過及び／又は処理された８ビツトの
データは、１ビツトのパリティを発生するバリティジヱ
ネレータに加えられる、その１ビツトのパリティはライ
ンドライバー２７に伝えられ、そして出力境界１４を横
切って、Ｂバスに伝えられる。ラインドライバー２７は
、データビットを出力境界１４を横切りＡバスに伝える
。
データは、１ビツトのパリティを発生するバリティジヱ
ネレータに加えられる、その１ビツトのパリティはライ
ンドライバー２７に伝えられ、そして出力境界１４を横
切って、Ｂバスに伝えられる。ラインドライバー２７は
、データビットを出力境界１４を横切りＡバスに伝える
。
更に第１図に示されている如く、Ｂバスによって搬送さ
れたデータ及びパリティは、サブシステム１０の出力境
界１４を横切り、それぞれラインレシーバ４４及び４６
の後に伝えられ、そして、パリティエラーが検出された
とき、バスＢエラー信号を発生するパリティチェック回
路４８に加えられる。
れたデータ及びパリティは、サブシステム１０の出力境
界１４を横切り、それぞれラインレシーバ４４及び４６
の後に伝えられ、そして、パリティエラーが検出された
とき、バスＢエラー信号を発生するパリティチェック回
路４８に加えられる。
ラインレシーバ−４６から、Ｂバスパリティビットは排
他的−ＯＲゲート５０の入力に結合される、この排他的
ＯＲゲートはまた、組合せ論理２０を経て、バッファメ
モリ１８からアクセスした多ビツトワードのオリジナル
パリテイビソトを受取る。排他的ＯＲゲート５０の出力
は、ＡＮＤゲート５２の１つの入力に加えられる。ＡＮ
Ｄゲート５２の他方の入力は、Ｊ−にフリップフロップ
３４の−ｄ“出力を受取る。
他的−ＯＲゲート５０の入力に結合される、この排他的
ＯＲゲートはまた、組合せ論理２０を経て、バッファメ
モリ１８からアクセスした多ビツトワードのオリジナル
パリテイビソトを受取る。排他的ＯＲゲート５０の出力
は、ＡＮＤゲート５２の１つの入力に加えられる。ＡＮ
Ｄゲート５２の他方の入力は、Ｊ−にフリップフロップ
３４の−ｄ“出力を受取る。
明らかな如く、サブシステム１０内に、データの完全性
がチェックされる３つの一般点がある；（１１パリテイ
チ工ツク回路３０、（２）パリティチェック回路４８、
及び（３）排他的ＯＲ及びＡＮＤゲート５０及び４０゜
これ等のチェックは、３つのエラー信号を備えている：
バスＡエラー、パリティ再生エラー、及びバスＢエラー
であり、それぞれ、これ等は順々にエラーが生じた場所
の指示を与える。
がチェックされる３つの一般点がある；（１１パリテイ
チ工ツク回路３０、（２）パリティチェック回路４８、
及び（３）排他的ＯＲ及びＡＮＤゲート５０及び４０゜
これ等のチェックは、３つのエラー信号を備えている：
バスＡエラー、パリティ再生エラー、及びバスＢエラー
であり、それぞれ、これ等は順々にエラーが生じた場所
の指示を与える。
従って、例えば、データがバッファメモリ１８又はその
、ト流で（即ち、Ａバス上）ノイズ又は他の影響によっ
て改悪（ｃｏｒｒｕｐｔ ）されると、パリティチェッ
ク回路３０がそのようなエラーを検出してバスＡエラー
信号の確認をさせる。バスＡエラーの発生がＪＩＫフリ
ップフロップ３４の百出用をロー（ＬＯＷ）にして、Ａ
ＮＤゲート５２を不使用にすることによってパリティ再
生エアーの発生を妨げる。バスＡエアー信号のアサーシ
ョン（ａｓｓｅｒｔｉｏｎ ）が、バッファメモリ又は
その上流へのエラーを分離しようとする情報をそれに提
供する。
、ト流で（即ち、Ａバス上）ノイズ又は他の影響によっ
て改悪（ｃｏｒｒｕｐｔ ）されると、パリティチェッ
ク回路３０がそのようなエラーを検出してバスＡエラー
信号の確認をさせる。バスＡエラーの発生がＪＩＫフリ
ップフロップ３４の百出用をロー（ＬＯＷ）にして、Ａ
ＮＤゲート５２を不使用にすることによってパリティ再
生エアーの発生を妨げる。バスＡエアー信号のアサーシ
ョン（ａｓｓｅｒｔｉｏｎ ）が、バッファメモリ又は
その上流へのエラーを分離しようとする情報をそれに提
供する。
反対に、８ビツトのデータが、組合せ論理２０によって
改悪されたと仮定する。パリティジェネレータ２８によ
って発生され（且つＢバス上に伝えられた）パリティは
、対応するデータの８ビツトに（Ｂバス自身に改悪がな
いとすれば）整合する。しかし、再生されたパリティは
、ラインレシーバ４６を通り排他的ゲート５０の後に結
合され、そしてそこでオリジナルパリティと比較される
ので、比較の誤りは、パリティ再生エラーを生じ、そし
てデータの改悪（ｃｏｒｒｕｐｔｉｏｎ ）がサブシス
テムＩＯに、しかもバッファメモリ１８の下流に（又は
、より正確には、パリティチェック回路への接続の下流
に）起ったことを示す結果となる。
改悪されたと仮定する。パリティジェネレータ２８によ
って発生され（且つＢバス上に伝えられた）パリティは
、対応するデータの８ビツトに（Ｂバス自身に改悪がな
いとすれば）整合する。しかし、再生されたパリティは
、ラインレシーバ４６を通り排他的ゲート５０の後に結
合され、そしてそこでオリジナルパリティと比較される
ので、比較の誤りは、パリティ再生エラーを生じ、そし
てデータの改悪（ｃｏｒｒｕｐｔｉｏｎ ）がサブシス
テムＩＯに、しかもバッファメモリ１８の下流に（又は
、より正確には、パリティチェック回路への接続の下流
に）起ったことを示す結果となる。
しかし、データが、Ａバス上で、又はバッファメモリ１
８あるいは組合せ論理２０によって改悪されないが、２
２．２７のようなラインドライブ、Ｂバス、あるいはそ
の間の接続のいくつかが、いくつかの方法で多ビツトデ
ータワードを改悪するように機能不全を起したと仮定す
る。パリティチェック回路４８は、バスＢエラー信号を
出す。
８あるいは組合せ論理２０によって改悪されないが、２
２．２７のようなラインドライブ、Ｂバス、あるいはそ
の間の接続のいくつかが、いくつかの方法で多ビツトデ
ータワードを改悪するように機能不全を起したと仮定す
る。パリティチェック回路４８は、バスＢエラー信号を
出す。
このようにして、３つの一般点において、１つはサブシ
ステムの入力境界に関連した点、第２はコラプションが
、サブシステムに含まれる任意の組合せ論理内で起きる
かどうかを決定することに関連する点、そして第３に、
コラブションが、サブシステムの入力境界の下流で起る
かどうかを決定するように作動する点において、Ｎビッ
トの情報及びＭビットのチェツキング符号を具備する多
ビツトデータワードを伝えるサブシステム上のパリティ
エラーの発生をチェックし、分離する技法が開示された
。
ステムの入力境界に関連した点、第２はコラプションが
、サブシステムに含まれる任意の組合せ論理内で起きる
かどうかを決定することに関連する点、そして第３に、
コラブションが、サブシステムの入力境界の下流で起る
かどうかを決定するように作動する点において、Ｎビッ
トの情報及びＭビットのチェツキング符号を具備する多
ビツトデータワードを伝えるサブシステム上のパリティ
エラーの発生をチェックし、分離する技法が開示された
。
第１図は、ディジタルサブシステムの入力境界を横切り
、そのサブシステムの境界内に含まれた種々の組合せ論
理を通り、そしてサブシステムの出力へ伝えられるデー
タの完全性をモニタするためのその使用を例示している
、本発明の線図である。 １０・・・・・・サブシステム １２・・・・・・入力境界 １４・・・・・・出力境界 １６・・・・・・ラインレシーバ １８・・・・・・バッファメモリ ２０・・・・・・組合せ論理 ２７・・・・・・ラインドライバー ２８・・・・・・バリティジェネレータ３０．４８・・
・・・・パリティチェック回路３４・・・・・・Ｊ／に
フリップフロップ４４．４６・・・・・・ラインレシー
バ手続補正書（方式）４，２５ 平成元年 月 日 特許庁長官 吉 １）文 毅 殿 幻１事
件の表示 昭和６３年特許願第３００４６２号２発明
の名称 パリティ再生自己チェツキング３補正をす
る者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 平５！２１年３月２８日６、
補正の対象 図面（第１図）、 、□ （丙）
、そのサブシステムの境界内に含まれた種々の組合せ論
理を通り、そしてサブシステムの出力へ伝えられるデー
タの完全性をモニタするためのその使用を例示している
、本発明の線図である。 １０・・・・・・サブシステム １２・・・・・・入力境界 １４・・・・・・出力境界 １６・・・・・・ラインレシーバ １８・・・・・・バッファメモリ ２０・・・・・・組合せ論理 ２７・・・・・・ラインドライバー ２８・・・・・・バリティジェネレータ３０．４８・・
・・・・パリティチェック回路３４・・・・・・Ｊ／に
フリップフロップ４４．４６・・・・・・ラインレシー
バ手続補正書（方式）４，２５ 平成元年 月 日 特許庁長官 吉 １）文 毅 殿 幻１事
件の表示 昭和６３年特許願第３００４６２号２発明
の名称 パリティ再生自己チェツキング３補正をす
る者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 平５！２１年３月２８日６、
補正の対象 図面（第１図）、 、□ （丙）
Claims (1)
- 【特許請求の範囲】 １、Ｍビットのデータ及びＮビットのチェッキングコー
ドを有しており、多ビット−データワードを受取る入力
手段と、入力手段において受取った多−ビットデータワ
ードを一時的にメモリするバッファ手段と、システムか
らの多−ビットデータワードを伝える出力手段と、バッ
ファ手段から出力手段へ多−ビットデータワードを伝え
る組合せ論理手段とを含む多−ビットデータワードを使
用する型式のディジタルシステムにおいて、 データワード改悪点を分離するために、多−ビットデー
タの完全性をチェックする装置が、多−ビットデータワ
ードに含まれるＮビットのチェッキングコードを用いて
、バッファ手段から組合せ論理手段に伝えられる多−ビ
ットデータワードをチェックするバッファ手段に結合さ
れた第１の回路手段と； 組合せ論理手段から多−ビットデータワードのＭビット
のデータを受取るコード発生手段であって、そこから出
力手段に伝えられるＮビットの再生されたチェッキング
コードを生成するコード発生手段と； バッファからのＭビットのチェッキングコードを、コー
ド発生手段によって生成されたＭビットのコードと比較
する第２の回路手段であって、そこから第２のエラー信
号を生成する第２の回路手段と； 出力手段に結合されており、且つコード発生手段によっ
て生成されたＭビットのチェッキングコード及び出力手
段によって生成されたＮビットのデータを用いて、出力
手段から伝えられた多−ビットデータワードをチェック
するコード発生手段に結合された第３の回路手段であっ
て、そこから不整合の場合に第３のエラー信号を生成す
る第３の回路手段と、 を具備することを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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