DE3855174T2 - Selbstprüfung der Paritätsregenerierung - Google Patents

Description

• Die vorliegende Erfindung betrifft generell digitale Systeme; insbesondere Fehlererkennung und -isolierung.
• Der Bedarf für Fehlererkennung rührt vom wohlbekannten und oft benutzten Sprichwort her: Wenn etwas falsch laufen kann, wird es das auch. Moderne Computerausstattung transferiert kontinuierlich Daten zwischen einer zentralen Prozessoreinheit (CPU) und zugeordneten Peripheriegeräten, Speichern, Terminalen und ähnlichen Elementen. Fehler können während des Lesens, Schreibens oder des Übertragens der Daten eingeführt werden. Deswegen wurde die Fehlerkontrolle ein notwendiger Bestandteil des Designs von modernen digitalen Systemen.
• Verschiedene Fehlererkennungsmethoden werden heutzutage benutzt. Typischerweise betreffen diese Methoden die Addition von einem oder mehreren Bits, den sogenannten "überzähligen Bits", zu den informationstragenden Bits eines Zeichens oder eines Zeichenflusses. Diese überzähligen Bits tragen keine Informationen; sie werden eher benutzt, um die Korrektheit der informationstragenden Bits zu bestimmen.
• Vielleicht ist die meistgebrauchte Methode der Fehlererkennung die einfache Paritätsprüfung. Eine Paritätsprüfung besteht aus der Addition der Bits in einer Dateneinheit, der Berechnung des benötigten Paritätsbits und dem Vergleich des berechneten Paritätsbits mit dem, welches mit der Dateneinheit übermittelt wurde. Die IEE-Transaktionen auf Computern, Ausgabe C-23, Nr.7 vom Juli 1974, Seiten 658-666, wo teilweise selbstprüfende Schaltkreise besprochen werden, offenbaren beispielsweise die Benutzung von Paritätsregeneration und Prüfung für Fehler. EP-A-0 102 150 offenbart die Benutzung von mehreren Fehlerdetektoren, um Fehlerdiagnosen in einem datenverarbeitenden System herzustellen.
• Das Tragen des überzähligen Bis (beispielsweise des Paritätsbits) mit der Information ist für die Datenintegrität wichtig. Dennoch ist es, falls die Daten an einem Punkt verfälscht sind, offensichtlich nicht wünschenswert, diese verfälschten Daten zu einem anderen Punkt zu bringen, da deren Effekte noch negativer werden.
• In vielen digitalen Systemen können die Daten eine gewisse Anzahl von Begrenzungen solcher Subsysteme, als Platinen oder Chips, überschreiten. Ein gutes Design wird oder sollte die Datenintegritätsprüfung anführen, wenn solch eine Begrenzung als Eingabe überquert wird; und das Überqueren einer Begrenzung einer Ausgabe resultiert üblicherweise in einer regenerierten Parität. Das Problem dabei ist jedoch, daß, falls Daten zwischen den beiden Begrenzungen verfälscht weden, die regenerierte Parität für diese Daten gut sein wird, die Daten jedoch sind schlecht.
• Deshalb ist es besser, wo immer möglich, die Parität mit den Daten zu führen. Dennoch ist hier das Problem, daß, wenn der Paritätsfehler letztendlich entdeckt wurde, es keinen Weg gibt, herauszubekommen, wo dieser Fehler auftauchte (d.h. vor oder an der Eingabebegrenzung zwischen den beiden Begrenzungen oder am oder nach der Ausgabebegrenzung).
• Die vorliegende Erfindung liefert die Vorteile von sowohl der Paritätsregenerierung als auch der vereinten Übertragung von Daten und Parität, um eine Fehlerisolation zu liefern, die anzeigt, wo Daten verfälscht worden sein könnten.
• Entsprechend der vorliegenden Erfindung gibt es in einem digitalen System, welches aus einer Anzahl von Subsystemen gebildet ist, von denen jedes Subsystem Begrenzungen hat, über welche Daten und Parität schreiten, eine erste Paritätsprüfung, die der Dateneingabe über eine Begrenzung zugeordnet ist, eine Paritätsregenerierung, die der Datenausgabe über eine Begrenzung zugeordnet ist, eine Paritätsprüfung, die der regenerierten Parität und den Daten, die von der Ausgabebegrenzung übermittelt wurden, zugeordnet ist und ein Vergleich der regenerierten Parität mit der Parität, die den Daten, die an der Eingabebegrenzung empfangen wurde, zugeordnet ist. Eine Nichtübereinstimmung oder ein Paritätsfehler erzeugt Fehlersignale, von welchen ungefähr bestimmt werden kann, wo relativ zum Subsystem die Datenverfälschung auftaucht: Am Eingang zum Subsystem, im Subsystem selbst oder am Ausgang (Begrenzung).
• Eine Anzahl Vorteile rührt von der vorliegenden Erfindung her. Vielleicht zuvorderst dieser Vorteile ist die Tatsache, daß die Erfindung so funktioniert, daß sie Daten auf eine Weise prüft, die Paritätsregenerierung ermöglicht und dabei prüft, um sicherzustellen, daß die Daten, die ein Subsystem verlassen, denjenigen entsprechen, die in dieses Subsystem hineingelangten. Wenn es eine Nichtübereinstimmung gibt, zeigt ein Fehlersignal diese Nichtübereinstimmung an.
• Zusätzlich ist die Prüf- und Fehlersignalisierung derart, daß der Fehler relativ zum Subsystem isoliert werden kann als zur (1) Eingabebegrenzung zugehörig, (2) als zum Inneren des Subsystems selbst zugehörig oder (3) über die Ausgabebegrenzung hinweg zugehörig.
• Dies sind nur einige der Vorteile, die die vorliegende Erfindung ermöglicht. Eine vollständigere Angabe der weiteren Eigenschaften und weiterer Vorteile der Erfindung erhält man durch das Lesen der folgenden detaillierten Beschreibung der Erfindung und der beigefügten Zeichnungen.
• Fig.1 ist ein Blockdiagramm der Erfindung, auf welchem ihre Benutzung zur Anzeige der Integrität von Daten, die über eine Eingabebegrenzung eines digitalen Subsystems durch verschiedene kombinatorische Logikschaltungen, die innerhalb der Begrenzung dieses Subsystems enthalten sind und zu einer Ausgabe des Subsystems übermittelt wurden, illustriert wird.
• Wie oben bemerkt, werden Daten in vielen der modernen Computersysteme, die heutzutage benutzt werden, über mehrere Begrenzungen, die durch Subsysteme in der Form von Platinen, integrierten Schaltchips und ähnlichen Einheiten, die das Computersystem bilden, definiert werden, übertragen. Diese Subsysteme können ein Teil oder alles der zentralen Prozessoreinheit beispielsweise ausmachen oder einer peripheren Einrichtung, einer Eingabe/Ausgabe (I/O) Struktur, welche einen Kanal enthalten enthalten könnte, einen I/O Bus oder einen peripheren Controller.
• Die vorliegende Erfindung ist so strukturiert, daß sie eine Integritätsprüfung der über die Begrenzungen dieser Subsysteme übermittelten Daten unterhält, und zwar sowohl wenn es sich dabei um Platinen oder Chips handelt um eine Form von Fehlerisolierung zu liefern, falls eine Verfälschung entdeckt wird. Dieses und andere Ziele werden in einer vorteilhaften Weise gelöst, in denen grundsätzlich die Eigenschaften die in den unabhängigen Ansprüchen festgehalten sind, angewendet werden. Weitere Verbesserungen werden in den Unteransprüchen vorgebracht.
• Sich nun Fig.1 zuwendend, ist dort ein Subsystem illustriert, welches generell mit dem Bezugszeichen 10 bezeichnet ist und Eingabe- und Ausgabebegrenzungen 12 und 14 hat, über welche Daten und Parität übermittelt werden. Wie Fig.1 zeigt, empfängt das Subsystem 10 an der Eingabebegrenzung 12 einen A-Bus, welcher ein Multi-Bit Datenwort trägt, das aus 8 Bits Informationsdaten und einem Bit Parität besteht. Leitungsempfänger 16 leiten die empfangenen Muli-Bit-Datenwörter zu einem Pufferspeicher 18, wo sie temporär gehalten werden, bevor die 8 Bit- Daten von dort durch verschiedene kombinatorische Logiken 20 zu Leitungstreibern 22, einem Ausgabeterminal 24, zu einem B Bus übermittelt werden.
• Es sollte erkannt und verstanden werden, daß außer für die Paritätsüberprüfung und Regenerierungsschaltkreise, welche der vorliegenden Erfindung zugeordnet sind, die Beschreibung des Subsystems 10 und seines Inhaltes sowie es noch vollständiger weiter unten erklärt und beschrieben werden wird, nur illustrativ ist; das bedeutet, daß es sehr wohl sein kann, daß die tatsächliche Implementierung des Subsystems 10 keine Leitungsempfänger oder Leitungstreiber oder Pufferspeicher haben könnte. Es wird jedoch angenommen, daß das Subsystem eines oder mehrere dieser Elemente zusammen mit einer gewissen Form von kombinatorischer Logik (generell mit dem Bezugszeichen 20 in Figur 1 bezeichnet), enthält. Dennoch ist es wahrscheinlicher, daß ein Subsystem zumindest irgendeine Form von Speicher (zusätzlich zur kombinatorischen Logik 20), von temporärer oder anderer Art aufweist, so daß das durch Figur 1 dargestellte Subsystem nicht zu weit von der Konfiguration eines typischen Subsystems entfernt ist.
• Mit Figur 1 fortfahrend wird jedes Muli-Bit-Wort (Daten- und Parität), welches vom Pufferspeicher 18 empfangen wurde, dem Paritätsprüfungsschaltkreis 30 auf seinem Weg zur kombinatorischen Logik 20 unterworfen. Wenn die datenbegleitende Parität nicht korrekt ist, wird der Paritätsprüfungsschaltkreis einen Paritätsfehler erzeugen, welcher auf der Signalleitung 32 zu einem J-Eingang eines großen J/K- Flip-Flops 34 übermittelt wird. Man bemerke, daß der K-Eingang des J/K-Flip- Flops 34 mit der Erde (E) verbunden ist, so daß der Paritätsfehler durch das CLK- Signal (eine interne Uhr) erfaßt wird, woraus sich ein BUS A FEHLER-Signal ergibt. Da der K-Eingang des J/K-Flip-Flops 34 mit der Erde (E) verbunden ist, bleibt 27 der Flip-Fiop 34 in gesetztem Zustand, um das BUS A FEHLER-Signal HOCH zu halten.
• Die 8 Datenbits gelangen durch die kombinatorische Logik 20 und werden einem Paritätsgenerator 28 zugeführt, welcher ein Paritätsbit erzeugt, welches einem Leitungstreiber 27 zugeführt wird und weiter über die Ausgangsbegrenzung 34 zu dem B BUS geführt wird. Ein Leitungstreiber 22 übermittelt die Datenbits über die Ausgangsbegrenzung 14 zum B BUS.
• Wie Figur 1 weiterhin angibt, werden die Daten und Paritäten, welche vom B BUS getragen werden, zurück über die Ausgangsbegrenzung 14 des Subsystems 10 zu den Leitungsempfängern 44 und 46 jeweils übermittelt und einem Paritätsprüfungsschaltkreis 48 zugeführt, welcher ein BUS B FEHLER-Signal erzeugt, wenn ein Paritätsfehler entdeckt wird.
• Vom Leitungsempfänger 46 wird das B BUS Paritätsbit an einen Eingang des AUSSCHLIESSLICH-ODER-Gatters 50, welches ebenfalls über die kombinatorische Logik 20 das Original Paritätsbit des Multi-Bit-Wortes, welches vom Pufferspeicher 18 übernommen wurde, empfängt, angekoppelt. Der Ausgang des AUSSCHLIESSLICH-ODER-Gatters 50 wird einem Eingang eines UND-Gatters 52 zugeführt. Der andere Eingang des UND Gatters 52 empfängt den Q-Ausgang des J-K-Flip-Flops 34.
• Wie erkenntlich war, gibt es drei generelle Punkte innerhalb des Subsystems 10, an welchem die Integrität der Daten überprüft wird: (1) am Parititätsprüfschaltkreis 30, (2) am Paritätsprüfschaltkreis 48 und (3) an den AUSSCHLIESSLICH-ODER und UND-Gattern 50 und 52. Diese Überprüfungen liefern drei Fehlersignale:BUS A ERROR PARITÄTSREGENERIERUNSFEHLER und BUS B-Fehler jeweils, welche wiederum angeben, wo der Fehler aufgetaucht sein könnte.
• Also wird der Paritätsprüfschaltkreis 30 beispielsweise, wenn Daten durch Rauschen oder andere Einflüsse am Pufferspeicher 18 oder stromaufwärts davon (z.B. auf dem A-BUS) verfälscht wurde, solche Fehler entdecken, um die Sicherstellung des BUS A-FEHLER-Signales zu gewährleisten. Die Erzeugung des BUS A-Fehler-Signales bringt den Q-Ausgang des J/K Flip-Flops 34 dazu, in Stellung NIEDRIG zu gehen, um die Erzeugung des PARITÄTSREGENERIERUNGSFEHLERS durch Außerbetriebsetzung des UND-Gatters 52 zu verhindern. Die Sicherstellung des BUS A FEHLER-Signales liefert eines mit der Information, die dazu tendiert, den Fehler im Pufferspeicher oder stromaufwärts davon zuzuordnen.
• 6 Andererseits nehme man an, daß die Art Datenbits durch die kombinatorische Logik 20 verfälscht wurden. Die durch den Paritätsgenerator 28 erzeugte und (zum B Bus übermittelte Parität wird den entsprechenden 8 Datenbits entsprechen (angenommen, daß der B Bus selbst nicht verfälscht ist). Dennoch, da die regenerierte Parität durch den Leitungsempfänger 46 zum AUSSCHLIESSLICH-ODER Gatter 50 rückgekoppelt wird und dort mit der ursprünglichen Parität verglichen wird, wird der Vergleich einen Unterschied ergeben, wodurch der PARITÄTSREGENERIERUNGSFEHLER erzeugt wird und wodurch angegeben wird, daß die Datenverfälschung im Subsystem 10 aufgetaucht ist, allerdings stromabwärts von dem Pufferspeicher 18 (oder noch genauer stromabwärts von der Verbindung zum Paritätsprüfschaltkreis 30).
• Dennoch nehme man nun an, daß Daten nicht auf dem A BUS oder durch den Pufferspeicher 18 oder durch die kombinatorische Logik verfälscht wurden, sondern daß die Leitungstreiber 22, 27, der B BUS oder irgendeine der Verbindungen dazwischen in irgendeiner Weise nicht ordnungsgemäß funktioniert haben, so daß das Mulit-Bit Datenwort verfälscht wurde. Der Paritätsprüfschaltkreis 48 wird dann das BUS B FEHLER Signal ausgeben.
• Also wurde eine Technik zur Prüfung und Isolierung des Auftauchens von Paritätsfehler auf einem Subsystem, welches ein MULTI-BIT Datenwort übermittelt, offenbart, welches N Bits-Informationen und M Bits Code an drei generellen Punkten enthält: Einer, welcher der Eingangsbegrenzung des Subsystems zugeorndet ist, ein zweiter, welcher der Bestimmung, ob die Verfälschung innerhalb einer kombinatorischen Logik, die in dem Subsystem enthalten ist, zugeordnet ist und ein dritter, der betrieben werden kann, um zu bestimmen, ob Verfälschung stromabwärts von der Eingangsbegrenzung des Subsystems auftaucht.

Claims (6)

1. Eine Vorrichtung (30,34,48,50,52) für die Überprüfung der Integrität von erhaltenen Mulit-bit-Datenwörtern, die N Bits-Daten und M Bits Prüfcode haben und um Punkte von Datenwortverfälschung zu isolieren zur Benutzung in einem digitalen System (10) von dem Typ, der Pufferspeichermittel (18) aufweist, um Multi-bit-Datenworte temporär zu speichern, die von dem digitalen System empfangen wurden, Ausgabemittel (22,27), die an einen Ausgangsbus (B- Bus) angekoppelt sind, um Multi-bit-Datenworte dort anzuwenden und kombinatorische logische Mittel (20), um die empfangenen Mult-bit-Datenwörter von den Speichermitteln (18) zu empfangen und nur die N Bits von Daten der empfangenen Multi-bit-Datenwörter zu den Ausgangsmitteln weiterzuleiten, die Vorrichtung besteht aus:

ersten Schaltkreismitteln (30,34), die an die Pufferspeichermittel (18) angekuppelt sind, um die Multi-bit-Datenwörter, die von dort übermittelt wurden, zu überprüfen, welche die M Bits Prüfcode benutzen, um aus ihnen ein erstes Fehlersignal (Bus-A-Fehler) zu produzieren, welches Datenwortverfälschung angibt, die vor den ersten Schaltkreismitteln aufgetaucht ist;

Codeerzeugungsmittel (28), um die N Bits Daten der Multi-bit-Datenwörter von den kombinatorischen Logikmitteln (20) zu empfangen, um aus ihnen M Bits aufbereiteten Prüfcode zu produzieren, welcher zu den Ausgangsmitteln (22,27) übertragen wird, um dort Multi-bit-Datenwörter mit den N Bits Daten, die direkt von den kombinatorischen Logikmitteln empfangen wurden zu bilden:

zweite Schaltkreismittel (48), die an den Ausgangsbus angekoppelt sind, um die Multi-bit-Datenwörter, die zu diesem und von diesem übermittelt wurden, zu überprüfen, wobei die M Bits aufgefrischten Prüfcodes von obengenannten Codeerzeugungsmmtteln (28) benutzt werden, um ein zweites Federsignal (Bus B-Fehler) zu erzeugen, welches Datenwortverfälschung angibt, welche zwischen den kombinatorischen Logikmitteln (20) und dem Ausgangs-4 bus (B-Bus) auftaucht; und

dritte Schaltkreismittel (46,50,52), die so angekoppelt sind, daß sie das erste Fehlersignal empfangen und die M Bits Prüfcode von den kombinatorischen Logikmitteln und den M Bits aufgefrischen Prüfcodes von dem Ausgangsbus empfangen und vergleichen, um aus ihnen in Abwesenheit des ersten Fehlersignales ein drittes Fehlersignal (Paritätsregenerierungsfehler) zu erzeugen, welches Datenwortverfälschung angibt, die zwischen den Puffermitteln und den Ausgangsmitteln auftaucht.

2. Eine Vorrichtung entsprechend Anspruch 1, wobei M = 1.

3. Eine Vorrichtung entsprechend Anspruch 1, wobei die ersten und zweiten Schaltkreismittel jeweils so betrieben werden können, daß sie Paritätsprüfungen an den Mulit-bit-Datenwörtern, die sie jeweils erhalten, ausführen können.

4. Eine Vorrichtung entsprechend Anspruch 3, wobei M = 1.

5. Eine Vorrichtung entsprechend Anspruch 1, welche Merkschaltungsmittel (34) enthält, die an die ersten Schaltkreismittel (30,34) angekoppelt sind, um vorübergehend das erste Fehlersignal zu speichern.

6. Eine Vorrichtung entsprechend Anspruch 1, wobei die M Bits Prüfcode und die Bits aufgefrischten Prüfcodes-Paritätsbits sind.