DE68918840T2

DE68918840T2 - Fehlererkennung für teilschreiboperationen für speicher.

Info

Publication number: DE68918840T2
Application number: DE68918840T
Authority: DE
Inventors: Michael Mayer; Paul Peirson; James Scheuneman
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1988-08-30
Filing date: 1989-08-28
Publication date: 1995-02-16
Anticipated expiration: 2009-08-29
Also published as: WO1990002374A1; EP0383899B1; DE68918840D1; US4918695A; JPH03501660A; EP0383899A1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf Fehlererkennung für Speicher von Datenverarbeitungssystemen und insbesondere auf Fehlererkennung bei Teilschreiboperationen von solchen Speichern.
Es ist ein gemeinsames Ziel in der Datenverarbeitung immer schnellere Verarbeitungs-Raten zu erzielen. Mit diesem Ziel, schnellere Verarbeitungsraten zu erzielen einhergehend, ist es ebenfalls Ziel, eine Systemarchitektur bereitzustellen, die für allgemeine Rechenoperationen verwendet werden kann. In der Vergangenheit war es bei Datenverarbeitungssystemen normal, Systemarchitekturen zu besitzen, die für eine feste Datenwortlänge entworfen wurden. Oftmals wird die Datenwortlänge so gewählt, daß sie mit der Kapazität des Datenwortspeicherregisters im Hauptspeichersystem übereinstimmt. Bei der Verwendung von 36-Bit-Speicherregistern war es z.B. üblich, Datenverarbeitungssysteme zu verwenden, die gleichfalls auf einer 36-Bit-Basis funktionieren.
Zu einer relativ frühen Zeit der Entwicklung von binären Computersystemen wurde herausgefunden, daß eine effizientere Benutzung des Hauptspeichers dadurch erreicht werden kann, daß für Lese- und Schreiboperationen ein Halb-Wortzugriff auf das Hauptspeichersystem vorgenommen wird. Solche Systeme werden normalerweise bei arithmetischen Operationen auf einer vollständigen Wortbasis betrieben, obwohl der Zugriff auf den Speicher auf einer Halb-Wortbasis durchgeführt werden könnte.
Mit weiter fortgeschrittener Verbesserung und Verfeinerung der Systemarchitektur und der Speichersysteme wurden Systeme entwickelt, die einen Zugriff zum Lesen und Schreiben in den Hauptspeicher selektiv auf der Basis von Viertel-Wörtern, Drittel-Wörtern oder Halb-Wörtern auf einer festen Bit-Anordnungsbasis gestatten. Diese binären Datenverarbeitungssysteme wurden normalerweise mit einer Registerspeicherkapazität ausgestattet, die durch ein Mehrfaches der Potenz von 2 festgelegt war, wobei diese Teilanordnungen relativ einfach zu definieren und implementieren waren. In dem US-Patent 4,520,439, veröffentlicht am 28. Mai 1985 und patentiert für Arnolds E. Liepa, das auf den Besitzer der vorliegenden Erfindung übertragen wurde, wurden Vorkehrungen zur Bereitstellung der Möglichkeit geschaffen, Bit-Felder variabler Länge zu schreiben, wobei die Bit-Feldlänge zwischen einem einzelnen Bit und einem vollständigen Speicherwort variieren kann.
Viele logische und datenmanipulierende Operationen erfordern nun die Möglichkeit, verschiedene Bit-Felder variabler Länge zu lesen und zu schreiben. Solche Operationen werden häufig durch logische Instruktionen durchgeführt, die mit einem Verschieben von Datenwörtern verbunden sind, um die Einfügung von variablen Bit-Feldern in Datenwörter durchzuführen, die aufzuzeichnen sind. Die Überprüfung der Operation der Teil-Schreibfunktion in solchen Systemen ist von entscheidender Wichtigkeit. Obwohl Paritäts- und Kontroll-Bits für zusammengeführte Daten erzeugt und im Speicher vor Teilschreiboperationen gespeichert werden, wie in der JP-A-58.108984 beschrieben, ist es in solchen Systemen möglich, ein "1"-Bit während des Zusammenfügens fallenzulassen oder hinzuzunehmen, ohne daß dieser Fehler bemerkt würde. Die vorliegende Erfindung - wie im Vorrichtungsanspruch 1 und im Verfahrensanspruch 9 beansprucht - sorgt für die Erfassung von Zusammenfügungsfehlern, um das Auftreten von nicht erfaßten Fehlern zu minimieren.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Es zeigen:
Fig. 1 ein Blockdiagramm des Erfassungssystems für Teil schreibfehler gemäß der vorliegenden Erfindung; und
Fig. 2 bis 4 Teil-Blockdiagramme von alternativen Ausführungsformen der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 zeigt ein Blockdiagramm eines Teils eines Datenprozessors, welcher das Merkmal gemäß der vorliegenden Erfindung verwirklicht, welches sich auf eine Teilschreibfehlererkennung bei variablen Feldern bezieht. Der Speicher 12 enthält eine Anordnung von adressierbaren Speicherzellen zusammen mit den notwendigen, hiermit verbundenen Adressier- und Zugriffsschaltkreisen, welche nicht im Detail gezeigt sind, da solche Schaltkreise mit allgemein bekannten Schaltkreisentwurfstechniken übereinstimmen können. Der Speicher 12 ist dafür vorgesehen, Instruktionsworte und Operand-Worte zu speichern, die nachfolgend beide als "Datenworte" bezeichnet werden. Eine Steuersektion 14 arbeitet in gewöhnlicher Weise durch Signale auf dem Bus 13, um von den (nicht eingezeichneten) Elementen des Datenverarbeitungssystems angefragte Lese- oder Schreiboperationen zu steuern und um das Timing für Lese- und Schreiboperationen in den Speicher 12 abzustimmen. Selbstverständlich können mehr als ein Datenprozessor oder Anfrager im Datenverarbeitungssystem unter der Aufsicht der Steuersektion 14 arbeiten. Für den Fall, daß mehr als ein Anfrager benutzt wird, muß eine Prioritätsanordnung verwendet werden.
Die Steuersektion 14 erzeugt zunächst eine Leseanfrage, wenn ein in dem Speicher gespeichertes Datenwort für eine partielle Schreiboperation angefordert wird. Wenn das fehlerkorrigierte Datenwort vom Speicher abgerufen wird, wird es an den Bus 58 geleitet und in einer Lesesektion 11 eines Zusammenführ-Registers 17 gespeichert. Das Zusammenführ-Register 17 wird von Signalen auf dem Bus 44 von der Steuersektion 14 gesteuert. Ein Schreibdatenwort wird dann auf den Bus 56 zum Speichern in dem Schreibdatenregister 57 gegeben. Das Register 57 liefert das Schreibwort zu der Schreibsektion 13 des Zusammenführ- Registers 17 über den Bus 13 und den Bus 80. Der anfragende Prozessor spezifiziert auch die Start-Bit-Position des variablen Feldes, das von einem codierten Signal auf den Bus 46 zu schreiben ist, und das End-Bit oder das letzte in das variable Feld zu schreibende Bit durch ein codiertes Signal auf dem Bus 48. Diese Information ist in dem Startregister 47 bzw. dem Endregister 49 gespeichert und wird als Start- bzw. Endcode zu dem Dekoder 78 über die Busverbindungen 51 bzw. 53 geliefert.
Maskensignale werden von dem Dekoder 78 erzeugt und über den Bus 52 zum Speichern in der Auswahlsektion 15 übertragen. Diese Signale legen die Bit-Positionen in den Speicheradressregistern fest, die während der Teilschreiboperation verändert werden. Das Lesedatenwort, das in der Lesesektion 11 gespeichert ist, wird mit dem Schreibdatenwort in der Schreibsektion 13 - gesteuert von der Auswahlsektion 15 - zusammengeführt, um ein zusammengeführtes Datenwort zu bilden. Das zusammengeführte Datenwort wird zu dem Speicher 12 über die Busverbindungen 77 und 72 übertragen.
Die Schreibdaten in dem Schreibdatenregister 57, der Start-Code in dem Startregister 47 und der End-Code in dem Endregister 49 werden vorzugsweise jeweils Paritäts-Checks durch die Paritäts-Check-Schaltkreise 70, 72 bzw. 74 unterzogen, die mit dem Eingangsbus 81 mit der Steuersektion 14 verbunden sind. Dies minimiert die Übertragung von Fehlern in das Zusammenführ-Register 17 und den Dekoder 78. Die Auswahlverbindung 52 zur Weiterleitung des Maskenzusammenführcodes zu dem Zusammenführ-Register 17 ist mit "F" gekennzeichnet, um die Zusammenführcodefunktionsbits zu spezifizieren. Das zusammengeführte Datenwort wird vom Zusammenführ-Register 17 zu einem Paritätsgenerator 82 geleitet, bei dem die Parität des zusammengeführten Datenwortes überprüft wird, um zu bestimmen, ob die Parität gerade oder ungerade ist. Die Parität von dem Paritätsgenerator 82 kann über die Verbindung 73 im Speicher 12 gespeichert werden.
Der bisher beschriebene Teil des Systems entspricht im wesentlichen bekannten Techniken zur Teilschreib-Zusammenführ-Felderzeugung und -Verifikation. Der nun folgende Teil dieser Beschreibung bezieht sich auf die Verbesserung durch die vorliegende Erfindung, die eine zusätzliche Verifikationsmöglichkeit hinzufügt, die in Kombination mit den zuvor beschriebenen Elementen ein System mit erhöhtem Zuverlässigkeits- und Verifikationsfähigkeiten bereitstellt.
Der Dekoder 78 der beschriebenen Ausführungsform - zusätzlich zur Erzeugung des F- oder Zusammenführ-Maskencodes - entwickelt und liefert auch das Bit-für-Bit-Komplement F oder den Auswahlcode des F-Codes. Dieser komplementierte, nicht-zusammengeführte Auswahlcode, der mit "F" bezeichnet ist, wird über einen Bus 84 zu der Auswahlsektion 87 des Nicht-Zusammenführ-Registers 86 geleitet, der von der Steuersektion 14 durch Signale gesteuert wird, die über den Bus 45 geleitet werden. Alternativ hierzu kann der F-Code zu dem Nicht-Zusammenführregister 86 oder irgendwo sonst hingeleitet und komplementiert werden. Der Ort, an dem der F-Code erzeugt ist, ist nicht wesentlich für die Erfindung. Schreibe- und Lesedatenwörter werden über die Busverbindungen 88 und 90 zu der Schreibsektion 83 und der Lesesektion 85 des Nicht-Zusammenführ-Registers 86 geleitet. Das Ausgangssignal des Nicht-Zusammenführ-Registers 86 auf dem Bus 92 ist ein Wort, welches aus den Lesebits des fehlerkorrigierten Wortes, das aus dem Speicher gelesen wurde, die aber durch Schreibwortbits in dem Zusammenführregister 17 überschrieben wurden, und aus den Schreibwortbits besteht, die zu dem Schreibdatenregister 87 geleitet wurden, die aber nicht zum überschreiben irgendwelcher Lesedaten im fehlerkorrigierten Lesewort benutzt wurden. Dieses Wort wird nicht-zusammengeführtes Datenwort genannt und wird in dem Nicht-Zusammenführ-Register 86 gespeichert. Der Paritätsgenerator 94 empfängt die 36 Bits eines nicht-zusammengeführten Datenwortes, das Schreibparitätsbit und das Leseparitätsbit und erzeugt ein Paritätsbit, das repräsentativ für diese kombinierten Bits ist. Das Schreibparitätsbit wird zu dem Paritätsgenerator 94 durch das Schreibparitätsregister 93 gesandt, und das Leseparitätsbit wird an den Schreibparitätsgenerator 94 von dem Leseparitätsregister 94 übertragen. Schreib- und Leseparitätsbits werden von den Busverbindungen 56 bzw. 58 übertragen. Das Paritätsbit für die komplementierten zusammengeführten Daten und das Paritätsbit für die zusammengeführten Daten werden dann über die Busverbindungen 98 bzw. 96 zu der Paritäts-Checkeinrichtung 100 geleitet, um zu verifizieren, daß die zwei Paritäten einander entsprechen, oder um eine Fehlermeldung an der Verbindung 102 zu erzeugen, falls sie einander nicht entsprechen.
Eine alternative Ausführungsform dieser Erfindung kann durch Vergleichen der von den Schreib- und Lesedatenwörtern oder von den Schreibund Leseparitätsbits erzeugten Parität implementiert werden, wobei die Parität von einem Paritätsgenerator erzeugt wird, welcher so gekoppelt ist, daß er das zusammengeführte Datenwort und das nicht-zusammengeführte Datenwort empfängt, wie in Fig. 2 dargestellt ist. Eine weitere Ausführungsform der Erfindung kann gemäß Fig. 3 durch Senden entweder der Schreib- und Lesedatenwörter oder Schreib- und Leseparitätsbits des zusammengeführten Datenwortes und des nicht-zusammengeführten Datenwortes jeweils zu einem einzigen Paritätsgenerator und durch Verifizierung, daß sich das korrekte Paritätsausgangssignal ergibt, implementiert werden. Eine andere Ausführungsform kann durch Verbindung des zusammengeführten Datenwortes und des nicht-zusammengeführten Datenwortes mit einem Paritätsgenerator gemäß Fig. 4 hergestellt werden. Falls ein dritter Eingang des Paritätsgenerators dann ein Lesewort- Paritätsbit empfängt, wird die resultierende Parität mit dem Schreibwort-Paritätsbit verglichen, und, falls der dritte Eingang ein Schreibwortparitätsbit empfängt, wird die resultierende Parität mit dem Leseparitätsbit verglichen.
Die von den Paritätsgeneratoren 82 und 94 erzeugte Parität kann eine 1-Bit-Wortparität oder eine 4-Bit-Byteparität je nach Erfordernis sein. Der implementierte Paritätsgenerator und die Vergleichstechnik basiert auf der Beziehung der Schreibparität, der Leseparität, der Parität des zusammengeführten Datenwortes und der Parität des nicht zusammengeführten Datenwortes.
Wenn die Schreib- und Leseparitäten entgegengesetzt sind (d.h., eine ist gerade und die andere ist ungerade), wird die korrekte Parität des zusammengesetzten Datenwortes und des nicht-zusammengesetzten Datenwortes auch miteinander verglichen, so daß einer ungerade und der andere gerade wird. Auf der anderen Seite, wenn die Schreib- und Leseparitäten entweder beide ungerade oder beide gerade sind, werden die korrekten Paritäten des zusammengesetzten Datenwortes und des nichtzusammengesetzten Datenwortes entweder beide ungerade oder beide gerade. Zusätzlich werden für diesen Fall die Schreib- und Leseparitäten die entgegengesetzte Parität des zusammengesetzten Datenwortes und des nicht-zusammengesetzten Datenwortes annehmen. Dies wird anhand der folgenden 9-Bitwort-Beispiele unter der Annahme einer ungeraden Parität für die Maschine illustriert. Deshalb wird, falls ein Wort eine gerade Parität (eine gerade Anzahl an "1"-Bits) besitzt, das "1"-Paritätsbit für dieses Wort erzeugt. Falls ein Wort eine ungerade Parität (eine ungerade Anzahl an "1"-Bits) besitzt, tritt ein "0"-Paritätsbit für dieses Wort auf. BEISPIEL 1 Oktalwert Dezimalwert Lesewort Schreibwort Leseparitätsbit Schreibparitätsbit Zusammengesetztes Wort Nicht-zusammengesetztes Wort Paritätsbit des zusammengesetzten Wortes Paritätsbit des nicht-zusammengesetzten Wortes Ausgangssignat des Paritätsgenerators BEISPIEL 2 Lesewort Schreibwort Leseparitätsbit Schreibparitätsbit Zusammengesetztes Wort Nicht-zusammengesetztes Wort Paritätsbit des zusammengesetzten Wortes Paritätsbit des nicht-zusammengesetzten Wortes Ausgangssignal des Paritätsgenerators BEISPIEL 3 Lesewort Schreibwort Leseparitätsbit Schreibparitätsbit Zusammengesetztes Wort Nicht-zusammengesetztes Wort Paritätsbit des zusammengesetzten Wortes Paritätsbit des nicht-zusammengesetzten Wortes Ausgangssignal des Paritätsgenerators
Die Schreibparitäts-Übertragungseinrichtung 93 und die LeseparitätsÜbertragungseinrichtung 95 können alternativ beide mit dem Paritätsgenerator 82 anstelle des Paritätsgenerators 94 gekoppelt werden. Für eine andere alternative Ausführungsform wird eine weitere Ausführungsform dadurch geschaffen, daß das Schreibdatenwort und das Lesedatenwort mit dem Paritätsgenerator 82 anstelle des Paritätsgenerators 94 gekoppelt wird.
Es wird angemerkt, daß - obwohl verschiedene Ausführungsformen beschrieben und in den Fig. 2 bis 4 dargestellt wurden - andere Variationen dem Fachmann gegenwärtig werden, die innerhalb des Schutzumfanges der Ansprüche liegen. Die Summe der Schreib- und Leseworte in einem geeigneten numerischen System (z.B. Oktal, Dezimal, etc.) sollte der Summe aus positiven numerischen Werten der zusammengesetzten und nicht-zusammengesetzten Datenworte entsprechen. Mit anderen Worten, für jede korrespondierende Menge von Schreibworten, Leseworten, zusammengeführten Daten und nicht-zusammengeführten Datenworten sollten zwei solcher Wörter eine gerade Parität und zwei eine ungerade Parität oder alle vier Wörter sollten entweder eine ungerade oder eine gerade Parität besitzen.

Claims

1. Speichersystem, das für eine Teilschreiboperation geeignet ist, mit einem Fehlererfassungsmittel und einem Teilschreibmittel zum Zusammenfügen von fehlerkorrigierten Lesedaten und Schreibdaten unter Steuerung von einem Start-Code und einem End-Code, die jeweils das Start-Bit der Lesedaten bzw. das End-Bit der Lesedaten definieren, die mit den Schreibdaten zu überschreiben sind, gekennzeichnet durch ein Dekodiermittel, welches den Startcode und den Endcode zur Erzeugung eines Selektionscodes empfängt und decodiert, ein Zusammenführmittel, das mit dem Decodiermittel verbunden ist und das Lesedaten, Schreibdaten und den Selektionscode benutzt, weiter gekennzeichnet durch ein Nicht-Zusammenführmittel, das mit dem Decodiermittel gekoppelt ist und die Lesedaten, Schreibdaten und das Bit-für-Bit-Komplement des Selektionscodes benutzt, der von dem Decodiermittel erzeugt wird, und ein Paritäts-Erzeugungs- und Überprüfungsmittel, das sowohl mit dem Zusammenführmittel als auch mit dem Nicht-Zusammenführmittel zum Überprüfen von Teilschreiboperationen gekoppelt ist, wobei die Überprüfung auf der Beziehung der Schreibparität, der Leseparität, der Parität des zusammengefügten Datenwortes und der Parität des nicht-zusammengefügten Datenwortes basiert.

2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß der Paritätsgenerator und das Überprüfungsmittel ein erstes Paritätsgeneratormittel enthalten, das angeschlossen ist, um ein zusammengefügtes Datenwort und ein entsprechendes nicht-zusammengefügtes Datenwort zu empfangen.

3. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß Schreib- und Leseparitätsbits mit dem ersten Paritätsgeneratormittel gekoppelt sind.

4. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß Schreibdaten- und Lesedatenwörter mit dem ersten Partitätsgeneratormittel gekoppelt sind.

5. Speichersystem nach Anspruch 2, gekennzeichnet durch ein zweites Paritätsgeneratormittel, das angeschlossen ist, um Schreib- und Leseparitätsbits zu empfangen, und ein Paritätsvergleichsmittel, das mit dem ersten und zweiten Paritätsgeneratormittel gekoppelt ist.

6. Speichersystem nach Anspruch 2, gekennzeichnet durch ein zweites Paritätsgeneratormittel, das angeschlossen ist, um Schreib- und Lesedatenwörter zu empfangen, und ein Paritätsvergleichsmittel, das mit dem ersten und zweiten Paritätsgeneratormittel gekoppelt ist.

7. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß das zusammengefügte Datenwort, das nichtzusammengefügte Datenwort und Bits, die ein Datenwort der Schreibdaten- oder der Lesedatenwörter repräsentieren, an das erste Paritätsgeneratormittel geleitet werden, das ein Paritätsvergleichsmittel enthält, welches mit dem ersten Paritätsgeneratormittel gekoppelt und dafür vorgesehen ist, Bits zu empfangen, die das andere Datenwort der Schreibdaten- oder Lesedatenwörter repräsentiert, welches nicht mit dem ersten Paritätsgeneratormittel gekoppelt war.

8. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß der Paritätsgenerator und das Überprüfungsmittel ein zweites Paritätsgeneratormittel enthält, daß das zusammengefügte Datenwort mit einem der ersten und zweiten Paritätsgeneratormittel gekoppelt ist, daß nicht-zusammengefügte Datenwort mit dem jeweils anderen der ersten und zweiten Paritätsgeneratormitteln gekoppelt ist und alle derjenigen Bits, die die Schreib- und Lesedatenwörter repräsentieren, zu den entsprechenden ersten und zweiten Paritätsgeneratormitteln geschickt werden und daß der Paritätsgenerator und das Überprüfungsmittel ein Paritätsvergleichsmittel zum Vergleichen der ersten und zweiten Paritätsgeneratormittel enthält.

9. Verfahren zum Erfassen von Fehlern in einem Speichersystem, das ein Teilschreibmittel zum Zusammenfügen von Lesedaten und Schreibdaten unter der Steuerung von einem Startcode und einem Endcode, die jeweils das Startbit der Lesedaten und das Endbit der Lesedaten definieren, die mit den Schreibdaten zu überschreiben sind, und ein Decodiermittel enthält, das den Startcode und den Endcode empfängt und decodiert, gekennzeichnet durch den Verfahrensschritt zur Erzeugung eines nichtzusammengefügten Datenwortes und zur anschließenden Erzeugung eines Paritäts-Checks unter Benutzung des entsprechend zusammengefügten Datenwortes, des nicht-zusammengefügten Datenwortes und Bits, die entsprechende Schreibworte und Leseworte repräsentieren, um die Teilschreiboperationen zu überprüfen, wobei die Überprüfung auf der Beziehung von Schreibparität, Leseparität, Parität des zusammengefügten Datenwortes und der Parität des nicht-zusammengefügten Datenwortes basiert.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine erste Parität für das zusammengefügte Datenwort erzeugt wird, eine zweite Parität für das nicht-zusammengefügte Datenwort erzeugt wird, ein Schreibparitätsbit erzeugt wird, das das Schreibwort repräsentiert und ein Leseparitätsbit erzeugt wird, das das Lesewort repräsentiert, und daß die erste und zweite Parität verglichen wird.

11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine erste Parität für ein Schreibparitätsbit, das das Schreibwort repräsentiert, und ein Leseparitätsbit erzeugt wird, das das Lesewort repräsentiert, und eine zweite Parität für das zusammengefügte Datenwort und ein nicht-zusammengefügtes Datenwort erzeugt wird und daß die erste und zweite Parität miteinander verglichen werden.

12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine erste Parität für das Schreibwort und das Lesewort und eine zweite Parität für das zusammengefügte Datenwort und ein nicht-zusammengefügtes Datenwort erzeugt wird und daß die erste und die zweite Parität miteinander verglichen werden.

13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine kombinierte Parität für ein Schreibparitätsbit, das das Schreibwort repräsentiert, und ein Leseparitätsbit erzeugt wird, das das Lesewort, das zusammengefügte Datenwort und das nicht-zusammengefügte Datenwort repräsentiert.

14. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine kombinierte Parität für das Schreibwort, das Lesewort, das zusammengefügte Datenwort und ein nicht-zusammengefügtes Datenwort erzeugt wird und daß die erste und die zweite Parität miteinander verglichen werden.

15. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine erste Parität erzeugt wird, die das zusammengefügte Datenwort benutzt, eine zweite Parität erzeugt wird, die die korrespondierenden nicht-zusammengefügten Datenwörter benutzt, wobei eine der beiden ersten und zweiten Paritäten auch Bits benutzen, die Schreib- und Lesedatenwörter repräsentieren, und daß die erste und die zweite Parität miteinander verglichen werden.

16. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß eine erste Parität erzeugt wird, die das zusammengefügte Datenwort, das nicht-zusammengefügte Datenwort und Bits benutzt, die die Parität der Schreibdaten- oder der Lesedatenworte repräsentieren, und daß die erste Parität mit Bits verglichen wird, die die Parität des anderen Datenwortes der Schreibdaten- oder Lesedatenworte repräsentieren, welche zur Erzeugung der ersten Parität nicht benutzt wurden.