JPS603046A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPS603046A JPS603046A JP58108984A JP10898483A JPS603046A JP S603046 A JPS603046 A JP S603046A JP 58108984 A JP58108984 A JP 58108984A JP 10898483 A JP10898483 A JP 10898483A JP S603046 A JPS603046 A JP S603046A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶制御方式に関し５、特に誤り検出・訂正コ
ード（以下ｒＥＣＣコード１という）を使用する誤り検
出・訂正機能を治する記１０制御装置において、記憶装
置の記憶内容を部分的に書換える場合におけるＦＣＣコ
ード生成時間を短縮可能とする記憶制御方式に関するも
のである。
ード（以下ｒＥＣＣコード１という）を使用する誤り検
出・訂正機能を治する記１０制御装置において、記憶装
置の記憶内容を部分的に書換える場合におけるＦＣＣコ
ード生成時間を短縮可能とする記憶制御方式に関するも
のである。
〔イ１さ明の背景〕
１・：（、Ｃコードを使用する誤り検出・訂正機能を有
する記憶制御装置において、記憶装置のｉｉＩ」： 内
容を、誤り検出・訂正の１１１位となろデータ長にわた
って読出し、その一部を書込み千−夕によって１１“、
７換えて再び書込む、いわゆる部分冴込みを行う場合に
は、上述の読出しデータに係装置Ｅ ＣＣ＝＋ −１−
を用いて該請出しデータの誤り検出・訂正を行った後、
この訂正済みデータの一部を書込みデータによって置換
えたデータ（以下、こ第１を「マージデータ」という）
を作成し、該マージデータに係るＥＣＣコートを生成す
るという手順が必要となる。
する記憶制御装置において、記憶装置のｉｉＩ」： 内
容を、誤り検出・訂正の１１１位となろデータ長にわた
って読出し、その一部を書込み千−夕によって１１“、
７換えて再び書込む、いわゆる部分冴込みを行う場合に
は、上述の読出しデータに係装置Ｅ ＣＣ＝＋ −１−
を用いて該請出しデータの誤り検出・訂正を行った後、
この訂正済みデータの一部を書込みデータによって置換
えたデータ（以下、こ第１を「マージデータ」という）
を作成し、該マージデータに係るＥＣＣコートを生成す
るという手順が必要となる。
しかしながら、Ｌ記手順を逐次的に実行するには比較的
長時間を要するという問題がある。この所要時間を短縮
するため、前記読出しデータの誤り検出とマージデータ
に係るＥＣＣコートの生成とを並行して行い、誤り検出
結果に基づいてマージデータおよび該マージデータに係
るＥＣＣコードを訂正するという方式も提案されている
。
長時間を要するという問題がある。この所要時間を短縮
するため、前記読出しデータの誤り検出とマージデータ
に係るＥＣＣコートの生成とを並行して行い、誤り検出
結果に基づいてマージデータおよび該マージデータに係
るＥＣＣコードを訂正するという方式も提案されている
。
一方、近年、記憶制御装置Ｎは幾つかの集積回路によっ
て構成されることか多い。また、記憶装置を、数個の記
憶素子を搭載し、た記憶モジュールを必要個数並べるこ
とによって構成し、実装密度を高めることも一般に行わ
れている。上述の如く、集積回路および記憶モジュール
を用いる場合、それらの端子数は実装上の制約により限
定されるため、所要端子数が少なくて済む回路方式を用
いることが望ましい。また、記憶制御装置の高速動作の
ためには、全体の回路を個々の集積回路に分割する方法
にも配慮が必要である。
て構成されることか多い。また、記憶装置を、数個の記
憶素子を搭載し、た記憶モジュールを必要個数並べるこ
とによって構成し、実装密度を高めることも一般に行わ
れている。上述の如く、集積回路および記憶モジュール
を用いる場合、それらの端子数は実装上の制約により限
定されるため、所要端子数が少なくて済む回路方式を用
いることが望ましい。また、記憶制御装置の高速動作の
ためには、全体の回路を個々の集積回路に分割する方法
にも配慮が必要である。
以下、これについて具体的に説明する。
第１図は従来の読出しデータの５スリ検出とマージデー
タに係るＥＣＣコートのイ（′成とｌ Ｍ７行して行う
記憶制御装置の構成例を示すものである。図において、
１０はアドレス伯じ〜、２０け計込みデータ、３０は前
記部分書込みにお（１ろデータの書換え個所を示す書込
みマークイ３号、ｌ／Ｉｎ ａ〜１４０ｊは記憶モジュ
ール、１５０は読出しデータ、＋５１は該読出しデータ
１．５０に係るＦＣＣコー１〜を示している。また、１
９０はマージ回路、１５２はマージデータ、１６０は誤
り訂正回路、１７０はＥ ＣＣＣコード１゛７１１６１
はデータ誤り訂正信号、１６２はＦ ＣＣロー１く訂正
信号、１７］は前記マージデータ１５２に係るＥＣＣコ
ート、８０はデータ誤り訂正回路、８１は訂正済みマー
ジデータ、８２はＥＣＣコート訂正回路、８３は訂正済
みＥＣＣコートを示している。
タに係るＥＣＣコートのイ（′成とｌ Ｍ７行して行う
記憶制御装置の構成例を示すものである。図において、
１０はアドレス伯じ〜、２０け計込みデータ、３０は前
記部分書込みにお（１ろデータの書換え個所を示す書込
みマークイ３号、ｌ／Ｉｎ ａ〜１４０ｊは記憶モジュ
ール、１５０は読出しデータ、＋５１は該読出しデータ
１．５０に係るＦＣＣコー１〜を示している。また、１
９０はマージ回路、１５２はマージデータ、１６０は誤
り訂正回路、１７０はＥ ＣＣＣコード１゛７１１６１
はデータ誤り訂正信号、１６２はＦ ＣＣロー１く訂正
信号、１７］は前記マージデータ１５２に係るＥＣＣコ
ート、８０はデータ誤り訂正回路、８１は訂正済みマー
ジデータ、８２はＥＣＣコート訂正回路、８３は訂正済
みＥＣＣコートを示している。
上述の如く構成された従来の記憶制御装置の部分書込み
動作においては、読出しデータ１５０および該読出しデ
ータ１５０に係るＥＣＣコー＋：＋５１が誤り検出回路
１６０に送られる。一方、ト記続出しデータ１５０と書
込みデータ２０とがνＦ込みマーク信号３０の制御の下
にマージ回路１９０においてマージされ、その結果得ら
れたマージデータ１５２がＥＣＣコート生成回路１７０
に送られる。
動作においては、読出しデータ１５０および該読出しデ
ータ１５０に係るＥＣＣコー＋：＋５１が誤り検出回路
１６０に送られる。一方、ト記続出しデータ１５０と書
込みデータ２０とがνＦ込みマーク信号３０の制御の下
にマージ回路１９０においてマージされ、その結果得ら
れたマージデータ１５２がＥＣＣコート生成回路１７０
に送られる。
Ｆ２誤り検出回路１６０において、読出しデータ１５０
のうち書換えらｔＬずにマージデータ１５２に残さ虐ろ
ｆ４（１分に誤りが検出された場合には、データ誤り泪
正信号１６１とＥ ＣＣコード訂正信号１６２とが発行
され、マージデータ１５２およびＥＣＣＣコート生成回
路１７０いて生成された該マージデータ１５２し；係る
Ｅ ＣＣコード１゛７１は、それぞれ、データ誤り訂正
回″ｖａｓｏおよびＥ ＣＣコード訂正回路８２におい
て訂正を受ける。しかる後、訂正済みマージデータ８１
および訂正済みＥＣＣコード８３が記憶モジュール１／
ｌＯａ １４０ｉに入力され、書込みか実行さ第１．る
。
のうち書換えらｔＬずにマージデータ１５２に残さ虐ろ
ｆ４（１分に誤りが検出された場合には、データ誤り泪
正信号１６１とＥ ＣＣコード訂正信号１６２とが発行
され、マージデータ１５２およびＥＣＣＣコート生成回
路１７０いて生成された該マージデータ１５２し；係る
Ｅ ＣＣコード１゛７１は、それぞれ、データ誤り訂正
回″ｖａｓｏおよびＥ ＣＣコード訂正回路８２におい
て訂正を受ける。しかる後、訂正済みマージデータ８１
および訂正済みＥＣＣコード８３が記憶モジュール１／
ｌＯａ １４０ｉに入力され、書込みか実行さ第１．る
。
ここで問題となるのは、上述の如き記憶制御装置を集積
回路および記憶モジコールを用いて構成する場合、マー
ジ回路１９０とＥ ＣＣコート生成回路１７０を、個々
の集積回路に分割する方法である。
回路および記憶モジコールを用いて構成する場合、マー
ジ回路１９０とＥ ＣＣコート生成回路１７０を、個々
の集積回路に分割する方法である。
すなわち、信号伝播遅延時間を最小にするという観点か
らは、マージ回路１９０とｒ＞ ｃ： ｃツー１〜生成
回路１７０とを合わせて１個の集積回路とすることが望
ましい。しかし、マージ回路１．９０には、書込みデー
タ２０と読出しデータｌ５０（これらは、いずれも、通
？ｉｔ＆４ピッ１〜である）が人力されているため、１
個の４．１Ｓ積回路とずろためには、他の制御信壮をも
含めて画数土木の入出力端子が必要ということになり、
このような集積回路を経済的に実現することは困難であ
る。
らは、マージ回路１９０とｒ＞ ｃ： ｃツー１〜生成
回路１７０とを合わせて１個の集積回路とすることが望
ましい。しかし、マージ回路１．９０には、書込みデー
タ２０と読出しデータｌ５０（これらは、いずれも、通
？ｉｔ＆４ピッ１〜である）が人力されているため、１
個の４．１Ｓ積回路とずろためには、他の制御信壮をも
含めて画数土木の入出力端子が必要ということになり、
このような集積回路を経済的に実現することは困難であ
る。
従って、従来は、マージ回路１！］０を複数個の葉砧回
路で椅成し、ＦＣＣコードタ、成回路＋７０はそれらと
は別個の集積回路で構成し２ていた。この場合、読出し
データ１５０が記憶モジュールから出力された後、マー
ジデータに係るＦ、ＣＣコー＋−：＋７１が得られるま
でには、少なくとも２個の４ｐ積回路を経由することに
なり、信号伝播遅延時間がある程度長くなることは避け
ら汎ないという問題がある。
路で椅成し、ＦＣＣコードタ、成回路＋７０はそれらと
は別個の集積回路で構成し２ていた。この場合、読出し
データ１５０が記憶モジュールから出力された後、マー
ジデータに係るＦ、ＣＣコー＋−：＋７１が得られるま
でには、少なくとも２個の４ｐ積回路を経由することに
なり、信号伝播遅延時間がある程度長くなることは避け
ら汎ないという問題がある。
一方、前記各記憶モジュール１４０ａ〜１４０１の内部
には、第２図に示す如く、記す、α素子１４１の他に、
７１〜レスレジスタ１４３、書込みデータレジスタ１４
４、読出しデータレジスタ１４５をｔＭ成するための集
積回路１／Ｉ２が搭載さ九ている。この点に着目すると
、第３図に示す如く、マージ回路１９０を上記犯積回路
１４２内に取込む構成が考えられる。この構成によれば
、記憶モジュールの出力を直接ＥＣＣコート生成集積回
路に入力することができ、信号伝播遅延時間の削減が可
能である。しかしながら、この構成においては、記憶モ
ジュールの出力端子数が増加するという重大な問題があ
る。
には、第２図に示す如く、記す、α素子１４１の他に、
７１〜レスレジスタ１４３、書込みデータレジスタ１４
４、読出しデータレジスタ１４５をｔＭ成するための集
積回路１／Ｉ２が搭載さ九ている。この点に着目すると
、第３図に示す如く、マージ回路１９０を上記犯積回路
１４２内に取込む構成が考えられる。この構成によれば
、記憶モジュールの出力を直接ＥＣＣコート生成集積回
路に入力することができ、信号伝播遅延時間の削減が可
能である。しかしながら、この構成においては、記憶モ
ジュールの出力端子数が増加するという重大な問題があ
る。
」−述の如く、記憶モジュールの端子数を増加させない
他の構成として、記憶モジュールの出力端子から、書込
みデータと読出しデータとをこの順に時分割で出力し、
ＥＣＣコード生成集積回路内においてマージする構成が
考えられる。しかし。
他の構成として、記憶モジュールの出力端子から、書込
みデータと読出しデータとをこの順に時分割で出力し、
ＥＣＣコード生成集積回路内においてマージする構成が
考えられる。しかし。
この構成では、記憶素子のアクセス時間が短く、かつ、
記憶装置がパイプライン動作を行う場合、記憶モジュー
ル出力端子において、先行する読出し動作に係る読出し
データの送出が完了するまで、該部分書込み動作に係る
書込みデータの送出が開始できないため、部分書込み動
作の所要時間が実質的に増加するという問題がある。
記憶装置がパイプライン動作を行う場合、記憶モジュー
ル出力端子において、先行する読出し動作に係る読出し
データの送出が完了するまで、該部分書込み動作に係る
書込みデータの送出が開始できないため、部分書込み動
作の所要時間が実質的に増加するという問題がある。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の記憶制御方式における上述の如き
問題をＭｔ１１１シ、記憶モジュールおよび集積回路の
端子数の制約を１ｉ２ｊたしつつ、部分書込みにおける
ＩＥ ＣＣコード生成時間を短縮可能とする記憶制御方
式を提供することにある。
するところは、従来の記憶制御方式における上述の如き
問題をＭｔ１１１シ、記憶モジュールおよび集積回路の
端子数の制約を１ｉ２ｊたしつつ、部分書込みにおける
ＩＥ ＣＣコード生成時間を短縮可能とする記憶制御方
式を提供することにある。
本発明は、ＥＣＣコートを生成するハミングマトリクス
演算が線型性を有することに着１１シた、以下の考察に
基づいている。
演算が線型性を有することに着１１シた、以下の考察に
基づいている。
（１）ＥＣＣコートを用いる誤り検査（ＦＣＣ検査）は
、読出しデータと該読出しデータに係るＦ ＣＣコード
とを用いる代りに、それらに、任意のデータと該任意の
データに係るＥ ＣＣツー１〜とを、それぞれ、排他的
論理和演算し、たちのを用いても同等に行うことかでき
ること。」−記任意のデータとしては、書込みデータを
用いても良いこと。
、読出しデータと該読出しデータに係るＦ ＣＣコード
とを用いる代りに、それらに、任意のデータと該任意の
データに係るＥ ＣＣツー１〜とを、それぞれ、排他的
論理和演算し、たちのを用いても同等に行うことかでき
ること。」−記任意のデータとしては、書込みデータを
用いても良いこと。
（２）再書込みすべきマージデータに係るＥＣＣコート
は全く新しく作らなくても、元の読出しデータとマージ
データとの排他的論理和演算における差分値に係るＥＣ
Ｃコートと、元の読出しデータに係るＥＣＣコートとの
排他的論理和演算によって得らＡ１．ること。また、前
記差分値は峠出しデータと書込みデータとの排他的論理
和のうち、書換え部分に対応する部分のみを抽出したも
のに相当すること。
は全く新しく作らなくても、元の読出しデータとマージ
データとの排他的論理和演算における差分値に係るＥＣ
Ｃコートと、元の読出しデータに係るＥＣＣコートとの
排他的論理和演算によって得らＡ１．ること。また、前
記差分値は峠出しデータと書込みデータとの排他的論理
和のうち、書換え部分に対応する部分のみを抽出したも
のに相当すること。
本発明の要点は、ＥＣＣコー１くを使用する誤り検出・
訂正機能と、部分書込み機能とを有する記憶制御装置に
おいて、書込みデータに係るＥＣＣコートを生成する手
段を設けて、前記部分書込みを行う場合に、書込みデー
タを前記記憶装置に入力し、該記憶装置から前記書込み
データと読出しデータとの排他的論理和を出力して、該
排他的論理和および、前記ＥＣＣコート生成手段により
生成した前記書込みデータに係るＥＣＣコー１へと前記
読出しデータに係るＥＣＣコートとの排他的論理和を用
いて誤り検出・訂正を行うとともに、前記書込みデータ
と読出しデータとの４１１他的論理和のうちの書換え部
分に対応する部分のＩＥ ＣＣニードをめて、これど前
記あｔ出しデー タに係るト：ＣＣコードとの排他的論
理和を以て部分店込みデータに係るＥＣＣコー１〜とす
るようにした点にある。
訂正機能と、部分書込み機能とを有する記憶制御装置に
おいて、書込みデータに係るＥＣＣコートを生成する手
段を設けて、前記部分書込みを行う場合に、書込みデー
タを前記記憶装置に入力し、該記憶装置から前記書込み
データと読出しデータとの排他的論理和を出力して、該
排他的論理和および、前記ＥＣＣコート生成手段により
生成した前記書込みデータに係るＥＣＣコー１へと前記
読出しデータに係るＥＣＣコートとの排他的論理和を用
いて誤り検出・訂正を行うとともに、前記書込みデータ
と読出しデータとの４１１他的論理和のうちの書換え部
分に対応する部分のＩＥ ＣＣニードをめて、これど前
記あｔ出しデー タに係るト：ＣＣコードとの排他的論
理和を以て部分店込みデータに係るＥＣＣコー１〜とす
るようにした点にある。
以下、本発明の実施例を図面にｊ、Ｉ一ついてＲ’６細
に説明する。
に説明する。
第４図は本発明の一実施例である記憶制御装置のブロッ
ク図である。第１図に才ｊいて、記号＋０゜２０．３０
．８０〜８３および１．７０は第１図に示したと同し構
成要素を示しており、２２は書込みデータに係るＥＣＣ
コー１く、２３はデータセレクタ、２４は書込みデータ
、２５はＥＣＣコー１−セレクタを。
ク図である。第１図に才ｊいて、記号＋０゜２０．３０
．８０〜８３および１．７０は第１図に示したと同し構
成要素を示しており、２２は書込みデータに係るＥＣＣ
コー１く、２３はデータセレクタ、２４は書込みデータ
、２５はＥＣＣコー１−セレクタを。
２６は該セレクタ２５の出力を示している。また、４０
ａ〜４０ｉは記憶モジュール、５ｏは前記データ間排他
的論理和、５１は読出しデータに係るＥＣＣコードと書
：込みデータに係る口Ｃ□コードとの排他的論理和（以
下、ｒＥＣＣコートコ−他的論理和」という）、６０は
誤り検出回路、６１はデ−タ誤り訂正信号、６２は１Σ
ＣＣコード訂正信号をそれぞれ示している。なお、７０
はマージデータ用ＥＣＣコー１〜生成回路、７１はマー
ジデータに係るＥＣＣコード、９０はデータマージ回路
、９１はマージデータを示している。
ａ〜４０ｉは記憶モジュール、５ｏは前記データ間排他
的論理和、５１は読出しデータに係るＥＣＣコードと書
：込みデータに係る口Ｃ□コードとの排他的論理和（以
下、ｒＥＣＣコートコ−他的論理和」という）、６０は
誤り検出回路、６１はデ−タ誤り訂正信号、６２は１Σ
ＣＣコード訂正信号をそれぞれ示している。なお、７０
はマージデータ用ＥＣＣコー１〜生成回路、７１はマー
ジデータに係るＥＣＣコード、９０はデータマージ回路
、９１はマージデータを示している。
以下、主要な構成要素について、その構成と機能の概要
を説明する。
を説明する。
第５図は上記各記憶モジュール４０ａ〜４０ｉの内部の
構成を、記憶モジュール４０ａを例にとって示したもの
である５１図中、４１は記憶素子、／１２は集積回路、
・１３はアドレノ、レジスタ、４４は書込みデータレジ
スタ、・１５は読出しデータレジスタ、４６は排他的論
理和回路、４７はセレクタを示している。
構成を、記憶モジュール４０ａを例にとって示したもの
である５１図中、４１は記憶素子、／１２は集積回路、
・１３はアドレノ、レジスタ、４４は書込みデータレジ
スタ、・１５は読出しデータレジスタ、４６は排他的論
理和回路、４７はセレクタを示している。
上記記憶モジュールの機能の１１ｆｆ要は次の通りであ
る。記憶モジュール７ＩＯ，−１〜４０１１に入力され
た書込みデー）２４け、１！シ・込、７ノ、データレジ
スタ４４を経由して排他的論理和回路４６の一方の入力
となる。また、記憶素子７１１からの読出しデータは。
る。記憶モジュール７ＩＯ，−１〜４０１１に入力され
た書込みデー）２４け、１！シ・込、７ノ、データレジ
スタ４４を経由して排他的論理和回路４６の一方の入力
となる。また、記憶素子７１１からの読出しデータは。
読出しデータレジスタ４５を経由し、て排他的論理和回
路４６の他方の入力となる６更に、書込−７ノ、データ
と読出しデータの排他的論狸ｆ１１が、セＬ・フタ４７
を経由して記憶モジュールの出力５０（データ間排他的
論理和）となる１、なお 記１．り〉モジュール’ＩＯ
ｉにおいては、読出しデータ！二係ろＥＣＣコードと書
込みデータに係るＥＣＣ］−ドとのｔｊｌ：論的論理和
５１．（ＦＣＣコード間析他的論即和）が出力される。
路４６の他方の入力となる６更に、書込−７ノ、データ
と読出しデータの排他的論狸ｆ１１が、セＬ・フタ４７
を経由して記憶モジュールの出力５０（データ間排他的
論理和）となる１、なお 記１．り〉モジュール’ＩＯ
ｉにおいては、読出しデータ！二係ろＥＣＣコードと書
込みデータに係るＥＣＣ］−ドとのｔｊｌ：論的論理和
５１．（ＦＣＣコード間析他的論即和）が出力される。
次に、データマージ回路９０に−）いて説明する、第６
図はデータマージ回路９０の内部構成を示す図である。
図はデータマージ回路９０の内部構成を示す図である。
図中、９０１け排他的論理和回路、９０２けセレクタを
示す。
示す。
データマージ回路９０には、データ間利他的論理和５０
と書込みデータ２０および書込みマーク信号３０が人力
されろ。排他的論理和回路！１ｏ１に上記データ間排仙
的論理和５０とが１込１メギータ２゜どを入力すること
により、元の読出（、データか復元できる。このことは
、排他的論理和演算の性質から明らかである。得られ、
た読出し手−夕と書込みデータ２０とを、書込みマーク
信号：３０の制御の下でセレクタ９０２においてセＬ／
り１−することにより、マージデータ９Ｊがネυら、ｌ
Ｌろ。。
と書込みデータ２０および書込みマーク信号３０が人力
されろ。排他的論理和回路！１ｏ１に上記データ間排仙
的論理和５０とが１込１メギータ２゜どを入力すること
により、元の読出（、データか復元できる。このことは
、排他的論理和演算の性質から明らかである。得られ、
た読出し手−夕と書込みデータ２０とを、書込みマーク
信号：３０の制御の下でセレクタ９０２においてセＬ／
り１−することにより、マージデータ９Ｊがネυら、ｌ
Ｌろ。。
次に、上記マージデータ用ＥＣＣコート生成回路７０に
ついて説明する。第７１”ｉ＋はマージデータ用Ｅ’Ｃ
Ｃツー１〜生成回路７０の内部構成を示す図である。図
中、７０１はＡＮ ０回路、７０３および７０４は排他
的論理和回路を示し７ており、１７０は前出のＥＣＣコ
ード生成回路である、 マージデータ用１冗ＣＣコード生成回路７０には、デー
タ間排他的論理和５０とｒｙ ｃ ｃヨー８間排他的論
理和５１、ＥＣＣコー１−セレクタ２５の出力２６およ
び書込みマーク信号３０が入力される。
ついて説明する。第７１”ｉ＋はマージデータ用Ｅ’Ｃ
Ｃツー１〜生成回路７０の内部構成を示す図である。図
中、７０１はＡＮ ０回路、７０３および７０４は排他
的論理和回路を示し７ており、１７０は前出のＥＣＣコ
ード生成回路である、 マージデータ用１冗ＣＣコード生成回路７０には、デー
タ間排他的論理和５０とｒｙ ｃ ｃヨー８間排他的論
理和５１、ＥＣＣコー１−セレクタ２５の出力２６およ
び書込みマーク信号３０が入力される。
本回路の機能は、まず、ＡＮ １１回路７０１において
、」−記書込みマーク信号３０の制御の下にデータ間排
他的論理和５０のうち、ブト換え部分に対応する部分の
みを抽出する。１ゴられた値は元の読出しデータと両店
込みすべきマージデータとの排他的論理和演算における
差分に相当するものである。この差分値に係るＥＣＣコ
ードを上記ＥＣＣコード生成回路１７０によって生成す
る。一方、ＦＣＣコード間排他的論理和５１と前記１・
、（７Ｃコー（−セレクタ２５の出力である書込みデー
タに係る１ζＣＣコード２６とを排他的論理和回路７０
３に入力することにより、元の読出しデータに係７＋
Ｅ （”、 ’Ｃコードを復元する。該ＥＣＣコー１−
と、前記差分値に係るＥＣＣコードとを刊：測的論理ｆ
ｉ１回路７０７１に入力することに１よ−）てマージデ
ータに６’＊ ６ Ｅ ＣＣコード７１がネワ・られろ
１゜ 次に、誤り検出回路６０について説明する。第８図は誤
り検出回路６０の内部構成、を示す図である。図中、６
０２は排他的論理和回路、ＧＯ３ｆｔシン１−ローム、
６０４はデコーダを示しており、１７０は前出のＥＣＣ
コード生成回路である。
、」−記書込みマーク信号３０の制御の下にデータ間排
他的論理和５０のうち、ブト換え部分に対応する部分の
みを抽出する。１ゴられた値は元の読出しデータと両店
込みすべきマージデータとの排他的論理和演算における
差分に相当するものである。この差分値に係るＥＣＣコ
ードを上記ＥＣＣコード生成回路１７０によって生成す
る。一方、ＦＣＣコード間排他的論理和５１と前記１・
、（７Ｃコー（−セレクタ２５の出力である書込みデー
タに係る１ζＣＣコード２６とを排他的論理和回路７０
３に入力することにより、元の読出しデータに係７＋
Ｅ （”、 ’Ｃコードを復元する。該ＥＣＣコー１−
と、前記差分値に係るＥＣＣコードとを刊：測的論理ｆ
ｉ１回路７０７１に入力することに１よ−）てマージデ
ータに６’＊ ６ Ｅ ＣＣコード７１がネワ・られろ
１゜ 次に、誤り検出回路６０について説明する。第８図は誤
り検出回路６０の内部構成、を示す図である。図中、６
０２は排他的論理和回路、ＧＯ３ｆｔシン１−ローム、
６０４はデコーダを示しており、１７０は前出のＥＣＣ
コード生成回路である。
誤り検出回路６０には、データ間排他的論理和５０とＦ
ＣＣコート間排他的論理和５１お１び書込みマークイ計
４３０が入力されろ 本回路の門能は まず、ＩΣＣＣ
コード生成回路１７０においてデータ間排他的論理和５
０に係るＥＣＣコードを生成し、これとＦＣＣコード間
排他的論理和５１とを排他的論理和回路６０２に入力す
ることにより、上記シンドローム６０３を生成する。
ＣＣコート間排他的論理和５１お１び書込みマークイ計
４３０が入力されろ 本回路の門能は まず、ＩΣＣＣ
コード生成回路１７０においてデータ間排他的論理和５
０に係るＥＣＣコードを生成し、これとＦＣＣコード間
排他的論理和５１とを排他的論理和回路６０２に入力す
ることにより、上記シンドローム６０３を生成する。
ハミングマトリクス演算の線型性に着目すれば。
書込みデータと該書込みデータに係るＥＣＣコードとに
バαりがない限り、読出しデータと該読出しデータに係
るＥＣＣコードとを用いて上記シン１くロームを生成す
る代りにデータ間排他的論理和とＦＣＣＣＣビー排他的
論理和とを用いても、同じシンドロー１１がｍられろこ
とは明らかである。デコーダ６０４では、−１−記シン
トローｊ、６０３を書込みマーク化ｚ３０の制御の下に
デコードし、第９図に従ってデータ誤り信号６１または
Ｅ Ｃ，Ｃコート訂正信潟６２を出力する。なお、デコ
ーダ６０４は従来から用いられているものとほぼ同じも
のであるが、従来はＥＣＣコード訂正信号６２が第９図
の２の」賜金に出力されたのに７１して、木回路におい
ては第９図の３，４の場合に出力される点が異なってい
る。
バαりがない限り、読出しデータと該読出しデータに係
るＥＣＣコードとを用いて上記シン１くロームを生成す
る代りにデータ間排他的論理和とＦＣＣＣＣビー排他的
論理和とを用いても、同じシンドロー１１がｍられろこ
とは明らかである。デコーダ６０４では、−１−記シン
トローｊ、６０３を書込みマーク化ｚ３０の制御の下に
デコードし、第９図に従ってデータ誤り信号６１または
Ｅ Ｃ，Ｃコート訂正信潟６２を出力する。なお、デコ
ーダ６０４は従来から用いられているものとほぼ同じも
のであるが、従来はＥＣＣコード訂正信号６２が第９図
の２の」賜金に出力されたのに７１して、木回路におい
ては第９図の３，４の場合に出力される点が異なってい
る。
以下、本実施例の記憶制御装置における部分書込み動作
を詳細に説明する。
を詳細に説明する。
まず、アドレス信号】０が記憶モジュール４０ａ〜４０
ｉに入力され、データの読出しがｉ五われろ。
ｉに入力され、データの読出しがｉ五われろ。
これと並行して、ＥＣＣコード生成回路１７０におい−
で、書込みデータ２０１こｆ系る丁ＥＣＣコ−ｌ’ ２
２が生成される。書込みデータ２０どｒ： ｃ ｃシー
ド２２とは、そ、ｈぞれセレクタ２；３およびセレクタ
２５を経由してＩ−！？ａ記・１αモジユール４０ ａ
＝４０ ｉに入力される。
で、書込みデータ２０１こｆ系る丁ＥＣＣコ−ｌ’ ２
２が生成される。書込みデータ２０どｒ： ｃ ｃシー
ド２２とは、そ、ｈぞれセレクタ２；３およびセレクタ
２５を経由してＩ−！？ａ記・１αモジユール４０ ａ
＝４０ ｉに入力される。
記憶モジュール４０ａ〜４０ｉにおいては、前述の如く
、データ間Ｕｒ他的論理和５０とＩＥ ＣＣコード間＃
１：論的論理和５１が出力される。１′記出力デ一タ間
排他的論理和５０とＥ ＣＣロー１間排他的論理和５１
とは、前記誤り検出口Ｗ、’５６０ 、ｆ：；よびマー
ジデータ用ＥＣＣコード生成回路７０に人力される。ま
た、データ間排他的論理和５０はデータマージ回路９０
にも入力されろ。
、データ間Ｕｒ他的論理和５０とＩＥ ＣＣコード間＃
１：論的論理和５１が出力される。１′記出力デ一タ間
排他的論理和５０とＥ ＣＣロー１間排他的論理和５１
とは、前記誤り検出口Ｗ、’５６０ 、ｆ：；よびマー
ジデータ用ＥＣＣコード生成回路７０に人力される。ま
た、データ間排他的論理和５０はデータマージ回路９０
にも入力されろ。
誤り検出口２８６０においては、１記テ一タ間１ｊ１゛
他的論理和５０に係ろＥＣＣコードど、 ＥＣ（’：コ
ード間排他論的理租５Ｉとから、前述の如く、シンドロ
ーム６０３を生成し、該シンドローム６０３のデコード
結果から、第９図に示した出力条件に括づいてデータ誤
り（３号６１またはＥＣＣコード訂正信号６２を出力す
る。
他的論理和５０に係ろＥＣＣコードど、 ＥＣ（’：コ
ード間排他論的理租５Ｉとから、前述の如く、シンドロ
ーム６０３を生成し、該シンドローム６０３のデコード
結果から、第９図に示した出力条件に括づいてデータ誤
り（３号６１またはＥＣＣコード訂正信号６２を出力す
る。
一力、前記マージデータ用ＩＥ ＣＣコード生成回路７
０においては、ｋ、記データ間力１−他的論理和５０゜
ＥＣＣコーｊ−間１，１１他的論理和５］および書込・
リデータに係るＥ Ｃ，Ｃコード２０がら、以下に示す
演算により、マージデータ９１に係るＦＣＣコート７ノ
を生成し出力する。
０においては、ｋ、記データ間力１−他的論理和５０゜
ＥＣＣコーｊ−間１，１１他的論理和５］および書込・
リデータに係るＥ Ｃ，Ｃコード２０がら、以下に示す
演算により、マージデータ９１に係るＦＣＣコート７ノ
を生成し出力する。
ＥＣＣコード生成演算を定めるハミングマ１−リクスを
１１、読出しデータを表わすベクトルをｃ（Ｉｆ、書込
みデータを表１っす・＼り１−ルをｃｌＩ ｓ、書込み
マーク化−３を表わすベクトルを旧、読出しマークに係
るＥＣＣコー１へを表わすムク１−ルをＯｆ、書込みデ
ータに係るＥＣＣコードを表わすムク１−ルを（１２ｓ
、マージデータを表わすムク１−ルをｄρ、マージデー
タに係るＥＣＣコードを表わすベクトルを０１）、 と
すると、 ｃｆ ＝ ＨＪｆ （Ｌ！Ｓ ：ｌ： ｌ−１ｃＩｌｓ ｃＪｌｐ ” ｏｎ ・ｄｌｆΦｒａｎ ・ｃｌ ５Ｇ
２Ｐ ＝ Ｉ−Ｉｄｐ ＝Ｈ（市・ｄｌｆ■０□・ｃＬら） と表わさ九る。
１１、読出しデータを表わすベクトルをｃ（Ｉｆ、書込
みデータを表１っす・＼り１−ルをｃｌＩ ｓ、書込み
マーク化−３を表わすベクトルを旧、読出しマークに係
るＥＣＣコー１へを表わすムク１−ルをＯｆ、書込みデ
ータに係るＥＣＣコードを表わすムク１−ルを（１２ｓ
、マージデータを表わすムク１−ルをｄρ、マージデー
タに係るＥＣＣコードを表わすベクトルを０１）、 と
すると、 ｃｆ ＝ ＨＪｆ （Ｌ！Ｓ ：ｌ： ｌ−１ｃＩｌｓ ｃＪｌｐ ” ｏｎ ・ｄｌｆΦｒａｎ ・ｃｌ ５Ｇ
２Ｐ ＝ Ｉ−Ｉｄｐ ＝Ｈ（市・ｄｌｆ■０□・ｃＬら） と表わさ九る。
上述の、データ間排他的論理和のうち書換え部分に対応
する部分のＥＣＣコードを生成し、それとＥＣＣコード
１７１７ ＃ｌ′他的論的７＋！和むよび書込１フＩデ
二夕に係るＥＣＣコードとの！ＪＩ：他的論論的Ｉ和を
めろ演算は、 ｆイ （ｎｉ（ｄｌｆ■ ｃｌｌｓ）） ■ （（〕ｆ
■ い）Φ い・ 山 （Ｉ）” Ｉ−Ｔ （ｒｘｎ
・ｃｌ ｆ■ｎｎ ・ｃＪＩ ｓ ）■ｃｆ” Ｈ（ｒ
ａｎ ｄｌｆ）■ｌ−ｆ （ｎｎ−ｃｌ ｓ）■Ｉ（ｄ
ｌ ｆ＝Ｈ（ｎｎ−ｄｌｆ■ｃｌ１丁）Φｌ（（ｒｒｕ
・ｄｌ ！； ）＝ Ｈ（ｒｒｎ ・ｃＪＩ ｆ）■
＋−１（ｎｎ ・ｃｌ ｓ＞＝ Ｈ（ｒｎ ・ｄｌ ｆ
Φ１１１＋ ’ （Ｉ ｓ）＝ ト丁ｄｐ ＝（２Ｐ となり、マージデータに係ろＥｃｃコ−１−勺１〔シ。
する部分のＥＣＣコードを生成し、それとＥＣＣコード
１７１７ ＃ｌ′他的論的７＋！和むよび書込１フＩデ
二夕に係るＥＣＣコードとの！ＪＩ：他的論論的Ｉ和を
めろ演算は、 ｆイ （ｎｉ（ｄｌｆ■ ｃｌｌｓ）） ■ （（〕ｆ
■ い）Φ い・ 山 （Ｉ）” Ｉ−Ｔ （ｒｘｎ
・ｃｌ ｆ■ｎｎ ・ｃＪＩ ｓ ）■ｃｆ” Ｈ（ｒ
ａｎ ｄｌｆ）■ｌ−ｆ （ｎｎ−ｃｌ ｓ）■Ｉ（ｄ
ｌ ｆ＝Ｈ（ｎｎ−ｄｌｆ■ｃｌ１丁）Φｌ（（ｒｒｕ
・ｄｌ ！； ）＝ Ｈ（ｒｒｎ ・ｃＪＩ ｆ）■
＋−１（ｎｎ ・ｃｌ ｓ＞＝ Ｈ（ｒｎ ・ｄｌ ｆ
Φ１１１＋ ’ （Ｉ ｓ）＝ ト丁ｄｐ ＝（２Ｐ となり、マージデータに係ろＥｃｃコ−１−勺１〔シ。
く生成していることが証明さｔろ１、
ここで、前記誤り検出口１１３６０において、ＥＣＣコ
ード訂正信号６２が、第９図に示した出力条件の場合３
，４て出力されるｌ＼さであることを以下に示す。
ード訂正信号６２が、第９図に示した出力条件の場合３
，４て出力されるｌ＼さであることを以下に示す。
前述の式（１）において読出しデータｃａｌｆに訂正可
能な誤り（？「が含まれていたとする。。
能な誤り（？「が含まれていたとする。。
（］丁’ ＝ｄｌ 、１’ ０ｒ３−！「と士９くと前
記式（１）Ｉ：ｉ、 １−１ （ｏｎ・（ｄｌ ：ｌ” ７ ■ＣＪＩＳ））
■（（・［のＧ〕５）■Ｇ３ Ｓ＝ Ｈ（ｏｎ・ｃ−１
１ｆ′ ■１］＋１・ｄｌｓ’）■０「−〇 （ｒｌｎ
−（Ｉｆ Ｏｏｎ・（２＞ｆ■ＩＩｎ・（Ｌ）■Ｇ〕ｆ
＝ １１ （ｏｎ ・（Ｊｌ−１’■ｏｎ ・Ｊ Ｓ）
■り】「■ＩＴ（ｎｎ・＜ｃｙｆ）＝ Ｈｃｌ ｐΦ■
Ｊ（１１１，ｅｆ）＝（１：！１１ΦＴ−１（＋＋ｎ
ｅ１’ ）となり、＋１１１・（４−！ｆ ｆ Ｑの場
合、すなわち、書込みデータによって置換わる部分に訂
正可能な誤りがある場合にＥＣＣコートをＩＪ正すべき
であることがわかる。
記式（１）Ｉ：ｉ、 １−１ （ｏｎ・（ｄｌ ：ｌ” ７ ■ＣＪＩＳ））
■（（・［のＧ〕５）■Ｇ３ Ｓ＝ Ｈ（ｏｎ・ｃ−１
１ｆ′ ■１］＋１・ｄｌｓ’）■０「−〇 （ｒｌｎ
−（Ｉｆ Ｏｏｎ・（２＞ｆ■ＩＩｎ・（Ｌ）■Ｇ〕ｆ
＝ １１ （ｏｎ ・（Ｊｌ−１’■ｏｎ ・Ｊ Ｓ）
■り】「■ＩＴ（ｎｎ・＜ｃｙｆ）＝ Ｈｃｌ ｐΦ■
Ｊ（１１１，ｅｆ）＝（１：！１１ΦＴ−１（＋＋ｎ
ｅ１’ ）となり、＋１１１・（４−！ｆ ｆ Ｑの場
合、すなわち、書込みデータによって置換わる部分に訂
正可能な誤りがある場合にＥＣＣコートをＩＪ正すべき
であることがわかる。
また、読出しデータに係ろ■εＣＣコー１−〇、ｆ自体
に訂正可能な誤りｅＣが含まれて１Ｘる場合には、前記
式（］）の値は、 労Φ（Ｂ （ となるので、やはりＦＣＣコー１〜を訂正ずへさである
ことがわかる。
に訂正可能な誤りｅＣが含まれて１Ｘる場合には、前記
式（］）の値は、 労Φ（Ｂ （ となるので、やはりＦＣＣコー１〜を訂正ずへさである
ことがわかる。
第１１図に戻って動作の説明を恍けろ。
データマージ回路９０の出力であるマージデータ９１は
データご（り訂正回路８０に入力され、ｉ１１記データ
誤り訂正信号６１の指示に脆：して訂正される。また、
マージデータ用ＦＣＣコー１〜生成回路７０の出力であ
るマージデータに係るＥＣＣコ−＋−ニア１はＥＣＣコ
ー１−訂正回ｈ＋（： １７．２に入力さＪし、前記Ｅ
ＣＣコード訂正仁号信号の指示に１６ Ｕて訂正される
。
データご（り訂正回路８０に入力され、ｉ１１記データ
誤り訂正信号６１の指示に脆：して訂正される。また、
マージデータ用ＦＣＣコー１〜生成回路７０の出力であ
るマージデータに係るＥＣＣコ−＋−ニア１はＥＣＣコ
ー１−訂正回ｈ＋（： １７．２に入力さＪし、前記Ｅ
ＣＣコード訂正仁号信号の指示に１６ Ｕて訂正される
。
データ誤り旧市回路８０の出力である訂正済４７ノマー
ジデータ８１およびＥＣＣコー Ｉ−Ｋ］猶丁回路８２
の出力である訂正済みＦ ＣＣロー１へ８３は、そわぞ
れ、データセレクタ２３およびＦ ＣＣコートセレクタ
２５を経由して記憶モジュール・１０ ａ〜４０ｉに入
力され、書込みが行わ、１シる。
ジデータ８１およびＥＣＣコー Ｉ−Ｋ］猶丁回路８２
の出力である訂正済みＦ ＣＣロー１へ８３は、そわぞ
れ、データセレクタ２３およびＦ ＣＣコートセレクタ
２５を経由して記憶モジュール・１０ ａ〜４０ｉに入
力され、書込みが行わ、１シる。
なお、書込みデータ２０もしくは書込みデータに係るＥ
ＣＣコード２２に訂正可能な誤りかあ−りた場合には、
誤訂正されたデータが７１込＋、ｈることになるが、次
回に読出し７たときに訂正できるので問題ない１゜ また、上記実施例にＪ′；いては、記憶モジュールに−
Ｊ：込Ｊノデーコノ１ビ該フＹ込カアータに係るＥＣＣ
コードとを入力し、データ間ｉｌｌ池的論理和とＦＣＣ
コー１’間排他的論理和を出力するようにしているが、
この代りに、記憶モジュールには書込みデータの・７ノ
、入力し、データ間排他的論理和と読出しデータに係る
ＥＣＣコ−１へとを出力するようにしても良い、この場
省には、マーシデータ用ＦＣＣコード生成回路には、デ
ータ間４１１他的論理和と読出り、データに係るＦＣＣ
コー１−および書込みマーク信号を人力し、一方、誤り
検出回路には、データ間排他的論理和と読出しデータに
係るＥＣＣコー１−１書込みデータに係るＩｚＣＣコー
１−および書込Ｖマーク信シを入力ずろことになる。
ＣＣコード２２に訂正可能な誤りかあ−りた場合には、
誤訂正されたデータが７１込＋、ｈることになるが、次
回に読出し７たときに訂正できるので問題ない１゜ また、上記実施例にＪ′；いては、記憶モジュールに−
Ｊ：込Ｊノデーコノ１ビ該フＹ込カアータに係るＥＣＣ
コードとを入力し、データ間ｉｌｌ池的論理和とＦＣＣ
コー１’間排他的論理和を出力するようにしているが、
この代りに、記憶モジュールには書込みデータの・７ノ
、入力し、データ間排他的論理和と読出しデータに係る
ＥＣＣコ−１へとを出力するようにしても良い、この場
省には、マーシデータ用ＦＣＣコード生成回路には、デ
ータ間４１１他的論理和と読出り、データに係るＦＣＣ
コー１−および書込みマーク信号を人力し、一方、誤り
検出回路には、データ間排他的論理和と読出しデータに
係るＥＣＣコー１−１書込みデータに係るＩｚＣＣコー
１−および書込Ｖマーク信シを入力ずろことになる。
〔発明の５力里〕
Ｊｌ、−に連へた如く、本発明によ九ば、ＥＣＣコート
を（Ｊ４用する誤り検出・訂正機能と、部分書込み懺（
ｉ記とを有する記４；五制御装置において、書込みデー
タに係る前記Ｉ冗ＣＣコー１へを牛Ｊ！！２する一１１
１没を１設けて、前記部分書込みを行うｌ、ｊ、％ ｒ
）に、２；込みデータを前記記憶装（Ｕに人力し、該記
１．α：皆置から前記場込みデータと読出しデータとの
ｉｌ＋他的論的論理和力して、該ＩＪ１゛池的論即和お
よび、前記ＥＣＣＣＣコード生成５１Ｓり生成した１）
ｉ記書込みデータに係るＥＣＣコートと前記読出しデー
タに係るト：ＣＧコードとの排他的論理和を用いて誤り
検出・訂正を行うとともに、前記書込みデータど読出し
データとの排他的論理和のうちの書換え部分に対応する
部分のＦ、ＣＣコードをｊ１ミめて、こ４しと前記読出
しデータに係るＥＣＣコードどの４ｊｌ他的論理和を以
て部分書込めデータに係るＪ’： （： Ｃ’：コー
トとするようにしたので、記憶モジュールからデータを
１組のみ出力し、二九を誤り検出集［責回路とＦ ＣＣ
コード生成５１Ｓ ＋ｒｔ回路とに直接人力することが
可能となって信号伝播遅延１；ｙ間を最小限に押さえる
ことができ、部分書込みにおけるＴζＣＣζＣトコ−成
時間を短縮することがでさるという顕著な効果を奏する
ものである。
を（Ｊ４用する誤り検出・訂正機能と、部分書込み懺（
ｉ記とを有する記４；五制御装置において、書込みデー
タに係る前記Ｉ冗ＣＣコー１へを牛Ｊ！！２する一１１
１没を１設けて、前記部分書込みを行うｌ、ｊ、％ ｒ
）に、２；込みデータを前記記憶装（Ｕに人力し、該記
１．α：皆置から前記場込みデータと読出しデータとの
ｉｌ＋他的論的論理和力して、該ＩＪ１゛池的論即和お
よび、前記ＥＣＣＣＣコード生成５１Ｓり生成した１）
ｉ記書込みデータに係るＥＣＣコートと前記読出しデー
タに係るト：ＣＧコードとの排他的論理和を用いて誤り
検出・訂正を行うとともに、前記書込みデータど読出し
データとの排他的論理和のうちの書換え部分に対応する
部分のＦ、ＣＣコードをｊ１ミめて、こ４しと前記読出
しデータに係るＥＣＣコードどの４ｊｌ他的論理和を以
て部分書込めデータに係るＪ’： （： Ｃ’：コー
トとするようにしたので、記憶モジュールからデータを
１組のみ出力し、二九を誤り検出集［責回路とＦ ＣＣ
コード生成５１Ｓ ＋ｒｔ回路とに直接人力することが
可能となって信号伝播遅延１；ｙ間を最小限に押さえる
ことができ、部分書込みにおけるＴζＣＣζＣトコ−成
時間を短縮することがでさるという顕著な効果を奏する
ものである。
第１図は従来の記１意制狗１装置のイ１１〒成例を示す
プロッタ図、第２図、第３図はその記゛１意モジュール
の詳■を示す図、第・′１図は本発明の一実施例を示す
記憶制御装置のブロックＩ′Ａ、第５図〜第８図はその
各部の詳細な構成を示す１スＩ、第９図はテコーダの出
力条件を示す図である。 １０ニアドレス信号、２０：書込みデータ、２３：デー
タセレクタ、２５：ＥＣＣコードセレクタ。 ３０：書込みマーク信号、４０ａ〜４０１：記憶モジュ
ール、５０：データ間排他的論理和、５１：ＥＣ，Ｃツ
ー１間排他的論理和、６０：誤り検出回路、７０：マー
ジデータ用ＦＣＣコード生成回路、８０：データ誤り訂
正回路、８２二Ｅｃｃコー（゛訂正回路、９０：データ
マージ回路、＋７０：ＥＣＣコード生成回路。 特許出願人 株式会社日立製作所 代理人弁理士磯村雅俊 第 Ｔ 図 第 ２ 図 第 ３ 図 第 牛 図 第 ５ 図 第６図 第 ７ 図 第 ８ １マ１
プロッタ図、第２図、第３図はその記゛１意モジュール
の詳■を示す図、第・′１図は本発明の一実施例を示す
記憶制御装置のブロックＩ′Ａ、第５図〜第８図はその
各部の詳細な構成を示す１スＩ、第９図はテコーダの出
力条件を示す図である。 １０ニアドレス信号、２０：書込みデータ、２３：デー
タセレクタ、２５：ＥＣＣコードセレクタ。 ３０：書込みマーク信号、４０ａ〜４０１：記憶モジュ
ール、５０：データ間排他的論理和、５１：ＥＣ，Ｃツ
ー１間排他的論理和、６０：誤り検出回路、７０：マー
ジデータ用ＦＣＣコード生成回路、８０：データ誤り訂
正回路、８２二Ｅｃｃコー（゛訂正回路、９０：データ
マージ回路、＋７０：ＥＣＣコード生成回路。 特許出願人 株式会社日立製作所 代理人弁理士磯村雅俊 第 Ｔ 図 第 ２ 図 第 ３ 図 第 牛 図 第 ５ 図 第６図 第 ７ 図 第 ８ １マ１
Claims (1)
- 誤り検出・訂正コーｒ （Ｅ Ｃ”、 Ｃコード）を使
用する誤り検出・訂正機能と、６１１分書込み機能とを
有する記憶制御装置において、書込みデータに係る前記
ＦＣＣコードを生成する手段を設けて、前記部分書込み
を行う場合に、７ト込みデータを前記記憶装置に入力し
、該記憶装置から前記書込みデータと読出しデータとの
排他的論理和を出力して、該排他的論理和および、前記
■ΣＣＣコード生成手段により生成した前記書込みデー
タに係るＦＣＣコートと前記読出しデータに係るＦＣＣ
コードとの排他的論理和を用いて誤り検出・訂正を行う
とともに、前記書込みデータと読出しデータとの排他的
論理和のうちの書換え部分に対応する部分のＥ ＣＣコ
ード、をめて、これと前記読出しデータに係るＦＣＣコ
ートとのＭ１″他的論的論理和て部分書込みデータに係
るＦＣＣコードとすることを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108984A JPS603046A (ja) | 1983-06-17 | 1983-06-17 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108984A JPS603046A (ja) | 1983-06-17 | 1983-06-17 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603046A true JPS603046A (ja) | 1985-01-09 |
| JPH0434786B2 JPH0434786B2 (ja) | 1992-06-09 |
Family
ID=14498632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108984A Granted JPS603046A (ja) | 1983-06-17 | 1983-06-17 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603046A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199141A (ja) * | 1985-03-01 | 1986-09-03 | Hitachi Ltd | 記憶装置 |
| WO1990002374A1 (en) * | 1988-08-30 | 1990-03-08 | Unisys Corporation | Failure detection for partial write operations for memories |
| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
| US11312521B2 (en) | 2018-12-28 | 2022-04-26 | Shibuya Packaging System Corporation | Container packaging apparatus |
-
1983
- 1983-06-17 JP JP58108984A patent/JPS603046A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
| US11312521B2 (en) | 2018-12-28 | 2022-04-26 | Shibuya Packaging System Corporation | Container packaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434786B2 (ja) | 1992-06-09 |
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