JPS61199141A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61199141A JPS61199141A JP60038733A JP3873385A JPS61199141A JP S61199141 A JPS61199141 A JP S61199141A JP 60038733 A JP60038733 A JP 60038733A JP 3873385 A JP3873385 A JP 3873385A JP S61199141 A JPS61199141 A JP S61199141A
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- Japan
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- check
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- check bit
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報ビットに冗長（検査）ビットを付加して
記憶する方式の記憶装置において、部分書込動作時の冗
長（検査）ビット生成方式を改良したものに関する。
記憶する方式の記憶装置において、部分書込動作時の冗
長（検査）ビット生成方式を改良したものに関する。
従来、独立して動作する複数の記憶本位（バンク）をま
とめて制御する方式の記憶装置では、特開昭５８−１４
２４５９号に記載のように、任意のアドレス領域の一部
分を書替える部分書込動作における検査ビットの生成を
書込データの併合後に行なっていた。従来の部分書込動
作について一例を用いて説明する。第３図に１主記憶装
置（Ｍ８）を１６個のバンク（ＢＫ）Ｋ分割し、それを
４バンク毎にまとめ４バンクグループ（ＢＧ）として記
憶制御装［（８ＣＵ）に接続した場合の計算機システム
構成例を示す。第４図には、その１バンクグループ内の
データ系構造を示す。
とめて制御する方式の記憶装置では、特開昭５８−１４
２４５９号に記載のように、任意のアドレス領域の一部
分を書替える部分書込動作における検査ビットの生成を
書込データの併合後に行なっていた。従来の部分書込動
作について一例を用いて説明する。第３図に１主記憶装
置（Ｍ８）を１６個のバンク（ＢＫ）Ｋ分割し、それを
４バンク毎にまとめ４バンクグループ（ＢＧ）として記
憶制御装［（８ＣＵ）に接続した場合の計算機システム
構成例を示す。第４図には、その１バンクグループ内の
データ系構造を示す。
第４図において、８ＣＵからの受口２０１，２０２゜２
０３１誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎ
ｇ ａｎｄ Ｃｈｅｃｋｉｎｇ ：ＥＣＣ）の検査ビ
ット生成回路２０４，２０５１ＥＣＣチ工ツク回路２０
６、書込データバッファ２０７、マークデータバッファ
２０８および８ＣＵへの送出口２０９などは、該バンク
グループの４個のバンクＢＫＯ〜ＢＫ３で共有される。
０３１誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎ
ｇ ａｎｄ Ｃｈｅｃｋｉｎｇ ：ＥＣＣ）の検査ビ
ット生成回路２０４，２０５１ＥＣＣチ工ツク回路２０
６、書込データバッファ２０７、マークデータバッファ
２０８および８ＣＵへの送出口２０９などは、該バンク
グループの４個のバンクＢＫＯ〜ＢＫ３で共有される。
バンクＢＫＯは、記憶素子群２１０、アドレスレジスタ
２１１゜書込データレジスタ２１２チよび読出データレ
ジスタ２１３により構成される。尚、書込データレジス
タ２１２には、全書込動作用データバス２１５と部分書
込動作用データバス２１６の書込データが選択回路２１
４で選択されセットされる。バンクＢＫＩ〜ＢＫ３の構
成も同様である。
２１１゜書込データレジスタ２１２チよび読出データレ
ジスタ２１３により構成される。尚、書込データレジス
タ２１２には、全書込動作用データバス２１５と部分書
込動作用データバス２１６の書込データが選択回路２１
４で選択されセットされる。バンクＢＫＩ〜ＢＫ３の構
成も同様である。
第４図の構成で部分書込動作を実行する場合、まず部分
書込を実行しようとするアドレスの領域に記憶されてい
るデータを読出す。次にマークデータバッファ２０８に
保持していた書込バイト指定情報（マーク）を基に、併
合回路２１７において、書込データバッファ２０７に貯
えておいた書込データと前述の読出データとを併合し、
ＥＣＣの検査ビット生成回路（ＥＣＣ生成り ） ２０
５ Ｋより検査ビットを生成する。その後、該アクセス
アドレス領域に対して検査ビットを含めた併合後のデー
タを書込むことにより、部分書込動作が完了する。
書込を実行しようとするアドレスの領域に記憶されてい
るデータを読出す。次にマークデータバッファ２０８に
保持していた書込バイト指定情報（マーク）を基に、併
合回路２１７において、書込データバッファ２０７に貯
えておいた書込データと前述の読出データとを併合し、
ＥＣＣの検査ビット生成回路（ＥＣＣ生成り ） ２０
５ Ｋより検査ビットを生成する。その後、該アクセス
アドレス領域に対して検査ビットを含めた併合後のデー
タを書込むことにより、部分書込動作が完了する。
以上の説明で明らかなように、従来構成における部分書
込動作では、該アクセスアドレスのデータが読出される
まで部分書込データを保持する為のデータバッファが必
要であった。しかし、科学技術計算機用コンビエータの
主記憶装置のように多バンク構成が要求されてくると、
それを実現する金物量が増大し、これに対処する為に各
バンクを共通的に制御する機構の金物量の削減が必要に
なってきた。
込動作では、該アクセスアドレスのデータが読出される
まで部分書込データを保持する為のデータバッファが必
要であった。しかし、科学技術計算機用コンビエータの
主記憶装置のように多バンク構成が要求されてくると、
それを実現する金物量が増大し、これに対処する為に各
バンクを共通的に制御する機構の金物量の削減が必要に
なってきた。
本発明の目的は、情報ビットに検査ビットを付加して記
憶する方式の記憶装置において、部分書込用データバッ
ファの金物量を削減する手段を提供することにある。
憶する方式の記憶装置において、部分書込用データバッ
ファの金物量を削減する手段を提供することにある。
本発明の要点は、任意アドレス中の書替える部分のデー
タと書替わらない部分のデータから各々独立に生成した
検査ビットを合成することにより１゜部分書込動作の書
込データを保持するデータバッファの金物量の削減を可
能にするものである。
タと書替わらない部分のデータから各々独立に生成した
検査ビットを合成することにより１゜部分書込動作の書
込データを保持するデータバッファの金物量の削減を可
能にするものである。
ここで、検査ビットを分割して生成する方式の正当性に
ついて考察する。説明の為、誤り訂正符号方式として、
Ｓ Ｅ Ｃ−Ｄ Ｅ Ｄ （８ｉｎｇｌｅ ｂｉｔ Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ −Ｄｏｕｂｌｅ ｂ
ｉｔ Ｂｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ）方式を取り上
げ、情報ビット数６４（８バイト）、検査ビット数８と
仮定する。
ついて考察する。説明の為、誤り訂正符号方式として、
Ｓ Ｅ Ｃ−Ｄ Ｅ Ｄ （８ｉｎｇｌｅ ｂｉｔ Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ −Ｄｏｕｂｌｅ ｂ
ｉｔ Ｂｒｒｏｒ Ｄｅｔｅｃｔｉｎｇ）方式を取り上
げ、情報ビット数６４（８バイト）、検査ビット数８と
仮定する。
８ＥＣ−ＤＢＤ方式の検査マトリクス（Ｈ行列）をＨと
し、情報ビットを ［） ｗｍ （Ｂｏ、８１．Ｂ２．・・・、ＢＴ）但し
％６に票（ｂｏ、ｂｌ、ｂｚ、・・・、ｂ７）（ｂＡは
１ビツト） とすると、検査ビットは Ｃ＝［）ＨＴ （但し、加算はｍｏｄ ２ ）である
。ここで、 ［） ｍ ［）ｏ ＋ ［）を 例えば ［）ｏ ！ （［３ｏ 、ＩＢＩ 、［３２、
Ｂ３，０，０，０．０ ）［）ｔ ！ （０，０，０，
０，Ｂ４ 、Ｂｓ 、Ｂｓ 、ＢＴ ）（但し、ｏ −
（ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ） ）であれば、 Ｃ冨ＤＨ” ！（ＤＯ＋［）１ ）Ｈ”冒 ［）ｏ
Ｈ”＋ ［）ｔ Ｈ丁■Ｃｏ ＋Ｃｔ
である。
し、情報ビットを ［） ｗｍ （Ｂｏ、８１．Ｂ２．・・・、ＢＴ）但し
％６に票（ｂｏ、ｂｌ、ｂｚ、・・・、ｂ７）（ｂＡは
１ビツト） とすると、検査ビットは Ｃ＝［）ＨＴ （但し、加算はｍｏｄ ２ ）である
。ここで、 ［） ｍ ［）ｏ ＋ ［）を 例えば ［）ｏ ！ （［３ｏ 、ＩＢＩ 、［３２、
Ｂ３，０，０，０．０ ）［）ｔ ！ （０，０，０，
０，Ｂ４ 、Ｂｓ 、Ｂｓ 、ＢＴ ）（但し、ｏ −
（ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ） ）であれば、 Ｃ冨ＤＨ” ！（ＤＯ＋［）１ ）Ｈ”冒 ［）ｏ
Ｈ”＋ ［）ｔ Ｈ丁■Ｃｏ ＋Ｃｔ
である。
従って、バイト選択情報を基にρからＤｏ、Ｄｌを作成
し、各々に対応する検査ビットＣｏ、ＣＩを生成し、こ
れを最終的に加算（ｍｏｄ ２ ）することにより、全
体の検査ビットｃを求めることができる。
し、各々に対応する検査ビットＣｏ、ＣＩを生成し、こ
れを最終的に加算（ｍｏｄ ２ ）することにより、全
体の検査ビットｃを求めることができる。
以上は５ＥＣ−ＤＥＤ方式の場合であるが、その他の誤
り訂正符号に関しても同様に成立する。
り訂正符号に関しても同様に成立する。
第１図は本発明の一実施例を示す１バンクグループ内の
データ系構造を示す図である。第１図において部分書込
動作を説明する。但し、ここで扱う書込／読出動作のデ
ータ幅は８バイトとする。
データ系構造を示す図である。第１図において部分書込
動作を説明する。但し、ここで扱う書込／読出動作のデ
ータ幅は８バイトとする。
８ＣＵより部分書込要求を受は付けると、該要求に伴な
うアドレス、書込データ、８バイト中のどのバイトを書
込むかを指定するマークデータ（８ビツト）を受取り、
各々に対応するレジスタ３０１ 、３０２及び３０３に
セットする。アドレスレジス。
うアドレス、書込データ、８バイト中のどのバイトを書
込むかを指定するマークデータ（８ビツト）を受取り、
各々に対応するレジスタ３０１ 、３０２及び３０３に
セットする。アドレスレジス。
り３０１のアドレスは各バンク（ＢＫ）に送られ、アク
セスするバンクのアドレスレジスタ３０４にセットされ
る。書込データも同様にしてアクセスするバンクの書込
データレジスタ３０５にセットされる。但し、この時点
ではマークデータは使用せず全バイトが書込データレジ
スタ３０５にセットされる。
セスするバンクのアドレスレジスタ３０４にセットされ
る。書込データも同様にしてアクセスするバンクの書込
データレジスタ３０５にセットされる。但し、この時点
ではマークデータは使用せず全バイトが書込データレジ
スタ３０５にセットされる。
一方、検査ビット虫取回路（ＥＣＣＣ放生）３０６では
マークデータを基に、書込データレジスタ３０２０書込
データ中の書替えるバイトのみを取り出したデータ、即
ち書替えないバイトを全て１０“にしたデータを作成し
、第１の部分的な検査ビットを生成する。生成された検
査ビットは、該アクセスアドレスの領塚からデータが続
出されるまで検査ビットデータバッファ３０７で保持さ
れる場該アクセスバンクの記憶素子群３０８から読出さ
れたデータは、バンク毎に設けられた読出データレジス
タ３０９を介して読出データレジスタ３１０にセットさ
れる。ここで該読出データはＥＣＣチェック回路３１１
でチェックされ、訂正可能な誤りが検出された場合はこ
れを訂正してレジスタ３１２にセットされる。
マークデータを基に、書込データレジスタ３０２０書込
データ中の書替えるバイトのみを取り出したデータ、即
ち書替えないバイトを全て１０“にしたデータを作成し
、第１の部分的な検査ビットを生成する。生成された検
査ビットは、該アクセスアドレスの領塚からデータが続
出されるまで検査ビットデータバッファ３０７で保持さ
れる場該アクセスバンクの記憶素子群３０８から読出さ
れたデータは、バンク毎に設けられた読出データレジス
タ３０９を介して読出データレジスタ３１０にセットさ
れる。ここで該読出データはＥＣＣチェック回路３１１
でチェックされ、訂正可能な誤りが検出された場合はこ
れを訂正してレジスタ３１２にセットされる。
次に検査ビット生成回路（ＥＣＣ生成り ） ３１３に
おいて、マークデータバッファ３１５に保持されていた
マークデータを基に、訂正された読出データ中の書替え
るバイトを全て１０“にしたデータを作成し、第２の部
分的な検査ビットを生成する。
おいて、マークデータバッファ３１５に保持されていた
マークデータを基に、訂正された読出データ中の書替え
るバイトを全て１０“にしたデータを作成し、第２の部
分的な検査ビットを生成する。
この第２の部分的な検査ビットは、排他的論理和回路３
１４において、検査ピットデータバッファ３０７に保持
されていた第１の部分的な検査ビットとビット毎に排他
的論理和（ｎｏｄ ２の加算）がとられ、該部分書込動
作で新たに書込むデータの検査ビットが生成される。読
出データレジスタ３１２中の訂正された読出データと最
終的に生成された検査ビットはデータバス３１６を通し
て各バンクに送られる。
１４において、検査ピットデータバッファ３０７に保持
されていた第１の部分的な検査ビットとビット毎に排他
的論理和（ｎｏｄ ２の加算）がとられ、該部分書込動
作で新たに書込むデータの検査ビットが生成される。読
出データレジスタ３１２中の訂正された読出データと最
終的に生成された検査ビットはデータバス３１６を通し
て各バンクに送られる。
該アクセスバンクの書込データレジスタ３０５では、マ
ークデータを基に、書替えないバイトのデータと検査ビ
ットが再セットされ、書込むべきデータが作成される。
ークデータを基に、書替えないバイトのデータと検査ビ
ットが再セットされ、書込むべきデータが作成される。
この更新されたデータを該アクセスアドレスの領域に書
込む。これにより、部分書込動作で書替えるバイトには
８ＣＵからの書込データが書込まれ、書替えないバイト
には既に記憶されていたデータが再び該アクセスアドレ
スの領域に書込まれる。以上で部分書込動作が完了する
。
込む。これにより、部分書込動作で書替えるバイトには
８ＣＵからの書込データが書込まれ、書替えないバイト
には既に記憶されていたデータが再び該アクセスアドレ
スの領域に書込まれる。以上で部分書込動作が完了する
。
第２図に検査ビット生成回路（ｎｄｃ生成人）３０６に
関する詳細構成を示す。ここでアンドゲート４０１は１
バイト分、つまり８ゲ一ト分を意味している。書込デー
タは１バイト毎にマークデータの１ビツトと対応してお
り、マークデータがゝ１“のバイトのデータはスルーさ
せ、′０“のバイトのデータは１０“にする。これをＨ
マトリクスに基づ（ＥＣＣ検査ビットの生成回路４０２
に入力することくより、第１の部分的な検査ビットが得
られる鴫また、検査ビット生成回路（ＥＣＣ生成り）３
１３ Ｋ関しても、同様の構成により、第２の部分的な
検査ビットを得ることができる。
関する詳細構成を示す。ここでアンドゲート４０１は１
バイト分、つまり８ゲ一ト分を意味している。書込デー
タは１バイト毎にマークデータの１ビツトと対応してお
り、マークデータがゝ１“のバイトのデータはスルーさ
せ、′０“のバイトのデータは１０“にする。これをＨ
マトリクスに基づ（ＥＣＣ検査ビットの生成回路４０２
に入力することくより、第１の部分的な検査ビットが得
られる鴫また、検査ビット生成回路（ＥＣＣ生成り）３
１３ Ｋ関しても、同様の構成により、第２の部分的な
検査ビットを得ることができる。
以上説明したように本実施例によれば、部分書込用デー
タバッファの金物量を従来構成の１／８に削減すること
が可能である□。
タバッファの金物量を従来構成の１／８に削減すること
が可能である□。
本発明によれば１部分書込用データバッファの金物量を
（検査ビット数）／（情報ビット数）
Ｋ削減することができるので、多バンク構成の記憶装置
の実現を物理的、経済的な面で容易にすることができる
。
の実現を物理的、経済的な面で容易にすることができる
。
第１図は本発明による１バンクグループ内のデータ系構
造図、第２図は部分的な検査ビットを生成する回路構成
図、第３図は主記憶装置と主記憶制御装置の接続を示す
ブロック図、第４図は従来構成の１バンクグループ内の
データ系構造図である。
造図、第２図は部分的な検査ビットを生成する回路構成
図、第３図は主記憶装置と主記憶制御装置の接続を示す
ブロック図、第４図は従来構成の１バンクグループ内の
データ系構造図である。
Claims (1)
- 情報ビットに冗長（検査）ビットを付加して記憶する方
式であって、独立に動作する複数の記憶単位から成り、
各々の記憶単位は専用の書込データレジスタを備える記
憶装置において、任意番地の内容を部分的に書替える部
分書込動作の検査ビットを、書替える部分の情報ビット
により生成した検査ビットと書替わらない部分の情報ビ
ットにより生成した検査ビットとの合成により生成する
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038733A JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038733A JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199141A true JPS61199141A (ja) | 1986-09-03 |
| JPH0756640B2 JPH0756640B2 (ja) | 1995-06-14 |
Family
ID=12533524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038733A Expired - Lifetime JPH0756640B2 (ja) | 1985-03-01 | 1985-03-01 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756640B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206857A (ja) * | 1989-01-27 | 1990-08-16 | Digital Equip Corp <Dec> | 読取り―変更―書込み動作を行なう方法及び装置 |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| WO2007088597A1 (ja) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | エラー訂正コード生成方法及びメモリ管理装置 |
| JP2007305105A (ja) * | 2006-04-10 | 2007-11-22 | Toshiba Corp | メモリコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142459A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 主記憶装置 |
| JPS603046A (ja) * | 1983-06-17 | 1985-01-09 | Hitachi Ltd | 記憶制御方式 |
-
1985
- 1985-03-01 JP JP60038733A patent/JPH0756640B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58142459A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 主記憶装置 |
| JPS603046A (ja) * | 1983-06-17 | 1985-01-09 | Hitachi Ltd | 記憶制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206857A (ja) * | 1989-01-27 | 1990-08-16 | Digital Equip Corp <Dec> | 読取り―変更―書込み動作を行なう方法及び装置 |
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| WO2007088597A1 (ja) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | エラー訂正コード生成方法及びメモリ管理装置 |
| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
| JP2007305105A (ja) * | 2006-04-10 | 2007-11-22 | Toshiba Corp | メモリコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756640B2 (ja) | 1995-06-14 |
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