JPH04104345A - Ｅｃｃ機構付主記憶装置の部分書き換えデータの書き込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 定められた複数単位の長さのデータを１データとして書
き込み、読み出しを行うＥＣＣＣ横機の主記憶装置にお
ける書き込み制御方式に関し、１データの一部を書き換
えるパーシャルライトにおける書き込み速度の向上を目
的とし、定められた複数単位の長さのデータを格納する
メモリと、読み出したデータを保持しておくデータバッ
ファと、読み出したデータのアドレスを保持しておくア
ドレスバッファと、アドレスバッファに保持されている
アドレスと書き込みデータの書き込み先のアドレスを比
較するアドレス比較部とを備え、書き換えデータの長さ
が上記複数単位の長さに満たない場合、アドレスバッフ
ァに保持されているデータを読み出したアドレスと書き
込みデータの書き込む先のアドレスを比較し、アドレス
が一致した場合にはデータバッファに保持しているデー
タの一部を書き換えデータにより置き換えて上記複数単
位の長さの書き込みデータを作成してメモリに書き込む
構成を持つ。

〔産業上の利用分野〕

本発明は、複数ハイドなどの定められた複数単位の長さ
のデータを１データとして読み出し、書き込みを行うＥ
ＣＣＣ構機の主記憶装置における１データの一部の単位
を書き・換える際の書き込み制御方式に関する。

従来、例えば、２バイト長のデータを１データとして扱
うＥＣＣ機構を備えた主記憶装置（以下単にメモリとい
う）の場合、１バイトだけのデータを書き換える時には
（以後、この１データの一部を書き換えるメモリ書き込
みをパーシャルライトという）、書き換え対象の２ハイ
ド長の１データをメモリより読みだし、１バイトの書き
換えデータによりその一部を置き換えて２ハイド長の１
データ（以後、定められた複数ハイドより成る１データ
を全ハイドデータという）を生成し、この２ハイド長デ
ータについてＥＣＣ訂正コードを生成し、メモリに書き
込むようにしていた。

しかし、パーシャルライトにおいては、全バイトデータ
を一度読み出した後に、読み出されたデータに基づいて
パーシャルライトデータを作成する場合が少なくなく、
その際の書き込みの時には、再び全バイトデータを読み
出してその一部をパーシャルライトデータにより置き換
えて書き込みデータを作成するようにしている。

本発明は、パーシャルライトにおいて、全バイトデータ
を上記の場合のように繰り返し読み出す無駄をなくし、
メモリの性能を向上させたＥＣＣＣ構機の書き込み制御
方式を提供するものである。

〔従来の技術〕

第４図、第５図により従来のパーシャルライト制御方式
を説明する。

第４図は従来のパーシャルライト制御方式における構成
を示す。

図において、５０はＣＰＵ、５１は記憶制御部であって
、メモリの入出力制御を行うもの、５１゛はメモリハス
、５２は定められた複数単位の長さを１データとして記
憶するメモリ、５３はメモリから読み出した全バイトデ
ータについてのＥＣＣチエツクを行うＥＣＣチエツク部
、５４はメモリ５２から読み出され、ＥＣＣチェンク部
５３でＥＣＣチエツクされた全バイトデータの一部をパ
ーシャルライトデータにより書き換えて全バイトの書き
込みデータを生成するライトデータ生成部、５５はライ
トデータ生成部５４において生成された全ハイドデータ
によりＥＣＣチェックビットを生成するチェックビット
生成部、５６は書き込みデータのアドレスを指定するメ
モリアドレス生成部である。

第４図の従来のパーシャルライト制御方式の動作を丸打
番号に従って説明する。

■　ＣＰＵ５０の側から送られてくるパーシャルライト
データがライトデータ生成部５４に入力される。

■、■　パーシャルライトデータと共に送られてくる書
き込みを指定するアドレスデータに基づいてメモリアド
レス生成部５６はアドレスを生成する。

■、■　指定されたアドレス上のデータがメモリ５２か
ら取り出され、ＥＣＣチエツク部５３でＥＣＣチエツク
され、誤りがあれば訂正される。

■　ＥＣＣチエツクされた全バイトデータがライトデー
タ生成部５４に入力される。

そして、ライトデータ生成部５４によりメモリ５２から
取り出された全ハイドデータと■で入力されたパーシャ
ルライトデータとにより、全バイトの書き込みデータが
生成される。

■、■　生成された書き込みデータがメモリ５２に書き
込まれる。

■、■　生成された全ハイドの書き込みデータに基づい
て、チェックビ・ントがＥＣＣＣＣチエツクビット部５
５により生成され、メモリ５２に入力される。

第５図は従来のパーシャルライト制御方式における記憶
制御部のタイムチャートを示す。必要に応じて第４図を
参照する。

図において（ａ）はメモリの記憶制御部５１より出力さ
れメモリ５２の行アドレスを指定するタイミングを与え
る信号（ＲＡＳ）、（ｂ）はメモリ記憶制御部５１より
出力されるメモリ５２の列アドレスを指定するタイミン
グを与える信号（ＣＡＳ）、（Ｃ）は記憶制御部５１の
入力データ（ＤＩＮ）であって、ＲＡＳ、ＣＡＳ、ＯＥ
のタイミングに同期してメモリからの読み出されるデー
タを示すもの、（ｄ）は記憶制御部５１におけるライト
データ生成部５４に保持される全ハイドデータであって
、ＷＥに同期してメモリ５２へ出力されるもの（ＤＯＵ
Ｔ　）　、（ｈ）はメモリからのデータの読み出しのタ
イミングを与える（ＯＥ）、（ｅｌはメモリへのデータ
の書き込みのタイミングを与える（ＷＥ）、（ｆ）はパ
ーシャルライトにおいて、全ハイドデータを読み出すた
めの読み出しサイクル、（ｇ）はライトデータ生成部５
４において生成された書き込みデータをメモリ５２へ書
き込むサイクルを示す。

なお、第５図において、アドレスデータについては省略
されている。

第５図に示すように、従来のパーシャルライトでは先ず
読み出しサイクル（ｆ）において、ＲＡＳ。

ＣＡＳ、ＯＢのタイミングでメモリの指定されたアドレ
スから全バイトデータ（ＤＩＮ）がライトデータ生成部
５４に読み出される。そして、読み出された全ビットデ
ータは書き込み（ＷＥ）のタイミングによりメモリに書
き込まれるまでの間に、ライトデータ生成部５４におい
て一部がパーシャルライトデータにより書き換えられて
全バイトの書き込みデータが生成される。

次に、書き込みサイクル（２）において、ＷＥで書き込
み状態が指定され、ＲＡＳ、ＣＡＳで与えられる書き込
みのタイミングにより指定されたアドレスに全バイトの
書き込みデータが書き込まれる。

［発明が解決しようとする課題〕 従来は、上記のように、ＣＰＵがパーシャルライトデー
タを作成するためにメモリから全バイトデータが一度読
み出されているにもかかわらず、パーシャルライ１〜要
求において、再び全ハイドデータを読み出すという無駄
な処理をしていた。

本発明は、パーシャルライトにおいても、全ハイドデー
タをメモリから読み出す処理を一度ですませるようにし
、メモリの性能を向上させることを目的とする。

〔課題を解決するための手段〕

本発明は、メモリから読み出された全ハイドデータとそ
のアドレスをバッファに保持しておき、ＣＰＵからのパ
ーシャルライトデータの書き込み要求において、書き込
み先のアドレスとバッファに保持されていたアドレスが
同じならば、バッファに保持されていた全バイトデータ
とパーシャルライトデータにより全バイトの書き込みデ
ータを生成するようにした。

また、上記二つのアドレスが一致しない場合には、従来
通りメモリから全ハイドデータを読み出し、読み出され
た全ハイドデータとパーシャルライトデータにより全ハ
イドの書き込みデータを生成するようにした。

第１図に本発明の基本構成を示す。

図において、■はＣＰＵ、２は記憶制御部、３はメモリ
、４はメモリハス、５はＥＣＣチエツク部、６はメモリ
３から読み出した全バイトデータを保持しておくデータ
バッファ、７はライトデータ生成部、８はチエツクビッ
ト生成部、９はメモリアドレス生成部、１０は全ハイド
データを読み出したときのアドレスを保持しておくアド
レスバッファ、１１はＣＰＵから送られてくるパーシャ
ルライトデータのアドレスとアドレスバッファに保持さ
れているアドレスを比較するアドレス比較部である。

〔作用〕

第１図の構成によりパーシャルライトを行う場合の動作
を説明する。

図示の丸打番号に従って説明する。

■　ＣＰＵ側より、メモリ上のデータの書き換え要求に
ともなってアドレスデータがメモリアドレス生成部９に
送られてくる。

■、■、■　指定されたアドレスのデータとチェックビ
ットがメモリ３より取り出され、ＥＣＣチエ７２部５に
入力される。

■　同時に、指定されたアドレスがアドレスバッファ１
０に入力される。

■　取り出されたデータがメモリバス４を介してＣＰＵ
Ｉの側に送られ、パーシャルライトデータが生成される
。

■　ＣＰＵＩのパーシャルライト要求によりパーシャル
ライトデータがライトデータ生成部７に入力される。

■　パーシャルライト要求に伴い、メモリのアドレスデ
ータがメモリアドレス生成部９に送られてくる。

■、［相］　アドレス比較部１１にパーシャルライト要
求で指定されたアドレスとアドレスバッファ１０に保持
されているアドレスが入力され比較される。

■、＠　両者が一致すれば、ライトデータ生成部７にデ
ータバッファ６に保持されている全バイトデータが取り
込まれ、■で送られてきたパーシャルライトデータによ
り全ハイドデータの一部が書き換えられる。

■、［相］　ライトデータ生成部７で生成された全ハイ
ドデータがメモリ３に書き込まれる。

■　■　生成された全ハイドの書き込みデータがチェッ
クビット生成部８に入力され、チェックビットが生成さ
れる。

［相］　生成されたチェックビットがメモリ３に書き込
まれる。

アドレス比較部１１におけるアドレスの比較において、
アドレスバッファ１０に保持されているアドレスとパー
シャルライト要求に伴って送られてきたアドレスが一致
しない場合には、従来の場合と同様に、パーシャルライ
ト要求における指定アドレスのデータが取り出され、Ｅ
ＣＣチエ７２部５においてＥＣＣチエｙりされ、データ
バッファ６を介して、ライトデータ生成部７に人力され
る。

そこで、パーシャルライトデータによりデータの一部が
書きかえられて全バイトの書き込みデータが作成された
メモリに書き込まれる。

一方、生成された全ハイドの書き込みデータに基づいて
チェックビットが生成され、メモリ３に書き込まれる。

第２図に第１図の基本構成においてパーシャルライトを
行う場合のタイムチャートを示す。必要に応じて第１図
を参照する。

図において（ａ）はメモリの記憶制御部２よりメモリ３
の指定された行に書き込むタイミングを与える信号（Ｒ
ＡＳ）、（ｂ）は記憶制御部２よりメモリ３の列に書き
込むタイミングを与える信号（ＣＡＳ）、（Ｃ）はメモ
リ３より取り出されて記憶制御部２に取り込まれる全ハ
イドのデータ（ＤＩＮ）、（ｄ）はデータバッファ６に
格納されている全ハイドのデータ、（ｅ）はメモリへの
データの書き込み可能状態を設定する（ＷＥ）、（ｇ）
はパーシャルライトを行うだめの書き込みサイクルであ
る。

なお、第５図においてはアドレスデータについては省略
されている。

図のタイムチャートの説明をする。

図はパーシャルライトにおいて、アドレスバッファ１０
に保持されているアドレスとパーシャルライトを行うア
ドレスが一致した場合を示す。

データバッファ６のデータは書き込みサイクル（□□□
までの間にライトデータ生成部７においてパーシャルラ
イトデータにより全ハイドの書き込みデータに書き換え
られる。そして、書き込みサイクル（ｇ）において、Ｗ
Ｅによりメモリへの書き込みタイミングが設定され、Ｒ
ＡＳ、ＣＡＳのタイミングにより指定されたアドレスに
書き込まれる。

図は、本発明のパーシャルライトにおいては、メモリ上
から格納されているデータ（ＤＩＮ）を読み出すサイク
ルを必要としないことを示している。

〔実施例〕

第３図に本発明の実施例の構成を示す。

図において、３０はＣＰＵ、３１はメモリ、３１゛は記
憶制御部、３２はメモリバス、３３はＥＣＣチエツク部
、３４はメモリから読み出されたデータを保持しておく
データバッファ、３５はＣＰＵ側から送られてくるデー
タを保持しておくデータバッファ、３６はデータバッフ
ァ３４のデータとデータバッファ３５のデータに基づい
てライトデータを生成するライトデータ生成部、３７は
ＣＰＵ３０の側から送られてきたデータが全バイトデー
タ、パーシャルライトデータのデータ長を判定し、ライ
トデータ生成部３６にデータ長を指示するデータサイズ
選択部、３８はチェックビット生成部、３９はアドレス
デコーダ、４０はデータバッファ３４に格納したデータ
を読み出したアドレスを保持するアドレスバッファ、４
１はＣＰＵ３０側から書き込み要求のあったデータのア
ドレスを保持するアドレスバッファ、４２はアドレスバ
ッファ４０と４１に保持されているアドレスを比較する
比較器、４３はＲＡＳ、ＣＡＳ、ＯＥ（メモリから記憶
制御部３１′への読みだしのイネーブル）、ＷＥ等の信
号の信号制御を行う信号制御部である。

図の構成の動作を説明する。

（１）パーシャルライトの場合で、アドレスバッファ４
０とアドレスバッファ４１に保持されているアドレスが
一致した場合。

データバッファ３４には、書き換え前の全バイトデータ
が保持され、データバッファ３５にはパーシャルライト
データが保持されている。

データサイズ選択部３７はパーシャルライトのデータ長
を判定し、データの書き換え長をライトデータ生成部３
６に指示する。

比較器４２からはデータバッファ３４に読出したデータ
のアドレスとパーシャルライト要求により指定されてき
たアドレスが一致していることを示す信号が信号制御部
４３に入力される。信号制御部４３はライトデータ生成
部３６がデータバッファ３４に保持されているデータを
データバッファ３５に保持されているパーシャルライト
データにより指定された長さだけ書き換えるための制御
信号を出力する。

ライトデータ生成部３６はデータサイズ選択部３７と信
号制御部４３より出力される信号に基づいて、データバ
ッファ３４に保持されている全バイトデータを指定され
た長さだけデータバッファ３５に保持されているパーシ
ャルライトデータに置き換える。

生成された全ハイドの書き込みデータはメモリ３１に書
き込まれ、生成されたデータに基づいてチェックビット
生成部３８はチエツクビットを生成し、メモリに格納す
る。

（２）　全バイトデータの書き込み要求があった場合。

データサイズ選択部３７は全バイトデータであることを
判定し、データ長をライトデータ生成部３６に入力する
。

書き込み先のアドレスはアドレスバッファ４１に保持さ
れる。

一方、データバッファ３５には書き込むべき全バイトデ
ータがＣＰＵ３０の側から送られてきて保持されている
ので、ライトデータ生成部３６はデータバッファ３５に
保持されているデータを、信号制御部４３からの制御信
号に従ってアドレスバッファ４１に保持されているアド
レスによりメモリ３１に書き込む。またチェックビット
生成部３８は送られてきた全ハイドデータに基づいてチ
ェックビットを生成し、メモリ３１に書き込む。

（３）パーシャルライトで、アドレスバッファ４０とア
ドレスバッファ４１に保持されているアドレスが一致し
ない場合。

比較器４２はアドレスバッファ４０とアドレスバッファ
４１に格納されているアドレスが一致しないことを信号
制御部４３に人力する。

信号制御部４３は、指定されたアドレスのデータを読み
出すように、ＲＡＳ、ＣＡＳ等の制御信号をライトデー
タ生成部３６に与える。

その結果、メモリ３１より指定されたアドレスのデータ
が読み出され、ＥＣＣチエツク部３３でＥＣＣチエツク
され、全ハイドのデータがデータバッファ３４に保持さ
れる。

一方、ＣＰＵ３０の側から送られてきたパーシャルライ
トデータがデータバッファ３５に保持されているので、
ライトデータ生成部３６はデータサイズ選択部３７で指
定された書き換えデータ長に基づいて、信号制御部４３
からの制御信号に基づいてライトデータを生成する。

そして、生成されたデータはメモリ３１に書き込まれ、
生成された全バイトの書き込みデータに基づいて、チェ
ックビット生成部３８はチェックビットを生成し、メモ
リに書き込む。

〔発明の効果〕

本発明によれば、パーシャルライトにおいて、全バイト
データに揃えるためのデータの読み出し処理を必要とし
ないので、パーシャルライトニおけるメモリへの書き込
み時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す図である。 第２図は、本発明の基本構成におけるタイムチャートを
示す図である。 第３図は、本発明の実施例構成を示す図である。 第４図は、従来のパーシャルライト制御方式を示す図で
ある。 第５図は、従来のパーシャルライト制御方式のタイムチ
ャートを示す図である。 第１図において、 １　　：ＣＰＵ。 ２　：記憶制御部、 ３　：メモリ、 ４　：メモリハス、 ５　　：ＥＣＣチエツク部、 ６　：データバッファ、 ７　ニライトデータ生成部、 ８　・チェックビット生成部、 ９　：メモリアドレス生成部、 １０：アドレスバッファ、 １１ニアドレス比較部。 従来のパーシャルライト制御方式のタイムチャート第５
図

Claims (1)

1. 【特許請求の範囲】 １）定められた複数単位の長さのデータを１データとし
   て同時に読み出しまたは書き込みを行うＥＣＣ機構付主
   記憶装置において、 上記定められた複数単位の長さのデータを格納するメモ
   リ（３）と、読み出したデータを保持しておくデータバ
   ッファ（６）と、読み出したデータのアドレスを保持し
   ておくアドレスバッファ（１０）と、上記アドレスバッ
   ファに保持されているアドレスと書き込みデータの書き
   込み先のアドレスを比較するアドレス比較部（１１）と
   を備え、 書き換えデータの長さが上記複数単位の長さに満たない
   場合、上記アドレスバッファ（１０）に保持されている
   データを読み出したアドレスと書き込みデータを書き込
   む先のアドレスを比較し、アドレスが一致した場合には
   上記データバッファ（６）に保持しているデータの一部
   を上記書き換えデータにより置き換えて上記複数単位の
   長さの書き込みデータを作成してメモリに書き込み、上
   記アドレスバッファ（１０）に保持しているアドレスと
   書き換えデータのアドレスが一致しない場合には、書き
   換えデータを書き込む先きのアドレスに記憶されている
   データを読み出して上記アドレスバッファ（１０）に格
   納し、格納されたデータの一部を書き換えデータにより
   置き換えて上記複数単位の長さの書き込みデータを作成
   して、メモリ（３）に書き込むことを特徴とするＥＣＣ
   機構付主記憶装置の部分書き換えデータの書き込み制御
   方式。 ２）作成された複数単位の長さの書き込みデータに基づ
   いてＥＣＣチェックビットを生成し、メモリ（３）に書
   き込むことを特徴とする請求項１に記載のＥＣＣ機構付
   主記憶装置の部分書き換えデータの書き込み制御方式。