JPH02151930A - ストアバツフア管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はストアバッファを有し、ストア処理を必要とす
る命令の実行をサポートする演算装置と主記憶装置とを
含む情報処理装置における命令の高速化処理に係シ、特
にストア命令の高速処理を実現するためのストアバッフ
ァ管理方式に関するものである。

〔従来の技術〕

従来のパイプライン型情報処理装置においては、ロード
命令処理が優先的に主記憶との間で処理を行ないストア
命令処理はストアバッファに格納された後で、ロード命
令が主記憶とアクセスを行なっていない間に主記憶に対
しての書込み処理を行なう。そして、先行するストア命
令と同一主記憶アドレスに対して後続ロード命令が存在
した場合、ストア命令処理をロード命令処理に優先して
処理しなければ、主、記憶のデータに誤まりが生じてし
まう。

そこで、主記憶の同一アドレスへの先行ストア命令に対
し後続ロード命令が存在する場合には、ストアバッファ
内の未実行のストア命令処理をそのロード命令処理より
も優先して処理を行ない、ストアバッファ内の全ての未
実行のストア処理が終了したならば、そのロード命令処
理を実行するようになっていた。

〔発明が解決しようとする課題〕

上述した従来のストアバッファ管理方式では、ストアバ
ッファに登録中であシ未実行であるストアドレスに対し
後続するロード要求が同一アドｔ／スに対し実行しよう
とした場合、ストアバッファ内に登録されている個々の
ストアアドレスに対し、どのストアアドレスがそのロー
ド要求と一致しているのかを示す手段を持っていなかっ
たために先行ストアアドレスと後続ロードアドレスが一
致した場合にはストアバッファ内のすべての主記憶に対
して未実行のストア処理をそのロード要求に優先して処
理しなければならず、そのロード要求の処理を開始する
迄に時間を費やすという課題があった。

〔課題を解決するための手段〕

本発明のストアバッファ管理方式は、ストアバッファを
有し、ストア処理を必要とする命令の実行をブボートす
る演算装置と主記憶装置とを含む情報処理装置において
、上記ストアバッファに登録中であシ、上記主記憶装置
に対して未実行であるストア命令のアドレスと一致する
後続ロード命令のアクセスがあった際、ストアバッフア
ニ登録されている未実行のストアをそのロード命令の処
理に優先して上記ロード命令のアクセスアドレスと同一
主記憶アドレスに対して実行し、そのストア処理完了ま
で上記ロード命令の待合わせを行う手段と、上記ロード
命令と同一主記憶アドレスへのストア処理が終了したな
らば上記ロード命令の待合わせの解除を行う手段とを含
むものである。

また、本発明の別の発明によるストアバッファ管理方式
は、上記の情報処理装置において、ストアバッファに登
録中であυ主記憶装置に対して未実行であるストア命令
のアドレスと一致する後続ロード命令のアクセスがあっ
た際、ストアバッファに登録されている未実行のそのス
トア命令のみを上記ロード命令の処理に優先して上記ロ
ード命令のアクセスアドレスと同一主記憶アドレスに対
して実行し、そのストア処理完了まで上記ロード命令の
待合わせを行う手段と、上記ロード命令と同一主記憶ア
ドレスへのストア処理を終了したならば上記ロード命令
抑止の解除を行う手段と、すでに主記憶装置に書込んで
しまったストアノくソファ内実行済みのそのストア命令
に対しては再度主記憶装置に対して誉込むことがないよ
うに制御する手段とを含むものである。

〔作用〕

本発明においては、同一主記憶アドレスに対して先行す
る未実行のストアバッファ内ストア命令に対し後続ロー
ド命令が存在する場合、ストアノ（ソファ内の同一主記
憶アドレスに対してのストア処理が全て終了した時点で
ストア処理をロード処理に優先していたものをロード処
理優先に切換える。また、別の発明においては、同一主
記憶アドレスに対して先行する未実行のストアバッファ
内ストア命令に対し後続ロード命令が存在する場合、ス
トアバッファ内の同一主記憶アドレスに対してのストア
処理のみを実行し処理が終了した時点でストア処理をロ
ード処理に優先していたものをロド処理優先に切換える
。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１はストアバッファアドレス書込みレジス
タ、２，３．４はストアアドレス登録レジスタ、５．６
．７Ｕ−！検出コンパレーター８は主記憶書込み待ちア
ドレスレジスタ、９は掃出し制御部、１０はストアバッ
ファ読出しレジスタ、１１はインクリメンタ、１２はス
トアバッファデータ書込みレジスタ、１３はインクリメ
ンタ、１４はストアデータバッファ、１５は主記憶書込
み待ちデータレジスタ、１６はインクリメンタである。

そして、ストアバッファに登録中であり、主記憶装置に
対して未実行であるストア命令のアドレスと一致する後
続ロード命令のアクセスがあった際、ストアバッファに
登録されている未実行のストアをそのロード命令の処理
に優先してロード命令のアクセスアドレスと同一主記憶
アドレスに対して実行するように構成されている。また
、一致検出コンパレータ５〜７と掃出し制御部９はスト
ア処理完了までロード命令の待合わせを行う手段を構成
し、掃出し制御部９はロード命令と同一主記憶アドレス
へのストア処理が終了したならばロード命令の待合わせ
の解除を行う手段を構成している。

第２図は第１図における掃出【−制御部９の詳細を示す
図である。

この第２図において、１γはフラグバッファレジスタ、
１８はアダー　１９はレジスタ、２０はデクリメンタで
ある。

第３図は通常ストア処理のタイムチャートで、（イ）は
「第−例」を示し、（ロ）は「第二例」を示す。

そして、（ａ）はサイクルを示したものであ！Ｉ、（ｂ
）はステージＩＦ、（ｅ）はステージＡ　Ｃ、（ｄ）は
ステージＡＴ、（・）はステージＣＡ、　（ｆ）はステ
ージＥＸ％　　（ｇ）はステージ５ＴＸ（ト））はスト
アアドレス登録レジスタＳＡ、　（ｉ）は主記憶を示し
たものである。

第４図は本発明の一実施例のタイムチャートで、（ｔＬ
）はサイクルを示したものであ！り、（ｂ）はステージ
ＩＦ、（ｃ）はステージＡＣ，（ｄ）はステージＡＴ、
　（ｅ）はステージＣＡ、（ｆ）はステージＥＸ、　（
ｘ＞はステージｓ’ｒｓ（ｈ）ハスドアアドレス登録レ
ジスタＳＡ、（１）は主記憶、（ｊ）はライトアドレス
ポインタ、（ｋ）はライトデータポインタ、（ｔ）はリ
ードポインタを示したものである。

第５図はパイプライン処理の一例を示す図である。

つぎに第１図に示す実施例の動作を第２図ないし第５図
を参照して説明する。

パイプライン処理の一例を示す第５図においては、ステ
ージＩＦからステージＳＴまで６ステージに分割されて
いる。そして、ステージＩＦは命令を取出す処理、ステ
ージＡＣはオペランドを生成する処理、ステージＡＴは
論理アドレスを実アドレスに変換する処理、ステージＣ
Ａはオペランドを読出す処理、ステージＥＸは読出され
たオペラドの演算処理、ステージＳＴは演薯結果の格納
処理を行う。

以降本発明の実施例をこの第５図に示すパイプラインス
テージを基にして説明する。

まず、通常ストア処理について第３図に示すタイムチャ
ートを参照して説明する。（イ）に示す「第−例」とし
て時間ｔ１　　においてストア人命令処理が開始される
と、時間ｔ４　においてストアＡに関するストアアドレ
スが第１図のストアアドレス登録レジスタ２〜４に登録
される。そして、時間ｔｓにおいて演算が行なわれ、時
間ｔ６　　においてストアすべきデータがステージＳＴ
の第１図に示すストアデータバッファ１４に登録される
。このように、ストア命令においてはアドレスがストア
バッファに登録されるタイミングとストアデータがスト
アバッファに登録するタイミングが異なっている。そし
て、時間ｔａにおいてアドレスＢに対してのロードＢ命
令がステージＡＴに存在したとすると、本発明における
情報処理装置においてはロード命令処理がストア命令処
理よシも優先して処理されるように制御されているため
に、時間ｔ７においてロードＢ命令が主記憶とのアクセ
スを行ない、ストアＡ命令はストアバッファで処理の待
合わせを行ない、時間ｔ８においてストア人命令の主記
憶とのアクセスが行なわれる。

そして、←）に示す「第二例」として時間ｔ７において
ストアＣ命令の処理が始ま如、時間ｔｉｏにおいてロー
ドＣ命令の処理が始まるとすると、時間１１１において
先行するストアＣ命令が完了しないうちに後続ロードＣ
命令を実行しようとする。

ここで、後続ロードＣ命令が先に処理されてしまうなら
ば主記憶から間違ったデータを取出してしまう。そこで
、先行するストアＣ命令を優先する必要があシ、時′間
ｔｔｓにおいてストアＣ命令の主記憶とのアクセスが行
なわれ、時間ｔ１４　　においてロードＣ命令の主記憶
とのアクセスが行なわれる。

本発明は第３図の（ロ）に示す「第二例」における制御
方法であシ、第１図に示す実施例および第４図に示すタ
イムチャートによシ具体的に説明する。

第４図のタイムチャートにおいて、ストアＤ。

ストアＥ、ストアＥ、ストアＦ、ロードＧ、ロードＨ，
ロードＥの順に時間ｔ　１−　ｔ　７　　において各命
令がステージＩＦに受付けられるとすると、ストア命令
は、 ＩＦ−＋ＡＣ−＋ＡＴ−）　ＣＡ−＋Ｉｉ：Ｘ→ＳＴと
処理が進み、ロード命令は ＩＦ−＋ＡＣ−＋ＡＴ と処理が進む。そして、ストア命令においては、ＡＴ−
）ＣＡのタイミングで各ストア命令のアドレスがステー
ジＳＡに登録される（ｔ４〜ｔｙ）。

ＥＸ−＋８Ｔのタイミングでストア命令のストアデータ
が第１図のストアデータバッファ１４に登録される（ｔ
ｓ〜ｔｓ）。そして、ストアアドレスとストアデータが
揃ったストア命令はストアバッファ→主記憶への掃出し
タイミングを待つ。この掃出しタイミングは「ロード命
令が主記憶を使用しない時」である。よって、ロード命
令がステージＡＴ→主記憶へ掃出すタイミング以外のと
きにストアバッファから主記憶への掃出しが可能となる
。

そして、時間ｔ７ではストアＤが主記憶に掃出され、時
間ｔ８　ではロードＧの主記憶アクセスが行なわれ、時
間ｔ９ではロードＨの主記憶アクセスが行なわれる。

時間ｔ９のステージＡＴにアドレスＥに対するロードＣ
命令が存在する。また、ストアバッファ内にはアドレス
Ｅに対するストアＥ命令が存在する。このとき、「第二
例」で説明したように、ストアバッファ内から未実行の
ストアＥ命令が終了するまでロードＣ命令の処理よりも
ストア命令処理を優先させる。よって、時間ｔｌＯにお
いてストアＥが主記憶に掃出され、時間１１１において
次のストアＥが主記憶に掃出される。この時点でストア
バッファ内には未実行のストアＥ命令はなくなるので、
第１図に示す掃出し制御部９においてストアバッファの
掃出し抑止を行い、時間ｔ１ｍにおいてロードＣ命令の
主記憶アクセスが行なわれ、時間ｔｔｓにおいてストア
Ｆの主記憶掃出しが行なわれる。

そして、ストア命令の第」図に示すストアアドレス５に
録レジスタ２〜４への書込ミハストアハッファアドレス
書込みレジスタ１によって、ストアデータバッファ１４
への書込みはストアバッファデータ書込みレジスタ１２
によってそれぞれ行なわれ、ストアバッファから主記憶
への掃出しはストアバッファ読出しレジスタ１０によっ
て行なわれる。

掃出し制御部９においては、ストアバッファ内に未実行
の、「ロード命令よりも優先しなければならないストア
命令」がいくつ存在するかが把握されている。この掃出
し制御部９の詳細を第２図に示す。第１図において各ス
トアアドレス登録レジスタ２〜４の値と後続アドレスの
値が一致検出コンパレータ５〜１によって一致が調べら
れ、もし一致しておυ、後続命令がロード命令であるな
らば第２図の７ラグバツフアレジスタ１７にフラグがセ
ットされる。また、一致検出コンパレーター５〜７のＴ
ｏｔｎｌ数、つまシ、掃出さなければならないストア命
令数がレジスタ１９に示される。

そして、第１図のストアバッファ読出しレジスタ１０に
よってストアバッファの掃出しが行なわれ、第２図の７
ラグバツフアレジスタ１７がらの出力が「１」であるな
らば−１カウンタであるデクリメンタ２０によシレジス
タ１９の減算を行い、このレジスタ１９が「０Ｊになっ
たならばストアバッファ内に掃出し必要なストア命令は
無いとしてストアバッファからの掃出しを抑止し、ロー
ド命令を開始するように制御の変更を行なう。

第６図は本発明の他の実施例を示すブロック図である。

この第６図において第１図と同一符号のものは相当部分
を示し、２１は掃出し制御部である。

そして、ストアバッファ妬登録中であ）、主記憶装置に
対して未実行であるストア命令のアドレスと一致する後
続ロード命令のアクセスがあった際、ストアバッファに
登録されている未実行のそのストア命令のみをロード命
令の処理に優先してロード命令のアクセスアドレスと同
一主記憶アドレスに対して実行するように構成されてい
る。また、一致検出コンパレーター５〜７と掃出し制御
部２１はストア処理完了までロード命令の待合ゎせを行
う手段を構成し、掃出し制御部２１はロド命令と同一主
記憶アドレスへのストア処理を終了したならばロード命
令抑止の解除を行う手段を構成すると共に、すでに主記
憶装置に書込んでしまったストアバッファ内実行済みの
そのストア命令に対しては再度主記憶装置に対して書込
むことがないように制御する手段を構成している。

第７図は第６図における掃出し制御部２１の詳細を示す
図である。

この第７図において２２はデコーダ、２３は有効ストア
指示フラグバッファ、２４はエンコーダ、２５は優先ス
トア指示フラグバッファ、２６はエンコーダ、２７はス
トアバッファ読出シ指定レジスタ２８はセレクタ、２９
はストアバッファ読出しレジスタ、３０はアダー　３１
はレジスタ、３２はデクリメンタ、３３ｔ、３３ｚ・・
・３３ｎは論理積回路、３４は優先ストア指示信号線で
ある。

第８図は本発明の他の実施例のタイムチャートで、（ａ
）はサイクルを示したものであり、（ｂ）はステージＩ
　Ｆ、（ｃ）はステージＡＣ％　（ｂ）はステージＡ、
Ｔ、（ａ）はステージＣＡ。

（ｆ）Ｊ−ｉｘｙ−シＥＸ、　（１ｘ）ｌ’ｉスｆ−ジ
５Ｔｓ（’）はストアアドレス登録レジスタＳＡ、（１
）は主記憶、（ｊ）はライトアドレスポインタ、（ｋ）
はライトデータポインタ、（ｔ）はリードポインタを示
したものである。

つぎに第６図に示す実施例の動作を第７図および第８図
を参照して説明する。なお、パイプライン処理について
は前述の第１図に示す実施例と変わらないので、ここで
の説明を省略する。

まず、本発明は第３図の←）に示す「第二例」における
制御方法である。

第８図に示すタイムチャートにおいて、ストアＤ、スト
アＥ、ストアＦ、ストアＥ、ロードＧ。

ロードＨ，ロードＥ、ストアＧの順に時間ｔ１がら１．
において各命令がステージＩＦに受付けられるとすると
、ストア命令は ＩＦ−）ＡＣ−＋ＡＴ−）ＣＡ−＋ＥＸ−＋ＳＴと処理
が進み、ロード命令は ＩＦ−＋ＡＣ−＋ＡＴ と処理が進む。そして、ストア命令においてはＡＴ−＋
ＣＡのタイミングで各ストア命令のアドレスが第６図の
ストアアドレス登録レジスタ２〜４に登録される（　ｔ
４〜ｔ７　ｙ　ｔｌｌ　）。また、ＥＸ→ＳＴのタイミ
ングでストア命令のストアデータが第６図のストアデー
タバッファ１４に登録される（ｔｌｌ〜ｔ＠　、　ｔｔ
ｓ）。

そして、ストアアドレスとストアデータが揃ったストア
命令はストアバッファから主記憶への掃き出しタイミン
グを待つ。この掃き出しタイミングは「ロード命令が主
記憶を使用しない時」である。よって、ロード命令がス
テージＡＴがら主記憶へアクセスするタイミング以外の
ときにストアバッファから主記憶への掃き出しが可能と
なる。

時間ｔ７ではストアＤが主記憶に掃き出され、時間ｔａ
ではロードＧの主記憶アクセスが行なわれ、時間１．で
はロードＨの主記憶アクセスが行なわれる。時間ｔ９の
ステージＡＴに主記憶アドレスＥＫ対するロードＥ命令
が存在する。このとき、ストアバッファ内には主記憶ア
ドレスＥに対するストアＥ命令が存在する。このとき第
３図の（ロ）に示す「第二例Ｊで述べたように、ストア
バッファ内から主記憶に対して未実行のストアＥ命令が
終了するまでロードＥ命令の処理よ漫もストアＥ命令処
理を優先させる。

このとき、この第６図に示す実施例においては、ストア
バッファ内に主記憶アドレスＥに対するストア命令は２
つ存在するため、との２つのストア命令Ｅの実行を優先
的に行なう。そして、時間ｔ１゜において最初のストア
Ｅ命令がストアバッファから主記憶に掃き出され、時間
ｔｌｌにおいて２番目のストアＥ命令が主記憶に掃き出
される。この時点でストアバッファ内には主記憶に対し
て未実行のストアＥ命令はなくなるので、掃出し制御部
２１において３１アバツフアの掃き出し抑止を行ない、
時間ｔ１２においてロードＥ命令の主記憶アクセスが行
なわれ、時間ｔ’１３においてストアバッファ内の主記
憶に対して未実行のストアＦ命令が行なわれ、時間ｔ１
４においてはストアＧ命令が主記憶アドレスＧに対して
実行される。

そして、ストア命令のストアアドレス登録レジスタ２〜
４への書込みは、ストアバッファアドレス書込みレジス
タ１によって、ストアデータバッファ１４への書込みは
ストアバッファデータ書込みレジスタ１２によってそれ
ぞれ行なわれ、ストアバッファから主記憶への掃き出し
は第７図のストアバッファ読み出しレジスタ２９によっ
て行なわれる。

掃出し制御部２１においては、ストアバッファ内に未実
行の「ロード命令よシも優先しなければならないストア
命令」がいくつ存在するか把握してお如、各ワードに対
し掃き出さなくてはならない命令であるかをフラグを立
てることによって示す。このフラグが立っているストア
命令についてのみストアバッファからの掃き出しを行う
ように掃出し制御部２１で制御する。まだ、そのストア
処理終了後、ストアバッファ内の主記憶に対して未実行
であるストア命令のワード位置にストアバッファ読出し
レジスタの値を戻しておく必要があり、すでに主記憶に
対して掃き出してし１つたストア命令に対しては再度ス
トアすることがないように掃出し制御部２１で制御を行
う。

第７図にこの掃出し制御部２１の実施例を示す。

通常ストア処理時は有効ストア指示フラグバッファ２３
を参照する。そして、この有効ストア指示フラグバッフ
ァ２３はストアア：パレス書込み時に指定ワードにフラ
グ「１」を立て、ストアバッファ掃き出し時にリセット
を行なうフラグバッファで、各ワードのストア命令が主
記憶に対して実行済であるか、未実行であるかを示す。

また、ストアバッファ読出し指定レジスタバッファ２１
には０−Ｎｔでストアバッファのワード数の値がそれぞ
れにセットされている。そして、有効ストア指示フラグ
バッファ２３からの出力信号をエンコーダ２４によって
ストアバッファ内未実行のストア命令のワード位置を指
定するようにエンコードを行ないセレクタ２８によりス
トアバッファ読出し指定レジスタバッファ２７からの出
力信号のうちストアバッファから掃き出すべきワド位置
を指定してストアバッファ読出しレジスタ２９のセット
を行う。

そして、前述の第３図の（ロ）の「第二例」に示すよう
な同一記憶アドレスに対して未実行のストア命令とロー
ド命令が競合する場合には、論理積回路３３１〜３３Ｈ
において第６図に示す一致検出コンパレーター５〜１の
値が「１」であり（先行ストアアドレス−後続ロードア
ドレス）かつロードリクエスト処理要求時であり、さら
に主記憶に対して未実行のストアリクエスト（有効スト
ア指示フラグバッファ２３の出力）である場合、優先ス
トア指示フラグバッファ２５の対応ワードにフラグを立
てる。この優先ストア指示フラグバッファ２５の出力信
号をエンコーダ２６によってデコードを打力い、このエ
ンコーダ２６によシどのストア命令処理を行なうかの判
断を行ないセレクタ２８を通ってストアバッファ読出し
指定レジスタバッファ２７からの出力信号を選択しスト
アバッファ読出しレジスタ２９のセットを行う。そして
、アダー３０においては優先処理すべきストア命令がス
トアバッファ内にいくつ存在するかを計算しておシ、レ
ジスタ３１にセットする。また、優先ストア処理が１つ
実行される度にデクリメンタ３２によっテレシスタ３１
の更新を行なう。そして、レジスタ３１がＵＯ」である
場合は通常ストア処理時であり、レジスタ３１が「１」
である場合には同一主記憶アドレスへのアクセスに関し
ストアバッファ内未実行ストア命令とロード命令が競合
する場合であムセレクタ２８の選択信号に使われる。

有効ストア指示フラグバッファ２３のリセットはストア
バッファ読出しレジスタ２９にセットされようとするワ
ード位置のフラグに対し行なわれる。そして、優先スト
ア指示フラグバッファ２５から一度読出されたワード位
置のフラグは同一タイミングでリセットが行なわれる。

っまシ、有効ストア指示フラ２グバツファ２３内および
優先ストア指示フラグバッファ２５内には主記憶に対し
て未実行のストア命令のワード位置のフラグのみが「１
」となっている。

〔発明の効果〕

以上説明したように本発明は、同一主記憶アドレスに対
して先行する未実行のストアバッファ内ストア命令に対
し後続ロード命令が存在する場合、ストアバッファ内の
同一主記憶アドレスに対してのストア処理が全て終了し
た時点でストア処理をロード処理に優先していたものを
ロード処理優先に切換えることによシ、不必要なストア
処理によシロード命令の主記憶とのアクセスが遅れるこ
とがなくなるという効果がある。

また、本発明は、同一主記憶アドレスに対して先行する
未実行のストアバッファ内ストア命令に対し後続ロード
命令が存在する場合、ストアバッファ内の同一主記憶ア
ドレスに対してのストア処理のみを実行し処理が終了し
た時点でストア処理をロード処理に優先していたものを
ロード処理優先に切換えることにより、不必要なストア
処理によシロード命令の主記憶とのアクセスが遅れるこ
とがなくなるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図における掃出し制御部の詳細を示す図、第３図は
通常ストア処理のタイムチャート、第４図は本発明の実
施例のタイムチャート、第５図はパイプライン処理の一
例を示す図、第６図は本発明の他の実施例を示すブロッ
ク図、第７図は第６図における掃出し制御部の詳細を示
す図、第８図は本発明の他の実施例のタイムチャートで
ある。 １・拳・・ストアバッファアドレス書込ミレシスタ、２
〜４・・・・ストアアドレス登録レジスタ、５〜７・・
・・一致検出コンパレーター　８・・・・主記憶書込み
待ちアドレスレジスタ、９・・・・掃出し制御部、１０
−・・吻ストアバッファ読出しレジスタ、１１・・・・
インクリメンタ、１２・・・・ストアバッファデータ書
込みレジスタ、ｊ３壷壷ａａインクリメンク、１４−−
・・ストアデータバッファ、１５・・・・主記憶書込み
待ちデータレジスタ、１６・・・・インクリメンタ、１
７・・・・フラグバッファレジスタ、１８・・ｅ・アダ
ー　１９・・・拳レジスタ、２゜・健・・デクリメンタ
、２１・・・・掃出し制御部、２２ｅ・・・デコーダ、
２３・・・・有効ストア指示フラグノ）、ツファ、２４
・・・・エンコダ、２５・・・・優先ストア指示フラグ
バッファ、２６・・・−エンコーダ、２７・・・・スト
アバッファ読出し指定レジスタ、２８・・・・セレクタ
、２９・−・・ストアバッファ読出しレジスタ、３０争
・・・アダー　３１・・・・レジスタ、３２・・・・デ
クリメンタ、３３１〜３３ｎ　拳・・・論理積回路。

Claims (2)

【特許請求の範囲】
1. （１）ストアバッファを有し、ストア処理を必要とする
   命令の実行をサポートする演算装置と主記憶装置とを含
   む情報処理装置において、前記ストアバッファに登録中
   であり前記主記憶装置に対して未実行であるストア命令
   のアドレスと一致する後続ロード命令のアクセスがあつ
   た際、ストアバッファに登録されている未実行のストア
   を該ロード命令の処理に優先して前記ロード命令のアク
   セスアドレスと同一主記憶アドレスに対して実行し、該
   ストア処理完了まで前記ロード命令の待合わせを行う手
   段と、前記ロード命令と同一主記憶アドレスへのストア
   処理が終了したならば前記ロード命令の待合わせの解除
   を行う手段とを含むことを特徴とするストアバッファ管
   理方式。
2. （２）ストアバッファを有し、ストア処理を必要とする
   命令の実行をサポートする演算処理と主記憶装置とを含
   む情報処理装置において、ストアバッファに登録中であ
   り主記憶装置に対して未実行であるストア命令のアドレ
   スと一致する後続ロード命令のアクセスがあつた際、ス
   トアバッファに登録されている未実行の該ストア命令の
   みを前記ロード命令の処理に優先して前記ロード命令の
   アクセスアドレスと同一主記憶アドレスに対して実行し
   、該ストア処理完了まで前記ロード命令の待合わせを行
   う手段と、前記ロード命令と同一主記憶アドレスへのス
   トア処理を終了したならば前記ロード命令抑止の解除を
   行う手段と、すでに主記憶装置に書込んでしまつたスト
   アバッファ内実行済みの該ストア命令に対しては再度主
   記憶装置に対して書込むことがないように制御する手段
   とを含むことを特徴とするストアバッファ管理方式。