JPH09282221A - 主記憶制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メインメモリへの部分書き込み処理におい
て、メモリの読み出し，データのマージ，書き込みとい
う一連の操作を大幅に削減し、主記憶装置へのアクセス
の性能向上を図った主記憶制御装置を提供すること。 【解決手段】 アドレスバッファ（２６〜２９）と比較
器（３０〜３３）とデータバッファ（３７〜４０）とセ
レクタマージ制御回路（４６）を有する。セレクタマー
ジ制御回路（４６）は、複数の比較器（３０〜３３）に
おける比較の結果、一致するアドレスがあった場合、デ
ータバッファのデータと最新の部分書き込みデータとを
マージしてライトデータバッファに再保持させ、データ
バッファのデータ幅がメインメモリのフルライト幅にな
った場合にメインメモリ（１２）に書き込むように制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、部分書き込みが可
能な主記憶装置への書き込み／読み出しを制御する主記
憶制御装置に関し、特に、主記憶装置への部分書き込み
のためのアクセス性能を向上させた主記憶制御装置に関
する。

【０００２】

【従来の技術】近年、処理情報量の増加に伴いシステム
の処理能力を向上させることが要求されており、その要
求に応える一手段として主記憶アクセスの高速化が挙げ
られる。主記憶アクセスの高速化の手段としては、主記
憶装置およびその周辺回路を構成するハードウェア素子
の高速化を図る方法と主記憶装置に関連するデータバス
の幅を大きくして一度にアクセス可能なデータを多くし
てアクセス回数を減らす方法とがある。主記憶装置に関
連するデータバスの幅は３２ビットまたは６４ビットの
多ビットデータ幅が主流になってきているが、データバ
ス幅を大きくした場合には、一般に、従来命令やＤＭＡ
による部分書き込みの頻度が増加する。また、誤り訂正
機能を持った主記憶において単位ブロックの部分書き込
みを行う場合、新たな誤り訂正符号を計算するために単
位ブロックの書き込みを行わない部分についても一旦
「読み出し」を行い必要な「訂正」を行った後で再度
「書き込み」を行うといった余分な操作が必要となり高
速なメモリアクセスを実現することができない。

【０００３】部分書き込みを高速化するための従来技術
として、例えば、特開昭６３−１０３３４２号公報（主
記憶制御装置）に記載されたものがある。この公開公報
には、部分書き込み用のアドレスパイプを持ち、アドレ
スパイプにフェッチ中のアドレスと次の部分書き込みの
アドレスが同一である時、両データをマージし、更にメ
モリフェッチデータとマージして書き込むことにより処
理能力を向上するものである。

【０００４】

【発明が解決しようとする課題】上記従来技術は、書き
込みのアクセス回数を減らして主記憶の性能向上を狙っ
たものであるが、この技術が有効なのは部分書き込みア
クセスがアドレスパイプにフェッチ中のアドレスである
場合のみであり、アドレスパイプにフェッチ中のアドレ
ス以外のアドレスへの部分書き込みを行う場合にはメモ
リの読み出し、データのマージ、書き込みという通常の
部分書き込みと同様の操作が必要となり有効でないとい
う問題があった。本発明の目的は、上記問題点を解決
し、メインメモリへの部分書き込み処理において、メモ
リの読み出し，データのマージ，書き込みという一連の
操作を大幅に削減し、主記憶装置へのアクセスの性能向
上を図った主記憶制御装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、部分書き込み時のアドレスを格納するた
めに並列に設けられた複数のアドレスバッファ（２６〜
２９）と、該アドレスバッファ（２６〜２９）の各々と
最新の部分書き込みアドレスとを比較する複数の比較器
（３０〜３３）と、部分書き込み時のデータを格納する
ために、アドレスバッファ（２６〜２９）と対応づけら
れて並列に設けられた複数のデータバッファ（３７〜４
０）と、複数の比較器（３０〜３３）の比較の結果に応
じてデータのマージを制御するセレクタマージ制御回路
（４６）を有する主記憶制御装置であって、セレクタマ
ージ制御回路（４６）は、複数の比較器（３０〜３３）
における比較の結果、一致するアドレスがあった場合、
該一致したアドレスを格納するアドレスバッファに対応
づけられたデータバッファのデータと最新の部分書き込
みデータとをマージしてライトデータバッファに再保持
させるとともに、比較の結果一致したライトアドレスが
ない場合、最新のライトアドレスと最新のライトデータ
をそれぞれ複数のライトアドレスバッファのうちの空の
一つとライトデータバッファのうちの空の一つに対応づ
けて格納し、データバッファのデータ幅がメインメモリ
のフルライト幅になった場合にメインメモリ（１２）に
書き込むように制御するものであることを特徴としてい
る。

【０００６】

【発明の実施の形態】本発明は、アドレスバッファとデ
ータバッファを複数個並列に具備し部分書き込みアクセ
スのアドレスとデータをバッファリングするようにし、
バス幅のデータが揃った場合にメインメモリにフルライ
トするようにしている。これにより、従来の部分書き込
みで必要であった、メモリからの「読み出し」，データ
の「マージ」，「書き込み」という操作を減らすことが
でき、メインメモリのアクセスの性能向上を図れる。

【０００７】次に、本発明の主記憶制御装置の実施例を
図面を用いて詳細に説明する。図１は本発明の主記憶制
御装置をマルチプロセッサシステムに適用した場合の位
置づけを示す図である。同図において、１〜４はＣＰＵ
１〜ＣＰＵｍ、５はシステムバス、６および７はＩ／Ｏ
コントローラ（ＤＭＡコントローラを含む）１および
２、８および９はＩ／Ｏ、１０はシステムバスコントロ
ーラ、１１は本発明が対象としている主記憶制御装置、
１２はインメモリである。メインメモリ１２は、システ
ムバス５を介してＣＰＵ１〜ＣＰＵｍおよびＩ／Ｏ８お
よび９からアクセスさせる。

【０００８】図２は、本発明が対象とする主記憶制御装
置１１の回路構成例を示す図である。同図において、２
１はシステムバスアドレス線、２２はシステムバスデー
タ線、２３はアクセスモード制御信号である。システム
バスアドレス線２１，システムバスデータ線２２，アク
セスモード制御信号２３は図１のシステムバス５に含ま
れている。２４はシステムバスアドレスレジスタ、２５
はシステムバスデータレジスタ、２６〜２９はアドレス
バッファ１〜ｍ、３０〜３３はコンペア回路１〜ｍ、３
４はアドレスセレクタ、３５はメモリアドレスレジス
タ、３６はメモリアドレスバス、３７〜４０はデータバ
ッファ１〜ｍ、４１はメモリデータバス、４２はメモリ
リードデータバッファ、４３はデータセレクト＆データ
マージ回路、４４はメモリデータレジスタ、４５はメモ
リデータバス、４６はセレクタマージ制御回路である。

【０００９】本実施例において、アクセスモード制御信
号２３は、メモリアクセス時にアドレス，データととも
にアクセス要求元（ＣＰＵまたはＩ／Ｏ）から出力され
る信号である。主記憶制御装置１１（セレクタマージ制
御回路４６）は、このアクセスモード制御信号２３によ
って、アクセス元の要求がリードであるかライトである
か、またライトであるならばそのライトデータの有効な
バイト幅は全てなのか上位部分なのか下位部分なのかな
どを知ることができる。

【００１０】図３は本実施例の主記憶制御装置１１の動
作フローチャートを示す図である。以下、同図に沿って
本主記憶制御装置１１の動作を説明する。まず、セレク
タマージ制御回路４６は、システムバス５からのアクセ
スが部分書き込みを要求しているものか否かをアクセス
モード制御信号２３に基づいて判定する（ステップ１０
１）。部分書き込みでない場合（ステップ１０１；NO）
は部分書き込み以外の要求されたアクセスを通常通り実
行した後（ステップ１０８）、次の要求を待つ。

【００１１】部分書き込みの場合（ステップ１０１；YE
S）は、システムバスアドレス線２１上のアドレスをシ
ステムバスアドレスレジスタ２４に、システムバスデー
タ線２２上のデータをシステムバスデータレジスタ２５
にセットする（ステップ１０２）。システムバスアドレ
スレジスタ２４のアドレスとアドレスバッファ２６〜２
９のアドレスをコンペア回路３０〜３３で比較し、一致
するアドレスがない場合（最初の部分書き込みアクセス
の場合はアドレスバッファは全て空であるので一致する
アドレスはない）はステップ１０４へ進み、一致するア
ドレスがある場合はステップ１０５へ進む。

【００１２】ステップ１０４では、セレクタマージ制御
回路（４６）の制御により、システムバスアドレスレジ
スタ２４のアドレスを空いている次のアドレスバッファ
に、システムバスデータレジスタ２５のデータを空いて
いる次のデータバッファに移した後、次の要求を待つ。

【００１３】ステップ１０５では、セレクタマージ制御
回路（４６）の制御により、一致したアドレスに対応す
るデータレジスタのデータとデータバッファのデータを
マージする。マージした結果、ライトデータ幅がフルラ
イト幅になったか否かを判定し（ステップ１０６）、フ
ルライト幅になった場合にはメモリライトを行い（ステ
ップ１０７）、フルライトにならない場合は次の要求を
待つ。

【００１４】以下、時間順序に従って具体的な例を説明
する。最初のシステムバス（５）からの部分書き込みア
クセス時には、まず、アドレスをシステムバスアドレス
レジスタ（２４）に、データをシステムバスデータレジ
スタ（２５）にセットする。アドレスとデータはそれぞ
れアドレスバッファ１（２６）、データバッファ１（３
７）に移動される。次の部分書き込みアクセスの時にも
同様に、アドレスをシステムバスアドレスレジスタ（２
４）に、データをシステムバスデータレジスタ（２５）
にセットする。セットが終了するとコンペア回路１（３
０）がシステムバスアドレスレジスタ（２４）のアドレ
スと前のアクセスをフェッチ中のアドレスバッファ１
（２６）のアドレスをコンペアする。

【００１５】コンペアの結果、前のアクセスと異なるア
ドレスへの部分書き込みアクセスであれば、システムバ
スアドレスレジスタ（２４）のアドレスを次の空のアド
レスバッファ（例えば２７）に、システムバスデータレ
ジスタ（２５）のデータを次の空のデータバッファ（例
えば３８）に移動する。過去のアクセスと異なるアドレ
スへの部分書き込みアクセスの場合は同様な処理を行
う。コンペアの結果、過去のアクセスのアドレス（例え
ばアドレスバッファ２６のアドレス）と同じアドレスへ
の部分書き込みアクセスであれば、セレクタマージ制御
回路（４６）の制御により、同じアドレスのデータをフ
ェッチしているデータバッファ（例えばデータバッファ
３７）でデータマージを行う。

【００１６】以上の処理を続け、アドレスバッファの一
つにフェッチ中のアドレスへの部分書き込みアクセスが
バッファの幅全てについて行われたとする。このときの
アドレスバッファを例えばアドレスバッファ（２６）と
仮定する。すると、当該アドレスバッファ（２６）のア
ドレスはアドレスセレクタ（３４）によりセレクトされ
メモリアドレスレジスタ（３５）にセットされメモリア
ドレスバス（３６）に出力される。同様にデータバッフ
ァ（３７）のデータはデータセレクト＆データマージ回
路（４３）によりセレクトされメモリデータレジスタ
（４４）にセットされメモリデータバス（４５）に出力
されメインメモリ（１２）へ書き込まれる。

【００１７】次に、フルライトが発生した場合を説明す
る。フルライトのアクセスが発生した場合、セレクタマ
ージ制御回路（４６）は、アクセスモード制御信号（２
３）により、フルライトアクセス要求を検出し、アドレ
スセレクタ（３４）およびデータセレクト＆データマー
ジ回路（４３）を制御してメモリアドレスレジスタ（３
５）およびメモリデータレジスタ（４４）にそのときの
アドレスとフルライトデータをそれぞれセットしメイン
メモリ（１２）への書き込みを行う。

【００１８】すなわち、どれか一つのアドレスバッファ
にフェッチ中のアドレスへの部分書き込みアクセスがバ
ッファの幅全てについて行われた時、当該アドレスバッ
ファのアドレスは、セレクタマージ制御回路（４６）の
制御により、アドレスセレクタ（３４）でセレクトされ
メモリアドレスレジスタ（３５）にセットされる。メモ
リアドレスレジスタ（３５）にセットされたアドレスは
メモリアドレスバス（３６）に出力される。

【００１９】同様に、対応するデータバッファのデータ
は、セレクタマージ制御回路（４６）の制御により、デ
ータセレクト＆マージ回路（４３）でセレクトされメモ
リデータレジスタ（４４）にセットされる。メモリデー
タレジスタ（４４）にセットされたデータはメモリデー
タバス（４５）に出力されメインメモリ（１２）へ書き
込まれる。

【００２０】なお、データ幅がフルライト幅分揃わない
場合は、メインメモリ（１２）から不足分のデータ（４
１）を読み出し、メモリリードデータバッファ（４２）
にセットし、フルライト分揃っていないデータバッファ
のデータとデータセレクト＆マージ回路でマージし、メ
インメモリ（１２）に書き込む。本制御を行うタイミン
グは、他からのアクセスがないときに主記憶制御装置
（１１）の判断（例えば、メモリリフレッシュの周期が
きたときにメモリリフレッシュ−メモリリード−フルラ
イトというアクセスを行う）で行えばよい。

【００２１】上記実施例におけるシステムバスアドレス
線およびシステムバスデータ線の幅、およびバッファの
段数は任意であってよいことは明らかである。以上述べ
たように、本実施例では、ＣＰＵおよびＩ／Ｏからのシ
ステムバスによる書き込み、読み出しが可能な情報処理
装置において、書き込み時のライトアドレスバッファと
ライトデータバッファを複数個並列に具備し、部分書き
込みアクセスを順次バッファリングしていくことによ
り、「メモリの読み出し」−「データのマージ」−「書
き込み」という操作を「メモリ書き込み」という一つの
操作に置き換えることが可能になり（フルライト幅揃っ
たとき）、メインメモリのアクセスを高速に処理しメイ
ンメモリの性能向上を図ることができる。

【００２２】

【発明の効果】本発明によると、アドレスバッファおよ
びデータバッファを複数個並列に具備することにより、
部分書き込みアクセスのメインメモリのアクセス回数を
軽減っすることができ、メインメモリの性能を大幅に向
上できる。

【図面の簡単な説明】

【図１】本発明の主記憶制御装置の位置づけを示すため
の図である。

【図２】本発明の主記憶制御装置の一実施例を説明する
ための図である。

【図３】本発明の主記憶制御装置の一実施例の動作を示
すフローチャートである。

【符号の説明】

１〜４：ＣＰＵ、５：システムバス、６〜７：Ｉ／Ｏコ
ントローラ、８〜９：Ｉ／Ｏ、１０：システムバスコン
トローラ、１１：主記憶制御装置、１２：メインメモ
リ、２１：システムバスアドレス線、２２：システムバ
スデータ線、２３：アクセスモード制御信号、２４：シ
ステムバスアドレスレジスタ、２５：システムバスデー
タレジスタ、２６〜２９：アドレスバッファ、３０〜３
３：コンペア回路、３４：アドレスセレクタ、３５：メ
モリアドレスレジスタ、３６：メモリアドレスバス、３
７〜４０：データバッファ、４１：メモリデータバス、
４２：メモリリードデータバッファ、４３：データセレ
クト＆データマージ回路、４４：メモリデータレジス
タ、４５：メモリデータバス、４６：セレクタマージ制
御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森山 隆志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 平光 哲生 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内 (72)発明者 岡澤 宏一 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 梅村 雅也 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 部分書き込み時のアドレスを格納するた
   めに並列に設けられた複数のアドレスバッファと、該ア
   ドレスバッファの各々と最新の部分書き込みアドレスと
   を比較する複数の比較器と、部分書き込み時のデータを
   格納するために、前記アドレスバッファと対応づけられ
   て並列に設けられた複数のデータバッファと、前記複数
   の比較器における比較の結果に応じてデータのマージを
   制御するセレクタマージ制御回路を有する主記憶制御装
   置であって、 前記セレクタマージ制御回路は、前記複数の比較器にお
   ける比較の結果、一致するアドレスがあった場合、該一
   致したアドレスを格納するアドレスバッファに対応づけ
   られたデータバッファのデータと最新の部分書き込みデ
   ータとをマージして前記ライトデータバッファに再保持
   させるとともに、前記複数の比較器における比較の結
   果、一致したライトアドレスがない場合、最新のライト
   アドレスと最新のライトデータをそれぞれ前記複数のラ
   イトアドレスバッファのうちの空の一つとライトデータ
   バッファのうちの空の一つに対応づけて格納し、前記デ
   ータバッファのデータ幅がメインメモリのフルライト幅
   になった場合にメインメモリに書き込むように制御する
   ものであることを特徴とする主記憶制御装置。