JPH07105098A - 命令キャッシュのリプレース装置 - Google Patents
命令キャッシュのリプレース装置Info
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- JPH07105098A JPH07105098A JP5251270A JP25127093A JPH07105098A JP H07105098 A JPH07105098 A JP H07105098A JP 5251270 A JP5251270 A JP 5251270A JP 25127093 A JP25127093 A JP 25127093A JP H07105098 A JPH07105098 A JP H07105098A
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Abstract
(57)【要約】
【目的】命令キャッシュを有するマイクロプロセッサに
おける、命令キャッシュミス時のリプレース処理の高速
化を図る。 【構成】ブロックサイズと同一容量の高速ＦＩＦＯ６
と、命令キャッシュ４への取込み時に出力される今回の
リプレースアドレスと前回のリプレースアドレスの次の
アドレスとの一致を検出しヒット信号Ｈを供給する比較
器１０と、ヒット信号Ｈの供給に応答して高速ＦＩＦＯ
６から命令キャッシュ４に対してブロックデータＢＤの
転送を行なうＦＩＦＯリード制御回路７およびレデイ制
御回路１１と、高速ＦＩＦＯ６から供給されるエンプテ
イ信号Ｅに応答してＣＰＵ２の動作と並行してプログラ
ムメモリ１７から次のブロックデータＢＤを高速ＦＩＦ
Ｏ６にプリロードするプログラムメモリ制御部８とを備
える。
おける、命令キャッシュミス時のリプレース処理の高速
化を図る。 【構成】ブロックサイズと同一容量の高速ＦＩＦＯ６
と、命令キャッシュ４への取込み時に出力される今回の
リプレースアドレスと前回のリプレースアドレスの次の
アドレスとの一致を検出しヒット信号Ｈを供給する比較
器１０と、ヒット信号Ｈの供給に応答して高速ＦＩＦＯ
６から命令キャッシュ４に対してブロックデータＢＤの
転送を行なうＦＩＦＯリード制御回路７およびレデイ制
御回路１１と、高速ＦＩＦＯ６から供給されるエンプテ
イ信号Ｅに応答してＣＰＵ２の動作と並行してプログラ
ムメモリ１７から次のブロックデータＢＤを高速ＦＩＦ
Ｏ６にプリロードするプログラムメモリ制御部８とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は命令キャッシュのリプレ
ース装置に関し、特に次に読み込むべき命令を予め取込
んでおくバッファメモリである命令キャッシュを有する
情報処理装置の上記命令キャッシュのリプレース装置に
関する。
ース装置に関し、特に次に読み込むべき命令を予め取込
んでおくバッファメモリである命令キャッシュを有する
情報処理装置の上記命令キャッシュのリプレース装置に
関する。
【０００２】
【従来の技術】半導体技術の進歩に伴ない、マイクロプ
ロセッサの処理速度が向上し処理対象データ量が増加し
て来ている。これに伴ない、プログラムメモリとＣＰＵ
との間の命令データの転送時間が無視できなくなり、こ
の転送時間による処理効率の低下を緩和するために、例
えば、特開昭６０−２２５２６２号公報記載のパイプラ
インマイクロプロセッサや特開昭６３−５８５３９号公
報記載のマイクロプロセッサのように、命令先取り用の
高速バッフアメモリすなわち命令キャッシュを備えるマ
イクロプロセッサが出現してきている。
ロセッサの処理速度が向上し処理対象データ量が増加し
て来ている。これに伴ない、プログラムメモリとＣＰＵ
との間の命令データの転送時間が無視できなくなり、こ
の転送時間による処理効率の低下を緩和するために、例
えば、特開昭６０−２２５２６２号公報記載のパイプラ
インマイクロプロセッサや特開昭６３−５８５３９号公
報記載のマイクロプロセッサのように、命令先取り用の
高速バッフアメモリすなわち命令キャッシュを備えるマ
イクロプロセッサが出現してきている。
【０００３】従来のこの種の命令キャッシュを有するマ
イクロプロセッサでのキャッシュリプレース装置をブロ
ックで示す図６を参照すると、この従来のキャッシュリ
プレース装置は、ＣＰＵ部２とバスインタフェース部３
とブロックサイズが４ワードの命令データであるブロッ
クデータＢＤを格納する命令キャッシュ４とを内蔵する
マイクロプロセッサ１と、プログラムメモリ１７とを備
える。
イクロプロセッサでのキャッシュリプレース装置をブロ
ックで示す図６を参照すると、この従来のキャッシュリ
プレース装置は、ＣＰＵ部２とバスインタフェース部３
とブロックサイズが４ワードの命令データであるブロッ
クデータＢＤを格納する命令キャッシュ４とを内蔵する
マイクロプロセッサ１と、プログラムメモリ１７とを備
える。
【０００４】図６および動作タイミングチャートを示す
図７を参照して、動作を説明すると、プレースの動作を
示すタイミングチャートである。ＣＰＵ２は、命令キャ
ッシュ４から所定の命令を読出してその命令を実行す
る。命令キャッシュ４に所定の命令が存在しない場合に
は命令キャッシュミスが発生し、バスインタフェース部
３より命令キャッシュ４のリプレースアドレスＲＡおよ
びプログラムメモリ１７の読出信号ＭＲが出力される。
これによりプログラムメモリ１７をアクセスし、ブロッ
クデータＢＤをプログラムメモリ１７から命令キャッシ
ュ４にロードする。
図７を参照して、動作を説明すると、プレースの動作を
示すタイミングチャートである。ＣＰＵ２は、命令キャ
ッシュ４から所定の命令を読出してその命令を実行す
る。命令キャッシュ４に所定の命令が存在しない場合に
は命令キャッシュミスが発生し、バスインタフェース部
３より命令キャッシュ４のリプレースアドレスＲＡおよ
びプログラムメモリ１７の読出信号ＭＲが出力される。
これによりプログラムメモリ１７をアクセスし、ブロッ
クデータＢＤをプログラムメモリ１７から命令キャッシ
ュ４にロードする。
【０００５】この場合プログラムメモリ１７から直接命
令キャッシュ４に対してデータ転送が行なわれるため、
この命令キャッシュ４のリプレース時間はプログラムメ
モリ１７の読出時間に依存する。図７に示す通りプログ
ラムメモリ１７の１回の読出時間が１００ｎｓとする
と、４ワード分のキャッシュリプレースには４００ｎｓ
の時間が命令キャッシュミスの度に必要となる。
令キャッシュ４に対してデータ転送が行なわれるため、
この命令キャッシュ４のリプレース時間はプログラムメ
モリ１７の読出時間に依存する。図７に示す通りプログ
ラムメモリ１７の１回の読出時間が１００ｎｓとする
と、４ワード分のキャッシュリプレースには４００ｎｓ
の時間が命令キャッシュミスの度に必要となる。
【０００６】上述のように、従来のキャッシュメモリを
備える情報処理装置では、キャッシュの大容量化による
キャッシュのヒット率の向上に重点が置かれ、このヒッ
ト率の向上により、全体の処理時間に対するキャッシュ
ミス時のリプレース時間の比率を下げようとしていたの
で、キャッシュのリプレースそのものの高速化は従来あ
まり重要視されてなかった。
備える情報処理装置では、キャッシュの大容量化による
キャッシュのヒット率の向上に重点が置かれ、このヒッ
ト率の向上により、全体の処理時間に対するキャッシュ
ミス時のリプレース時間の比率を下げようとしていたの
で、キャッシュのリプレースそのものの高速化は従来あ
まり重要視されてなかった。
【０００７】最近ではコストパフォーマンスの追求のた
めに、内部に比較的小容量の命令キャッシュを搭載する
マイクロプロセッサが多く出現してきた。このようなマ
イクロプロセッサでは、キャッシュ容量が小さいためミ
スヒットが比較的多く発生し、キャッシュミス時のリプ
レース時間のオーバーヘッドがプログラム全体の処理性
能に大きく影響を及ぼす。またプログラムメモリへのア
クセス中はＣＰＵ動作が完全に停止してしまい、マイク
ロプロセッサ全体の性能低下の要因となる。
めに、内部に比較的小容量の命令キャッシュを搭載する
マイクロプロセッサが多く出現してきた。このようなマ
イクロプロセッサでは、キャッシュ容量が小さいためミ
スヒットが比較的多く発生し、キャッシュミス時のリプ
レース時間のオーバーヘッドがプログラム全体の処理性
能に大きく影響を及ぼす。またプログラムメモリへのア
クセス中はＣＰＵ動作が完全に停止してしまい、マイク
ロプロセッサ全体の性能低下の要因となる。
【０００８】
【発明が解決しようとする課題】上述した従来の命令キ
ャッシュのリプレース装置は、コストパフォーマンスの
追求のため比較的小容量の命令キャッシュを搭載するマ
イクロプロセッサの場合では、キャッシュ容量が小さい
ことによるミスヒットが多発し、このキャッシュミス時
のリプレース時間のオーバーヘッドがプログラム全体の
処理速度を大幅に低下させるという欠点があった。また
プログラムメモリへのアクセス中はＣＰＵ動作が完全に
停止してしまうので、マイクロプロセッサ全体の性能低
下の要因となるという欠点があった。
ャッシュのリプレース装置は、コストパフォーマンスの
追求のため比較的小容量の命令キャッシュを搭載するマ
イクロプロセッサの場合では、キャッシュ容量が小さい
ことによるミスヒットが多発し、このキャッシュミス時
のリプレース時間のオーバーヘッドがプログラム全体の
処理速度を大幅に低下させるという欠点があった。また
プログラムメモリへのアクセス中はＣＰＵ動作が完全に
停止してしまうので、マイクロプロセッサ全体の性能低
下の要因となるという欠点があった。
【０００９】
【課題を解決するための手段】本発明の命令キャッシュ
のリプレース装置は、プログラムメモリから次の処理に
先立ちこの次の処理対応のリプレースアドレス対応の予
め定めたブロックサイズの命令データであるブロックデ
ータを一時格納する前記ブロックサイズの命令キャッシ
ュを備えるマイクロコンピュータの命令キャッシュのリ
プレース装置において、前記ブロックサイズと同一容量
を持つ高速ＦＩＦＯと、前記命令キャッシュへの取込み
時に出力される今回のリプレースアドレスと前回のリプ
レースアドレスの次のアドレスとの一致および不一致を
検出し一致および不一致信号をそれぞれ供給するアドレ
ス比較手段と、前記一致信号の供給に応答して前記高速
ＦＩＦＯから前記命令キャッシュに対して前記ブロック
データの転送を行なうＦＩＦＯ制御手段と、前記高速Ｆ
ＩＦＯから供給される空情報信号に応答してＣＰＵ動作
と並行して前記プログラムメモリから次の前記ブロック
データを前記高速ＦＩＦＯにプリロードするメモリ制御
手段とを備えて構成されている。
のリプレース装置は、プログラムメモリから次の処理に
先立ちこの次の処理対応のリプレースアドレス対応の予
め定めたブロックサイズの命令データであるブロックデ
ータを一時格納する前記ブロックサイズの命令キャッシ
ュを備えるマイクロコンピュータの命令キャッシュのリ
プレース装置において、前記ブロックサイズと同一容量
を持つ高速ＦＩＦＯと、前記命令キャッシュへの取込み
時に出力される今回のリプレースアドレスと前回のリプ
レースアドレスの次のアドレスとの一致および不一致を
検出し一致および不一致信号をそれぞれ供給するアドレ
ス比較手段と、前記一致信号の供給に応答して前記高速
ＦＩＦＯから前記命令キャッシュに対して前記ブロック
データの転送を行なうＦＩＦＯ制御手段と、前記高速Ｆ
ＩＦＯから供給される空情報信号に応答してＣＰＵ動作
と並行して前記プログラムメモリから次の前記ブロック
データを前記高速ＦＩＦＯにプリロードするメモリ制御
手段とを備えて構成されている。
【００１０】
【実施例】本発明の第１の実施例をブロックで示す図１
を参照すると、この図に示す本実施例の命令キャッシュ
のリプレース装置は、図６の従来の命令キャッシュのリ
プレース装置と同様の、ＣＰＵ部２とバスインタフェー
ス部３と命令キャッシュ４とを内蔵するマイクロプロセ
ッサ１と、プログラムメモリ１７とに加えて、比較器部
５と、命令キャッシュ４のブロックサイズと同容量すな
わち４ワード分の高速ＦＩＦＯ（先入れ先出しバッフア
メモリ）６と、ＦＩＦＯ制御部７と、プログラムメモリ
制御部８とを備える。
を参照すると、この図に示す本実施例の命令キャッシュ
のリプレース装置は、図６の従来の命令キャッシュのリ
プレース装置と同様の、ＣＰＵ部２とバスインタフェー
ス部３と命令キャッシュ４とを内蔵するマイクロプロセ
ッサ１と、プログラムメモリ１７とに加えて、比較器部
５と、命令キャッシュ４のブロックサイズと同容量すな
わち４ワード分の高速ＦＩＦＯ（先入れ先出しバッフア
メモリ）６と、ＦＩＦＯ制御部７と、プログラムメモリ
制御部８とを備える。
【００１１】比較器部５は、次のリプレースアドレスを
計算するためのリプレースアドレスインクリメンタ９
と、キャッシュミス時のリプレースアドレスが前回のリ
プレースアドレスの次のアドレスか否かを判定する比較
器１０とを備える。
計算するためのリプレースアドレスインクリメンタ９
と、キャッシュミス時のリプレースアドレスが前回のリ
プレースアドレスの次のアドレスか否かを判定する比較
器１０とを備える。
【００１２】ＦＩＦＯ制御部７は、マイクロプロセッサ
へのレディ信号を発生するレデイ制御回路１１と、高速
ＦＩＦＯ６からブロックデータを読み出すためのＦＩＦ
Ｏリード制御回路１２と、プログラムメモリからのブロ
ックデータを高速ＦＩＦＯへ書込むためのＦＩＦＯライ
ト制御回路１３とを備える。
へのレディ信号を発生するレデイ制御回路１１と、高速
ＦＩＦＯ６からブロックデータを読み出すためのＦＩＦ
Ｏリード制御回路１２と、プログラムメモリからのブロ
ックデータを高速ＦＩＦＯへ書込むためのＦＩＦＯライ
ト制御回路１３とを備える。
【００１３】プログラムメモリ制御部８は、次のブロッ
クデータをプログラムメモリ１７から１ワードづつ順次
プリロードするために必要なアドレスカウンタＡ１４
と、比較器１０の不一致信号によりプログラムメモリ１
７からミスアドレスに対応したブロックデータを順次読
み出すために必要なアドレスカウンタＢ１５と、プリロ
ード時ならびに比較器１０のミス時にプログラムメモリ
１７からブロックデータをリードするためのプログラム
メモリ読出制御回路１６とを備える。
クデータをプログラムメモリ１７から１ワードづつ順次
プリロードするために必要なアドレスカウンタＡ１４
と、比較器１０の不一致信号によりプログラムメモリ１
７からミスアドレスに対応したブロックデータを順次読
み出すために必要なアドレスカウンタＢ１５と、プリロ
ード時ならびに比較器１０のミス時にプログラムメモリ
１７からブロックデータをリードするためのプログラム
メモリ読出制御回路１６とを備える。
【００１４】高速ＦＩＦＯ６の容量を命令キャッシュ４
のブロックサイズと同じ４ワードにしているのは、命令
キャッシュ４の１回のリプレース処理がブロック単位す
なわち４ワードで行なわれるためであり、上記ブロック
サイズ以下の容量ではリプレース動作に追従できない。
また命令キャッシュ４のリプレース動作が終了するとマ
イクロプロセッサ１は本来のプログラム実行動作に移る
ため、ほとんどの場合ＣＰＵ２の動作中に次のブロック
データをプリロードしておくことができる。したがって
高速ＦＩＦＯ６が複数ブロック分の容量を持っていたと
してもあまり効果はない。
のブロックサイズと同じ４ワードにしているのは、命令
キャッシュ４の１回のリプレース処理がブロック単位す
なわち４ワードで行なわれるためであり、上記ブロック
サイズ以下の容量ではリプレース動作に追従できない。
また命令キャッシュ４のリプレース動作が終了するとマ
イクロプロセッサ１は本来のプログラム実行動作に移る
ため、ほとんどの場合ＣＰＵ２の動作中に次のブロック
データをプリロードしておくことができる。したがって
高速ＦＩＦＯ６が複数ブロック分の容量を持っていたと
してもあまり効果はない。
【００１５】図１、本実施例の制御のフローチャートを
示す図２，図３およびプログラムメモリから高速ＦＩＦ
Ｏへのプリロード動作および高速ＦＩＦＯから命令キャ
ッシュへのリプレース動作のタイミングチャートを示す
図４を併せ参照して動作を説明する。まず最初にプログ
ラムメモリ１７からのプリロード動作と高速ＦＩＦＯ６
から命令キャッシュ４へのリプレース動作のフローチャ
ートを示す図２を参照すると、ＣＰＵ部２の動作中に、
予め前回のリプレースアドレスを比較器部５のリプレー
スアドレスインクリメンタ９でインクリメントしプリロ
ードアドレスとして保持しておく（Ｓ１処理）。高速Ｆ
ＩＦＯ６が空になると、高速ＦＩＦＯ６からエンプテイ
信号Ｅが出力される（Ｓ２処理）。このエンプテイ信号
Ｅの供給に応答してアドレスカウンタＡ１４が動作しプ
ログラムメモリ１７に対するアドレス出力を行なう（Ｓ
３処理）。ただし、この場合１回目のワードデータＢＤ
Ｍのリード時にはリプレースアドレスインクメンタ９が
保持しているプリロードアドレスＰＡ自身を出力する。
メモリ読出回路１６がリード信号ＭＲを生成し、プログ
ラムメモリ１７からワードデータＢＭをリードする（Ｓ
４処理）。ＦＩＦＯライト制御回路１３が高速ＦＩＦＯ
６へのライト信号ＦＷを生成し、プログラムメモリ１７
から読出されたワードデータＢＭを高速ＦＩＦＯ６へ書
込む（Ｓ５処理）。アドレスカウンタＡ１４が次のワー
ドデータＢＭ読出のためにアドレスＭＡをインクリメン
トする（Ｓ６処理）。Ｓ３〜Ｓ６の処理を繰返し４ワー
ド分のブロックデータＢＭを高速ＦＩＦＯ６へプリロー
ドする。プリロードが終了すると高速ＦＩＦＯ６からフ
ル信号Ｆが出力される（Ｓ７処理）。
示す図２，図３およびプログラムメモリから高速ＦＩＦ
Ｏへのプリロード動作および高速ＦＩＦＯから命令キャ
ッシュへのリプレース動作のタイミングチャートを示す
図４を併せ参照して動作を説明する。まず最初にプログ
ラムメモリ１７からのプリロード動作と高速ＦＩＦＯ６
から命令キャッシュ４へのリプレース動作のフローチャ
ートを示す図２を参照すると、ＣＰＵ部２の動作中に、
予め前回のリプレースアドレスを比較器部５のリプレー
スアドレスインクリメンタ９でインクリメントしプリロ
ードアドレスとして保持しておく（Ｓ１処理）。高速Ｆ
ＩＦＯ６が空になると、高速ＦＩＦＯ６からエンプテイ
信号Ｅが出力される（Ｓ２処理）。このエンプテイ信号
Ｅの供給に応答してアドレスカウンタＡ１４が動作しプ
ログラムメモリ１７に対するアドレス出力を行なう（Ｓ
３処理）。ただし、この場合１回目のワードデータＢＤ
Ｍのリード時にはリプレースアドレスインクメンタ９が
保持しているプリロードアドレスＰＡ自身を出力する。
メモリ読出回路１６がリード信号ＭＲを生成し、プログ
ラムメモリ１７からワードデータＢＭをリードする（Ｓ
４処理）。ＦＩＦＯライト制御回路１３が高速ＦＩＦＯ
６へのライト信号ＦＷを生成し、プログラムメモリ１７
から読出されたワードデータＢＭを高速ＦＩＦＯ６へ書
込む（Ｓ５処理）。アドレスカウンタＡ１４が次のワー
ドデータＢＭ読出のためにアドレスＭＡをインクリメン
トする（Ｓ６処理）。Ｓ３〜Ｓ６の処理を繰返し４ワー
ド分のブロックデータＢＭを高速ＦＩＦＯ６へプリロー
ドする。プリロードが終了すると高速ＦＩＦＯ６からフ
ル信号Ｆが出力される（Ｓ７処理）。
【００１６】ここまでのプリロード動作は、図４に示す
ように、プログラムメモリ１７から高速ＦＩＦＯ６への
データ転送所要時間がプログラムメモリ１７の読出時間
に依存するため、１回当りの上記読出時間が従来と同様
の１００ｎｓとすると、４ワードデータのプリロードの
所要時間は４００ｎｓとなる。ただしこのプリロード動
作はＣＰＵ部２の処理と並行して処理されるためプログ
ラム実行速度には影響を与えない。
ように、プログラムメモリ１７から高速ＦＩＦＯ６への
データ転送所要時間がプログラムメモリ１７の読出時間
に依存するため、１回当りの上記読出時間が従来と同様
の１００ｎｓとすると、４ワードデータのプリロードの
所要時間は４００ｎｓとなる。ただしこのプリロード動
作はＣＰＵ部２の処理と並行して処理されるためプログ
ラム実行速度には影響を与えない。
【００１７】次に、マイクロプロセッサ１内にて命令キ
ャッシュミスが生じた場合、キャッシュリプレースのた
めのバスサイクルが起動されバスサイクル信号Ｂが出力
される（Ｓ８処理）。またバスインタフェース部３から
命令キャッシュ４に対するリプレースアドレスが出力さ
れ、そのリプレースアドレスが前回のリプレースアドレ
スの次のアドレスか否かを比較器１０にてチェックする
（Ｓ９処理）。もし一致しているのであれば比較器から
ヒット信号Ｈが出力される（Ｓ１０処理）。このヒット
信号Ｈとフル信号Ｆとの供給に応答してレディ制御回路
１１が動作し、マイクロプロセッサ１のレディ信号ＲＹ
をアクティブにし（Ｓ１１処理）、また同時にＦＩＦＯ
リード制御回路１２を起動させる。ＦＩＦＯリード制御
回路１２は高速ＦＩＦＯ６に対するリード信号ＦＲを４
回出力し（Ｓ１２処理）、高速ＦＩＦＯ６内にある４ワ
ードのブロックデータＢＤを順次読出し、命令キャッシ
ュ４へ転送する（Ｓ１３処理）。この場合図４に示すよ
うに、１回当りのＦＩＦＯ読出速度が２０ｎｓであれ
ば、４ワード分のキャッシュリプレース動作は約８０ｎ
ｓで終了することになる。
ャッシュミスが生じた場合、キャッシュリプレースのた
めのバスサイクルが起動されバスサイクル信号Ｂが出力
される（Ｓ８処理）。またバスインタフェース部３から
命令キャッシュ４に対するリプレースアドレスが出力さ
れ、そのリプレースアドレスが前回のリプレースアドレ
スの次のアドレスか否かを比較器１０にてチェックする
（Ｓ９処理）。もし一致しているのであれば比較器から
ヒット信号Ｈが出力される（Ｓ１０処理）。このヒット
信号Ｈとフル信号Ｆとの供給に応答してレディ制御回路
１１が動作し、マイクロプロセッサ１のレディ信号ＲＹ
をアクティブにし（Ｓ１１処理）、また同時にＦＩＦＯ
リード制御回路１２を起動させる。ＦＩＦＯリード制御
回路１２は高速ＦＩＦＯ６に対するリード信号ＦＲを４
回出力し（Ｓ１２処理）、高速ＦＩＦＯ６内にある４ワ
ードのブロックデータＢＤを順次読出し、命令キャッシ
ュ４へ転送する（Ｓ１３処理）。この場合図４に示すよ
うに、１回当りのＦＩＦＯ読出速度が２０ｎｓであれ
ば、４ワード分のキャッシュリプレース動作は約８０ｎ
ｓで終了することになる。
【００１８】次に、リプレース対象のブロックデータが
高速ＦＩＦＯ６内になかった場合のフローチャートを示
す図３を参照すると、命令キャッシュミスが発生しリプ
レースアドレスＲＡがバスインタフェース部３から出力
され比較器１０で前回のリプレースアドレスの次のアド
レスか否かをチェックする（Ｔ１処理）。もし比較結果
が不一致であれば、比較器１０から出力されるミスヒッ
ト信号ＭＨにより、レディ制御回路１１がレディ信号Ｒ
をインアクティブにし、キャッシュリプレースのための
バスサイクルを引き延ばす（Ｔ２処理）。またプログラ
ムメモリ１７からミスアドレスに対応したブロックデー
タの再リードのためこのミスアドレスがプログラムメモ
リ１７制御部に転送されアドレスカウンタＢ１５を通じ
てプログラムメモリ１７にアドレスＭＡが出力される
（Ｔ３処理）。メモリ読出制御回路１６からリード信号
ＭＲが出力され、プログラムメモリ１７から１ワード読
出される（Ｔ４処理）。ＦＩＦＯライト制御回路１３か
らライト信号ＦＷが出力されプログラムメモリ１７から
読出された１ワード分のデータが高速ＦＩＦＯ６へ書込
まれる（Ｔ５処理）。アドレスカウンタＢ１５にてアド
レスがインクリメントされる（Ｔ６処理）。Ｔ３〜Ｔ６
処理が繰返されミスアドレスに対応した４ワード分のブ
ロックデータＢＭがプログラムメモリ１７から高速ＦＩ
ＦＯ６へ転送される。転送終了後、高速ＦＩＦＯ６から
フル信号Ｆが出力される（Ｔ７処理）。レディ制御回路
１１がフル信号の供給に応答してレディ信号Ｒをアクテ
ィブにし（Ｔ８処理）、同時にＦＩＦＯリード制御回路
１２を起動させ、ヒット時と同様に、高速ＦＩＦＯ６へ
のリード信号ＦＲを４回出力し（Ｔ９処理）、高速ＦＩ
ＦＯ６内にある４ワードのブロックデータＢＤを順次読
出し、命令キャッシュ４へ転送する（Ｔ１０処理）。こ
の場合、プログラムメモリ１７から高速ＦＩＦＯ６への
再ロード時間は、プリロード所要時間と同一の４００ｎ
ｓとなり、更に高速ＦＩＦＯ６から命令キャッシュ４へ
の転送に８０ｎｓかかり合計４８０ｎｓがキャッシュリ
プレース動作に必要となる。しかしプログラムの局所性
により命令キャッシュ４のリプレースアドレスは連続す
る場合が多く、このような比較器１０における不一致の
動作はまれである。
高速ＦＩＦＯ６内になかった場合のフローチャートを示
す図３を参照すると、命令キャッシュミスが発生しリプ
レースアドレスＲＡがバスインタフェース部３から出力
され比較器１０で前回のリプレースアドレスの次のアド
レスか否かをチェックする（Ｔ１処理）。もし比較結果
が不一致であれば、比較器１０から出力されるミスヒッ
ト信号ＭＨにより、レディ制御回路１１がレディ信号Ｒ
をインアクティブにし、キャッシュリプレースのための
バスサイクルを引き延ばす（Ｔ２処理）。またプログラ
ムメモリ１７からミスアドレスに対応したブロックデー
タの再リードのためこのミスアドレスがプログラムメモ
リ１７制御部に転送されアドレスカウンタＢ１５を通じ
てプログラムメモリ１７にアドレスＭＡが出力される
（Ｔ３処理）。メモリ読出制御回路１６からリード信号
ＭＲが出力され、プログラムメモリ１７から１ワード読
出される（Ｔ４処理）。ＦＩＦＯライト制御回路１３か
らライト信号ＦＷが出力されプログラムメモリ１７から
読出された１ワード分のデータが高速ＦＩＦＯ６へ書込
まれる（Ｔ５処理）。アドレスカウンタＢ１５にてアド
レスがインクリメントされる（Ｔ６処理）。Ｔ３〜Ｔ６
処理が繰返されミスアドレスに対応した４ワード分のブ
ロックデータＢＭがプログラムメモリ１７から高速ＦＩ
ＦＯ６へ転送される。転送終了後、高速ＦＩＦＯ６から
フル信号Ｆが出力される（Ｔ７処理）。レディ制御回路
１１がフル信号の供給に応答してレディ信号Ｒをアクテ
ィブにし（Ｔ８処理）、同時にＦＩＦＯリード制御回路
１２を起動させ、ヒット時と同様に、高速ＦＩＦＯ６へ
のリード信号ＦＲを４回出力し（Ｔ９処理）、高速ＦＩ
ＦＯ６内にある４ワードのブロックデータＢＤを順次読
出し、命令キャッシュ４へ転送する（Ｔ１０処理）。こ
の場合、プログラムメモリ１７から高速ＦＩＦＯ６への
再ロード時間は、プリロード所要時間と同一の４００ｎ
ｓとなり、更に高速ＦＩＦＯ６から命令キャッシュ４へ
の転送に８０ｎｓかかり合計４８０ｎｓがキャッシュリ
プレース動作に必要となる。しかしプログラムの局所性
により命令キャッシュ４のリプレースアドレスは連続す
る場合が多く、このような比較器１０における不一致の
動作はまれである。
【００１９】本発明の第２の実施例をブロックで示す図
５を参照すると、この図に示す本実施例の前述の第１の
実施例に対する相違点は、比較器１０で不一致が生じた
場合の再ロード時におけるプログラムメモリ１７からの
ブロックデータＢＭを高速ＦＩＦＯ６へ転送する代りに
直接命令キャッシュ４へブロックデータＢＤとしてロー
ドするバイパス回路１８をさらに備えることである。ミ
スヒット信号ＭＨによりバイパス回路１８がアクティブ
になりプログラムメモリ１７から読み出されたブロック
データＢＭは直接命令キャッシュ４へブロックデータＢ
Ｄとして転送される。これにより一層高速化が図れる。
５を参照すると、この図に示す本実施例の前述の第１の
実施例に対する相違点は、比較器１０で不一致が生じた
場合の再ロード時におけるプログラムメモリ１７からの
ブロックデータＢＭを高速ＦＩＦＯ６へ転送する代りに
直接命令キャッシュ４へブロックデータＢＤとしてロー
ドするバイパス回路１８をさらに備えることである。ミ
スヒット信号ＭＨによりバイパス回路１８がアクティブ
になりプログラムメモリ１７から読み出されたブロック
データＢＭは直接命令キャッシュ４へブロックデータＢ
Ｄとして転送される。これにより一層高速化が図れる。
【００２０】上述したように、本発明の第１の実施例で
はプログラムの局所性に着目し、キャッシュ動作を命令
キャッシュに限定している。プログラムの場合のリプレ
ース動作は多くの場合連続したアドレスからのリプレー
ス動作となる。命令キャッシュミスによるリプレース動
作のうち５回中４回が次のリプレースアドレスからのリ
プレース動作とすると、本発明では、８０％が高速ＦＩ
ＦＯからの読出であり、残りの２０％がプログラムメモ
リからの読出となる。従来のリプレース動作では前述の
通り４００ｎｓ要していた処理が、本実施例では０．８
×８０ｎｓ＋０．２×４８０ｎｓ＝１６０ｎｓとなり、
約２．５倍に高速化される。さらに第２の実施例では
０．２×４００ｎｓ＝１４４ｎｓとなり約２．８倍に高
速化される。
はプログラムの局所性に着目し、キャッシュ動作を命令
キャッシュに限定している。プログラムの場合のリプレ
ース動作は多くの場合連続したアドレスからのリプレー
ス動作となる。命令キャッシュミスによるリプレース動
作のうち５回中４回が次のリプレースアドレスからのリ
プレース動作とすると、本発明では、８０％が高速ＦＩ
ＦＯからの読出であり、残りの２０％がプログラムメモ
リからの読出となる。従来のリプレース動作では前述の
通り４００ｎｓ要していた処理が、本実施例では０．８
×８０ｎｓ＋０．２×４８０ｎｓ＝１６０ｎｓとなり、
約２．５倍に高速化される。さらに第２の実施例では
０．２×４００ｎｓ＝１４４ｎｓとなり約２．８倍に高
速化される。
【００２１】
【発明の効果】以上説明したように、本発明の命令キャ
ッシュのリプレース装置は、命令キャッシュのブロック
サイズと同一容量の高速ＦＩＦＯと、今回のリプレース
アドレスと前回のリプレースアドレスの次のアドレスと
の一致信号を供給するアドレス比較手段と、上記一致信
号の供給に応答して動作するＦＩＦＯ制御手段と、空情
報信号に応答して次の上記ブロックデータを上記高速Ｆ
ＩＦＯにプリロードするメモリ制御手段とを備えること
により、従来、命令キャッシュミスが生じた場合プログ
ラムメモリから直接命令キャッシュに次のリプレースア
ドレス対応のブロックデータをロードする代りに、予め
上記ブロックデータを上記高速ＦＩＦＯにプリロードし
ておくことにより、キャッシュミス時はこの高速ＦＩＦ
Ｏから上記ブロックデータを直ちにロードできるため、
高速に命令キャッシュのリプレースが行なえるという効
果がある。
ッシュのリプレース装置は、命令キャッシュのブロック
サイズと同一容量の高速ＦＩＦＯと、今回のリプレース
アドレスと前回のリプレースアドレスの次のアドレスと
の一致信号を供給するアドレス比較手段と、上記一致信
号の供給に応答して動作するＦＩＦＯ制御手段と、空情
報信号に応答して次の上記ブロックデータを上記高速Ｆ
ＩＦＯにプリロードするメモリ制御手段とを備えること
により、従来、命令キャッシュミスが生じた場合プログ
ラムメモリから直接命令キャッシュに次のリプレースア
ドレス対応のブロックデータをロードする代りに、予め
上記ブロックデータを上記高速ＦＩＦＯにプリロードし
ておくことにより、キャッシュミス時はこの高速ＦＩＦ
Ｏから上記ブロックデータを直ちにロードできるため、
高速に命令キャッシュのリプレースが行なえるという効
果がある。
【００２２】また、高速ＦＩＦＯへのプリロード動作
は、ＣＰＵの動作とは完全に独立しているのでマイクロ
プロセッサの命令実行に全く影響を与えないので、マイ
クロプロセッサ全体の性能低下要因を除去できるという
効果がある。
は、ＣＰＵの動作とは完全に独立しているのでマイクロ
プロセッサの命令実行に全く影響を与えないので、マイ
クロプロセッサ全体の性能低下要因を除去できるという
効果がある。
【図１】本発明の命令キャッシュのリプレース装置の第
１の実施例を示すブロック図である。
１の実施例を示すブロック図である。
【図２】本実施例の動作の一部を示すフローチャートで
ある。
ある。
【図３】本実施例の動作の他の一部を示すフローチャー
トである。
トである。
【図４】本実施例の制御動作を示すタイミングチャート
である。
である。
【図５】本発明の命令キャッシュのリプレース装置の第
２の実施例を示すブロック図である。
２の実施例を示すブロック図である。
【図６】従来の命令キャッシュのリプレース装置を示す
ブロック図である。
ブロック図である。
【図７】従来の命令キャッシュのリプレース装置の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
１ マイクロプロセッサ ２ ＣＰＵ部 ３ バスインタフェース部 ４ 命令キャッシュ ５ 比較器部 ６ 高速ＦＩＦＯ ７ ＦＩＦＯ制御部 ８ プログラムメモリ制御部 ９ リプレースアドレスインクリメンタ １０ 比較器 １１ レディ制御回路 １２ ＦＩＦＯリード制御回路 １３ ＦＩＦＯライト制御回路 １４ アドレスカウンタＡ １５ アドレスカウンタＢ １６ メモリ読出制御部 １７ プログラムメモリ １８ バイパス回路
Claims (2)
- 【請求項１】 プログラムメモリから次の処理に先立ち
この次の処理対応のリプレースアドレス対応の予め定め
たブロックサイズの命令データであるブロックデータを
一時格納する前記ブロックサイズの命令キャッシュを備
えるマイクロコンピュータの命令キャッシュのリプレー
ス装置において、 前記ブロックサイズと同一容量を持つ高速ＦＩＦＯと、 前記命令キャッシュへの取込み時に出力される今回のリ
プレースアドレスと前回のリプレースアドレスの次のア
ドレスとの一致および不一致を検出し一致および不一致
信号をそれぞれ供給するアドレス比較手段と、 前記一致信号の供給に応答して前記高速ＦＩＦＯから前
記命令キャッシュに対して前記ブロックデータの転送を
行なうＦＩＦＯ制御手段と、 前記高速ＦＩＦＯから供給される空情報信号に応答して
ＣＰＵ動作と並行して前記プログラムメモリから次の前
記ブロックデータを前記高速ＦＩＦＯにプリロードする
メモリ制御手段とを備えることを特徴とする命令キャッ
シュのリプレース装置。 - 【請求項２】 前記不一致信号の供給に応答し前記プロ
グラムメモリからの前記ブロックデータが前記高速ＦＩ
ＦＯをバイパスして直接前記命令キャッシュに伝送され
るよう切替る高速ＦＩＦＯバイパス手段をさらに備える
ことを特徴とする請求項１記載の命令キャッシュのリプ
レース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251270A JPH07105098A (ja) | 1993-10-07 | 1993-10-07 | 命令キャッシュのリプレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251270A JPH07105098A (ja) | 1993-10-07 | 1993-10-07 | 命令キャッシュのリプレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105098A true JPH07105098A (ja) | 1995-04-21 |
Family
ID=17220299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251270A Pending JPH07105098A (ja) | 1993-10-07 | 1993-10-07 | 命令キャッシュのリプレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069333B2 (en) | 2006-04-05 | 2011-11-29 | Nec Corporation | Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279743A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Data processing unit |
| JPH0212350A (ja) * | 1988-06-29 | 1990-01-17 | Nec Corp | 情報処理装置 |
| JPH02254552A (ja) * | 1989-03-29 | 1990-10-15 | Nec Corp | データ処理装置 |
| JPH052533A (ja) * | 1991-06-24 | 1993-01-08 | Toshiba Corp | メモリアクセス方式 |
-
1993
- 1993-10-07 JP JP5251270A patent/JPH07105098A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279743A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Data processing unit |
| JPH0212350A (ja) * | 1988-06-29 | 1990-01-17 | Nec Corp | 情報処理装置 |
| JPH02254552A (ja) * | 1989-03-29 | 1990-10-15 | Nec Corp | データ処理装置 |
| JPH052533A (ja) * | 1991-06-24 | 1993-01-08 | Toshiba Corp | メモリアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8069333B2 (en) | 2006-04-05 | 2011-11-29 | Nec Corporation | Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |