JPH07281895A - 分岐キャッシュ - Google Patents

分岐キャッシュ

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JPH07281895A
JPH07281895A JP6297364A JP29736494A JPH07281895A JP H07281895 A JPH07281895 A JP H07281895A JP 6297364 A JP6297364 A JP 6297364A JP 29736494 A JP29736494 A JP 29736494A JP H07281895 A JPH07281895 A JP H07281895A
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Abstract

(57)【要約】 【目的】パイプラインシステム内の分岐命令に起因する
遅延を軽減しかつ電力消費の少ない分岐キャッシュを提
供することを目的とする。 【構成】命令ストリームを処理するパイプラインプロセ
ッサと、ストリーム内の分岐命令のアドレスを識別する
ためのキャッシュタグと、前記分岐命令に続いて処理さ
れるネクスト分岐命令のアドレスを識別するための次の
分岐データとを記憶する、複数のキャッシュラインを有
する分岐キャッシュメモリと、最も最近に読み込まれた
キャッシュラインのネクスト分岐データが、パイプライ
ンで処理されるアドレスを識別する際に、複数のキャッ
シュタグをパイプラインで処理されるアドレスと比較さ
せるトリガをかけるキャッシュリードトリガ装置とで構
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は分岐キャッシュを使用し
たデータ処理の分野に関する。
【０００２】
【従来の技術】各々の命令の実行を、いくつかのフェー
ズ（通常パイプラインステージと呼ばれる）に分割する
パイプライン技術を具備するコンピュータが知られてい
る。良好なパフォーマンスをこの様なシステムから得る
ために、スムーズでかつ連続した命令のフローがパイプ
ラインを通ることが重要である。命令のストリーム内の
分岐命令の実行はこの望まれるスムーズなフローを中断
しがちである。分岐命令を実行するためには、その命令
を分岐命令として認識し、もし該分岐が条件分岐の場合
は、プロセッサは、分岐が行われるべきかどうかを判断
し、分岐の分岐先アドレスを決定し、次の命令を分岐先
アドレスからフェッチしなければならない。パイプライ
ン処理システムの命令ストリーム内に分岐命令が存在す
るとパフォーマンスを低下させるが、それは次の命令が
パイプラインに供給される前に上記の処理が実行される
必要が有るためである。
【０００３】上記の問題を軽減するために、分岐キャッ
シュを用意することが知られている。分岐キャッシュ
は、分岐の分岐先アドレスを分岐命令のデコードに依っ
てではなくキャッシュから供給することにより分岐命令
の実行時間を短縮する。これは通常は分岐命令のアドレ
スであるキャッシュタグを備え、そのキャッシュデータ
が分岐先命令のアドレスである分岐キャッシュを具備す
ることにより実現される。パイプラインに供給される各
々の命令は分岐キャッシュ内のキャッシュタグと比較さ
れるそれ自身の命令アドレスを有し、キャッシュヒット
が発生すると、次に分岐命令が識別され分岐先アドレス
がブランチキャッシュから供給されて、プロセッサに分
岐命令のフルデコードを必要とする事なくロード命令を
開始させる。
【０００４】この様なブランチキャッシュの例はＩＥＥ
Ｅのコンピュータに関する論文集、巻４２，第４号、１
９９３年４月、３９６ページ、”分岐先バッファの設計
と最適化”、クリス エイチ．パーレベルグ並びにアラ
ン ジエイ スミス著、及びＩＥＥＥ技術報告、第ＣＳ
Ｌ−ＴＲ−９２−５５３号、１９９２年１２月、”大規
模自己履歴を用いた分岐予測”、ジョン ディー．ジョ
ンソンに記述されている。
【０００５】この様なブランチキャッシュを使用するこ
とによって、パイプラインシステム内の分岐命令に起因
する遅延を減少させることに成功する一方で、システム
の電力消費を増加させるという問題が生ずる。パイプラ
インに供給された各々の命令の命令アドレスをキャッシ
ュメモリの全てのキャッシュタグと比較しなければなら
ないため、大量の電力を消費する不都合を生ずる。この
技術分野で不変の目的は、携帯式電池で電力供給される
機器製造を支援し、また熱消費問題を軽減する為に電力
消費を削減することである。
【０００６】
【発明の目的と要約】本発明の目的は、上記の問題を解
決することである。
【０００７】本発明の特徴の１側面は、 （ａ）命令ストリームを処理するためのパイプラインプ
ロセッサ、 （ｂ）複数のキャッシュラインを有する分岐キャッシュ
メモリ、ここで前記各々のキャッシュラインは、（ｉ）
前記命令ストリーム内の分岐命令のアドレスを識別する
ためのキャッシュタグと、（ｉｉ）前記分岐命令に続い
て処理されたネクスト分岐命令のアドレスを識別するネ
クスト分岐データとを記憶するように動作する （ｃ）最も最近に読まれたキャッシュラインの前記ネク
スト分岐データが、前記パイプラインプロセッサで処理
されるアドレスを識別した時に、前記複数の前記キャッ
シュタグと前記パイプラインプロセッサで処理される前
記アドレスとの比較をトリガする、キャッシュリードト
リガ手段とを含む、データプロセッサを提供することで
ある。
【０００８】分岐キャッシュ内にネクスト分岐データを
用意することは好ましい結果を有し、すなわちこのデー
タをネクスト分岐命令がいつ発生するかの予測に使用す
ることができ、従って処理される命令が分岐命令である
と示される際に、キャッシュの読み出しを制御してキャ
ッシュヒットをテストすることが可能である。このこと
により、分岐キャッシュを行うために必要な読みだし操
作数が削減され、従って分岐キャッシュにより得られる
高パフォーマンスを維持しつつ、システムの電力消費を
好適に低減する。
【０００９】各々のキャッシュラインはキャッシュライ
ン識別子用のキャッシュタグが識別する分岐命令に続い
て実行される命令のアドレスを識別するためのデータを
記憶できることが理解されよう。これは分岐キャッシュ
を構成する際の通常の方法である。しかしながら、この
様な構成では、キャッシュヒットが識別されねばなら
ず、キャッシュから取り出されるターゲットデータと処
理に先だってプロセッサに供給されるターゲットデータ
は連続しているであろう。
【００１０】本発明の提出された実施例では各キャッシ
ュラインは前記キャッシュラインの前記ネクスト分岐命
令の後に処理されるターゲット命令のアドレスを識別す
る分岐先ポインタを記憶するように動作し、前記最も最
近に読まれたキャッシュラインの前記ネクスト分岐デー
タが前記パイプラインプロセッサで処理される前記アド
レスを識別した際に、前記分岐先ポインタを用いて前記
命令ストリームを前記ターゲット命令に分岐制御させる
ためのターゲットアドレス装置を含む。
【００１１】この様にして、個別の分岐命令に付随する
キャッシュタグを具備した各キャッシュラインは、後続
の分岐命令のターゲットアドレスを記憶する。そしてキ
ャッシュラインがリードされる時に、該キャッシュライ
ンからのネクスト分岐データはネクスト分岐が発生場所
を識別し、キャッシュラインからの分岐先ポインタは、
処理のネクスト分岐による移動先を識別する。従って、
ネクスト分岐データが分岐に到達したことを示す時に
は、分岐先ポインタは既にキャッシュから取り出されて
おり、プロセッサで直接使用することが可能である。
【００１２】同様な方法で、本発明の提出された実施例
では各キャッシュラインは前記ターゲット命令を記憶す
るように動作可能であり、前記最も最近に読み取られた
キャッシュラインの前記ネクスト分岐データが前記パイ
プラインプロセッサで処理されるべき前記アドレスを識
別する時に、前記キャッシュラインの前記ターゲット命
令を前記パイプラインプロセッサに供給するためのター
ゲット命令装置を含む。
【００１３】この特徴によれば、ネクスト分岐命令に対
するターゲット命令は各キャッシュライン内に記憶され
ており、ネクスト分岐命令に到達した時に直ちに利用可
能である。キャッシュは各分岐に対して複数の命令を記
憶することも可能である。これは分岐を取り扱うために
利用できる時間を増すことが出来るが、これは必要なキ
ャッシュサイズの増大とのバランスである。
【００１４】本発明の別の好適な特徴は、各キャッシュ
ラインに対して前記キャッシュタグが前記分岐命令の直
前の命令のアドレスを含むことである。
【００１５】この様にして、各分岐命令は先行命令のア
ドレスによって識別されることが出来、従って先行命令
がパイプラインに達すると、分岐命令に対するターゲッ
トアドレスを回復するために、分岐命令自体をパイプラ
インの中に一度もロードする事なくブランチキャッシュ
参照をトリガ出来る。
【００１６】似た方法で、各分岐ラインに対して前記分
岐データが前記ネクスト分岐命令の直前の命令のアドレ
スを識別することが好適である。
【００１７】ネクスト分岐データが多数の形式を取り得
ることが理解されよう。例えば、ネクスト分岐データは
ネクスト分岐命令に到達する前に実行される命令数の形
式を取ることもできる。次にこの数は各々の命令が実行
される毎に、ネクスト分岐命令に達するまでカウントダ
ウンされる。別の代替方法は、ネクスト分岐命令の命令
アドレスを利用することである。しかしながら本発明の
提出された特徴では、前記ネクスト分岐データはアドレ
スの低位ビットを含む。
【００１８】ネクスト分岐命令のアドレスの低位ビット
のみをネクスト分岐データとして使用することは、ブラ
ンチキャッシュ内に記憶される必要のあるビット数を軽
減するという特長を有する一方で、システムのパフォー
マンスに大きな影響を与えることも無い。実際ほとんど
の分岐は比較的短くアドレスの低位ビットはネクスト分
岐命令のアドレスを特定する上で一般的に十分である。
【００１９】キャッシュリードトリガ装置を実現するた
めの簡便な方法は、前記パイプラインプロセッサで処理
される前記アドレスを記憶するためのプログラムカウン
ターレジスタを用意し、そこで前記キャッシュリードト
リガ装置が前記プログラムカウンターレジスタからの前
記アドレスと前記ネクスト分岐データとを比較するため
の比較器を有し、前記ブランチキャッシュメモリにイネ
ーブル信号を出力するやり方である。
【００２０】ブランチキャッシュが有効データで簡便に
満たされるようにするために好適なことは、分岐命令を
検出するための分岐命令検出器を、前記命令ストリーム
内に分岐検出信号を発生させる目的で具備し、前記分岐
検出信号に応答し前記パイプラインプロセッサで処理さ
れる前記アドレスから導き出されたネクスト分岐データ
と、前記パイプラインプロセッサで処理されるアドレス
から導き出されたキャッシュタグとを、直前の分岐命令
が検出された時にキャッシュラインに書き込むためのキ
ャッシュ書き込み手段を具備することである。
【００２１】本発明の実施例に於てはまた、分岐先ポイ
ンタとターゲット命令とを各キャッシュライン内で使用
しており、好適なことは前記キャッシュ書き込み装置が
前記分岐命令をデコードして前記分岐先ポインタと前記
ターゲット命令とを判定し前記キャッシュラインに書き
込むことである。
【００２２】別の特徴から見て、本発明は以下の手順を
含むデータ処理方法を提供する、 （ａ）命令ストリームをパイプライン処理し、 （ｂ）複数のキャッシュラインを有する分岐キャッシュ
メモリの各キャッシュライン内へ、（ｉ）前記命令スト
リーム内の分岐命令のアドレスを識別するキャッシュタ
グと（ｉｉ）前記分岐命令に引き続いて処理されるネク
スト分岐命令のアドレスを識別するネクスト分岐データ
とを記憶し、 （ｃ）最も最近に読み込まれたキャッシュラインの前記
ネクスト分岐データが前記パイプラインプロセッサで処
理されるアドレスを識別したことに応答し、前記複数の
キャッシュラインの前記キャッシュタグと前記パイプラ
インプロセッサで処理される前記アドレスとの比較をト
リガする。
【００２３】上記の、またその他の本発明の目的、特徴
並びに特長は例示された実施例の以下の詳細な説明を添
付図と組み合わせて読むことにより明かとなろう。
【００２４】
【実施例】図１は分岐命令を含む命令のシーケンスを示
す。命令の処理は順番に命令アドレスに沿って分岐命
令、例えば命令Ｆまたは命令Ｙ、に達するまで進行す
る。パイプライン処理は通常多数のパイプラインステー
ジ、例えば命令フェッチ、命令デコード、オペランドフ
ェッチ、実行および結果書き込み、に細分される。従っ
て分岐命令はパイプラインに沿っていくつかのステージ
を移動するまで完全には認識されず、その時間の間に、
分岐の実行結果には従わない不適切な命令が命令アドレ
スのシーケンスからパイプラインに送出される。
【００２５】図１に図示された場合では、分岐命令Ｆは
命令Ｕへの分岐を引き起こす。従って命令Ｇ，Ｈ，Ｉ，
Ｊ，．．．は分岐命令Ｆに続いて処理されるべきではな
い。同様に、命令Ｕへの分岐に続いて、処理は命令Ｖ，
ＷおよびＸを通って別の分岐命令Ｙに達するまで進む。
分岐命令Ｙは処理を命令Ｍに再び向け、ここから再び順
番に進む。
【００２６】パイプライン処理システム内でのこの様な
分岐命令の発生に関する問題は知られている。表１はこ
れらの問題を図示し、図１に図示されたシーケンスを通
して処理が進行する際の異なるパイプラインステージで
実行される命令を示す。表１に於て分岐命令は、最終結
果書き込みステージに達し、分岐が指し示すアドレスが
使用可能となるまで完全には認識されず、またデコード
されないものと仮定している。従って、表１に於て分岐
命令Ｆに関する処理はパイプラインに沿ってそれが結果
書き込みステージで完全に認識されるまで進行する。こ
の時迄に命令Ｇ，Ｈ，ＩおよびＪは、これらは実際は分
岐命令Ｆから見て実行されないにも係わらず先行のパイ
プラインステージに既にロードされてしまっている。こ
れを処理するために、パイプラインプロセッサにはバッ
クアウト機構が具備されており、ここでは部分的に実行
された命令が廃棄される。これは表１のダッシュで示さ
れている。
【００２７】従って、分岐Ｆが結果書き込みステージに
到達した時に、命令Ｇ，Ｈ，Ｉ及びＪは廃棄され分岐Ｆ
で示されるターゲットアドレスからターゲット命令Ｕが
命令フェッチステージの中にロードされる。次にターゲ
ット命令Ｕに続く命令Ｖ，Ｗ，Ｘ．．．のシーケンスが
後続の処理サイクルの際にパイプラインの中にロードさ
れる。
【００２８】命令Ｇ，Ｈ，ＩおよびＪをパイプライン中
への不必要なロードと、次にそれら命令を廃棄すること
により、結果書き込みステージに達するまで、命令シー
ケンスが正しい順序でプロセッサ経由で送出される一方
で、その間に該パイプラインプロセッサからは一切の有
用な出力が得られない。４命令サイクルが生ずる。
【表１】
【００２９】表２はブランチキャッシュを有するシステ
ムで同一の処理を行った場合示す。このシステムに於
て、プロセッサの命令フェッチステージ内に送出された
各命令はブランチキャッシュのキャッシュタグと比較さ
れる。このブランチキャッシュは対象としている分岐に
関するターゲット命令アドレスを示す分岐命令のデータ
を含む。従って分岐命令Ｆが命令フェッチステージ内に
送出される際に、ブランチキャッシュヒットが生じ、命
令Ｕに対する命令アドレスがブランチキャッシュから取
り出されて、命令Ｕを直ちに次の命令サイクルでロード
することを可能とする。
【表２】
【００３０】この様にして分岐命令Ｆはそれが結果書き
込みステージに達するまでは完全にデコードされないに
も係わらず、命令Ｕ，Ｖ，ＷおよびＸは先のパイプライ
ンステージ内に既にロードされている。従って表１の中
で示されているような分岐命令に続く冗長処理サイクル
は発生しない。
【００３１】表２に示されている動作は必要な分岐デー
タはブランチキャッシュ内に存在すると仮定している。
もしもそうでない場合は、分岐命令は表１に示されるよ
うにデコードされる必要がある。この場合、分岐先を決
定するために多数の冗長処理サイクルが結果として必要
になる。同様のことが条件分岐にも言える。この場合も
しも最も頻繁に起こる条件判定の結果、分岐が生じるの
であれば、分岐データをキャッシュ内に記憶することが
可能で、分岐はたとえそれが完全にデコードされていな
くても実行するように仮定できる。平均として、これは
処理時間を節約するであろう。条件分岐が起こりそうか
否かの判定は、プログラムのコンパイルに際して行える
か、またはこれに代わって後方分岐が一般的に使用さ
れ、前方分岐は一般的には使用されないという様な規則
を用いて行える。
【００３２】表３は表２のブランチキャッシュシステム
を洗練したものを示す。この場合、使用されるキャッシ
ュタグは、分岐命令に先行する命令、例えば命令Ｅおよ
び命令Ｘの命令アドレスである。従ってこれらの命令が
パイプラインの命令フェッチステージの中に挿入されキ
ャッシュヒットが生じると、後続の命令は、分岐先既知
の分岐命令であると認識される。従って分岐命令をパイ
プライン中に実際に置く必要はなく、分岐先の命令が直
接パイプライン中に置かれる。表３に示されるように、
この方法において処理は命令Ｅから命令Ｕへ、また命令
Ｘから命令Ｍへ直接進行する。この洗練化により処理速
度が上昇する。
【表３】
【００３３】図２はパイプラインプロセッサ２とブラン
チキャッシュ４とを含むシステムを図式的に示す。パイ
プラインプロセッサ２は５個のパイプラインステージ、
命令フェッチ、命令デコード、オペランドフェッチ、実
行および結果書き込み、を有する。しかしながらこれと
は別の個数のパイプラインステージを有するパイプライ
ンを使用できることも理解されよう。
【００３４】命令はパイプライン２の命令フェッチステ
ージ６の中へ、接続されている主記憶装置８（例えばＲ
ＡＭまたはＲＯＭ）から、プログラムカウンタレジスタ
１０の制御の下に送出され、このレジスタはパイプライ
ン２の中へ送出される命令のアドレスを表わすプログラ
ムカウンタ値ＰＣを記憶している。
【００３５】ブランチキャッシュ４は複数のキャッシュ
ライン１２を含み、その各々はキャッシュタグ（ＴＡ
Ｇ），到達値（ｒｅａｃｈ ｖａｌｕｅ）（Ｒ；”ネク
スト分岐データ”）、ターゲットアドレス（ＴＡ）そし
てターゲット命令（ＴＩ）を記憶している。ブランチキ
ャッシュ４は通常は低電力消費状態にあり、比較器１４
からのイネーブル信号がＯＮの時にのみプログラムカウ
ンタ値ＰＣと比較されるキャッシュタグを有する。ブラ
ンチキャッシュ４がイネーブルされると、プログラムカ
ウンタ値ＰＣが、各キャッシュライン１２のキャッシュ
タグ値と並列に比較される。該比較時にキャッシュヒッ
トが発生すると、到達値Ｒ、ターゲットアドレス値ＴＡ
およびターゲット命令値ＴＩはブランチキャッシュ４か
ら出力され、到達値ラッチ１６、ターゲットアドレスラ
ッチ１８およびターゲット命令ラッチ２０に各々記憶さ
れる。
【００３６】イネーブル信号は、比較器１４が到達値ラ
ッチ１６内に現在記憶されている到達値Ｒとプログラム
カウンタレジスタ１０の中に記憶されているプログラム
カウンタ値ＰＣの下位ビットとが一致すると判定した時
に、比較器１４によってＯＮとされる。もしも命令アド
レスが１６ビットアドレスの場合、到達値Ｒには８ビッ
トしか必要としないため、ブランチキャッシュ４内の記
憶容量が節約される。この様にして到達値Ｒはプログラ
ムカウンタ値ＰＣの下位８ビットと比較される。
【００３７】到達値ラッチ１６と比較器１４の動作は、
到達されるべきネクスト分岐命令を示す信号を生成する
ことが理解されよう。しかしながら、到達値はフルアド
レスのわずか８ビットであるため、到達値Ｒとプログラ
ムカウンタ値ＰＣの下位８ビットが一致しても、ネクス
ト分岐命令の真の位置に到達することが出来ず、プログ
ラムカウンタ値ＰＣがブランチキャッシュ４内のキャッ
シュタグと比較される時にキャッシュヒットが発生しな
い可能性がある。到達値の分解能は２8 ＝２５６であ
り、最悪の場合でもキャッシュヒットを導くためのブラ
ンチキャッシュ４を読み込む無駄な試行は２５６命令サ
イクル毎に一度しか生じない。これは全ネクスト分岐命
令アドレスを保存しなければならないことに比較して、
ブランチキャッシュ４内の記憶容量を節約すると言う点
に於て価値のある妥協である。
【００３８】比較器１４で生成されるイネーブル信号は
ネクスト分岐命令に到達出来ることを保証はしていない
ので、”真”のヒット信号はプログラムカウンタ値ＰＣ
がキャッシュタグに一致した時にブランチキャッシュ４
から導かれる。このヒット信号は到達値ラッチ１６、タ
ーゲットアドレスラッチ１８およびターゲット命令ラッ
チ２０にトリガを与え、キャッシュヒットを生成したキ
ャッシュラインからのそれぞれの到達値Ｒ、ターゲット
アドレスＴＡそしてターゲット命令ＴＩを記憶し、先行
のキャッシュヒットからのそれらの内容をプログラムカ
ウンタレジスタ１０および命令フェッチステージ６にそ
れぞれ出力する。到達値Ｒがネクスト分岐命令に到達し
たことを示す際には、プログラムカウンタ値ＰＣがキャ
ッシュタグのいずれかと一致するか否かをチェックする
ためにキャッシュ読み込みが生じる。もしもキャッシュ
ヒットが生じると、先行のキャッシュヒットからのター
ゲットアドレスＴＡおよびターゲット命令ＴＩがプログ
ラムカウンタレジスタ１０と命令フェッチステージ６と
にそれぞれ送られる一方で、今回のキャッシュヒットの
結果である到達値Ｒ、ターゲットアドレスＴＡおよびタ
ーゲット命令ＴＩの新たな値がラッチされる。
【００３９】分岐命令検出器２２はパイプラインプロセ
ッサ２の命令フェッチステージ６の中に送出される命令
を監視する。分岐命令が命令フェッチステージ６の中に
置かれたことが分岐命令検出器２２で検出されると、分
岐命令検出器２２は動作シーケンスにトリガを与え、そ
の結果ブランチキャッシュ４のキャッシュライン１２の
中にその分岐命令に対応するキャッシュデータが書き込
まれる。
【００４０】最初に、分岐命令に対応する先行のプログ
ラムカウンタ値の下位ビット、ＰＣ−１が記憶される。
次に、分岐命令がパイプラインプロセッサを通してその
行き先をターゲットアドレスＴＡがすでに決定されてい
るステージに向けると、これは記憶され、またターゲッ
トアドレスＴＡが、対応するターゲット命令ＴＩを読み
出すためにアクセスされている場合、これもまた記憶さ
れる。タグラッチ２４は先行キャッシュの直前の命令の
全プログラムカウンタ値ＰＣを記憶するために用意され
ている。従って、タグラッチ２２は分岐命令を前回認識
した時のプログラムカウンタ値ＰＣを今回の分岐命令ま
で記憶し、該カウンタＰＣは今回の分岐命令が生じた時
点で今回の分岐命令に対するキャッシュタグとして使用
される。キャッシュライン１２に対するデータが収集さ
れる四回に一度づつ、該データはブランチキャッシュの
中に書き込まれる。
【００４１】図３は図２のシステムがブランチキャッシ
ュ４からデータを取り出す際の動作を図示する。図示さ
れるように、ブランチキャッシュ４には既に要求された
有効キャッシュデータがロードされている。プログラム
カウンタ値ＰＣは命令Ａに対応するアドレスから開始
し、順番に命令Ｂ，Ｃ．．と進行する。
【００４２】先行する分岐命令（例えばＱ’）に行き当
たったときに、キャッシュライン２６からデータがアク
セスされて到達値ラッチ１６、ターゲットアドレスラッ
チ１８そしてターゲット命令ラッチ２０の中に読み込ま
れる。従って、到達値ラッチ１６は命令Ｅのアドレスの
下位ビットに相当する値を記憶する。プログラムカウン
タレジスタ１０が命令Ａ，Ｂ，Ｃ，．．．のアドレスを
経て進むと比較器１４は到達値ラッチ１６の内容をプロ
グラムカウンタ値ＰＣと比較し、これらが不一致である
と判断してイネーブル信号をＯＦＦ状態にホールドす
る。イネーブル信号がＯＦＦ状態であることで、ブラン
チキャッシュ４は読み込まれず、ブランチキャッシュ４
の不必要な読み込みの実行を避けることで、電力が節約
できる。
【００４３】図４は命令Ｅのパイプライン２での処理が
開始し、命令Ｅが命令フェッチステージ６の中にロード
された時点を図示する。この時点でプログラムカウンタ
値ＰＣは命令Ｅのアドレスに等しい。従ってプログラム
カウンタ値ＰＣの下位８ビットは到達値ラッチ１６内の
値に一致し、比較器１４はイネーブル信号をＯＮとす
る。イネーブル信号がＯＮであることにより、プログラ
ムカウンタレジスタ１０からの全命令アドレスの値が全
てのキャッシュタグと並行して比較され、分岐キャッシ
ュヒットが真に生じたか否かの判定が行われる。
【００４４】キャッシュヒットが真に生じた（すなわ
ち、キャッシュライン２８に於て）時には、ヒット信号
がＯＮとされ、到達値ラッチ１６が新たな到達値＆Ｘを
ラッチするようにさせ、ターゲットアドレスラッチ１８
およびターゲット命令ラッチ２０がそれらの内容＆Ｕお
よびＵをプログラムカウンタレジスタ１０と命令フェッ
チステージ６とにそれぞれ出力するようにさせる。ヒッ
ト信号がＯＮとされることはまた、ターゲットアドレス
ラッチ１８およびターゲット命令ラッチ２０が、キャッ
シュヒットが生じたキャッシュライン２８から新たな値
＆ＭおよびＭをラッチして記憶するようにさせる。
【００４５】従って全体の動作はブランチキャッシュ読
み込み試行は命令Ｅに到達した時にのみ実行され、この
時点で分岐に引き続くターゲットアドレスＴＡおよびタ
ーゲット命令ＴＩが、分岐命令Ｆがデコードされたりま
たはパイプラインプロセッサ２に入力されることなく回
復されることとして理解される。
【００４６】図５は分岐命令検出器２２が分岐命令Ｙに
対応するブランチキャッシュデータを生成する際の動作
を図示する。先行の分岐命令は命令Ｅである。命令Ｅに
続くネクスト分岐命令にはまだ至っていないので、命令
Ｅのアドレス＆Ｅを使用した分岐キャッシュヒットは行
われていない。にもかかわらず、この命令アドレスはネ
クスト分岐命令に実際に遭遇した時にキャッシュタグと
して使用するためにキャッシュタグラッチ２４内に記憶
される。次にプログラムカウンタレジスタ１０は、ネク
スト分岐命令Ｙが実際に命令フェッチステージ６の中に
送り込まれるまで、主記憶装置８からパイプラインプロ
セッサ２への命令の回復制御を進行させる。
【００４７】分岐命令検出器２２は分岐命令Ｙの存在を
検出し、先行命令Ｘの命令アドレスの下位８ビットをＰ
Ｃ−１値としてセーブし、実際にデコードされた命令Ｙ
のターゲットアドレス、すなわち命令Ｍのアドレス＆
Ｍ、およびターゲット命令Ｍ自身をセーブするためのト
リガをかける。ターゲット命令Ｍはキャッシュラインを
完成させるための最後のデータ項目であり、Ｍが決定す
ると上記データを含む新たなキャッシュライン３０が書
き込まれる。
【００４８】後続の処理中に命令Ｅに到達すると、分岐
キャッシュヒットが発生し、キャッシュライン３０から
のデータがブランチキャッシュ４から読み込まれる。そ
の結果、命令Ｘがその後パイプラインの中にロードされ
た時に、比較器１４は到達値Ｒとの一致を検出し、ター
ゲットアドレス＆Ｍを命令Ｍに対して使用し、ターゲッ
ト命令自身をプログラムカウンタレジスタ１０および命
令フェッチステージ６使用する。
【００４９】図示された本発明の実施例を添付図を参照
して詳細に説明してきたが、本発明はそれらの詳細な実
施例では制限されず、種々の変更および改変が当業者に
より、添付の特許請求の項に定義された本発明の範囲並
びに精神から逸脱することなく実現出来ることを理解さ
れたい。
【図面の簡単な説明】
【図１】分岐命令を含む命令シーケンスを示す図。
【図２】ブランチキャッシュとパイプラインプロセッサ
の配置を示す図。
【図３】処理速度を上昇させるためにブランチキャッシ
ュの使用したパイプラインプロセッサを示す図。
【図４】処理速度を上昇させるためのブランチキャッシ
ュを使用したパイプラインプロセッサを示す図。
【図５】ブランチキャッシュへのデータの書き込みを示
す図。
【符号の説明】
２ パイプライン ４ ブランチキャッシュ １２ キャッシュライン １６ 到達値ラッチ １８ ターゲットアドレスラッチ ２０ ターゲット命令ラッチ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって、 命令ストリームを処理するためのパイプラインプロセッ
    サと、 複数のキャッシュラインを有する分岐キャッシュメモリ
    であって、前記各々のキャッシュラインが、 前記命令ストリーム内の分岐命令のアドレスを識別する
    ためのキャッシュタグと、 前記分岐命令に続いて処理されたネクスト分岐命令のア
    ドレスを識別するネクスト分岐データとを記憶するよう
    に動作する、前記分岐キャッシュメモリと、 キャッシュライン内の最も最近に読まれた前記ネクスト
    分岐データが前記パイプラインプロセッサによって処理
    されるアドレスを示す時、前記複数の前記キャッシュタ
    グを前記パイプラインプロセッサで処理される前記アド
    レスと比較するためのトリガをかけるように応答する、
    キャッシュ読み取りトリガ手段を含むことを特徴とする
    前記データ処理装置。
  2. 【請求項２】 請求項第１項記載の装置に於て、各キャ
    ッシュラインが、前記キャッシュライン内の前記ネクス
    ト分岐命令の後で処理される、分岐先の命令のアドレス
    を示すための分岐先へのポインタを記憶するように動作
    可能であり、かつキャッシュライン内の前記最も最近に
    読み込まれたネクスト分岐データが、前記パイプライン
    プロセッサで処理される前記アドレスを示す時に、前記
    分岐先へのポインタを用いて前記命令ストリームの前記
    分岐先命令への分岐を制御するためのターゲットアドレ
    ス手段を含むことを特徴とする、前記装置。
  3. 【請求項３】 請求項第２項記載の装置に於て、各キャ
    ッシュラインが前記ターゲット命令を記憶するように動
    作可能であり、かつ前記最も最近に読み込まれたキャッ
    シュラインの前記ネクスト分岐データが前記パイプライ
    ンプロセッサで処理される前記アドレスを識別した時
    に、前記キャッシュライン内の前記分岐先命令を前記パ
    イプラインプロセッサに供給するためのターゲット命令
    手段を含むことを特徴とする、前記装置。
  4. 【請求項４】 請求項第１項記載の装置に於て、各キャ
    ッシュラインに対して、前記キャッシュタグが前記分岐
    命令の直前の命令のアドレスを含むことを特徴とする、
    前記装置。
  5. 【請求項５】 請求項第１項記載の装置に於て、各分岐
    ラインに対して、前記ネクスト分岐データが前記ネクス
    ト分岐命令の直前の命令のアドレスを識別することを特
    徴とする、前記装置。
  6. 【請求項６】 請求項第５項記載の装置に於て、前記ネ
    クスト分岐データがアドレスの下位ビットを含むことを
    特徴とする、前記装置。
  7. 【請求項７】 請求項第５項記載の装置が、前記パイプ
    ラインプロセッサで処理される前記アドレスを記憶する
    ためのプログラムカウンタレジスタを含み、前記キャッ
    シュ読み取りトリガ手段が前記プログラムカウンタレジ
    スタからの前記アドレスと前記ネクスト分岐データとを
    比較し、前記分岐キャッシュメモリに対してイネーブル
    信号を生成する比較器とを含むことを特徴とする前記装
    置。
  8. 【請求項８】 請求項第１項記載の装置が、前記命令ス
    トリーム内の分岐命令を検出し、分岐検出信号を発生さ
    せるための分岐命令検出器と、前記分岐検出信号に応答
    しキャッシュラインに対して前記パイプラインプロセッ
    サで処理される前記アドレスから導かれたネクスト分岐
    データと、前記パイプラインプロセッサで処理されるア
    ドレスから導かれたキャッシュタグとを、直前の分岐命
    令が検出されたときに書き込むためのキャッシュ書き込
    み手段とを含むことを特徴とする、前記装置。
  9. 【請求項９】 請求項第８項記載の装置に於て、各キャ
    ッシュラインが前記ターゲット命令を格納するように動
    作可能であり、前記最も最近に読み込まれたキャッシュ
    ラインの前記ネクスト分岐データが前記パイプラインプ
    ロセッサで処理される前記アドレスを識別する時、前記
    キャッシュラインの前記ターゲット命令を前記パイプラ
    インプロセッサに対して供給するためのターゲット命令
    手段とを含み、前記キャッシュ書き込み装置が前記分岐
    命令をデコードし判定して前記キャッシュラインに前記
    分岐ターゲットポインタと前記ターゲット命令とを書き
    込むことを特徴とする前記装置。
  10. 【請求項１０】 データ処理方法であって、 命令ストリームをパイプライン処理し、 複数のキャッシュラインを有する分岐キャッシュメモリ
    の、前記各キャッシュライン内へ、 前記命令ストリーム内の分岐命令のアドレスを識別する
    キャッシュタグと、 前記分岐命令に引き続いて処理されるネクスト分岐命令
    のアドレスを識別するネクスト分岐データとを記憶し、 最も最近に読み込まれたキャッシュラインの前記ネクス
    ト分岐データが前記パイプラインプロセッサで処理され
    るアドレスを識別した時に応答し、前記複数のキャッシ
    ュラインの前記キャッシュタグと前記パイプラインプロ
    セッサで処理される前記アドレスとの比較をトリガする
    手順を含むことを特徴とする前記データ処理方法。
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