JP2987311B2 - プロセッサ及び翻訳装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理によ
って機械語命令列を実行するプロセッサと、プログラム
を機械語命令列に翻訳する翻訳装置に関し、特にループ
処理を高速に実行するプロセッサ及びそのための翻訳装
置に関する。

【０００２】

【従来の技術】ＣＰＵ（以下「プロセッサ」という。）
での処理の高速化の基本技術の一つにパイプライン処理
がある。パイプライン処理は、１個の命令の処理過程を
複数の小さな処理単位（パイプラインステージ）に分割
し、各ステージを同時に処理を行うことにより処理速度
を向上させる技術である。ところが、ループ処理等にお
いて分岐命令を実行した場合には、パイプラインストー
ル（乱れ）が生じ、パイプライン処理の実効性能が理想
性能を下回ることになる。この現象を、分岐ハザードと
いう。

【０００３】図１７は、図１８に示されるＣ言語プログ
ラムを翻訳して得られる実行命令列であり、分岐ハザー
ドが生じる場合の命令列を示している。ここで用いられ
ている各命令列の意味は以下の通りである。 ｍｏｖ ０，ｉ ； ０をｉに転送する。 Ｌ： ；ラベル ａｄｄ ａ，ｂ，ｃ ；ａとｂの和をｃに転送する。 ｍｕｌ ａ，ｂ，ｄ ；ａとｂの積をｄに転送する。 ａｄｄ ｉ，１，ｉ ；ｉに１を加算する。 ｃｍｐ ｉ，３ ；ｉと３を比較する。 ｂｃｃ Ｌ ；ｃｍｐの比較結果がｉ＜３なら
ばＬへ分岐する。

【０００４】図１７の命令列においては、命令ａｄｄ
ａ，ｂ，ｃから命令ｂｃｃ Ｌまでのループ処理が３回
繰り返される。図１９は、図１７の命令列を実行した場
合のプロセッサでのパイプラインの流れをクロックサイ
クルごとに示した図である。パイプラインは、３個のス
テージ（ＩＦ：命令フェッチ、ＤＥＣ：命令デコード、
ＥＸ：実行及び実効アドレス生成）からなる。ＩＦステ
ージに取り込まれた命令は、２クロックサイクル後にＥ
Ｘステージに送られて実行される。プロセッサは、クロ
ック８において分岐命令ｂｃｃ Ｌを実行することによ
って初めて、次に実行すべき命令がａｄｄ ａ，ｂ，ｃ
であることを知り、クロック９において命令ａｄｄ
ａ，ｂ，ｃをフェッチする。従って、クロック８におい
て分岐命令ｂｃｃ Ｌを実行した後は、２クロック分の
命令の実行を無効化し、次に命令ａｄｄ ａ，ｂ，ｃを
実行する。このように、１回のループ処理を終える度に
２クロック分のパイプラインストールを生じている。

【０００５】このような分岐ハザードを回避する従来技
術として、（ａ）遅延分岐と呼ばれる方法（例えば、
「ヘネシー＆パターソンコンピュータ・アーキテクチ
ャ」、第２６５頁から第２７０頁、日経ＢＰ出版センタ
ー）、（ｂ）ループリピートと呼ばれる方法及び（ｃ）
分岐ターゲットバッファと呼ばれる方法がある。 （ａ）遅延分岐 遅延分岐においては、コンパイラがプログラムをコンパ
イルする際にスケジューリングを行い、有効な命令を分
岐命令の後続にあたる命令の位置（分岐遅延スロット）
に予め移動させておくという方法が採られる。これによ
って、分岐命令を実行した場合であってもパイプライン
を無効化する必要が無くなるというものである。分岐遅
延スロットに移動しておく対象となる命令として、分岐
命令の先行命令、分岐先命令、分岐命令の後続命令とい
う３種類が挙げられている。 （ｂ）ループリピート ループリピートにおいては、ループ処理を実行する前
に、予めループ処理の入口及び出口のアドレスとループ
回数等の情報をプロセッサが有する専用のレジスタに格
納しておくという方法が採られる。これによって、ルー
プ処理を繰り返す際の戻り先アドレスを算出する必要が
無くなり、分岐ハザードを解消できるというものであ
る。 （ｃ）分岐ターゲットバッファ 分岐ターゲットバッファにおいては、プロセッサが新た
なアドレスに初めて分岐した場合に、分岐先アドレスや
分岐先命令列等を分岐ターゲットバッファと呼ばれるプ
ロセッサが有する専用のバッファメモリに格納してお
き、次に同じアドレスに分岐する際には分岐ターゲット
バッファに格納されている分岐先命令列を取り出して実
行するという方法が採られる。これによって、同じアド
レスから始まる命令列を繰り返し実行する場合であれ
ば、２回目以降の実行においては、プロセッサの内部に
有する分岐ターゲットバッファにアクセスするだけでよ
いので、外部メモリから命令列をフェッチする必要がな
くなり、分岐ハザードを解消できるというものである。

【０００６】

【発明が解決しようとする課題】しかしながら、これら
の従来技術による方法は、以下の問題点を有している。 （ａ）遅延分岐 分岐命令の先行命令を分岐遅延スロットに移動する方法
では、分岐命令とその先行命令との間に依存関係が存在
しないことが条件とされるが、このような条件を有する
先行命令が必ずしも存在するとも限らない。また、たと
え、このような先行命令が存在している場合であって静
的なスケジューリングが完了しているときであっても、
実行時において、分岐遅延スロットに入れられた命令や
分岐後に実行すべき命令をフェッチする際に待ち時間が
発生することがある。例えば、これらの命令が置かれて
いる外部メモリが高速に動作できない素子であったり、
この命令をフェッチするための外部バスが他の処理のた
めに占有されている場合などが該当する。

【０００７】また、分岐先命令や分岐命令の後続命令を
分岐遅延スロットに移動する方法では、性能向上が分岐
の成否に依存するという問題点や、上述と同様の待ち時
間が発生するという問題点がある。 （ｂ）ループリピート ループリピートによる方法では、ループ処理を実行する
前の段階において、ループ回数が既に判明していること
が条件とされる。即ち、ループ処理を実行することによ
って初めてループ回数が決定されるような場合には、こ
の方法を適用することができない。従って、定型的な繰
り返し数値演算などの用途に限定されるという問題点が
ある。 （ｃ）分岐ターゲットバッファ 分岐ターゲットバッファによる方法では、分岐する度
に、その分岐先アドレスが分岐ターゲットバッファに格
納されているかどうかを調べる必要がある。そのため
に、１クロックサイクルにおいて行うべき処理が多くな
るので、クロック速度の高速化が妨げられるという問題
点がある。

【０００８】そこで、本発明はかかる問題点に鑑みてな
されたものであり、プログラムのループ処理で使用され
る分岐命令とその先行命令や分岐先命令との依存関係や
外部バスの動作速度の影響を受けることなく、分岐ハザ
ードを生じないでループ処理を高速に実行できるプロセ
ッサ及びそのための翻訳装置を提供することを第１の目
的とする。

【０００９】本発明の第２の目的は、ループ処理の実行
前においてループ回数が判明していない場合であって
も、ループ処理の入口に戻る度に分岐先アドレスを算出
する必要がなくループ処理を高速に実行できるプロセッ
サ及びそのための翻訳装置を提供することである。本発
明の第３の目的は、分岐命令を実行する度にループ処理
の高速化を適用できるか否かを判断する必要がなく、ル
ープ処理を高速に実行できるプロセッサ及びそのための
翻訳装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に請求項１〜３記載のプロセッサは、パイプライン処理
によって機械語命令列を実行するプロセッサであって、
分岐先情報記憶手段と、前記機械語命令列の命令を逐一
に解読する命令解読手段と、前記命令解読手段によって
前記命令が分岐先情報登録命令であると解読された場合
は、この命令に後続する命令に関する所定の分岐先情報
を前記分岐先情報記憶手段に登録する登録手段と、前記
命令解読手段によって前記命令がループ専用分岐命令で
あると解読された場合は、所定の手順に従ってループ処
理を繰り返すべきかどうかを判断し、ループ処理を繰り
返すと判断したときは、前記分岐先情報記憶手段に登録
された前記分岐先情報を読み出してその情報に基づいて
分岐する分岐実行手段とを備えることを特徴とする。

【００１１】請求項４記載のプロセッサは、請求項３記
載のプロセッサにおいてさらに、前記命令解読手段によ
って前記命令が分岐先情報消去命令であると解読された
場合は、前記分岐先情報記憶手段に登録された前記分岐
先情報を消去する手段を備えることを特徴とする。請求
項５記載のプロセッサは、請求項３又は４記載のプロセ
ッサにおいて、前記登録手段は、前記命令解読手段によ
って前記命令が分岐先情報登録命令であると解読された
場合は、前記命令に後続する命令が置かれているアドレ
スを前記分岐先情報記憶手段に登録し、前記分岐実行手
段は、ループ処理を繰り返すと判断したときは、前記分
岐先情報記憶手段に登録された前記アドレスを読み出
し、そのアドレスに分岐することを特徴とする。

【００１２】請求項６記載のプロセッサは、請求項３又
は４記載のプロセッサにおいて、前記登録手段は、前記
命令解読手段によって前記命令が分岐先情報登録命令で
あると解読された場合は、前記命令に後続する命令が置
かれているアドレスと前記命令に後続する所定数の命令
列とを前記分岐先情報記憶手段に登録し、前記分岐実行
手段は、ループ処理を繰り返すと判断したときは、前記
分岐先情報記憶手段に登録された前記アドレスと命令列
とを読み出し、そのアドレスに分岐すると共にその命令
列を実行し、前記ループ専用分岐命令によって指定され
ているアドレスから始まる命令列をフェッチすることを
特徴とする。

【００１３】請求項７記載のプロセッサは、請求項３又
は４記載のプロセッサにおいて、前記登録手段は、前記
命令解読手段によって前記命令が分岐先情報登録命令で
あると解読された場合は、前記命令に後続する命令が置
かれているアドレスと前記命令に後続する所定数の命令
列とを前記分岐先情報記憶手段に登録し、前記分岐実行
手段は、ループ処理を繰り返すと判断したときは、前記
分岐先情報記憶手段に登録された前記アドレスと命令列
とを読み出し、そのアドレスに分岐すると共にその命令
列を実行し、そのアドレスに所定の演算を行うことによ
って得られるアドレスから始まる命令列をフェッチする
ことを特徴とする。

【００１４】請求項８記載のプロセッサは、請求項３又
は４記載のプロセッサにおいて、前記登録手段は、前記
命令解読手段によって前記命令が分岐先情報登録命令で
あると解読された場合は、前記命令に後続する命令が置
かれている第１のアドレスと前記命令に後続する所定数
の命令列とその命令列の次に実行すべき命令が置かれて
いる第２のアドレスとを前記分岐先情報記憶手段に登録
し、前記分岐実行手段は、ループ処理を繰り返すと判断
したときは、前記分岐先情報記憶手段に登録された前記
第１のアドレスと命令列と第２のアドレスとを読み出
し、第１のアドレスに分岐すると共にその命令列を実行
し、第２のアドレスから始まる命令列をフェッチするこ
とを特徴とする。

【００１５】請求項９記載のプロセッサは、請求項３又
は４記載のプロセッサにおいて、前記登録手段は、前記
命令解読手段によって前記命令が分岐先情報登録命令で
あると解読された場合は、前記命令に後続する所定数の
命令列とその命令列の次に実行すべき命令が置かれてい
るアドレスとを前記分岐先情報記憶手段に登録し、前記
分岐実行手段は、ループ処理を繰り返すと判断したとき
は、前記分岐先情報記憶手段に登録された前記命令列と
アドレスとを読み出し、前記ループ専用分岐命令によっ
て指定されているアドレスに分岐すると共に前記命令列
を実行し、前記分岐先情報記憶手段から読み出したアド
レスから始まる命令列をフェッチすることを特徴とす
る。

【００１６】請求項１０記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する所定数
の命令列とその命令列の次に実行すべき命令が置かれて
いるアドレスとを前記分岐先情報記憶手段に登録し、前
記分岐実行手段は、ループ処理を繰り返すと判断したと
きは、前記分岐先情報記憶手段に登録された前記命令列
とアドレスとを読み出し、そのアドレスに所定の演算を
行うことによって得られるアドレスに分岐すると共に前
記命令列を実行し、前記分岐先情報記憶手段から読み出
したアドレスから始まる命令列をフェッチすることを特
徴とする。

【００１７】請求項１１記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する命令が
置かれているアドレスと前記命令に後続する所定数の命
令列を解読した結果であるマイクロ命令列とを前記分岐
先情報記憶手段に登録し、前記分岐実行手段は、ループ
処理を繰り返すと判断したときは、前記分岐先情報記憶
手段に登録された前記アドレスとマイクロ命令列とを読
み出し、そのアドレスに分岐すると共にそのマイクロ命
令列を実行し、前記ループ専用分岐命令によって指定さ
れているアドレスから始まる命令列をフェッチすること
を特徴とする。

【００１８】請求項１２記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する命令が
置かれているアドレスと前記命令に後続する所定数の命
令列を解読した結果であるマイクロ命令列とを前記分岐
先情報記憶手段に登録し、前記分岐実行手段は、ループ
処理を繰り返すと判断したときは、前記分岐先情報記憶
手段に登録された前記アドレスとマイクロ命令列とを読
み出し、そのアドレスに分岐すると共にそのマイクロ命
令列を実行し、そのアドレスに所定の演算を行うことに
よって得られるアドレスから始まる命令列をフェッチす
ることを特徴とする。

【００１９】請求項１３記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する命令が
置かれている第１のアドレスと前記命令に後続する所定
数の命令列を解読した結果であるマイクロ命令列とその
命令列の次に実行すべき命令が置かれている第２のアド
レスとを前記分岐先情報記憶手段に登録し、前記分岐実
行手段は、ループ処理を繰り返すと判断したときは、前
記分岐先情報記憶手段に登録された前記第１のアドレス
とマイクロ命令列と第２のアドレスとを読み出し、第１
のアドレスに分岐すると共にそのマイクロ命令列を実行
し、第２のアドレスから始まる命令列をフェッチするこ
とを特徴とする。

【００２０】請求項１４記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する所定数
の命令列を解読した結果であるマイクロ命令列とその命
令列の次に実行すべき命令が置かれているアドレスとを
前記分岐先情報記憶手段に登録し、前記分岐実行手段
は、ループ処理を繰り返すと判断したときは、前記分岐
先情報記憶手段に登録された前記マイクロ命令列とアド
レスとを読み出し、前記ループ専用分岐命令によって指
定されているアドレスに分岐すると共に前記マイクロ命
令列を実行し、前記分岐先情報記憶手段から読み出した
アドレスから始まる命令列をフェッチすることを特徴と
する。

【００２１】請求項１５記載のプロセッサは、請求項３
又は４記載のプロセッサにおいて、前記登録手段は、前
記命令解読手段によって前記命令が分岐先情報登録命令
であると解読された場合は、前記命令に後続する所定数
の命令列を解読した結果であるマイクロ命令列とその命
令列の次に実行すべき命令が置かれているアドレスとを
前記分岐先情報記憶手段に登録し、前記分岐実行手段
は、ループ処理を繰り返すと判断したときは、前記分岐
先情報記憶手段に登録された前記マイクロ命令列とアド
レスとを読み出し、そのアドレスに所定の演算を行うこ
とによって得られるアドレスに分岐すると共に前記マイ
クロ命令列を実行し、前記分岐先情報記憶手段から読み
出したアドレスから始まる命令列をフェッチすることを
特徴とする。

【００２２】請求項１６記載の翻訳装置は、プログラム
を翻訳して請求項３記載のプロセッサを対象とする機械
語命令列を生成する翻訳装置であって、ループ情報記憶
手段と、前記プログラムに存在する所定のループ処理を
検出し、そのループ処理を特定するための情報を前記ル
ープ情報記憶手段に格納するループ検出手段と、前記ル
ープ情報記憶手段に格納された情報に基づいて、ループ
処理の入口の直前に前記分岐先情報登録命令を生成し、
ループ処理の入口に分岐する位置に前記ループ専用分岐
命令を生成するループ高速化適用手段とを備えることを
特徴とする。

【００２３】請求項１７記載の翻訳装置は、請求項１６
記載の翻訳装置において、前記ループ高速化適用手段は
さらに、前記ループ情報記憶手段に格納された情報に基
づいて、ループ処理の出口の直後に前記分岐先情報消去
命令を生成することを特徴とする。

【００２４】

【作用】上記のように構成された請求項１〜３記載のプ
ロセッサによれば、機械語命令列は命令解読手段によっ
て逐一に命令が解読される。解読された命令が分岐先情
報登録命令であると判断された場合は、ループ処理の先
頭アドレスや先頭命令等のループ情報が登録手段によっ
て分岐先情報記憶手段に登録される。また、解読された
命令がループ専用分岐命令であると判断された場合は、
所定の手順に従ってループ処理を繰り返すべきかどうか
が判断され、ループ処理を繰り返すと判断されたとき
は、前記分岐先情報記憶手段に登録された前記分岐先情
報が読み出され、その情報に基づいて分岐処理が行われ
る。

【００２５】請求項４記載のプロセッサによれば、請求
項３記載のプロセッサにおいてさらに、命令解読手段に
よって解読された命令が分岐先情報消去命令であると判
断された場合は、分岐先情報記憶手段に登録されていた
分岐先情報は消去される。請求項５記載のプロセッサに
よれば、請求項３又は４記載のプロセッサにおいて、実
行時において、命令が分岐先情報登録命令であると解読
された場合は、ループ処理の先頭アドレスが分岐先情報
記憶手段に登録される。また、命令がループ専用分岐命
令であると解読された場合は、分岐先情報記憶手段に登
録されていた先頭アドレスを読み出し、そのアドレスに
分岐する。

【００２６】請求項６記載のプロセッサによれば、請求
項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス及び先頭命令が分岐先情
報記憶手段に登録される。また、命令がループ専用分岐
命令であると解読された場合は、分岐先情報記憶手段に
登録されていた先頭アドレス及び先頭命令を読み出し、
そのアドレスに分岐すると共にその命令を実行し、ルー
プ専用分岐命令によって指定されているアドレスから始
まる命令をフェッチする。

【００２７】請求項７記載のプロセッサによれば、請求
項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス及び先頭命令が分岐先情
報記憶手段に登録される。また、命令がループ専用分岐
命令であると解読された場合は、分岐先情報記憶手段に
登録されていた先頭アドレス及び先頭命令を読み出し、
そのアドレスに分岐すると共にその命令を実行し、その
アドレスに所定の演算を行うことによって得られるアド
レスから始まる命令をフェッチする。

【００２８】請求項８記載のプロセッサによれば、請求
項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス、フェッチアドレス及び
先頭命令が分岐先情報記憶手段に登録される。また、命
令がループ専用分岐命令であると解読された場合は、分
岐先情報記憶手段に登録されていた先頭アドレス、フェ
ッチアドレス及び先頭命令を読み出し、その先頭アドレ
スに分岐すると共にその命令を実行し、そのフェッチア
ドレスから始まる命令をフェッチする。

【００２９】請求項９記載のプロセッサによれば、請求
項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理のフェッチアドレス及び先頭命令が分岐
先情報記憶手段に登録される。また、命令がループ専用
分岐命令であると解読された場合は、分岐先情報記憶手
段に登録されていたフェッチアドレス及び先頭命令を読
み出し、ループ専用分岐命令によって指定されているア
ドレスに分岐すると共に読み出した先頭命令を実行し、
読み出したフェッチアドレスから始まる命令をフェッチ
する。

【００３０】請求項１０記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理のフェッチアドレス及び先頭命令が分岐
先情報記憶手段に登録される。また、命令がループ専用
分岐命令であると解読された場合は、分岐先情報記憶手
段に登録されていたフェッチアドレス及び先頭命令を読
み出し、そのアドレスに所定の演算を行うことによって
得られるアドレスに分岐すると共に読み出した先頭命令
を実行し、読み出したフェッチアドレスから始まる命令
をフェッチする。

【００３１】請求項１１記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス及び先頭マイクロ命令が
分岐先情報記憶手段に登録される。また、命令がループ
専用分岐命令であると解読された場合は、分岐先情報記
憶手段に登録されていた先頭アドレス及び先頭マイクロ
命令を読み出し、そのアドレスに分岐すると共にそのマ
イクロ命令を実行し、ループ専用分岐命令によって指定
されているアドレスから始まる命令をフェッチする。

【００３２】請求項１２記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス及び先頭マイクロ命令が
分岐先情報記憶手段に登録される。また、命令がループ
専用分岐命令であると解読された場合は、分岐先情報記
憶手段に登録されていた先頭アドレス及び先頭マイクロ
命令を読み出し、そのアドレスに分岐すると共にそのマ
イクロ命令を実行し、そのアドレスに所定の演算を行う
ことによって得られるアドレスから始まる命令をフェッ
チする。

【００３３】請求項１３記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理の先頭アドレス、フェッチアドレス及び
先頭マイクロ命令が分岐先情報記憶手段に登録される。
また、命令がループ専用分岐命令であると解読された場
合は、分岐先情報記憶手段に登録されていた先頭アドレ
ス、フェッチアドレス及び先頭マイクロ命令を読み出
し、その先頭アドレスに分岐すると共にそのマイクロ命
令を実行し、そのフェッチアドレスから始まる命令をフ
ェッチする。

【００３４】請求項１４記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理のフェッチアドレス及び先頭マイクロ命
令が分岐先情報記憶手段に登録される。また、命令がル
ープ専用分岐命令であると解読された場合は、分岐先情
報記憶手段に登録されていたフェッチアドレス及び先頭
マイクロ命令を読み出し、ループ専用分岐命令によって
指定されているアドレスに分岐すると共に読み出したマ
イクロ命令列を実行し、読み出したフェッチアドレスか
ら始まる命令をフェッチする。

【００３５】請求項１５記載のプロセッサによれば、請
求項３又は４記載のプロセッサにおいて、実行時におい
て、命令が分岐先情報登録命令であると解読された場合
は、ループ処理のフェッチアドレス及び先頭マイクロ命
令が分岐先情報記憶手段に登録される。また、命令がル
ープ専用分岐命令であると解読された場合は、分岐先情
報記憶手段に登録されていたフェッチアドレス及び先頭
マイクロ命令を読み出し、そのフェッチアドレスに所定
の演算を行うことによって得られるアドレスに分岐する
と共に読み出したマイクロ命令列を実行し、読み出した
フェッチアドレスから始まる命令をフェッチする。

【００３６】請求項１６記載の翻訳装置によれば、プロ
グラムが機械後命令列に翻訳される際に、そのプログラ
ムに存在するループ処理が検出され、そのループ処理を
特定するための情報がループ情報記憶手段に格納され
る。ループ情報記憶手段に格納された情報に基づき、ル
ープ処理の入口の直前には分岐先情報登録命令が生成さ
れ、ループ処理の入口に分岐する位置にはループ専用分
岐命令が生成される。生成された機械後命令列は、請求
項１〜３記載のプロセッサによって実行される。

【００３７】請求項１７記載の翻訳装置によれば、請求
項１６記載の翻訳装置においてさらに、ループ情報記憶
手段に格納された情報に基づき、ループ処理の出口の直
後には分岐先情報消去命令が生成される。生成された機
械後命令列は、請求項１〜３記載のプロセッサによって
実行される。

【００３８】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１実施例）図１は、本発明の第１実施例に係る情報
処理装置の構成を示すブロック図である。尚、図１に
は、本装置の構成の他に、本装置の処理の対象となるプ
ログラム１０１及び本装置によって中間的に生成される
実行命令列１０６も同時に示している。

【００３９】本装置は、大きく分けて翻訳装置１０２と
プロセッサ１０７から構成される。翻訳装置１０２は、
高級言語で書かれたプログラム１０１を機械語命令列に
翻訳し、実行命令列１０６として出力する。翻訳装置１
０２は、さらにループ検出部１０３、ループ情報記憶部
１０４及びループ高速化適用部１０５からなる。ループ
検出部１０３は、与えられたプログラムに存在する所定
の条件に該当する全てのループ処理を検出し、検出した
ループ処理の入口及び出口を特定する位置情報をループ
情報としてループ情報記憶部１０４に格納する。ここ
で、ループ処理とは、繰り返し処理を行う可能性のある
プログラム中の一部をいい、１個の入口と１個以上の出
口を有する。従って、ループ処理どうしが交差すること
はあり得ない。また、ループ処理の入口とは、そのルー
プ処理を実行する際に最初に実行される命令が置かれて
いる位置をいい、ループ処理の出口とは１回のループ処
理において最後に実行される命令が置かれている位置を
いう。

【００４０】ループ検出部１０３は、プログラムに使用
されているインストラクションがｄｏやｗｈｉｌｅなど
の特定の命令かどうかによって検出を行う。また、制御
の流れを解析することによってループを検出する方法で
あってもよい（Ａ．Ｖエイホ他、原田賢一訳「コンパイ
ラ原理・技法・ツールＩＩ」サイエンス社参照）。尚、
所定の条件に該当する全てのループ処理とは、次のいず
れかに該当する全てのループ処理をいう。 （ａ）他のループ処理と包含関係にない独立したループ
処理 （ｂ）包含関係にあるループ処理が存在する場合には、
それらのループ処理の中で最も内側から２個を超えない
ループ処理 ここで、包含関係にある最大２個を超えないループ処理
に限定しているのは、後述する分岐先情報記憶部１１４
の記憶容量によって制限されるためである。

【００４１】ループ情報記憶部１０４は、ＲＡＭなどか
らなり、ループ検出部１０３から送られてくるループ情
報を各ループ毎に一時的に記憶する。ループ情報は、ル
ープの入口と出口に対応するプログラムのステートメン
トを特定する位置情報からなる。ループ高速化適用部１
０５は、ループ情報記憶部１０４に格納されたループ情
報に基づいて、ループ処理の高速化のための次の３種類
の機械語命令（以下、「ループ高速化命令」という。）
を生成する。具体的には、ループの入口の直前に分岐先
情報登録命令を、ループの出口の直後に分岐先情報消去
命令を、ループの入口に分岐すべき箇所にループ専用分
岐命令を生成する。ここで、ループの出口の直後とは、
ループ処理を終えてループ処理から抜け出た直後に実行
されるべき命令が置かれる位置をいう。また、ループの
入口に分岐すべき箇所とは、ループ処理を繰り返すため
にループの入口に制御を戻す可能性のあるすべての箇所
をいい、１箇所に限定されない。

【００４２】尚、ループ処理を除く他の全てのプログラ
ム中のステートメントもループ処理と同様に翻訳装置１
０２によって機械語命令に翻訳されるが、その動作は通
常のプログラム言語翻訳装置と異ならないのでその説明
は省略する。プロセッサ１０７は、翻訳装置１０２から
実行命令列１０６を与えられると、そこから逐一に命令
を取り出して解釈し実行する。プロセッサ１０７は、さ
らに命令フェッチ部１０８、命令解読部１０９、実行部
１１０、分岐先情報登録部１１１、分岐先情報消去部１
１２、分岐実行部１１３及び分岐先情報記憶部１１４か
らなる。プロセッサ１０７の各構成部は、図示されてい
ないクロック発生器からのクロック信号に同期して動作
している。命令フェッチ部１０８、命令解読部１０９及
び実行部１１０は、命令パイプラインを構成しており、
クロック信号に同期して順次に命令を図示されている方
向に送り出す。

【００４３】命令フェッチ部１０８は、外部メモリに置
かれている実行命令列１０６から逐一に命令をフェッチ
し、次のクロックサイクルでその命令を命令解読部１０
９に送る。命令フェッチ部１０８は、さらにフェッチ用
カウンタ１０８ａ及びフェッチ命令バッファ１０８ｂか
らなる。フェッチ用カウンタ１０８ａは、次にフェッチ
すべき命令が置かれているアドレスを示しており、実行
命令列１０６が置かれている外部メモリに出力される。
フェッチ用カウンタ１０８ａの値は、通常はフェッチし
終えると図示されていないインクリメンタによって１だ
け加算され次にフェッチすべきアドレスに更新される。
しかし、分岐実行部１１３からの指示がある場合には、
これを優先し、フェッチ用カウンタ１０８ａの値は、分
岐実行部１１３から送られてくるアドレスに更新され
る。

【００４４】フェッチ命令バッファ１０８ｂは、レジス
タからなり、実行命令列１０６からフェッチした１個の
命令を保持している。命令解読部１０９は、さらに解読
命令用カウンタ１０９ａ及び解読命令バッファ１０９ｂ
からなり、解読命令バッファ１０９ｂに格納された命令
をデコードする。その結果、解読命令バッファ１０９ｂ
に格納された命令がループ高速化命令のいずれかの命令
であると判断した場合には、命令解読部１０９は、それ
ぞれの命令に対応して分岐先情報登録部１１１、分岐先
情報消去部１１２又は分岐実行部１１３を起動する。一
方、解読命令バッファ１０９ｂに格納された命令がルー
プ高速化命令を除く他の命令であると判断した場合に
は、命令解読部１０９は、その命令のデコード結果（以
下、「マイクロ命令」という。）を実行部１１０に送
る。

【００４５】解読命令用カウンタ１０９ａは、解読命令
バッファ１０９ｂに格納されている命令が置かれていた
外部メモリ１０６上のアドレスを保持している。ここに
は、通常はフェッチ用カウンタ１０８ａから送られてく
るアドレスが格納されるが、分岐実行部１１３からの指
示がある場合には、分岐実行部１１３から送られてくる
アドレスに更新される。

【００４６】解読命令バッファ１０９ｂは、フェッチ命
令バッファ１０８ｂ又は分岐実行部１１３から送られて
きた１個の命令を保持している。実行部１１０は、さら
に実行命令用カウンタ１１０ａ及び実行制御部１１０ｂ
からなる。実行命令用カウンタ１１０ａは、実行部１１
０が実行しているマイクロ命令に該当する命令が置かれ
ていた外部メモリ１０６上のアドレスを保持している。
ここには、通常は解読命令用カウンタ１０９ａから送ら
れてくるアドレスが格納されるが、分岐実行部１１３か
らの指示がある場合には、分岐実行部１１３から送られ
てくるアドレスに更新される。

【００４７】実行制御部１１０ｂは、算術演算回路（Ａ
ＬＵ）やシフタなどからなり、命令解読部１０９や分岐
実行部１１３から送られてきたマイクロ命令に従ってプ
ロセッサ１０７の各構成部を制御したり、プロセッサ１
０７に接続された図示されていない制御信号の入出力を
行ったりする。分岐先情報登録部１１１は、解読命令バ
ッファ１０９ｂに格納された命令が分岐先情報登録命令
であると判断された場合に命令解読部１０９によって起
動される。起動された分岐先情報登録部１１１は、次の
クロックサイクル時に格納された解読命令用カウンタ１
０９ａのアドレス及び解読命令バッファ１０９ｂの命令
を読み取って一組の分岐先情報として分岐先情報記憶部
１１４に登録する。

【００４８】分岐先情報消去部１１２は、解読命令バッ
ファ１０９ｂに格納された命令が分岐先情報消去命令で
あると判断された場合に命令解読部１０９によって起動
される。起動された分岐先情報消去部１１２は、分岐先
情報記憶部１１４に登録されている最新の一組の分岐先
情報を消去する。分岐実行部１１３は、解読命令バッフ
ァ１０９ｂに格納された命令がループ専用分岐命令であ
ると判断された場合に命令解読部１０９によって起動さ
れる。起動された分岐実行部１１３は、分岐先情報記憶
部１１４に登録された一組の分岐先情報を読み取り、読
み取ったアドレスをフェッチ用カウンタ１０８ａに格納
すると共に読み取った命令を次のクロックサイクル時に
解読命令バッファ１０９ｂに格納する。

【００４９】分岐先情報記憶部１１４は、ＬＩＦＯ（La
st In First Out）形式のラッチからなり、最大で２組
の分岐先情報を記憶する記憶容量を有する。分岐先情報
は、分岐先情報登録部１１１によって書き込まれ、分岐
先情報消去部１１２によって消去される。次に、以上の
ように構成された情報処理装置の動作について具体例に
基づいて説明する。図２及び図３は、それぞれ本装置の
翻訳装置１０２及びプロセッサ１０７の動作手順を示す
フローチャートである。

【００５０】今、図１７に示されたプログラムが翻訳装
置１０２に与えられた場合について説明する。プログラ
ムが翻訳装置１０２に入力されると（ステップＳ２０
１）、ループ検出部１０３は、プログラムに存在するル
ープ処理を検出する（ステップＳ２０２）。図１７に示
されたプログラムにおいては、ｆｏｒ文がループ処理で
あるので、ループ検出部１０３は、そのループ処理の入
口と出口を特定する位置情報をループ情報記憶部１０４
に格納する（ステップＳ２０３）。

【００５１】ループ高速化適用部１０５は、ループ情報
記憶部１０４に格納されたループ情報を読み取り、ルー
プ処理の入口の直前には分岐先情報登録命令ｓｅｔを出
力する（ステップＳ２０４）。同様にして、ループ高速
化適用部１０５は、ループ処理の出口の直後には分岐先
情報消去命令ｃｌｒを出力し（ステップＳ２０５）、ル
ープ処理の入口への分岐にループ専用分岐命令ｌｃｃ
Ｌを出力する（ステップＳ２０６）。尚、プログラムの
ループ処理を除く他の部分については、通常の手順に従
って翻訳装置１０２によって対応する実行命令が出力さ
れる。

【００５２】外部メモリなどに出力された実行命令列１
０６は、プロセッサ１０７によって実行される（ステッ
プＳ３０１〜３０９）。命令フェッチ部１０８は、実行
命令列１０６から命令を逐一にフェッチする（ステップ
Ｓ３０１）。フェッチされた命令は、次クロックサイク
ルにおいて命令解読部１０９に転送され解読される（ス
テップＳ３０２〜３０７）。解読の結果、命令がループ
高速化命令ｓｅｔ、ｃｌｒ、ｌｃｃのいずれかである場
合には、それぞれの命令に応じた処理（ステップＳ３０
３、Ｓ３０５、Ｓ３０７）が行われる。命令がループ高
速化命令でない場合には、その解読結果は、次のクロッ
クサイクルにおいて実行部１１０に転送されて実行され
る（ステップＳ３０８）。

【００５３】上記の処理（ステップＳ３０１〜Ｓ３０
８）は、実行命令列１０６の最後の命令が実行されるま
で繰り返される（ステップＳ３０９）。ここで、ループ
高速化命令ｓｅｔ、ｃｌｒ、ｌｃｃが実行された場合の
プロセッサ１０７の各部の動作についてさらに詳細に説
明する。図５は、図４に示された実行命令列が実行され
た場合におけるプロセッサ１０７の命令パイプライン１
０８〜１１０の流れを示す。ここで、ＩＦ、ＤＥＣ、Ｅ
Ｘは、それぞれ命令フェッチ部１０８、命令解読部１０
９、実行部１１０に取り込まれた命令を表している。

【００５４】クロックサイクル２においてフェッチされ
た分岐先情報登録命令ｓｅｔがクロックサイクル３にお
いて解読命令バッファ１０９ｂに転送されると、命令解
読部１０９は、解読命令バッファ１０９ｂに転送されて
きた命令が分岐先情報登録命令ｓｅｔであると認識し、
分岐先情報登録部１１１を起動する。起動された分岐先
情報登録部１１１は、次のクロックサイクルに解読命令
バッファ１０９ｂ及び解読命令用カウンタ１０９ａに転
送されてきた命令及びアドレス、即ち命令ａｄｄ ａ，
ｂ，ｃ及びその命令が置かれていた外部メモリ上のアド
レスを読み取って分岐先情報記憶部１１４に登録する。
尚、分岐先情報記憶部１１４は、最大２組の分岐先情報
を登録するだけの記憶容量を有しているので、ここでの
１組の分岐先情報の登録により、残る記憶容量は１組分
の分岐先情報となる。

【００５５】また、クロックサイクル７においてフェッ
チされたループ専用分岐命令ｌｃｃがクロックサイクル
８において解読命令バッファ１０９ｂに転送されると、
命令解読部１０９は、解読命令バッファ１０９ｂに転送
されてきた命令がループ専用分岐命令ｌｃｃであると認
識し、分岐実行部１１３を起動する。起動された分岐実
行部１１３は、分岐先情報記憶部１１４に登録されてい
たアドレスに命令ａｄｄ ａ，ｂ，ｃのサイズである４
を加算した値、即ち命令ａｄｄ ａ，ｂ，ｃの次に格納
されている命令のアドレスをフェッチ用カウンタ１０８
ａに転送し、次のクロックサイクルにおいて分岐先情報
記憶部１１４に登録されていたアドレス及び命令をそれ
ぞれ解読命令用カウンタ１０９ａ及び解読命令バッファ
１０９ｂに転送する。

【００５６】その結果、クロックサイクル９において
は、命令フェッチ部１０８には外部メモリから命令ｍｕ
ｌ ａ，ｂ，ｄがフェッチされ、命令解読部１０９には
分岐先情報記憶部１１４から命令ａｄｄ ａ，ｂ，ｃ及
びそのアドレスが格納されて解読され、さらに実行部１
１０において命令ｌｃｃ Ｌが実行される。命令ｌｃｃ
Ｌが実行されると、命令ｂｃｃ Ｌと同様の判断が行わ
れ、ここでは、直前に実行された命令ｃｍｐ ｉ，３の
結果に基づき、ループ処理を繰り返すと判断される。そ
の結果、クロックサイクル１０〜１４において、２回目
のループ処理が繰り返される。

【００５７】以上に説明したクロックサイクル８〜１０
における命令パイプラインの動きを記号で表現したもの
が図６に示された表である。なお、図６の下部に示した
図は、参照のためであり、図５におけるクロックサイク
ル８〜１０におけるパイプラインの流れと同一である。
図６におけるＩＲ，ＩＣ，ＤＲ，ＤＣ，ＥＲ，ＥＣは、
図１に示されるように、命令パイプライン１０８〜１１
０の各構成部の略称である。ＢＲ１，ＢＲ２は、分岐先
情報記憶部１１４に登録されている内容であり、それぞ
れ命令ａｄｄａ，ｂ，ｃのアドレス及び命令ａｄｄ
ａ，ｂ，ｃを示している。尚、ループ専用分岐命令ｌｃ
ｃに起因する本装置に特徴的な動作は、点線で囲まれて
いる。

【００５８】クロックサイクル８における各記号の意味
は以下の通りである。 ［ＩＦステージ］ ＩＲ←（ＩＣ）：アドレスＩＣが示す命令をＩＲに転送
する。 ＩＣ←ＢＲ１＋４：アドレスＢＲ１に４を加算した値を
ＩＣに転送する。 ここで、上記の２個の転送は図６において２行で表記さ
れているが、上段の動作は１クロックサイクルの前半時
に行われ、一方、下段の動作は１クロックサイクルの後
半時に行われることを意味している。従って、ここで
は、転送ＩＲ←（ＩＣ）を終えた後に、転送ＩＣ←ＢＲ
１＋４が行なわれることを意味する。 ［ＤＥＣステージ］ ＤＲ←ＩＲ：命令ＩＲをＤＲに転送する。 ＤＣ←ＩＣ：アドレスＩＣをＤＣに転送する。

【００５９】ここで、上記の２個の転送は、１行で表記
しているので、上段の転送ＤＲ←ＩＲと下段の転送ＤＣ
←ＩＣは同時に行われることを意味する。 ［ＥＸステージ］ ＥＲ←ＤＲ：命令ＤＲをＥＲに転送する。 ＥＣ←ＤＣ：アドレスＤＣをＥＣに転送する。

【００６０】以上のクロックサイクル８でのパイプライ
ンの動きは、クロックサイクル１３及び１８での動きと
同様である。図５のクロックサイクル１５〜１８におい
て３回目のループ処理が実行されると、クロックサイク
ル１９での命令ｌｃｃ Ｌの実行によってループ処理を
終了すると判断され、クロックサイクル２０においては
ループ処理の出口の直後に置かれた分岐先情報消去命令
ｃｌｒがフェッチされる。フェッチされた分岐先情報消
去命令ｃｌｒは、次のクロックサイクル２１において解
読命令バッファ１０９ｂに転送されると、命令解読部１
０９は、転送されてきた命令が分岐先情報消去命令ｃｌ
ｒであると認識し、分岐先情報消去部１１２を起動す
る。

【００６１】起動された分岐先情報消去部１１２は、分
岐先情報記憶部１１４に登録されていた命令ａｄｄ
ａ，ｂ，ｃ及びそのアドレスを消去する。尚、１組の分
岐先情報が消去されたことにより、この時点での分岐先
情報記憶部１１４の記憶容量は２組分の分岐先情報に戻
る。以上の説明から明らかなように、本装置によれば、
プログラムを翻訳する際にループ高速化命令が生成さ
れ、１回目のループ処理が実行される際に、ループ処理
の先頭命令及びそのアドレスがプロセッサ１０７内部の
専用バッファである分岐先情報記憶部１１４に登録され
る。そして、ループ処理を繰り返す分岐命令を解読した
プロセッサ１０７は、分岐先アドレスを計算したり、低
速の外部メモリから分岐先命令をフェッチしたりする必
要はなく、分岐先アドレス及び分岐先命令を分岐先情報
記憶部１１４から得ることができる。

【００６２】その結果、図１９と図５に示されたパイプ
ラインの流れを比較して明らかなように、従来の装置も
本装置も図１８に示されたプログラムを翻訳して実行し
ているにも拘らず、従来の装置によればループ処理の繰
り返し時に分岐ハザードが生じ、一方、本装置によれば
分岐ハザードが生じない。即ち、本装置によれば、ルー
プ処理が高速化される。 （第２実施例）次に、ループ処理の先頭アドレスのみを
登録しておくことによってループ処理を高速化した本発
明の第２実施例に係る情報処理装置について説明する。

【００６３】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭アドレスのみを登録する。本実施例
に係る情報処理装置の構成は、図１に示された第１実施
例の装置と同一である。但し、本装置における分岐先情
報記憶部１１４は、ループ処理の先頭アドレスのみを記
憶する。また、本装置の動作の概要は、図２及び図３に
示された第１実施例の場合のフローチャートの通りであ
るが、分岐先情報登録命令ｓｅｔとループ専用命令ｌｃ
ｃの実行時における詳細な動作だけが第１実施例の場合
と異なるので、異なる点だけを説明する。

【００６４】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａに転送されて
きたアドレス、即ち命令ａｄｄ ａ，ｂ，ｃが置かれて
いる外部メモリ上のアドレスを読み取って分岐先情報記
憶部１１４に登録する。

【００６５】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたアドレスをフェッチ用カウンタ
１０８ａに転送する。その結果、次のクロックサイクル
において、フェッチ用カウンタ１０８ａのアドレスに該
当する外部メモリ１０６上の命令、即ち命令ａｄｄ
ａ，ｂ，ｃがフェッチされる。

【００６６】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図７に示す。図７は、第
１実施例における図６に対応するものである。ここで、
ＢＲ１は、分岐先情報記憶部１１４に登録されていたア
ドレスを意味する。クロックサイクル８のＩＦステージ
においては、命令（ＩＣ）がフェッチされた後に、アド
レスＢＲ１が分岐先情報記憶部１１４からＩＣに転送さ
れる。また、本実施例においては、図７に示される通
り、１クロックサイクル分のパイプラインストールが生
じるので、クロックサイクル９のＤＥＣステージにおい
て分岐実行部１１３はＤＲ及びＤＣに０を転送し、パイ
プラインの無効化を行っている。

【００６７】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭アドレスがプロセッサ１０７内部の専用バ
ッファである分岐先情報記憶部１１４に登録される。そ
して、ループ処理を繰り返す分岐命令を解読したプロセ
ッサ１０７は、分岐先アドレスを計算する必要はなく、
分岐先アドレスを分岐先情報記憶部１１４から得ること
ができる。

【００６８】その結果、従来の装置によって生じていた
２クロック分の分岐ハザードが、１クロックサイクルに
減少している。これによって、ループ処理が高速化され
る。 （第３実施例）次に、ループ処理の先頭アドレスと先頭
命令とを登録しておき、ループ専用分岐命令で指定され
たフェッチアドレスを用いることによってループ処理を
高速化した本発明の第３実施例に係る情報処理装置につ
いて説明する。

【００６９】本実施例に係る情報処理装置の構成は、図
１に示された第１実施例の装置と同一である。また、本
装置の動作の概要は、図２及び図３に示された第１実施
例の場合のフローチャートの通りであるが、ループ専用
命令ｌｃｃの実行時における詳細な動作だけが第１実施
例の場合と異なるので、異なる点だけを説明する。ルー
プ専用分岐命令ｌｃｃが解読命令バッファ１０９ｂに取
り込まれて分岐実行部１１３が起動されると、分岐実行
部１１３は、命令ｌｃｃ Ｌによって指定されていたフ
ェッチアドレス、即ちラベルＬをフェッチ用カウンタ１
０８ａに転送し、次のクロックサイクルにおいて、分岐
先情報記憶部１１４に登録されていたアドレス及び命令
ａｄｄ ａ，ｂ，ｃをそれぞれ解読命令用カウンタ１０
９ａ及び解読命令バッファ１０９ｂに転送する。

【００７０】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図８に示す。図８は、第
１実施例における図６に対応するものである。ここで、
ＢＲ１及びＢＲ２は、それぞれ分岐先情報記憶部１１４
に登録されていた分岐先アドレス及び命令ａｄｄ ａ，
ｂ，ｃを意味する。［ＤＲ］は、命令ＤＲの一部分、即
ちラベルＬに該当するアドレスを意味する。

【００７１】クロックサイクル８のＩＦステージにおい
ては、命令（ＩＣ）がフェッチされた後に、命令ＤＲの
一部がＩＣに転送される。さらに、クロックサイクル９
のＤＥＣステージにおいては、アドレスＤＲ１及び命令
ＤＲがそれぞれ分岐先情報記憶部１１４からＤＲに転送
される。その結果、図８のパイプラインの流れに示され
るように、第１実施例と同様の動作になる。

【００７２】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭命令及び先頭アドレスがプロセッサ１０７
内部の専用バッファである分岐先情報記憶部１１４に登
録される。そして、ループ処理を繰り返す分岐命令を解
読したプロセッサ１０７は、分岐先アドレスやフェッチ
アドレスを計算したり、低速の外部メモリから分岐先命
令をフェッチしたりする必要はなく、分岐先命令、分岐
先アドレス及びフェッチアドレスを分岐先情報記憶部１
１４及びループ専用分岐命令ｌｃｃ Ｌから得ることが
できる。

【００７３】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第４実施例）次に、ループ処理の先頭アドレスと先頭
命令とフェッチアドレスとを登録しておくことによって
ループ処理を高速化した本発明の第４実施例に係る情報
処理装置について説明する。

【００７４】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においてはさらに先頭命令の次にフェッチすべき命
令が置かれている外部メモリ１０６上のアドレスを登録
する。本実施例に係る情報処理装置の構成は、図１に示
された第１実施例の装置と同一である。但し、本装置に
おける分岐先情報記憶部１１４は、ループ処理の先頭ア
ドレスと先頭命令とフェッチアドレスを記憶する。ま
た、本装置の動作の概要は、図２及び図３に示された第
１実施例の場合のフローチャートの通りであるが、分岐
先情報登録命令ｓｅｔとループ専用命令ｌｃｃの実行時
における詳細な動作だけが第１実施例の場合と異なるの
で、異なる点だけを説明する。

【００７５】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃを読み取り、それらの情報とそのアド
レスに４を加算したフェッチアドレスとを分岐先情報記
憶部１１４に登録する。

【００７６】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて分岐先情報記憶部１１４に登録されていたアドレス
及び命令ａｄｄ ａ，ｂ，ｃをそれぞれ解読命令用カウ
ンタ１０９ａ及び解読命令バッファ１０９ｂに転送す
る。

【００７７】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図９に示す。図９は、第
１実施例における図６に対応するものである。ここで、
ＢＲ１、ＢＲ２及びＢＲ３は、それぞれ分岐先情報記憶
部１１４に登録されていたアドレス、命令及びフェッチ
アドレスを意味する。クロックサイクル８のＩＦステー
ジにおいては、命令（ＩＣ）がフェッチされた後に、ア
ドレスＢＲ３が分岐先情報記憶部１１４からＩＣに転送
される。さらに、クロックサイクル９のＤＥＣステージ
においては、命令ＢＲ２及びアドレスＢＲ１がそれぞれ
分岐先情報記憶部１１４からＤＲ及びＤＣに転送され
る。その結果、図９のパイプラインの流れに示されるよ
うに、第１実施例と同様の動作になる。

【００７８】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭命令、先頭アドレス及びフェッチアドレス
がプロセッサ１０７内部の専用バッファである分岐先情
報記憶部１１４に登録される。そして、ループ処理を繰
り返す分岐命令を解読したプロセッサ１０７は、分岐先
アドレスやフェッチアドレスを計算したり、低速の外部
メモリから分岐先命令をフェッチしたりする必要はな
く、分岐先命令、分岐先アドレス及びフェッチアドレス
を分岐先情報記憶部１１４から得ることができる。

【００７９】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第５実施例）次に、ループ処理の先頭命令とフェッチ
アドレスとを登録しておき、ループ専用分岐命令で指定
された分岐先アドレスを用いることによってループ処理
を高速化した本発明の第５実施例に係る情報処理装置に
ついて説明する。

【００８０】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭命令とフェッチアドレスを登録す
る。本実施例に係る情報処理装置の構成は、図１に示さ
れた第１実施例の装置と同一である。但し、本装置にお
ける分岐先情報記憶部１１４は、ループ処理の先頭アド
レスとフェッチアドレスを記憶する。また、本装置の動
作の概要は、図２及び図３に示された第１実施例の場合
のフローチャートの通りであるが、分岐先情報登録命令
ｓｅｔとループ専用命令ｌｃｃの実行時における詳細な
動作だけが第１実施例の場合と異なるので、異なる点だ
けを説明する。

【００８１】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃを読み取り、そのアドレスに４を加算
したフェッチアドレスとその命令ａｄｄ ａ，ｂ，ｃを
分岐先情報記憶部１１４に登録する。

【００８２】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて、命令ｌｃｃによって指定されていたアドレス、即
ちラベルＬを解読命令バッファ１０９ｂから解読命令用
カウンタ１０９ａに転送した後に分岐先情報記憶部１１
４に登録されていた命令ａｄｄ ａ，ｂ，ｃを解読命令
バッファ１０９ｂに転送する。

【００８３】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１０に示す。図１０
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ２及びＢＲ３は、それぞれ分岐先情報記憶部
１１４に登録されていた命令ａｄｄ ａ，ｂ，ｃ及びフ
ェッチアドレスを意味する。クロックサイクル８のＩＦ
ステージにおいては、命令（ＩＣ）がフェッチされた後
に、アドレスＢＲ３が分岐先情報記憶部１１４からＩＣ
に転送される。さらに、クロックサイクル９のＤＥＣス
テージにおいては、命令ＤＲの一部分がＤＣに転送され
てから命令ＢＲ２が分岐先情報記憶部１１４からＤＲに
転送される。その結果、図１０のパイプラインの流れに
示されるように、第１実施例と同様の動作になる。

【００８４】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭命令及びフェッチアドレスがプロセッサ１
０７内部の専用バッファである分岐先情報記憶部１１４
に登録される。そして、ループ処理を繰り返す分岐命令
を解読したプロセッサ１０７は、分岐先アドレスやフェ
ッチアドレスを計算したり、低速の外部メモリから分岐
先命令をフェッチしたりする必要はなく、分岐先命令、
フェッチアドレス及び分岐先アドレスを分岐先情報記憶
部１１４及びループ専用分岐命令ｌｃｃ Ｌから得るこ
とができる。

【００８５】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第６実施例）次に、ループ処理の先頭命令とフェッチ
アドレスとを登録しておき、分岐先アドレスを所定の演
算によって求めることによってループ処理を高速化した
本発明の第６実施例に係る情報処理装置について説明す
る。

【００８６】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭命令とフェッチアドレスを登録す
る。本実施例に係る情報処理装置の構成は、図１に示さ
れた第１実施例の装置と同一である。但し、本装置にお
ける分岐先情報記憶部１１４は、ループ処理の先頭アド
レスとフェッチアドレスを記憶する。また、本装置の動
作の概要は、図２及び図３に示された第１実施例の場合
のフローチャートの通りであるが、分岐先情報登録命令
ｓｅｔとループ専用命令ｌｃｃの実行時における詳細な
動作だけが第１実施例の場合と異なるので、異なる点だ
けを説明する。

【００８７】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃを読み取り、そのアドレスに４を加算
したフェッチアドレスとその命令ａｄｄ ａ，ｂ，ｃを
分岐先情報記憶部１１４に登録する。

【００８８】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて、分岐先情報記憶部１１４に登録されていたアドレ
ス及び命令ａｄｄ ａ，ｂ，ｃを読み取り、そのアドレ
スに４を減算したアドレスとその命令ａｄｄ ａ，ｂ，
ｃを解読命令用カウンタ１０９ａ及び解読命令バッファ
１０９ｂに転送する。

【００８９】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１１に示す。図１１
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ２及びＢＲ３は、それぞれ分岐先情報記憶部
１１４に登録されていた命令ａｄｄ ａ，ｂ，ｃ及びフ
ェッチアドレスを意味する。クロックサイクル８のＩＦ
ステージにおいては、命令（ＩＣ）がフェッチされた後
に、アドレスＢＲ３が分岐先情報記憶部１１４からＩＣ
に転送される。さらに、クロックサイクル９のＤＥＣス
テージにおいては、命令ＢＲ２及びフェッチアドレスＢ
Ｒ３が分岐先情報記憶部１１４から読み出され、命令Ｂ
Ｒ２はＤＲに転送され、フェッチアドレスＢＲ３は４を
減算してＤＣに転送される。その結果、図１１のパイプ
ラインの流れに示されるように、第１実施例と同様の動
作になる。

【００９０】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭命令及びフェッチアドレスがプロセッサ１
０７内部の専用バッファである分岐先情報記憶部１１４
に登録される。そして、ループ処理を繰り返す分岐命令
を解読したプロセッサ１０７は、フェッチアドレスを計
算したり、低速の外部メモリから分岐先命令をフェッチ
したりする必要はなく、分岐先命令及びフェッチアドレ
スを分岐先情報記憶部１１４から得ることができる。

【００９１】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第７実施例）次に、ループ処理の先頭アドレスと先頭
マイクロ命令とを登録しておくことによってループ処理
を高速化した本発明の第７実施例に係る情報処理装置に
ついて説明する。

【００９２】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭アドレスと先頭命令のデコード結果
であるマイクロ命令を登録する。本実施例に係る情報処
理装置の構成は、図１に示された第１実施例の装置と同
一である。但し、本装置における分岐先情報記憶部１１
４は、ループ処理の先頭アドレスと先頭マイクロ命令を
記憶する。また、本装置の動作の概要は、図２及び図３
に示された第１実施例の場合のフローチャートの通りで
あるが、分岐先情報登録命令ｓｅｔとループ専用命令ｌ
ｃｃの実行時における詳細な動作だけが第１実施例の場
合と異なるので、異なる点だけを説明する。

【００９３】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃのデコード結果を読み取り、分岐先情
報記憶部１１４に登録する。

【００９４】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、命令ｌｃｃ Ｌに
よって指定されていたフェッチアドレス、即ちラベルＬ
をフェッチ用カウンタ１０８ａに転送し、次のクロック
サイクルにおいて解読命令用カウンタ１０９ａ及び解読
命令バッファ１０９ｂに０を転送することによって無効
化し、さらに次のクロックサイクルにおいて分岐先情報
記憶部１１４に登録されていたアドレス及び命令ａｄｄ
ａ，ｂ，ｃのデコード結果をそれぞれ実行命令用カウ
ンタ１１０ａ及び実行制御部１１０ｂに転送する。

【００９５】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１２に示す。図１２
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ１及びＢＲ４は、それぞれ分岐先情報記憶部
１１４に登録されていたアドレス及びマイクロ命令を意
味する。クロックサイクル８のＩＦステージにおいて
は、命令（ＩＣ）がフェッチされた後に、命令ＤＲの一
部がＩＣに転送される。クロックサイクル９のＤＥＣス
テージにおいては、ＤＲ及びＤＣに０が転送される。さ
らに、クロックサイクル１０のＥＸステージにおいて
は、命令ＢＲ４及びアドレスＢＲ１がそれぞれ分岐先情
報記憶部１１４からＥＲ及びＥＣに転送される。その結
果、図１２のパイプラインの流れに示されるように、第
１実施例と同様の動作になる。

【００９６】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭マイクロ命令及び分岐先アドレスがプロセ
ッサ１０７内部の専用バッファである分岐先情報記憶部
１１４に登録される。そして、ループ処理を繰り返す分
岐命令を解読したプロセッサ１０７は、分岐先アドレス
やフェッチアドレスを計算したり、低速の外部メモリか
ら分岐先命令をフェッチして解読したりする必要はな
く、分岐先マイクロ命令、分岐先アドレス及びフェッチ
アドレスを分岐先情報記憶部１１４及びループ専用分岐
命令ｌｃｃ Ｌから得ることができる。

【００９７】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第８実施例）次に、ループ処理の先頭アドレスと先頭
マイクロ命令とを登録しておくことによってループ処理
を高速化した本発明の第８実施例に係る情報処理装置に
ついて説明する。

【００９８】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭アドレスと先頭命令のデコード結果
であるマイクロ命令を登録する。本実施例に係る情報処
理装置の構成は、図１に示された第１実施例の装置と同
一である。但し、本装置における分岐先情報記憶部１１
４は、ループ処理の先頭アドレスと先頭マイクロ命令を
記憶する。また、本装置の動作の概要は、図２及び図３
に示された第１実施例の場合のフローチャートの通りで
あるが、分岐先情報登録命令ｓｅｔとループ専用命令ｌ
ｃｃの実行時における詳細な動作だけが第１実施例の場
合と異なるので、異なる点だけを説明する。

【００９９】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃのデコード結果を読み取り、分岐先情
報記憶部１１４に登録する。

【０１００】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたアドレスに４を加算してフェッ
チ用カウンタ１０８ａに転送し、次のクロックサイクル
において解読命令用カウンタ１０９ａ及び解読命令バッ
ファ１０９ｂに０を転送することによって無効化し、さ
らに次のクロックサイクルにおいて分岐先情報記憶部１
１４に登録されていたアドレス及び命令ａｄｄａ，ｂ，
ｃのデコード結果をそれぞれ実行命令用カウンタ１１０
ａ及び実行制御部１１０ｂに転送する。

【０１０１】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１３に示す。図１３
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ１及びＢＲ４は、それぞれ分岐先情報記憶部
１１４に登録されていたアドレス及びマイクロ命令を意
味する。クロックサイクル８のＩＦステージにおいて
は、命令（ＩＣ）がフェッチされた後に、分岐先情報記
憶部１１４から読み出されたアドレスＢＲ１に４が加算
されてＩＣに転送される。クロックサイクル９のＤＥＣ
ステージにおいては、ＤＲ及びＤＣに０が転送される。
さらに、クロックサイクル１０のＥＸステージにおいて
は、命令ＢＲ４及びアドレスＢＲ１がそれぞれ分岐先情
報記憶部１１４からＥＲ及びＥＣに転送される。その結
果、図１３のパイプラインの流れに示されるように、第
１実施例と同様の動作になる。

【０１０２】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭マイクロ命令及び分岐先アドレスがプロセ
ッサ１０７内部の専用バッファである分岐先情報記憶部
１１４に登録される。そして、ループ処理を繰り返す分
岐命令を解読したプロセッサ１０７は、分岐先アドレス
を計算したり、低速の外部メモリから分岐先命令をフェ
ッチして解読したりする必要はなく、分岐先マイクロ命
令及び分岐先アドレスを分岐先情報記憶部１１４から得
ることができる。

【０１０３】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第９実施例）次に、ループ処理の先頭アドレスと先頭
マイクロ命令とフェッチアドレスとを登録しておくこと
によってループ処理を高速化した本発明の第９実施例に
係る情報処理装置について説明する。

【０１０４】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭アドレスと先頭マイクロ命令とフェ
ッチアドレスを登録する。本実施例に係る情報処理装置
の構成は、図１に示された第１実施例の装置と同一であ
る。但し、本装置における分岐先情報記憶部１１４は、
ループ処理の先頭アドレスと先頭マイクロ命令とフェッ
チアドレスを記憶する。また、本装置の動作の概要は、
図２及び図３に示された第１実施例の場合のフローチャ
ートの通りであるが、分岐先情報登録命令ｓｅｔとルー
プ専用命令ｌｃｃの実行時における詳細な動作だけが第
１実施例の場合と異なるので、異なる点だけを説明す
る。

【０１０５】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃのデコード結果を読み取り、それらの
情報とそのアドレスに４を加算したフェッチアドレスと
を分岐先情報記憶部１１４に登録する。

【０１０６】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて解読命令用カウンタ１０９ａ及び解読命令バッファ
１０９ｂに０を転送することによって無効化し、さらに
次のクロックサイクルにおいて分岐先情報記憶部１１４
に登録されていたアドレス及び命令ａｄｄ ａ，ｂ，ｃ
のデコード結果をそれぞれ実行命令用カウンタ１１０ａ
及び実行制御部１１０ｂに転送する。

【０１０７】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１４に示す。図１４
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ１、ＢＲ３及びＢＲ４は、それぞれ分岐先情
報記憶部１１４に登録されていたアドレス、フェッチア
ドレス及びマイクロ命令を意味する。クロックサイクル
８のＩＦステージにおいては、命令（ＩＣ）がフェッチ
された後に、アドレスＢＲ３が分岐先情報記憶部１１４
からＩＣに転送される。クロックサイクル９のＤＥＣス
テージにおいては、ＤＲ及びＤＣに０が転送される。さ
らに、クロックサイクル１０のＥＸステージにおいて
は、命令ＢＲ４及びアドレスＢＲ１がそれぞれ分岐先情
報記憶部１１４からＥＲ及びＥＣに転送される。その結
果、図１４のパイプラインの流れに示されるように、第
１実施例と同様の動作になる。

【０１０８】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭マイクロ命令、分岐先アドレス及びフェッ
チアドレスがプロセッサ１０７内部の専用バッファであ
る分岐先情報記憶部１１４に登録される。そして、ルー
プ処理を繰り返す分岐命令を解読したプロセッサ１０７
は、分岐先アドレスやフェッチアドレスを計算したり、
低速の外部メモリから分岐先命令をフェッチして解読し
たりする必要はなく、分岐先マイクロ命令、分岐先アド
レス及びフェッチアドレスを分岐先情報記憶部１１４か
ら得ることができる。

【０１０９】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第１０実施例）次に、ループ処理の先頭マイクロ命令
とフェッチアドレスとを登録しておき、ループ専用分岐
命令で指定された分岐先アドレスを用いることによって
ループ処理を高速化した本発明の第１０実施例に係る情
報処理装置について説明する。

【０１１０】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭マイクロ命令とフェッチアドレスを
登録する。本実施例に係る情報処理装置の構成は、図１
に示された第１実施例の装置と同一である。但し、本装
置における分岐先情報記憶部１１４は、ループ処理の先
頭マイクロ命令とフェッチアドレスを記憶する。また、
本装置の動作の概要は、図２及び図３に示された第１実
施例の場合のフローチャートの通りであるが、分岐先情
報登録命令ｓｅｔとループ専用命令ｌｃｃの実行時にお
ける詳細な動作だけが第１実施例の場合と異なるので、
異なる点だけを説明する。

【０１１１】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃのデコード結果を読み取り、そのアド
レスに４を加算したフェッチアドレスとその命令ａｄｄ
ａ，ｂ，ｃのデコード結果を分岐先情報記憶部１１４
に登録する。

【０１１２】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて解読命令用カウンタ１０９ａ及び解読命令バッファ
１０９ｂに０を転送することによって無効化し、さらに
次のクロックサイクルにおいて命令ｌｃｃによって指定
されていたアドレス、即ちラベルＬを実行制御部１１０
ｂから実行命令用カウンタ１１０ａに転送した後に分岐
先情報記憶部１１４に登録されていた命令ａｄｄ ａ，
ｂ，ｃのデコード結果を実行制御部１１０ｂに転送す
る。

【０１１３】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１５に示す。図１５
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ３及びＢＲ４は、それぞれ分岐先情報記憶部
１１４に登録されていたフェッチアドレス及びマイクロ
命令を意味する。クロックサイクル８のＩＦステージに
おいては、命令（ＩＣ）がフェッチされた後に、アドレ
スＢＲ３が分岐先情報記憶部１１４からＩＣに転送され
る。クロックサイクル９のＤＥＣステージにおいては、
ＤＲ及びＤＣに０が転送される。さらに、クロックサイ
クル１０のＥＸステージにおいては、命令ＥＲの一部分
がＥＣに転送されてから命令ＢＲ４が分岐先情報記憶部
１１４からＥＲに転送される。その結果、図１５のパイ
プラインの流れに示されるように、第１実施例と同様の
動作になる。

【０１１４】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭マイクロ命令及びフェッチアドレスがプロ
セッサ１０７内部の専用バッファである分岐先情報記憶
部１１４に登録される。そして、ループ処理を繰り返す
分岐命令を解読したプロセッサ１０７は、分岐先アドレ
スやフェッチアドレスを計算したり、低速の外部メモリ
から分岐先命令をフェッチして解読したりする必要はな
く、分岐先マイクロ命令、フェッチアドレス及び分岐先
アドレスを分岐先情報記憶部１１４及びループ専用分岐
命令ｌｃｃ Ｌから得ることができる。

【０１１５】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。 （第１１実施例）次に、ループ処理の先頭マイクロ命令
とフェッチアドレスとを登録しておき、分岐先アドレス
を所定の演算によって求めることによってループ処理を
高速化した本発明の第１１実施例に係る情報処理装置に
ついて説明する。

【０１１６】第１実施例においてはループ処理の先頭ア
ドレスと先頭命令とをプロセッサ１０７内部の専用バッ
ファである分岐先情報記憶部１１４に登録したが、本実
施例においては先頭マイクロ命令とフェッチアドレスを
登録する。本実施例に係る情報処理装置の構成は、図１
に示された第１実施例の装置と同一である。但し、本装
置における分岐先情報記憶部１１４は、ループ処理の先
頭マイクロ命令とフェッチアドレスを記憶する。また、
本装置の動作の概要は、図２及び図３に示された第１実
施例の場合のフローチャートの通りであるが、分岐先情
報登録命令ｓｅｔとループ専用命令ｌｃｃの実行時にお
ける詳細な動作だけが第１実施例の場合と異なるので、
異なる点だけを説明する。

【０１１７】分岐先情報登録命令ｓｅｔが解読命令バッ
ファ１０９ｂに取り込まれて分岐先情報登録部１１１が
起動されると、分岐先情報登録部１１１は、次のクロッ
クサイクルに解読命令用カウンタ１０９ａ及び解読命令
バッファ１０９ｂに転送されてきたアドレス及び命令ａ
ｄｄ ａ，ｂ，ｃのデコード結果を読み取り、そのアド
レスに４を加算したフェッチアドレスとその命令ａｄｄ
ａ，ｂ，ｃのデコード結果を分岐先情報記憶部１１４
に登録する。

【０１１８】一方、ループ専用分岐命令ｌｃｃが解読命
令バッファ１０９ｂに取り込まれて分岐実行部１１３が
起動されると、分岐実行部１１３は、分岐先情報記憶部
１１４に登録されていたフェッチアドレスをフェッチ用
カウンタ１０８ａに転送し、次のクロックサイクルにお
いて解読命令用カウンタ１０９ａ及び解読命令バッファ
１０９ｂに０を転送することによって無効化し、さらに
次のクロックサイクルにおいて、分岐先情報記憶部１１
４に登録されていたアドレス及び命令ａｄｄａ，ｂ，ｃ
のデコード結果を読み取り、そのアドレスに４を減算し
たアドレスとそのデコード結果を実行命令用カウンタ１
１０ａ及び実行制御部１１０ｂに転送する。

【０１１９】ループ専用分岐命令ｌｃｃの実行時におけ
るパイプラインの動きと流れを図１６に示す。図１６
は、第１実施例における図６に対応するものである。こ
こで、ＢＲ３及びＢＲ４は、それぞれ分岐先情報記憶部
１１４に登録されていたフェッチアドレス及びマイクロ
命令を意味する。クロックサイクル８のＩＦステージに
おいては、命令（ＩＣ）がフェッチされた後に、アドレ
スＢＲ３が分岐先情報記憶部１１４からＩＣに転送され
る。クロックサイクル９のＤＥＣステージにおいては、
ＤＲ及びＤＣに０が転送される。さらに、クロックサイ
クル１０のＥＸステージにおいては、命令ＢＲ４及びフ
ェッチアドレスＢＲ３が分岐先情報記憶部１１４から読
み出され、命令ＢＲ４はＥＲに転送され、フェッチアド
レスＢＲ３は４を減算してＥＣに転送される。その結
果、図１６のパイプラインの流れに示されるように、第
１実施例と同様の動作になる。

【０１２０】以上の説明から明らかなように、本装置に
よれば、プログラムを翻訳する際にループ高速化命令が
生成され、１回目のループ処理が実行される際に、ルー
プ処理の先頭マイクロ命令及びフェッチアドレスがプロ
セッサ１０７内部の専用バッファである分岐先情報記憶
部１１４に登録される。そして、ループ処理を繰り返す
分岐命令を解読したプロセッサ１０７は、フェッチアド
レスを計算したり、低速の外部メモリから分岐先命令を
フェッチして解読したりする必要はなく、分岐先マイク
ロ命令及びフェッチアドレスを分岐先情報記憶部１１４
から得ることができる。

【０１２１】その結果、本装置によれば、従来の装置に
よって生じていた２クロック分の分岐ハザードが解消さ
れる。これによって、ループ処理が高速化される。以
上、本発明に係る情報処理装置について、実施例に基づ
いて説明したが、本発明はこれら実施例に限られないこ
とは勿論である。即ち、 （１）上記実施例における翻訳装置１０２は、１種類の
ループ高速化命令ｓｅｔ，ｃｌｒ，ｌｃｃを出力した
が、これに限定されるものではない。例えば、ループの
位置や種類に応じた２種類のループ高速化命令ｓｅｔ
１，ｓｅｔ２，ｃｌｒ１，ｃｌｒ２，ｌｃｃ１，ｌｃｃ
２を出力し、その種類を分岐先情報記憶部１１４への分
岐先情報の格納場所に対応させてもよい。これによっ
て、分岐先情報記憶部１１４へのアクセス時間を短縮す
ることができる。 （２）上記実施例における分岐先情報記憶部１１４は、
ＬＩＦＯ形式のラッチからなるが、この形式に限定され
るものではない。例えば、リング形式のラッチであって
もよい。これによって、柔軟で高速な分岐先情報の入出
力が可能になる。

【０１２２】また、分岐先情報記憶部１１４は、最大２
組の分岐先情報を記憶するが、この記憶容量に限定され
るものではない。例えば、１組の分岐先情報を記憶する
ものであってもよい。この場合には、起動された分岐先
情報登録部１１１が常に分岐先情報を分岐先情報記憶部
１１４に上書きして登録することにより、分岐先情報消
去部１１２を設ける必要がなくなる。

【０１２３】さらに、分岐先情報記憶部１１４が命令列
を記憶する場合には、記憶する命令の個数を一定とする
のではなく、記憶する命令の合計サイズ数を一定とする
ものであってもよい。これによって、可変長な命令に対
しても、分岐先情報記憶部１１４の記憶容量を有効に活
用できる。 （３）上記実施例におけるループ検出部１０３は、包含
関係にある複数のループ処理が存在する場合には、それ
らのループ処理の中で最も内側から２個を超えないルー
プ処理を検出しているが、このような条件に限定される
ものではない。最も頻繁に実行されるループ処理を検出
するものであってもよい。 （４）上記実施例における命令フェッチ部１０８は、１
個の命令を保持するものであるが、例えば、複数個の命
令を保持するＦＩＦＯ（First In First Out）形式のバ
ッファであってもよい。 （５）上記実施例におけるプロセッサ１０７は、ループ
高速化命令ｓｅｔ，ｃｌｒを逐一に実行しているが、こ
のような実行形態に限られない。これらの命令と前後の
命令とを並列に実行するものであってもよい。これらの
命令ｓｅｔ，ｃｌｒは、分岐先情報記憶部１１４にアク
セスするだけであるので、他の命令に依存することなく
独立して実行することができるからである。

【０１２４】また、上記実施例においては、分岐先情報
登録部１１１、分岐先情報消去部１１２及び分岐実行部
１１３を起動する命令は、それぞれｓｅｔ，ｃｌｒ及び
ｌｃｃという単独の命令であったが、他の命令がこれら
を起動する機能を有していてもよい。これによって、こ
れらのループ高速化命令と他の命令との並列実行が可能
となる。 （６）第１及び第８実施例において、分岐実行部１１３
は、分岐先情報記憶部１１４に登録されていたアドレス
を読み出して４を加算する際に、分岐実行部１１３が有
する図１には示されていない専用のインクリメンタを使
用するものであってもよい。

【０１２５】また、第３、第５、第７及び第１０実施例
において、分岐実行部１１３は、ラベルＬに該当するア
ドレスを算出する際に、分岐実行部１１３が有する図１
には示されていない専用の演算器を使用するものであっ
てもよい。さらに、第６及び第１１実施例において、分
岐実行部１１３は、分岐先情報記憶部１１４に登録され
ていたアドレスを読み出して４を減算する際に、分岐実
行部１１３が有する図１には示されていない専用のデク
リメンタを使用するものであってもよい。

【０１２６】分岐実行部１１３がこれら専用のインクリ
メンタ、演算器及びデクリメンタを有することによっ
て、プロセッサの動作の高速化を図ることができる。

【０１２７】

【発明の効果】以上の説明から明らかなように、本発明
に係るプロセッサ及び翻訳装置によれば、プログラムを
翻訳する際にループ高速化命令が生成され、１回目のル
ープ処理が実行される際に、ループ処理の先頭命令や先
頭アドレス等がプロセッサ内部の専用バッファに登録さ
れる。そして、ループ処理を繰り返す分岐命令を解読し
たプロセッサは、既に登録されたプロセッサ内部の専用
バッファから分岐先命令や分岐先アドレス等を得ること
ができる。

【０１２８】従って、ループ処理を繰り返す度に、パイ
プラインを無効化したり、分岐先アドレスを計算した
り、低速の外部メモリから分岐先命令をフェッチしたり
する必要がなく、高速にループ処理を繰り返すことがで
きるという効果がある。また、独自のループ高速化命令
とその実行部を有するので、分岐命令との依存関係の影
響を受けることなく分岐先命令を専用バッファに登録し
ておくことができる。さらに、ループ処理専用命令によ
って１回のループ処理を終える毎にループ処理を繰り返
すかどうかが判断されるので、ループ処理の回数が予め
判明している必要はなく、ループ処理を繰り返すと判断
された場合にのみ、専用バッファに登録された命令やア
ドレスが実行に用いられる。

【０１２９】従って、ループ処理の内容や回数の属性に
依存することなく、ループ処理の高速化が図られるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の第１〜第１１実施例に係る情報処理装
置の構成を示すブロック図である。

【図２】同実施例に係る翻訳装置１０２の動作手順を示
すフローチャートである。

【図３】同実施例に係るプロセッサ１０７の動作手順を
示すフローチャートである。

【図４】同実施例に係る実行命令列１０６のリストであ
る。

【図５】図４に示された実行命令列が実行された場合に
おける、第１実施例に係るプロセッサ１０７の命令パイ
プライン１０８〜１１０の流れを示す図である。

【図６】図５に示されたクロックサイクル８〜１０にお
ける命令パイプラインの動きを記号で表現した図であ
る。

【図７】本発明の第２実施例に係る情報処理装置におい
て、ループ専用分岐命令ｌｃｃが実行された場合におけ
るパイプラインの動きと流れを示す図である。

【図８】本発明の第３実施例に係る情報処理装置におい
て、ループ専用分岐命令ｌｃｃが実行された場合におけ
るパイプラインの動きと流れを示す図である。

【図９】本発明の第４実施例に係る情報処理装置におい
て、ループ専用分岐命令ｌｃｃが実行された場合におけ
るパイプラインの動きと流れを示す図である。

【図１０】本発明の第５実施例に係る情報処理装置にお
いて、ループ専用分岐命令ｌｃｃが実行された場合にお
けるパイプラインの動きと流れを示す図である。

【図１１】本発明の第６実施例に係る情報処理装置にお
いて、ループ専用分岐命令ｌｃｃが実行された場合にお
けるパイプラインの動きと流れを示す図である。

【図１２】本発明の第７実施例に係る情報処理装置にお
いて、ループ専用分岐命令ｌｃｃが実行された場合にお
けるパイプラインの動きと流れを示す図である。

【図１３】本発明の第８実施例に係る情報処理装置にお
いて、ループ専用分岐命令ｌｃｃが実行された場合にお
けるパイプラインの動きと流れを示す図である。

【図１４】本発明の第９実施例に係る情報処理装置にお
いて、ループ専用分岐命令ｌｃｃが実行された場合にお
けるパイプラインの動きと流れを示す図である。

【図１５】本発明の第１０実施例に係る情報処理装置に
おいて、ループ専用分岐命令ｌｃｃが実行された場合に
おけるパイプラインの動きと流れを示す図である。

【図１６】本発明の第１１実施例に係る情報処理装置に
おいて、ループ専用分岐命令ｌｃｃが実行された場合に
おけるパイプラインの動きと流れを示す図である。

【図１７】従来の翻訳装置により、Ｃ言語プログラムを
翻訳して得られる実行命令列のリストである。

【図１８】翻訳の対象となるＣ言語プログラムのリスト
である。

【図１９】従来のプロセッサにより、図１７に示された
命令列を実行した場合のパイプラインの流れを示す図で
ある。

【符号の説明】

１０２ 翻訳装置 １０３ ループ検出部 １０４ ループ情報記憶部 １０５ ループ高速化適用部 １０７ プロセッサ １０８ 命令フェッチ部 １０９ 命令解読部 １１０ 実行部 １１１ 分岐先情報登録部 １１２ 分岐先情報消去部 １１３ 分岐実行部 １１４ 分岐先情報記憶部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮地 信哉 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 パイプライン処理によって機械語命令列
   を実行するプロセッサであって、 分岐先情報記憶手段と、 前記機械語命令列の命令を解読する命令解読手段と、 前記命令解読手段によって前記命令が分岐先情報登録命
   令であると解読された場合は、前記分岐先情報登録命令
   の前記機械語命令列における配置位置によって特定され
   る命令に関する所定の分岐先情報を前記分岐先情報記憶
   手段に登録する登録手段と、 前記命令解読手段によって前記命令がループ専用分岐命
   令であると解読され、かつ分岐する場合は、前記分岐先
   情報記憶手段に登録された前記分岐先情報を読み出して
   その情報に基づいて分岐する分岐実行手段とを備えるこ
   とを特徴とするプロセッサ。
2. 【請求項２】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する命令に関する前記分岐先情
   報を前記分岐先情報記憶手段に登録することを特徴とす
   る請求項１記載のプロセッサ。
3. 【請求項３】 前記分岐実行手段は、前記命令解読手段
   によって前記命令がループ専用分岐命令であると解読さ
   れた場合は、ループ処理を繰り返すべきかどうかを判断
   し、ループ処理を繰り返すと判断したときは、前記分岐
   先情報記憶手段に登録された前記分岐先情報を読み出し
   てその情報に基づいて分岐することを特徴とする請求項
   １または２記載のプロセッサ。
4. 【請求項４】 前記プロセッサはさらに、 前記命令解読手段によって前記命令が分岐先情報消去命
   令であると解読された場合は、前記分岐先情報記憶手段
   に登録された前記分岐先情報を消去する手段を備えるこ
   とを特徴とする請求項３記載のプロセッサ。
5. 【請求項５】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する命令が置かれているアドレ
   スを前記分岐先情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
   ときは、前記分岐先情報記憶手段に登録された前記アド
   レスを読み出し、そのアドレスに分岐することを特徴と
   する請求項３又は４記載のプロセッサ。
6. 【請求項６】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する命令が置かれているアドレ
   スと前記命令に後続する所定数の命令列とを前記分岐先
   情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
   ときは、前記分岐先情報記憶手段に登録された前記アド
   レスと命令列とを読み出し、そのアドレスに分岐すると
   共にその命令列を実行し、前記ループ専用分岐命令によ
   って指定されているアドレスから始まる命令列をフェッ
   チすることを特徴とする請求項３又は４記載のプロセッ
   サ。
7. 【請求項７】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する命令が置かれているアドレ
   スと前記命令に後続する所定数の命令列とを前記分岐先
   情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
   ときは、前記分岐先情報記憶手段に登録された前記アド
   レスと命令列とを読み出し、そのアドレスに分岐すると
   共にその命令列を実行し、そのアドレスに所定の演算を
   行うことによって得られるアドレスから始まる命令列を
   フェッチすることを特徴とする請求項３又は４記載のプ
   ロセッサ。
8. 【請求項８】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する命令が置かれている第１の
   アドレスと前記命令に後続する所定数の命令列とその命
   令列の次に実行すべき命令が置かれている第２のアドレ
   スとを前記分岐先情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
   ときは、前記分岐先情報記憶手段に登録された前記第１
   のアドレスと命令列と第２のアドレスとを読み出し、第
   １のアドレスに分岐すると共にその命令列を実行し、第
   ２のアドレスから始まる命令列をフェッチすることを特
   徴とする請求項３又は４記載のプロセッサ。
9. 【請求項９】 前記登録手段は、前記命令解読手段によ
   って前記命令が分岐先情報登録命令であると解読された
   場合は、前記命令に後続する所定数の命令列とその命令
   列の次に実行すべき命令が置かれているアドレスとを前
   記分岐先情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
   ときは、前記分岐先情報記憶手段に登録された前記命令
   列とアドレスとを読み出し、前記ループ専用分岐命令に
   よって指定されているアドレスに分岐すると共に前記命
   令列を実行し、前記分岐先情報記憶手段から読み出した
   アドレスから始まる命令列をフェッチすることを特徴と
   する請求項３又は４記載のプロセッサ。
10. 【請求項１０】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する所定数の命令列とその命
    令列の次に実行すべき命令が置かれているアドレスとを
    前記分岐先情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記命令
    列とアドレスとを読み出し、そのアドレスに所定の演算
    を行うことによって得られるアドレスに分岐すると共に
    前記命令列を実行し、前記分岐先情報記憶手段から読み
    出したアドレスから始まる命令列をフェッチすることを
    特徴とする請求項３又は４記載のプロセッサ。
11. 【請求項１１】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する命令が置かれているアド
    レスと前記命令に後続する所定数の命令列を解読した結
    果であるマイクロ命令列とを前記分岐先情報記憶手段に
    登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記アド
    レスとマイクロ命令列とを読み出し、そのアドレスに分
    岐すると共にそのマイクロ命令列を実行し、前記ループ
    専用分岐命令によって指定されているアドレスから始ま
    る命令列をフェッチすることを特徴とする請求項３又は
    ４記載のプロセッサ。
12. 【請求項１２】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する命令が置かれているアド
    レスと前記命令に後続する所定数の命令列を解読した結
    果であるマイクロ命令列とを前記分岐先情報記憶手段に
    登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記アド
    レスとマイクロ命令列とを読み出し、そのアドレスに分
    岐すると共にそのマイクロ命令列を実行し、そのアドレ
    スに所定の演算を行うことによって得られるアドレスか
    ら始まる命令列をフェッチすることを特徴とする請求項
    ３又は４記載のプロセッサ。
13. 【請求項１３】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する命令が置かれている第１
    のアドレスと前記命令に後続する所定数の命令列を解読
    した結果であるマイクロ命令列とその命令列の次に実行
    すべき命令が置かれている第２のアドレスとを前記分岐
    先情報記憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記第１
    のアドレスとマイクロ命令列と第２のアドレスとを読み
    出し、第１のアドレスに分岐すると共にそのマイクロ命
    令列を実行し、第２のアドレスから始まる命令列をフェ
    ッチすることを特徴とする請求項３又は４記載のプロセ
    ッサ。
14. 【請求項１４】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する所定数の命令列を解読し
    た結果であるマイクロ命令列とその命令列の次に実行す
    べき命令が置かれているアドレスとを前記分岐先情報記
    憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記マイ
    クロ命令列とアドレスとを読み出し、前記ループ専用分
    岐命令によって指定されているアドレスに分岐すると共
    に前記マイクロ命令列を実行し、前記分岐先情報記憶手
    段から読み出したアドレスから始まる命令列をフェッチ
    することを特徴とする請求項３又は４記載のプロセッ
    サ。
15. 【請求項１５】 前記登録手段は、前記命令解読手段に
    よって前記命令が分岐先情報登録命令であると解読され
    た場合は、前記命令に後続する所定数の命令列を解読し
    た結果であるマイクロ命令列とその命令列の次に実行す
    べき命令が置かれているアドレスとを前記分岐先情報記
    憶手段に登録し、 前記分岐実行手段は、ループ処理を繰り返すと判断した
    ときは、前記分岐先情報記憶手段に登録された前記マイ
    クロ命令列とアドレスとを読み出し、そのアドレスに所
    定の演算を行うことによって得られるアドレスに分岐す
    ると共に前記マイクロ命令列を実行し、前記分岐先情報
    記憶手段から読み出したアドレスから始まる命令列をフ
    ェッチすることを特徴とする請求項３又は４記載のプロ
    セッサ。
16. 【請求項１６】 プログラムを翻訳して請求項３記載の
    プロセッサを対象とする機械語命令列を生成する翻訳装
    置であって、 ループ情報記憶手段と、 前記プログラムに存在する所定のループ処理を検出し、
    そのループ処理を特定するための情報を前記ループ情報
    記憶手段に格納するループ検出手段と、 前記ループ情報記憶手段に格納された情報に基づいて、
    ループ処理の入口の直前に前記分岐先情報登録命令を生
    成し、ループ処理の入口に分岐する位置に前記ループ専
    用分岐命令を生成するループ高速化適用手段とを備える
    ことを特徴とする翻訳装置。
17. 【請求項１７】 前記ループ高速化適用手段はさらに、 前記ループ情報記憶手段に格納された情報に基づいて、
    ループ処理の出口の直後に前記分岐先情報消去命令を生
    成することを特徴とする請求項１６記載の翻訳装置。
18. 【請求項１８】 パイプライン処理によって機械語命令
    列を実行するプロセッサであって、 分岐先情報記憶手段と、 前記機械語命令列の命令を解読する命令解読手段と、 前記命令解読手段によって前記命令が分岐先情報登録命
    令であると解読された場合は、少なくともこの命令によ
    って特定される所定数の命令列を含む分岐先情報を前記
    分岐先情報記憶手段に登録する登録手段と、 前記命令解読手段によって前記命令がループ専用分岐命
    令であると解読された場合は、前記分岐先情報記憶手段
    に登録された前記分岐先情報を読み出してその情報に基
    づいて分岐する分岐実行手段とを備えることを特徴とす
    るプロセッサ。
19. 【請求項１９】 前記分岐実行手段は、前記命令解読手
    段によって前記命令がループ専用分岐命令であると解読
    された場合は、ループ処理を繰り返すべきかどうかを判
    断し、ループ処理を繰り返すと判断したときは、前記分
    岐先情報記憶手段に登録された前記分岐先情報を読み出
    してその情報に基づいて分岐することを特徴とする請求
    項１８記載のプロセッサ。
20. 【請求項２０】 前記プロセッサはさらに、 前記命令解読手段によって前記命令が分岐先情報消去命
    令であると解読された場合は、前記分岐先情報記憶手段
    に登録された前記分岐先情報を消去する手段を備えるこ
    とを特徴とする請求項１９記載のプロセッサ。