JP2856784B2 - 電子計算機 - Google Patents
電子計算機Info
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- JP2856784B2 JP2856784B2 JP27855489A JP27855489A JP2856784B2 JP 2856784 B2 JP2856784 B2 JP 2856784B2 JP 27855489 A JP27855489 A JP 27855489A JP 27855489 A JP27855489 A JP 27855489A JP 2856784 B2 JP2856784 B2 JP 2856784B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、命令を並列に実行できる電子計算機に関す
る。
る。
（従来の技術） メインメモリにシーケンシャルな命令列を持つ電子計
算機においては、その命令列の一部をキャッシュメモリ
に入れ、キャッシュメモリに入れた命令をシーケンシャ
ルに取り出し、その命令をシーケンシャルに実行してい
た。しかし、この方式の電子計算機では、命令を並列に
実行できないので処理速度が遅かった。
算機においては、その命令列の一部をキャッシュメモリ
に入れ、キャッシュメモリに入れた命令をシーケンシャ
ルに取り出し、その命令をシーケンシャルに実行してい
た。しかし、この方式の電子計算機では、命令を並列に
実行できないので処理速度が遅かった。
そこで、電子計算機の処理速度を向上させるため、複
数の演算器を一つの命令と同時に実行させる形の超長命
令型の電子計算機が用いられている。
数の演算器を一つの命令と同時に実行させる形の超長命
令型の電子計算機が用いられている。
（発明が解決しようとする課題） しかしながら、上記の如き従来よりの超長命令型の電
子計算機にあっては、複数の演算器のコントロールを一
つの命令で行なうので、命令長が長くなるという問題点
があった。また、この方式では並列度の少ないアルゴリ
ズムを実行するとき多くの演算器は動作しないので、命
令中にnop（no−operation）命令が多くなり資源を十分
に活用できないという問題点があった。
子計算機にあっては、複数の演算器のコントロールを一
つの命令で行なうので、命令長が長くなるという問題点
があった。また、この方式では並列度の少ないアルゴリ
ズムを実行するとき多くの演算器は動作しないので、命
令中にnop（no−operation）命令が多くなり資源を十分
に活用できないという問題点があった。
さらに、このような命令をそのままメインメモリに格
納すると、メインメモリ中にnop命令が多く存在し、メ
モリ容量が無駄に使われるという問題点があった。
納すると、メインメモリ中にnop命令が多く存在し、メ
モリ容量が無駄に使われるという問題点があった。
そこで、本発明は、メインメモリを無駄に使用せず、
短かい命令長にて迅速な並列処理を行うことができる電
子計算機を提供することを目的とする。
短かい命令長にて迅速な並列処理を行うことができる電
子計算機を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するため本発明は、命令列を複数の演
算手段により実行する電子計算機において、各演算手段
に対応する複数の命令記憶領域を有するキャッシュメモ
リと、前記命令列の命令間の依存関係を判定する依存解
析手段と、この依存解析手段の判定結果に基づき、各命
令を前記キャッシュメモリのいずれかの命令記憶領域に
書き込む手段と、このキャッシュメモリの命令記憶領域
に書き込まれた命令を対応する演算手段に与える手段と
を具備することを特徴とする。
算手段により実行する電子計算機において、各演算手段
に対応する複数の命令記憶領域を有するキャッシュメモ
リと、前記命令列の命令間の依存関係を判定する依存解
析手段と、この依存解析手段の判定結果に基づき、各命
令を前記キャッシュメモリのいずれかの命令記憶領域に
書き込む手段と、このキャッシュメモリの命令記憶領域
に書き込まれた命令を対応する演算手段に与える手段と
を具備することを特徴とする。
（作用） 本発明の電子計算機は、上記のように、命令列の依存
関係の判定結果に基づいて、各命令をキャッシュメモリ
のいずれかの命令記憶領域に書き込むとともに、この書
き込まれた命令は各対応して設けた演算手段を与えるよ
う構成されたものである。
関係の判定結果に基づいて、各命令をキャッシュメモリ
のいずれかの命令記憶領域に書き込むとともに、この書
き込まれた命令は各対応して設けた演算手段を与えるよ
う構成されたものである。
従って、各演算手段はキャッシュメモリ内のそれぞれ
対応する命令記憶領域に書き込まれた命令に従って並列
に演算実行することができるので、電子計算機全体とし
て効率良く稼働させることができる。
対応する命令記憶領域に書き込まれた命令に従って並列
に演算実行することができるので、電子計算機全体とし
て効率良く稼働させることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は本発明の一実施例に係る電子計算機の全体構
成を示すブロック図である。
成を示すブロック図である。
図示のように、本例の電子計算機は、メインメモリ１
と、依存解析回路２と、キャッシュメモリ３と、複数演
算器を有する中央処理装置（CPU）を備えている。
と、依存解析回路２と、キャッシュメモリ３と、複数演
算器を有する中央処理装置（CPU）を備えている。
メインメモリ１には、命令列をシーケンシャルに記憶
させる。
させる。
キャッシュメモリ３は、第２図に示すように、アドレ
スx,x＋1,x＋2,…毎にｎ個の演算器にそれぞれ対応する
ｎ個の命令記憶領域Mm（ｍ＝１〜ｎ）を有する。命令記
憶領域Mmは、第３図に示すように、オペコードフィール
ド（OP）と、ディスティネーションレジスタフィールド
（dr）と、ソースレジスタフィールド（sr（sr1,sr
2））から成る。
スx,x＋1,x＋2,…毎にｎ個の演算器にそれぞれ対応する
ｎ個の命令記憶領域Mm（ｍ＝１〜ｎ）を有する。命令記
憶領域Mmは、第３図に示すように、オペコードフィール
ド（OP）と、ディスティネーションレジスタフィールド
（dr）と、ソースレジスタフィールド（sr（sr1,sr
2））から成る。
CPU4は、同時にｎ個のALU（Arithwetic and Logic Un
it）機能が実行できるとする。
it）機能が実行できるとする。
依存解析器２は、前記メインメモリ１からシーケンシ
ャルな命令列を入力するインプットバッファ５と、この
バッファ５と接続されるレジスタスコアボード６、及び
ｎ個の演算器に対応するｎ個の命令バッファ７を有して
いる。また、レジスタスコアボード６はコントローラ８
と接続され、このコントローラ８は命令バッファカウン
タ９とも接続されている。10はキャッシュポインタを示
す。
ャルな命令列を入力するインプットバッファ５と、この
バッファ５と接続されるレジスタスコアボード６、及び
ｎ個の演算器に対応するｎ個の命令バッファ７を有して
いる。また、レジスタスコアボード６はコントローラ８
と接続され、このコントローラ８は命令バッファカウン
タ９とも接続されている。10はキャッシュポインタを示
す。
レジスタスコアボード６は、アドレスにインプットバ
ッファ５のレジスタ番号を与え、データにバリッドある
いはインバリッドを示す１ビットの情報を持つメモリで
ある。命令バッファ７は全てがnop命令となるように初
期化される。レジスタスコアボード６のデータは全てイ
ンバリッドに初期化される。
ッファ５のレジスタ番号を与え、データにバリッドある
いはインバリッドを示す１ビットの情報を持つメモリで
ある。命令バッファ７は全てがnop命令となるように初
期化される。レジスタスコアボード６のデータは全てイ
ンバリッドに初期化される。
上記構成において、依存解析器２はメインメモリ１よ
り命令をインプットバッファ５に受けとる。その際受け
とった命令のディスティネーションレジスタ番号drをレ
ジスタスコアボード６上でバリッドにしていく。また受
けとった命令のソースレジスタ番号srをレジスタコアボ
ード６で引き、もしインバリッドであれば並列実行可能
と判断する。もしバリッドであれば並列実行不可能と判
断する。並列実行可能ならば、インプットバッファ５の
内容を命令バッファカウンタ９が示す命令バッファ７に
入れる。命令バッファカウンタ９はインプットバッファ
５の内容をどの命令バッファに入れるかを決定するもの
である。もし並列実行不可能の命令を受けとったら、全
ての命令バッファｍ（１≦ｍ≦ｎ）をキャッシュポイン
タ10が示すキャッシュメモリ３のアドレスの命令記憶領
域Mmに格納する。
り命令をインプットバッファ５に受けとる。その際受け
とった命令のディスティネーションレジスタ番号drをレ
ジスタスコアボード６上でバリッドにしていく。また受
けとった命令のソースレジスタ番号srをレジスタコアボ
ード６で引き、もしインバリッドであれば並列実行可能
と判断する。もしバリッドであれば並列実行不可能と判
断する。並列実行可能ならば、インプットバッファ５の
内容を命令バッファカウンタ９が示す命令バッファ７に
入れる。命令バッファカウンタ９はインプットバッファ
５の内容をどの命令バッファに入れるかを決定するもの
である。もし並列実行不可能の命令を受けとったら、全
ての命令バッファｍ（１≦ｍ≦ｎ）をキャッシュポイン
タ10が示すキャッシュメモリ３のアドレスの命令記憶領
域Mmに格納する。
依存解析のアルゴリズムを第４図に示した。
依存解析回路２はステップ401でインプットバッファ
５より命令を受け取ると、ステップ402で命令のソース
レジスタ番号srでレジスタスコアボードを引く。
５より命令を受け取ると、ステップ402で命令のソース
レジスタ番号srでレジスタスコアボードを引く。
その結果、ステップ403でインバリッドであると判別
された場合は、並列処理可能であるとして、ステップ40
4へ移行し、命令のディスティネーションレジスタ番号d
rをレジスタコアボード６上でバリッドにする。また、
次いでステップ405で命令バッファ７のカウンタ９をイ
ンクリメントする。さらに、ステップ406でメインメモ
リ１より命令をインプットバッファ５に取り込み、その
後ステップ407で命令バッファカウンタ９がｎとなるま
でステップ401へ返る。
された場合は、並列処理可能であるとして、ステップ40
4へ移行し、命令のディスティネーションレジスタ番号d
rをレジスタコアボード６上でバリッドにする。また、
次いでステップ405で命令バッファ７のカウンタ９をイ
ンクリメントする。さらに、ステップ406でメインメモ
リ１より命令をインプットバッファ５に取り込み、その
後ステップ407で命令バッファカウンタ９がｎとなるま
でステップ401へ返る。
一方、ステップ403でバリッドが判別された場合は、
並列処理不可能として、ステップ408へ移行する。
並列処理不可能として、ステップ408へ移行する。
ステップ408では、命令をインプットバッファ５にそ
のまま保持し、ステップ409で全ての命令バッファをキ
ャッシュメモリ３に送り、ステップ410でキャッシュメ
モリ３のポインタ10をインクリメントする。次いでステ
ップ411で命令バッファ７を初期化し、ステップ412でレ
ジスタスコアボード６を初期化し、ステップ413で命令
バッファカウンタ９をゼロ（０）とし、ステップ401へ
返る。
のまま保持し、ステップ409で全ての命令バッファをキ
ャッシュメモリ３に送り、ステップ410でキャッシュメ
モリ３のポインタ10をインクリメントする。次いでステ
ップ411で命令バッファ７を初期化し、ステップ412でレ
ジスタスコアボード６を初期化し、ステップ413で命令
バッファカウンタ９をゼロ（０）とし、ステップ401へ
返る。
ステップ407で命令バッファカウンタ９がｎとなった
場合には、ステップ409へ移行して、全ての命令バッフ
ァ７をキャッシュメモリ３に送り、ステップ410以下の
処理へ移行する。
場合には、ステップ409へ移行して、全ての命令バッフ
ァ７をキャッシュメモリ３に送り、ステップ410以下の
処理へ移行する。
以上の手順により、キャッシュメモリ３には、アドレ
ス毎に、１または複数の命令が記述された休止すべき演
算器に対しての命令記憶領域Mwにはnop命令が記述され
る。
ス毎に、１または複数の命令が記述された休止すべき演
算器に対しての命令記憶領域Mwにはnop命令が記述され
る。
よって、CPU4はキャッシュメモリ３から命令をフェッ
チすると、１回のフェッチによってｎ個の命令領域がCP
U内に入るので、CPU4は命令領域ｍ（１≦ｍ≦ｎ）をALU
機能ｍに与えて、全てのALU機能を同時に並列に実行さ
せることができる。
チすると、１回のフェッチによってｎ個の命令領域がCP
U内に入るので、CPU4は命令領域ｍ（１≦ｍ≦ｎ）をALU
機能ｍに与えて、全てのALU機能を同時に並列に実行さ
せることができる。
第５図に具体例を示した。
本例の電子計算機では、CPU4Aは、浮動小数点乗算回
路11と、浮動小数点加算器12と、２個のALU13,14と、ル
ープカウンタ15とを有し、演算器11,12及び13,14は、レ
ジスタ16及び17にそれぞれ接続されている。
路11と、浮動小数点加算器12と、２個のALU13,14と、ル
ープカウンタ15とを有し、演算器11,12及び13,14は、レ
ジスタ16及び17にそれぞれ接続されている。
上記CPU4Aに対する依存解析回路2Aは、各演算器11,1
2,13,14,15に対応する命令バッファ18,19,20,21,22,23
が設けられ、各演算器に対応する演算命令が各バッファ
に入力されるようになっている。
2,13,14,15に対応する命令バッファ18,19,20,21,22,23
が設けられ、各演算器に対応する演算命令が各バッファ
に入力されるようになっている。
第６図にFFTループのＣ言語プログラムを示す。第７
図にこのFFTループのアセンブラプログラムを示す。第
８図に第７図のアセンブラプログラムをオプティマイズ
した結果を示す。第９図に第８図のオプティマイズした
アセンブラプログラムコードオが依存解析器2Aを通り、
キャッシュメモリ３中に入った様子を示す。
図にこのFFTループのアセンブラプログラムを示す。第
８図に第７図のアセンブラプログラムをオプティマイズ
した結果を示す。第９図に第８図のオプティマイズした
アセンブラプログラムコードオが依存解析器2Aを通り、
キャッシュメモリ３中に入った様子を示す。
第９図において、M1は浮動少数点乗算命令領域、M2は
浮動少数点加算命令領域、M3,M4はALU命令領域、M5はル
ープカウンタ命令領域を示す。
浮動少数点加算命令領域、M3,M4はALU命令領域、M5はル
ープカウンタ命令領域を示す。
本例では、キャッシュメモリ３の１ラインが１度にCP
U4Aによりフェッチされ、実行されるので、非並列マシ
ンでFFTループを実行した場合は全ての命令が１ステッ
プで実行可能として、28ステップかかるのに対し、FFT
ループは６ステップで実行できる。
U4Aによりフェッチされ、実行されるので、非並列マシ
ンでFFTループを実行した場合は全ての命令が１ステッ
プで実行可能として、28ステップかかるのに対し、FFT
ループは６ステップで実行できる。
ところで、ブランチ命令を実行するのに、間接アドレ
ス指定の場合アドレス演算に時間を要する。そこで、他
の実施例として第10図のような新命令領域23をさらに増
やし、その新命令領域23にキャッシュメモリ３の実アド
レスをブランチ先アドレスとして書き込むことができ
る。このことにより、アドレス演算を必要としないの
で、ブランチ命令を高速に実行できる。
ス指定の場合アドレス演算に時間を要する。そこで、他
の実施例として第10図のような新命令領域23をさらに増
やし、その新命令領域23にキャッシュメモリ３の実アド
レスをブランチ先アドレスとして書き込むことができ
る。このことにより、アドレス演算を必要としないの
で、ブランチ命令を高速に実行できる。
本例では、ブランチ先の命令がキャッシュメモリ３よ
り追い出された場合には、そのブランチ先命令にブラン
チする命令をインヴァリデートとすればよい。すなわ
ち、第11図の例ではキャッシュアドレス100の命令がキ
ャッシュメモリ３より追い出されたとすると、キャッシ
ュアドレス50,150の命令はブランチ先の命令がキャッシ
ュ中になくなるので、インバリデートとする。
り追い出された場合には、そのブランチ先命令にブラン
チする命令をインヴァリデートとすればよい。すなわ
ち、第11図の例ではキャッシュアドレス100の命令がキ
ャッシュメモリ３より追い出されたとすると、キャッシ
ュアドレス50,150の命令はブランチ先の命令がキャッシ
ュ中になくなるので、インバリデートとする。
本発明は、上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で適宜変形して実施できる。
の要旨を逸脱しない範囲で適宜変形して実施できる。
［発明の効果］ 以上詳細に説明したように、本発明によれば、通常の
非並列マシンと同様のシーケンシャルな命令コードで同
時に複数の命令を実行できる。従って、通常の非並列マ
シンと命令互換性があり、かつ高速な実行ができる。
非並列マシンと同様のシーケンシャルな命令コードで同
時に複数の命令を実行できる。従って、通常の非並列マ
シンと命令互換性があり、かつ高速な実行ができる。
第１図は本発明の一実施例に係る電子計算機のブロック
図、第２図はキャッシュメモリの構成例を示す説明図、
第３図はキャッシュメモリに記憶される命令の内容を示
す説明図、第４図は依存解析方式を示すフローチャー
ト、第５図は電子計算機の具体例を示すブロック図、第
６図はFFTループのＣ言語プログラムの説明図、第７図
はFFTのアセンブラコードの説明図、第８図はオプティ
マイズしたFFTのアセンブラコードの説明図、第９図は
キャッシュメモリの記憶方式の具体例を示す説明図、第
10図は命令領域の他の実施例を示す説明図、第11図は第
10図に示す命令領域を追加した場合のブランチ命令の実
行方式を示す説明図である。 １……メインメモリ 2,2A……依存解析器 ３……キャッシュメモリ 4,4A……CPU ６……レジスタスコアボード ５……インプトバッファ ７……命令バッファ ９……命令バッファカウンタ
図、第２図はキャッシュメモリの構成例を示す説明図、
第３図はキャッシュメモリに記憶される命令の内容を示
す説明図、第４図は依存解析方式を示すフローチャー
ト、第５図は電子計算機の具体例を示すブロック図、第
６図はFFTループのＣ言語プログラムの説明図、第７図
はFFTのアセンブラコードの説明図、第８図はオプティ
マイズしたFFTのアセンブラコードの説明図、第９図は
キャッシュメモリの記憶方式の具体例を示す説明図、第
10図は命令領域の他の実施例を示す説明図、第11図は第
10図に示す命令領域を追加した場合のブランチ命令の実
行方式を示す説明図である。 １……メインメモリ 2,2A……依存解析器 ３……キャッシュメモリ 4,4A……CPU ６……レジスタスコアボード ５……インプトバッファ ７……命令バッファ ９……命令バッファカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 徹 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (1)
- 【請求項１】命令列を複数の演算手段により実行する電
子計算機において、 各演算手段に対応する複数の命令記憶領域を有するキャ
ッシュメモリと、 前記命令列の命令間の依存関係を判定する依存解析手段
と、 この依存解析手段の判定結果に基づき、各命令を前記キ
ャッシュメモリのいずれかの命令記憶領域に書き込む手
段と、 このキャッシュメモリの命令記憶領域に書き込まれた命
令を対応する演算手段に与える手段とを具備することを
特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27855489A JP2856784B2 (ja) | 1989-10-27 | 1989-10-27 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27855489A JP2856784B2 (ja) | 1989-10-27 | 1989-10-27 | 電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141429A JPH03141429A (ja) | 1991-06-17 |
| JP2856784B2 true JP2856784B2 (ja) | 1999-02-10 |
Family
ID=17598883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27855489A Expired - Fee Related JP2856784B2 (ja) | 1989-10-27 | 1989-10-27 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856784B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1526446A3 (en) | 1991-07-08 | 2007-04-04 | Seiko Epson Corporation | Extensible RISC microprocessor architecture |
-
1989
- 1989-10-27 JP JP27855489A patent/JP2856784B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03141429A (ja) | 1991-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |